JP2019096909A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2019096909A
JP2019096909A JP2019041865A JP2019041865A JP2019096909A JP 2019096909 A JP2019096909 A JP 2019096909A JP 2019041865 A JP2019041865 A JP 2019041865A JP 2019041865 A JP2019041865 A JP 2019041865A JP 2019096909 A JP2019096909 A JP 2019096909A
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
wiring
electrode
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2019041865A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019096909A publication Critical patent/JP2019096909A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

【課題】酸化物半導体層の側面からの酸素の脱離を防ぎ、酸化物半導体層中の欠陥（酸素欠損）が十分に少なく、ソースとドレインの間のリーク電流が抑制された半導体装置を提供する。【解決手段】酸化物半導体膜に対して第１の加熱処理を施した後に該酸化物半導体膜を加工して酸化物半導体層を形成し、その直後に該酸化物半導体層の側壁を絶縁性酸化物で覆い、第２の加熱処理を施すことで、酸化物半導体層の側面が真空に曝されることを防ぎ、酸化物半導体層中の欠陥（酸素欠損）を少なくして半導体装置を作製する。該半導体装置はＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔｔｏｍ Ｃｏｎｔａｃｔ）構造とする。【選択図】図５

Description

本発明は、半導体装置とその作製方法に関する。なお、本明細書において、半導体装置
とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として
、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置など
の表示装置も半導体装置に含まれる。
半導体装置は、人間の生活に欠かせないものとなっている。従来、半導体装置に適用さ
れる半導体材料はシリコンが主流であった。しかし、近年、半導体装置に適用される半導
体として、酸化物半導体が注目されている。酸化物半導体として、Ｚｎ−Ｏ系金属酸化物
またはＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物を適用した半導体装置が、特許文献１及び特許
文献２に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体を適用した半導体装置を作製するに際し、酸化物半導体層の側面を所望の
形状に加工すると、該酸化物半導体層の側面が活性な状態で反応室内の真空（減圧雰囲気
または還元性雰囲気）に曝される。そのため、酸化物半導体層の側面から反応室へと酸素
が引き抜かれ、欠陥（酸素欠損）を生じることになる。このような欠陥（酸素欠損）は、
ドナーとして欠陥（酸素欠損）の存在する領域を低抵抗化させ、ソースとドレインの間に
リーク電流を生じさせる原因となる。
これは、酸化物半導体膜をエッチングするとき、例えばドライエッチングにおいてエッ
チングされた酸化物半導体膜（酸化物半導体層）の側面が塩素ラジカルまたはフッ素ラジ
カルなどを含むプラズマに曝されると、エッチングされた酸化物半導体膜（酸化物半導体
層）の側面に露出する金属原子と、塩素ラジカルまたはフッ素ラジカルなどが結合するが
、このとき、金属原子と塩素原子またはフッ素原子が結合して脱離するため、酸化物半導
体層中に当該金属原子と結合していた酸素原子が活性となるためである。このように活性
となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体層の側面には
欠陥（酸素欠損）を生じやすい。
本発明の一態様は、酸化物半導体層の側面に酸素を十分に存在させつつ作製することが
可能な半導体装置の作製方法を提供することを課題とする。
本発明の一態様は、酸化物半導体層中の欠陥（酸素欠損）が十分に少なく、ソースとド
レインの間のリーク電流が抑制された半導体装置を提供することを課題とする。
本発明の一態様は、酸化物半導体膜に対して第１の加熱処理を施した後に該酸化物半導
体膜を加工して酸化物半導体層を形成し、その直後に該酸化物半導体層の側壁を絶縁性酸
化物で覆い、第２の加熱処理を施すことで、酸化物半導体層の側面が真空に曝されること
を防ぎ、酸化物半導体層中の欠陥（酸素欠損）を少なくする半導体装置の作製方法である
。
なお、本発明の一態様において、半導体装置は、ＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔ
ｔｏｍ Ｃｏｎｔａｃｔ）構造とする。
なお、本明細書中において、「膜」とは、ＣＶＤ法（プラズマＣＶＤ法などを含む。）
またはスパッタリング法などにより、被形成面の全面に形成されたものをいう。一方で、
「層」とは、「膜」が加工されたもの、または被形成面の全面に形成された状態で加工を
要しないものをいう。ただし、「膜」と「層」を特に区別することなく用いることがある
ものとする。
本発明の一態様によれば、酸化物半導体層の側面に酸素を十分に存在させつつ半導体装
置を作製することができる。
本発明の一態様によれば、半導体装置の酸化物半導体層中の欠陥（酸素欠損）を十分に
少なくし、ソースとドレインの間のリーク電流を小さくすることができる。
本発明の一態様である半導体装置の作製方法を説明する図。 本発明の一態様である半導体装置の作製方法を説明する図。 本発明の一態様である半導体装置の作製方法を説明する図。 本発明の一態様である半導体装置の作製方法を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 本発明の一態様である半導体装置を説明する図。 計算結果を説明する図。 計算結果を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、上面
図において、絶縁膜及び絶縁層は図示しないことがある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の作製方法について説明する。具
体的には、トランジスタの作製方法について説明する。
本実施の形態のトランジスタの作製方法では、基板１００上に下地絶縁層１０１及び第
１の導電膜１０２を形成し、第１の導電膜１０２上に第１のエッチングマスク１０４を形
成し、第１のエッチングマスク１０４を用いて第１の導電膜１０２を加工することで第１
の導電層１０６を形成し、第１のエッチングマスク１０４を除去し、第１の導電層１０６
上に第１の酸化物半導体膜１０８を形成し、基板１００に対して少なくとも第１の加熱処
理を行って第２の酸化物半導体膜１０９とし、第２の酸化物半導体膜１０９上に第２のエ
ッチングマスク１１０を形成し、第２のエッチングマスク１１０を用いて第２の酸化物半
導体膜１０９を加工することで、第１の酸化物半導体層１１２を形成し、第２のエッチン
グマスク１１０を除去し、少なくとも第１の酸化物半導体層１１２を覆って第１の絶縁層
１１４を形成し、第１の絶縁層１１４上に第２の導電膜１１６を形成し、第２の導電膜１
１６上に第３のエッチングマスク１１８を形成し、第３のエッチングマスク１１８を用い
て第２の導電膜１１６を加工することで第２の導電層１２０を形成し、第３のエッチング
マスク１１８を除去し、第２の導電層１２０をマスクとして第１の酸化物半導体層１１２
にイオンインプランテーションを行ってソース領域及びドレイン領域を有する第２の酸化
物半導体層１２４を形成し、好ましくは第１の絶縁層１１４上及び第２の導電層１２０を
覆って第２の絶縁層１２２を形成し、基板１００に対して少なくとも第２の加熱処理を行
うことを特徴とする。
なお、前記第１の加熱処理は、以下に説明される好ましい形態では、前記第１の加熱処
理よりも前に二の加熱処理を行い、前記第１の加熱処理と前記第２の加熱処理の間に一の
加熱処理を行う。そのため、以下の好ましい形態では、前記第１の加熱処理は「第３の加
熱処理」と表記され、前記第２の加熱処理は「第５の加熱処理」と表記されている。
まず、基板１００上に下地絶縁層１０１及び第１の導電膜１０２を形成し、第１の導電
膜１０２上に第１のエッチングマスク１０４を形成する（図１（Ａ））。
基板１００は、ガラス基板（好ましくは無アルカリガラス基板）、石英基板、セラミッ
ク基板またはプラスチック基板などを適宜用いることができる。または、基板１００とし
て、可撓性を有するガラス基板または可撓性を有するプラスチック基板を用いることがで
きる。プラスチック基板の材料としては、屈折率異方性の小さい材料を用いることが好ま
しい。例えば、ポリエーテルサルフォン（ＰＥＳ）、ポリイミド、ポリエチレンナフタレ
ート（ＰＥＮ）、ＰＶＦ（ポリビニルフルオライド）、ポリエステル、ポリカーボネート
（ＰＣ）、アクリル樹脂または半硬化した有機樹脂中に繊維体を含むプリプレグなどを用
いることができる。
下地絶縁層１０１は、少なくとも表面に酸素を含み、該酸素の一部が加熱処理により脱
離する絶縁性酸化物により形成する。酸素の一部が加熱処理により脱離する絶縁性酸化物
としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、加
熱処理により、下地絶縁層１０１に接する酸化物半導体膜（または層）に酸素を拡散させ
ることができるためである。
絶縁性酸化物が化学量論比よりも多くの酸素を含む場合として、例えば、酸化シリコン
ＳｉＯｘにおいてｘ＞２である場合が挙げられる。ただし、これに限定されず、下地絶縁
層１０１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、
酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウムなどで形成し
てもよい。
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いも
のをいう。
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いも
のをいう。
なお、下地絶縁層１０１は、複数の層を積層して形成してもよい。下地絶縁層１０１は
、例えば、窒化シリコン層上に酸化シリコン層が設けられた積層構造であってもよい。
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、該酸素の一部が加熱
処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析に
よる酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以
上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０
２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
ここで、前記ＴＤＳ分析の測定方法について説明する。ＴＤＳ分析における気体の脱離
量は、ＴＤＳスペクトルの積分値に比例する。このため、絶縁性酸化物におけるＴＤＳス
ペクトルの積分値と、標準試料の基準値から、気体の脱離量を計算することができる。標
準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値
に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳスペクトル及
び絶縁性酸化物のＴＤＳスペクトルから、絶縁性酸化物の酸素分子（Ｏ２）の脱離量（Ｎ
Ｏ２）は、以下の式（１）で求めることができる。
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２
は、標準試料の水素分子（Ｈ２）のＴＤＳスペクトルの積分値である。すなわち、ＮＨ２
／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のＴＤ
Ｓスペクトルの積分値である。αは、ＴＤＳスペクトル強度に影響する係数である。数式
１の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
なお、ＴＤＳ分析による前記酸素の脱離量（酸素原子に換算した値）は、電子科学株式
会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０
１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示
している。
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸
素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の
放出量についても算出することができる。
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素
の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
下地絶縁層１０１は、スパッタリング法またはＣＶＤ法などにより形成すればよい。Ｃ
ＶＤ法を用いる場合には、下地絶縁層１０１を形成した後に加熱処理を行って下地絶縁層
１０１に含まれる水素などを脱離させて除去することが好ましい。なお、下地絶縁層１０
１が酸素の一部が加熱処理により脱離する絶縁性酸化物により形成される場合には、スパ
ッタリング法による形成が行いやすいため好ましい。下地絶縁層１０１として、酸化シリ
コン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、
スパッタリングガスとしてアルゴンガスを用いてもよいし、ターゲットとしてシリコンタ
ーゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含む
ガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみを用いても
よい。
下地絶縁層１０１が、酸素を含み、該酸素の一部が加熱処理により脱離する絶縁性酸化
物により形成される場合、下地絶縁層１０１の厚さは、５０ｎｍ以上、好ましくは２００
ｎｍ以上５００ｎｍ以下とするとよい。特に、前記範囲内で厚くすると、加熱処理により
下地絶縁層１０１に接する酸化物半導体膜（または層）に多くの酸素を拡散させることが
でき、下地絶縁層１０１と酸化物半導体膜（または層）の界面における欠陥（酸素欠損）
を低減することができるため、好ましい。
第１の導電膜１０２は、導電性材料により単層で、または積層して形成すればよい。こ
こで、導電性材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン
、タングステン、マンガン、マグネシウム、ベリリウム若しくはジルコニウムなどの金属
、または前記金属の一種または複数種を成分として含む合金を挙げることができる。例え
ば、シリコンを含むアルミニウム膜の単層膜、アルミニウム膜上にチタン膜が設けられた
二層の積層膜、窒化チタン膜上にチタン膜が設けられた二層の積層膜、窒化チタン膜上に
タングステン膜が設けられた二層の積層膜、窒化タンタル膜上にタングステン膜が設けら
れた二層の積層膜、または、アルミニウム膜をチタン膜で挟持した三層の積層膜などが挙
げられる。
なお、第１の導電膜１０２を銅により形成すると、第１の導電膜１０２を加工して形成
される配線を低抵抗にすることができるため、好ましい。ここで、第１の導電膜１０２が
積層構造である場合には、第１の導電膜１０２のうち少なくとも一層が銅により形成され
ていればよい。
または、第１の導電膜１０２は、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物または酸化ケイ
素を添加したインジウム錫酸化物などの透光性を有する導電性材料により形成してもよい
。
または、第１の導電膜１０２は、前記透光性を有する導電性材料膜と、前記金属膜を積
層して形成してもよい。
なお、第１の導電膜１０２の形成方法及び厚さは特に限定されず、作製するトランジス
タのサイズなどに応じて決めればよい。第１の導電膜１０２の形成方法としては、例えば
、スパッタリング法またはＣＶＤ法などが挙げられる。第１の導電膜１０２の厚さは、例
えば１００ｎｍ以上３００ｎｍ以下とすればよい。
第１のエッチングマスク１０４は、レジスト材料により形成すればよい。ただし、これ
に限定されず、第１の導電膜１０２を加工する際にマスクとして機能するものであればよ
い。
次に、第１のエッチングマスク１０４を用いて第１の導電膜１０２を加工することで第
１の導電層１０６を形成する（図１（Ｂ））。
なお、ここで、加工は、ドライエッチングにより行えばよい。ドライエッチングに用い
るエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合
ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし
、第１の導電膜１０２を加工することができる他の手段を用いてもよい。
第１の導電層１０６は、少なくともソース電極及びドレイン電極を構成する。
次に、第１のエッチングマスク１０４を除去し、第１の導電層１０６上に第１の酸化物
半導体膜１０８を形成する（図１（Ｃ））。
なお、第１のエッチングマスク１０４がレジスト材料により形成されている場合には、
第１のエッチングマスク１０４をアッシングのみで除去してもよい。
第１の酸化物半導体膜１０８は、金属酸化物を用いて形成すればよく、四元系金属酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ
−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系
金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物若
しくはＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、または二元系金属酸化物であるＩｎ−Ｚｎ−
Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍ
ｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物若しく
はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いて形成すればよい。または、Ｉｎ−Ｏ系金属酸
化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などを用いてもよい。なお、ｎ元系
金属酸化物はｎ種類の金属酸化物で構成されるものとする。ここで、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有
する酸化物という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外
の元素を含んでいてもよい。
なお、前記金属酸化物では、これらの化学量論比に対し、酸素（Ｏ）を過剰に含ませる
ことが好ましい。酸素（Ｏ）を過剰に含ませると、形成される第１の酸化物半導体膜１０
８の欠陥（酸素欠損）によるキャリアの生成を抑制することができる。
なお、一例として、第１の酸化物半導体膜１０８をＩｎ−Ｚｎ−Ｏ系金属酸化物により
形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましく
はＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎに対する
Ｉｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上
させることができる。ここで、酸素（Ｏ）を過剰に含ませるためには、化合物の原子数比
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
なお、第１の酸化物半導体膜１０８に適用することができる金属酸化物は、エネルギー
ギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であると
よい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電
流を低減することができる。
なお、第１の酸化物半導体膜１０８には、水素が含まれる。この水素は、水素原子の他
、水素分子、水、水酸基、または水素化物として含まれる場合もある。第１の酸化物半導
体膜１０８に含まれる水素は、極力少ないことが好ましい。
なお、第１の酸化物半導体膜１０８のアルカリ金属及びアルカリ土類金属の濃度は小さ
くすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以
下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアル
カリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジ
スタのオフ電流を上昇させる原因となるからである。
前記アルカリ金属の一種として、例えば、ナトリウムは、酸化物半導体層に接して絶縁
性酸化物が設けられている場合には、当該絶縁性酸化物中に拡散してＮａ＋となることが
多い。また、ナトリウムは、酸化物半導体膜中において、酸化物半導体を構成する金属と
酸素の結合を分断し、更にはこれらの結合中に入り込む場合もある。その結果、トランジ
スタのしきい値電圧をマイナス方向にシフトさせ、電界効果移動度を低下させる原因とな
り、トランジスタの特性を劣化させるのみならず、基板面内における個々のトランジスタ
の特性を不均一なものとする。
このようなナトリウムが原因となるトランジスタの特性の劣化及び不均一化は、酸化物
半導体膜中の水素濃度が十分に低い場合に、特に顕著である。従って、（完成した）トラ
ンジスタが有する酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下、
特に１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、特に、アルカリ金属及びアル
カリ土類金属の濃度を少なくすることが好ましい。ＳＩＭＳ法によるＮａ濃度の測定値は
、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以
下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、ＳＩＭ
Ｓ法によるＬｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×
１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、ＳＩＭＳ法によるＫ濃度の測定
値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ
３以下とするとよい。
なお、第１の酸化物半導体膜１０８の形成方法及び厚さは特に限定されず、作製するト
ランジスタのサイズなどに応じて決めればよい。第１の酸化物半導体膜１０８の形成方法
としては、例えば、スパッタリング法、塗布法、印刷法またはパルスレーザー蒸着法など
が挙げられる。第１の酸化物半導体膜１０８の厚さは、３ｎｍ以上５０ｎｍ以下とするこ
とが好ましい。
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用い
たスパッタリング法により第１の酸化物半導体膜１０８を形成する。ここで、スパッタリ
ングガスとしては、希ガス（例えばアルゴン）、酸素ガスまたは希ガスと酸素ガスの混合
ガスを用いればよい。
なお、第１の酸化物半導体膜１０８を形成する際に用いるスパッタリングガスとしては
、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが
好ましい。また、基板１００を高温に保持した状態で第１の酸化物半導体膜１０８を形成
すると第１の酸化物半導体膜１０８に含まれる不純物濃度を低減することができる。ここ
で、基板１００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃
以下とすればよい。
なお、第１の酸化物半導体膜１０８は、非晶質構造であってもよいし、結晶構造を有し
ていてもよい。第１の酸化物半導体膜１０８が結晶構造を有する場合には、ｃ軸方向に配
向した結晶性の（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡＣ）
酸化物半導体膜とすることが好ましい。第１の酸化物半導体膜１０８をＣＡＡＣ酸化物半
導体膜とすることで、トランジスタの信頼性を高めることができる。
なお、ＣＡＡＣ酸化物半導体膜とは、ｃ軸配向し、且つａｂ面、表面または界面の方向
から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に
配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）
においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物
半導体膜のことである。
なお、広義には、ＣＡＡＣ酸化物半導体膜とは、非単結晶であって、そのａｂ面に垂直
な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を
有し、かつｃ軸に垂直な方向から見て金属原子が層状に配列した相、または金属原子と酸
素原子が層状に配列した相を含む材料をいう。
なお、ＣＡＡＣ酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているも
のでもない。また、ＣＡＡＣ酸化物半導体膜は結晶化した部分（結晶部分）を含むが、１
つの結晶部分と他の結晶部分の境界を明確に判別できない場合もある。
また、ＣＡＡＣ酸化物半導体膜を構成する酸素の一部または全部が窒素で置換されてい
てもよい。また、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のｃ軸は一定の方向
（例えば、ＣＡＡＣ酸化物半導体膜が形成される基板面、ＣＡＡＣ酸化物半導体膜の表面
または界面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ酸化物半導体膜を
構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、膜の表面または
界面などに垂直な方向）であってもよい。
なお、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半
導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ酸化物半導体膜は、その
組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
ここで、ＣＡＡＣ酸化物半導体膜の形成方法について説明する。
まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法また
はパルスレーザー蒸着法によって形成する。なお、基板１００を高温に保持しつつ酸化物
半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすること
ができる。このとき、基板１００の温度は、例えば、１５０℃以上４５０℃以下とすれば
よく、好ましくは２００℃以上３５０℃以下とする。
次に、酸化物半導体膜に対して加熱処理（この加熱処理を第１の加熱処理と表記する。
）を行ってもよい。第１の加熱処理によって、非晶質部分よりも結晶部分の占める割合を
大きくすることができる。第１の加熱処理時の基板１００の温度は、例えば、２００℃以
上基板１００の歪み点未満とすればよく、好ましくは２５０℃以上４５０℃以下とすれば
よく、第１の加熱処理の時間は３分以上とすればよい。第１の加熱処理の時間を長くする
と非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を
招くことになる。そのため、第１の加熱処理の時間を２４時間以下とすることが好ましい
。なお、第１の加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに
限定されるものではない。また、第１の加熱処理は減圧下で行ってもよい。
本実施の形態において、酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガス
としては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。該酸化
性雰囲気には、酸化物半導体膜に含まれないことが好ましい成分（水及び水素など）が極
力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（
９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。
なお、前記酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし
、前記酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。
なお、本実施の形態において、不活性雰囲気には、不活性ガス（窒素または希ガスなど
）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
なお、第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置
を用いて行えばよい。ＲＴＡ装置を用いることで、短時間に限り、基板１００の歪み点以
上の温度で熱処理を行うことができる。そのため、短時間で非晶質部分よりも結晶部分の
占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制できるた
め好ましい。
ただし、第１の加熱処理に用いる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体
などからの熱伝導または熱輻射によって、被処理物を加熱する機構を備えた装置を用いれ
ばよい。第１の加熱処理に用いる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇ
ａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により
、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用
いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも
高くすることが好ましい。
なお、本実施の形態における他の加熱処理においても、前記加熱処理装置を用いること
ができる。
なお、ここで、酸化物半導体膜の材料としては、例示した前記金属酸化物を用いればよ
い。
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物を用いると、ｃ軸配向した六方晶の結
晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層
のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
ここで、第１の加熱処理後に更に二層目の酸化物半導体膜を形成してもよい。二層目の
酸化物半導体膜は、一層目の酸化物半導体膜と同様の方法で形成することができる。
二層目の酸化物半導体膜の形成は、基板１００を高温（第１の加熱処理と同程度の温度
）に保持しつつ行ってもよい。基板１００を高温（第１の加熱処理と同程度の温度）に保
持しつつ二層目の酸化物半導体膜を形成することで、一層目の酸化物半導体膜を種結晶と
して結晶成長させて二層目の酸化物半導体膜を形成することができる。このとき、一層目
の酸化物半導体膜と二層目の酸化物半導体膜が同一の元素から構成されている場合には、
当該結晶成長はホモ成長であり、一層目の酸化物半導体膜と二層目の酸化物半導体膜のい
ずれかに異なる元素が含まれている場合には、当該結晶成長はヘテロ成長である。
なお、二層目の酸化物半導体膜を形成した後に更に第２の加熱処理を行ってもよい。第
２の加熱処理は、一層目の酸化物半導体膜を形成後に行った第１の加熱処理と同様に行え
ばよい。第２の加熱処理により、残存した非晶質部分も結晶成長させることが可能であり
、非晶質部分よりも結晶部分の占める割合を大きくすることができる。該結晶成長は、ホ
モ成長であってもよいし、ヘテロ成長であってもよい。
以上説明したようにＣＡＡＣ酸化物半導体膜を形成することができる。
ＣＡＡＣ酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結
合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属に
よって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ酸化物半導体膜では金
属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおい
ても欠陥（酸素欠損）がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原
子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
従って、ＣＡＡＣ酸化物半導体を用いてトランジスタを作製すると、トランジスタへの
光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタの
しきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを
作製することができる。
次に、基板１００に対して第３の加熱処理を行って第２の酸化物半導体膜１０９を形成
する。
なお、ここで行う第３の加熱処理により、第１の酸化物半導体膜１０８に含まれる水素
を脱離させ、絶縁性酸化膜である下地絶縁層１０１を供給源として第１の酸化物半導体膜
１０８に酸素を供給する。第３の加熱処理の温度は、１５０℃以上基板１００の歪み点（
基板１００がガラス基板以外の基板である場合には、基板１００を変質させる温度）未満
とし、好ましくは２５０℃以上４５０℃以下とし、更に好ましくは３００℃以上４５０℃
以下とする。また、第１の酸化物半導体膜１０８をＣＡＡＣ酸化物半導体膜とする場合に
は、基板１００の温度は第１の酸化物半導体膜１０８の形成時よりも高い温度とすること
が好ましい。
なお、ここで、第１の酸化物半導体膜１０８に供給された酸素は、少なくとも絶縁性酸
化膜である下地絶縁層１０１と第１の酸化物半導体膜１０８の界面近傍に拡散する。
なお、第３の加熱処理は、不活性ガス雰囲気中で行うことが好ましい。
なお、第３の加熱処理により、第１の酸化物半導体膜１０８に含まれる水素を脱離させ
、絶縁性酸化膜である下地絶縁層１０１を供給源として第１の酸化物半導体膜１０８（膜
中及び界面近傍の少なくともいずれか一方）に酸素を供給することができる。そのため、
第１の酸化物半導体膜１０８（膜中及び界面近傍の少なくともいずれか一方）の欠陥（酸
素欠損）を少なくすることができる。
このように、第１の酸化物半導体膜１０８の加工前に第３の加熱処理を行うため、酸素
を脱離させて欠陥（酸素欠損）を生成しやすい酸化物半導体層の側面を露出させず、酸化
物半導体層に含まれる欠陥（酸素欠損）を低減することができる。
これは、例えばドライエッチングにおいてエッチングされた酸化物半導体膜（酸化物半
導体層）の側面が塩素ラジカルまたはフッ素ラジカルなどを含むプラズマに曝されると、
エッチングされた酸化物半導体膜（酸化物半導体層）の側面に露出する金属原子と塩素ラ
ジカルまたはフッ素ラジカルなどが結合する。このとき、金属原子と塩素原子またはフッ
素原子が結合して脱離するため、酸化物半導体層中に当該金属原子と結合していた酸素原
子が活性となる。このように活性となった酸素原子は容易に反応し、脱離しやすい。その
ため、酸化物半導体層の側面には欠陥（酸素欠損）を生じやすい。
ここで、酸化物半導体膜の表面と側面における酸素の欠損しやすさについて、以下のモ
デルを用いて計算を行い検証した結果について説明する。なお、ＣＡＡＣ酸化物半導体は
、一側面に複数の結晶面を有することから計算が複雑になる。そのため、ここではｃ軸に
配向したウルツ鉱構造であるＺｎＯ単結晶を用いて計算を行った。結晶のモデルとしては
、図２０に示すように、ｃ軸に平行な面と垂直な面でそれぞれ切断し、（００１）表面、
（１００）表面、及び（１１０）表面を用いた。
表面構造を作製した後、図２１（Ａ）乃至図２１（Ｃ）に示すように（１００）表面、
（１１０）表面及び（００１）表面から酸素が抜ける場合の計算を行い、その抜けやすさ
を各表面で比較した。
まず、（００１）面が表面になるように切断したモデルを用いた。ただし、計算は３次
元周期構造で行うため、（００１）表面が２つ存在する真空領域の厚さが１ｎｍのスラブ
モデルを用いた。同様にして、側面は（００１）面と垂直な面と想定されるため、側面の
一例として（１００）面と（１１０）面が表面に出たスラブモデルを用いた。この２つの
面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾向を見ること
ができる。この場合も真空領域の厚さは１ｎｍである。原子数は（１００）表面モデル、
（１１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８原子と
した。また、前記３構造の表面から酸素を抜いた構造を用いた。
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法と
して平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いた。始めにウルツ
構造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行った。次に、最
適化された構造をもとにして、表面構造を決定した。その後、作製した表面構造の酸素が
欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を行った。エ
ネルギーは構造最適化後のものを使用している。
カットオフエネルギーとして、ユニットセルの計算では３８０ｅＶ、表面構造の計算で
は３００ｅＶを用いた。ｋ点として、ユニットセルの計算では９×９×６、（１００）表
面モデルの計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１
）表面モデルの計算では２×２×１のグリッドを用いた。
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を
足した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛
エネルギーと表記する。）を計算した。束縛エネルギーの小さい表面で酸素が抜けやすい
といえる。
前記式２により得られた各表面の束縛エネルギーを表１に示す。
表１に示す結果より、（００１）表面と比べ、（１００）表面及び（１１０）表面は束
縛エネルギーが小さく、酸素が抜けやすいといえる。即ち、表面に垂直な方向にｃ軸を有
し、該ｃ軸に配向したＺｎＯ膜は表面よりも側面の方が、酸素が抜けやすいことが分かる
。ＣＡＡＣ酸化物半導体であるＺｎＯについても、様々な結晶面が混ざり合っているが、
ＺｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＺｎＯ単結晶における酸素
の抜けやすさと同様の傾向があるといえる。
なお、このように第１の酸化物半導体膜１０８に第３の加熱処理を施すと、第３の加熱
処理を施す前の第１の酸化物半導体膜１０８とは大きく異なるものとなるため、第３の加
熱処理を施した後のものを第２の酸化物半導体膜１０９と表記する。
次に、第２の酸化物半導体膜１０９上に第２のエッチングマスク１１０を形成する（図
２（Ａ））。
第２のエッチングマスク１１０は、レジスト材料により形成すればよい。ただし、これ
に限定されず、第２の酸化物半導体膜１０９を加工する際にマスクとして機能するもので
あればよい。
次に、第２のエッチングマスク１１０を用いて第２の酸化物半導体膜１０９を加工する
ことで、第１の酸化物半導体層１１２を形成する（図２（Ｂ））。
なお、ここで、加工は、ドライエッチングにより行えばよい。ドライエッチングに用い
るエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合
ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし
、第２の酸化物半導体膜１０９を加工することができる他の手段を用いてもよい。
次に、第２のエッチングマスク１１０を除去し、少なくとも第１の酸化物半導体層１１
２を覆って第１の絶縁層１１４を形成する（図２（Ｃ））。
なお、第２のエッチングマスク１１０がレジスト材料により形成されている場合には、
第２のエッチングマスク１１０をアッシングのみで除去してもよい。
第１の絶縁層１１４は、少なくとも第１の酸化物半導体層１１２に接する部分に酸素を
含み、該酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。
すなわち、下地絶縁層１０１の材料として例示列挙したものを用いることが好ましい。第
１の絶縁層１１４の第１の酸化物半導体層１１２と接する部分を酸化シリコンにより形成
すると、第１の酸化物半導体層１１２に酸素を拡散させることができ、トランジスタの低
抵抗化を防止することができる。
なお、第１の絶縁層１１４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添
加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムア
ルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ
−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク
電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。
更には、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン
、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化
ガリウムにより形成される層を積層してもよい。ただし、第１の絶縁層１１４を積層構造
とする場合であっても、第１の酸化物半導体層１１２に接する部分は、絶縁性酸化物であ
ることが好ましい。
第１の絶縁層１１４は、スパッタリング法により形成すればよい。また、第１の絶縁層
１１４の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする
とよい。第１の絶縁層１１４の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さ
くすることができる。
なお、第１の絶縁層１１４を形成する前に、第１の酸化物半導体層１１２の表面を酸化
性ガスのプラズマに曝して第１の酸化物半導体層１１２の表面の欠陥（酸素欠損）を少な
くすることが好ましい。
第１の絶縁層１１４は、少なくともゲート絶縁層を構成する。
なお、ここで第４の加熱処理を行ってもよい。第４の加熱処理により、絶縁性酸化膜で
ある第２の絶縁層１２２を供給源として、第２の酸化物半導体層１２４に酸素が供給され
てもよい。第４の加熱処理の温度は、１５０℃以上４５０℃以下とし、好ましくは２５０
℃以上３２５℃以下とする。第４の加熱処理は、前記温度まで徐々に温度を上昇させて行
ってもよいし、前記温度まで段階的に温度を上昇させてもよい。第４の加熱処理は、酸化
性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、
第４の加熱処理は減圧下で行ってもよい。
次に、第１の絶縁層１１４上に第２の導電膜１１６を形成する（図３（Ａ））。
第２の導電膜１１６は、第１の導電膜１０２と同様の材料及び同様の方法により形成す
ればよい。
なお、第２の導電膜１１６を銅により形成すると、第２の導電膜１１６を加工して形成
される配線を低抵抗にすることができるため、好ましい。ここで、第２の導電膜１１６が
積層構造である場合には、第２の導電膜１１６のうち少なくとも一層が銅により形成され
ていればよい。
次に、第２の導電膜１１６上に第３のエッチングマスク１１８を形成する（図３（Ｂ）
）。
第３のエッチングマスク１１８は、レジスト材料により形成すればよい。ただし、これ
に限定されず、第２の導電膜１１６を加工する際にマスクとして機能するものであればよ
い。
次に、第３のエッチングマスク１１８を用いて第２の導電膜１１６を加工することで第
２の導電層１２０を形成する（図３（Ｃ））。
なお、ここで、加工は、ドライエッチングにより行えばよい。ドライエッチングに用い
るエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合
ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし
、第２の導電膜１１６を加工することができる他の手段を用いてもよい。
第２の導電層１２０は、少なくともゲート電極を構成する。
なお、第１の絶縁層１１４と第２の導電層１２０の間に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属
酸化物によりバッファ層が設けられていることが好ましい。第１の絶縁層１１４と第２の
導電層１２０の間に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物によりバッファ層が設けられて
いることで、しきい値電圧をプラス側にシフトさせることが可能である。
次に、第３のエッチングマスク１１８を除去し、第２の導電層１２０をマスクとして、
第１の酸化物半導体層１１２にドーパントを添加してソース領域及びドレイン領域を有す
る第２の酸化物半導体層１２４を形成する（図４（Ａ））。第２の酸化物半導体層１２４
は、ソース領域及びドレイン領域の一方である領域１２４Ａと、チャネル形成領域となる
領域１２４Ｂと、ソース領域及びドレイン領域の他方である領域１２４Ｃと、を有する。
なお、第３のエッチングマスク１１８がレジスト材料により形成されている場合には、
第３のエッチングマスク１１８をアッシングのみで除去してもよい。
なお、ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドー
ピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行
うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、水素、
希ガス、窒素、リンまたはヒ素などを用いればよい。
次に、第１の絶縁層１１４上及び第２の導電層１２０を覆って第２の絶縁層１２２を形
成する（図４（Ｂ））。
第２の絶縁層１２２は、下地絶縁層１０１及び第１の絶縁層１１４と同様の材料及び同
様の方法により形成すればよく、絶縁性酸化膜であることが好ましい。
第２の絶縁層１２２は、少なくともパッシベーション膜（保護絶縁層）として機能する
。なお、第２の絶縁層１２２は設けられていなくてもよい。
次に、基板１００に対して第５の加熱処理を行って第３の酸化物半導体層１２６を形成
する。第３の酸化物半導体層１２６は、ソース領域及びドレイン領域の一方である領域１
２６Ａと、チャネル形成領域となる領域１２６Ｂと、ソース領域及びドレイン領域の他方
である領域１２６Ｃと、を有する（図４（Ｃ））。
なお、ここで行う第５の加熱処理により、絶縁性酸化膜である第２の絶縁層１２２を供
給源として、第２の酸化物半導体層１２４に酸素が供給されてもよい。第５の加熱処理の
温度は、１５０℃以上４５０℃以下とし、好ましくは２５０℃以上３２５℃以下とする。
第５の加熱処理は、前記温度まで徐々に温度を上昇させて行ってもよいし、前記温度まで
段階的に温度を上昇させてもよい。
なお、第５の加熱処理は、不活性ガス雰囲気中で行うことが好ましい。
なお、第５の加熱処理が施された後の第３の酸化物半導体層１２６の水素濃度は、５×
１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏ
ｍｓ／ｃｍ３以下であるとよい。
なお、第５の加熱処理が施された後の第３の酸化物半導体層１２６の窒素濃度は、領域
１２６Ａ及び領域１２６Ｃでは、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔ
ｏｍｓ／ｃｍ３以下であるとよく、領域１２６Ｂでは、５×１０１８ａｔｏｍｓ／ｃｍ３
未満であるとよい。
以上説明したように、トランジスタを作製することができる。本実施の形態のトランジ
スタの作製方法によれば、酸化物半導体層（特に、側壁）の低抵抗化を防止し、トランジ
スタに設けられる酸化物半導体層の欠陥（酸素欠損）を少なくすることができる。
なお、本実施の形態にて作製したトランジスタの完成図の一例を図５に示す。図５（Ａ
）は、図５（Ｂ）のＸ１−Ｙ１における断面図を示し、図５（Ｃ）は、図５（Ｂ）のＸ２
−Ｙ２における断面図を示す。
図５に示すトランジスタでは、基板１００上に第１の導電層１０６によりソース電極及
びドレイン電極が設けられ、該ソース電極と該ドレイン電極の間には第３の酸化物半導体
層１２６が設けられ、第３の酸化物半導体層１２６を覆って第１の絶縁層１１４によりゲ
ート絶縁層が設けられ、第１の絶縁層１１４上のチャネル形成領域となる領域１２６Ｂと
重畳する部分に第２の導電層１２０によりゲート電極が設けられ、第１の絶縁層１１４及
び第２の導電層１２０上には第２の絶縁層１２２が設けられている。すなわち、図５に示
すトランジスタはＴＧＢＣ構造である。図５に示すトランジスタはオフ電流がきわめて小
さいトランジスタとすることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタの応用例について説明する。
図６（Ａ）は、半導体装置を構成する記憶素子（以下、メモリセルと表記する。）の回
路図の一例を示す。図６（Ａ）に示すメモリセルは、酸化物半導体以外の材料（例えば、
シリコン、ゲルマニウム、炭化シリコン、ガリウムヒ素、窒化ガリウムまたは有機化合物
など）をチャネル形成領域に用いたトランジスタ２００と酸化物半導体をチャネル形成領
域に用いたトランジスタ２０２を有する。
酸化物半導体をチャネル形成領域に用いたトランジスタ２０２は、実施の形態１にて説
明した本発明の一態様である半導体装置の作製方法を適用して作製したものである。
図６（Ａ）に示すように、トランジスタ２００のゲートと、トランジスタ２０２のソー
ス及びドレインの一方は、電気的に接続されている。また、第１の配線ＳＬ（１ｓｔ Ｌ
ｉｎｅ：ソース線）と、トランジスタ２００のソースは、電気的に接続されている。第２
の配線ＢＬ（２ｎｄ Ｌｉｎｅ：ビット線）と、トランジスタ２００のドレインは、電気
的に接続されている。そして、第３の配線Ｓ１（３ｒｄ Ｌｉｎｅ：第１信号線）と、ト
ランジスタ２０２のソース及びドレインの他方は、電気的に接続されている。第４の配線
Ｓ２（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ。）と、トランジスタ２０２のゲートは、
電気的に接続されている。
酸化物半導体以外の材料として、例えば単結晶シリコンをチャネル形成領域に用いたト
ランジスタ２００は十分な高速動作が可能なため、トランジスタ２００を用いることによ
り、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャ
ネル形成領域に用いたトランジスタ２０２は、オフ電流が小さい。このため、トランジス
タ２０２をオフ状態とすることで、トランジスタ２００のゲートの電位を極めて長時間に
わたって保持することが可能である。
ゲートの電位を極めて長時間にわたって保持することが可能という特徴を活かして、次
のように、情報の書き込み、保持及び読み出しが可能である。
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線Ｓ２の電位を
、トランジスタ２０２がオン状態となる電位として、トランジスタ２０２をオン状態とす
る。これにより、第３の配線Ｓ１の電位が、トランジスタ２００のゲートに与えられる（
書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ２０２がオフ状態となる電
位としてトランジスタ２０２をオフ状態とすることにより、トランジスタ２００のゲート
の電位が保持される（保持）。
トランジスタ２０２のオフ電流は小さいので、トランジスタ２００のゲートの電位は長
時間にわたって保持される。例えば、トランジスタ２００のゲートの電位がトランジスタ
２００をオン状態とする電位であれば、トランジスタ２００のオン状態が長時間にわたっ
て保持されることになる。また、トランジスタ２００のゲートの電位がトランジスタ２０
０をオフ状態とする電位であれば、トランジスタ２００のオフ状態が長時間にわたって保
持される。
次に、情報の読み出しについて説明する。トランジスタ２００のオン状態またはオフ状
態が保持された状態において、第１の配線ＳＬに所定の電位（定電位）が与えられると、
トランジスタ２００のオン状態またはオフ状態に応じて、第２の配線ＢＬの電位は異なる
値をとる。例えば、トランジスタ２００がオン状態の場合には、第２の配線ＢＬの電位が
第１の配線ＳＬの電位に近いものとなる。また、トランジスタ２００がオフ状態の場合に
は、第２の配線ＢＬの電位は変化しない。
このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位と
を比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、情報の書き込み及び保持
と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ２０２がオン状態と
なる電位として、トランジスタ２０２をオン状態とする。これにより、第３の配線Ｓ１の
電位（新たな情報に係る電位）が、トランジスタ２００のゲートに与えられる。その後、
第４の配線Ｓ２の電位をトランジスタ２０２がオフ状態となる電位として、トランジスタ
２０２をオフ状態とすることにより、新たな情報が保持される。
このように、本実施の形態のメモリセルは、再度の情報の書き込みによって直接的に情
報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つ
まり、メモリセルを有する半導体装置の高速動作が実現される。
図６（Ｂ）は、図６（Ａ）のメモリセルを変形させた回路図の一例を示す。
図６（Ｂ）に示すメモリセル２１０は、第１の配線ＳＬ（ソース線）と、第２の配線Ｂ
Ｌ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と
、第５の配線ＷＬ（ワード線）と、トランジスタ２１２（第１のトランジスタ）と、トラ
ンジスタ２１４（第２のトランジスタ）と、トランジスタ２１６（第３のトランジスタ）
と、から構成されている。トランジスタ２１２及びトランジスタ２１６は、酸化物半導体
以外の材料をチャネル形成領域に用いており、トランジスタ２１４は酸化物半導体をチャ
ネル形成領域に用いている。
ここで、トランジスタ２１２のゲートと、トランジスタ２１４のソース及びドレインの
一方は、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ２１２のソー
スは電気的に接続されている。トランジスタ２１２のドレインと、トランジスタ２１６の
ソースは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ２１６の
ドレインは、電気的に接続されている。第３の配線Ｓ１と、トランジスタ２１４のソース
及びドレインの他方は、電気的に接続されている。第４の配線Ｓ２と、トランジスタ２１
４のゲートは、電気的に接続されている。第５の配線ＷＬと、トランジスタ２１６のゲー
トは、電気的に接続されている。
次に、回路の具体的な動作の一例について説明する。なお、以下の説明で使用する電位
、電圧などの数値は適宜変更してもよい。
メモリセル２１０に書き込みを行う場合には、第１の配線ＳＬを０Ｖとし、第５の配線
ＷＬを０Ｖとし、第２の配線ＢＬを０Ｖとし、第４の配線Ｓ２を２Ｖとする。データ”１
”を書き込む場合には第３の配線Ｓ１を２Ｖとし、データ”０”を書き込む場合には第３
の配線Ｓ１を０Ｖとする。このとき、トランジスタ２１６はオフ状態、トランジスタ２１
４はオン状態となる。なお、書き込み終了時には、第３の配線Ｓ１の電位を変化させる前
に、第４の配線Ｓ２を０Ｖとして、トランジスタ２１４をオフ状態にする。
その結果、データ”１”書き込み後にはトランジスタ２１２のゲートに電気的に接続さ
れたノード（以下、ノード２１８）の電位が約２Ｖとなり、データ”０”書き込み後には
ノード２１８の電位が約０Ｖとなる。ノード２１８には、第３の配線Ｓ１の電位に応じた
電荷が蓄積されるが、トランジスタ２１４のオフ電流は小さいため、トランジスタ２１２
のゲートの電位は長時間にわたって保持される。
次に、メモリセルの読み出しを行う場合には、第１の配線ＳＬを０Ｖとし、第５の配線
ＷＬを２Ｖとし、第４の配線Ｓ２を０Ｖとし、第３の配線Ｓ１を０Ｖとし、第２の配線Ｂ
Ｌに電気的に接続された読み出し回路を動作状態とする。このとき、トランジスタ２１６
はオン状態、トランジスタ２１４はオフ状態となる。
データ”０”（ノード２１８が約０Ｖの状態）であればトランジスタ２１２はオフ状態
であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い。一方で、データ”１”（
ノード２１８が約２Ｖの状態）であればトランジスタ２１２がオン状態であるから、第２
の配線ＢＬと第１の配線ＳＬ間の抵抗は低い。読み出し回路は、メモリセルの抵抗状態の
違いから、データ”０”，”１”を読み出すことができる。なお、書き込み時の第２の配
線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位であってもよい。読み出し
時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されて
いてもよい。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であってもよい。動作
電圧は、データ”０”の場合にトランジスタ２１２がオフ状態となり、データ”１”の場
合にトランジスタ２１２がオン状態となるように、また、書き込み時にトランジスタ２１
４がオン状態、書き込み時以外にはオフ状態となるように、また、読み出し時にトランジ
スタ２１６がオン状態となるように設定すればよい。
本実施の形態では、便宜上、最小記憶単位（１ビット）のメモリセルについて説明した
が、メモリセルの構成はこれに限定されず、前記メモリセルを複数組み合わせてもよい。
例えば、前記メモリセルを複数組み合わせて、ＮＡＮＤ型メモリセル及びＮＯＲ型メモリ
セルを構成することができる。
図７は、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
図７に示す半導体装置は、メモリセルアレイ２２０と、第２の配線ＢＬ及び第３の配線
Ｓ１が電気的に接続された駆動回路２２２と、読み出し回路２２４と、第４の配線Ｓ２及
び第５の配線ＷＬが電気的に接続された駆動回路２２６と、を有する。メモリセルアレイ
２２０は、ｍ本の第５の配線ＷＬ及びｍ本の第４の配線Ｓ２と、ｎ本の第２の配線ＢＬ及
びｎ本の第３の配線Ｓ１と、マトリクス状に配置された縦ｍ個（行）×横ｎ個（列）（ｍ
、ｎは自然数）のメモリセル２１０と、を有する。なお、これらの他にリフレッシュ回路
などが設けられていてもよい。
各メモリセルの代表として、メモリセル２１０（ｉ，ｊ）に注目して説明する。ここで
、メモリセル２１０（ｉ，ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は
、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）、第４の配線Ｓ
２（ｉ）及び第１の配線ＳＬ（ｊ）にそれぞれ電気的に接続されている。第１の配線ＳＬ
（ｊ）には電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第
３の配線Ｓ１（１）〜Ｓ１（ｎ）は、駆動回路２２２及び読み出し回路２２４にそれぞれ
電気的に接続されている。第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）
〜Ｓ２（ｍ）は、駆動回路２２６にそれぞれ電気的に接続されている。
図７に示した半導体装置の動作について説明する。ここでは、行ごとの書き込み及び読
み出しを行う。
第ｉ行のメモリセル２１０（ｉ，１）〜２１０（ｉ，ｎ）に書き込みを行う場合には、
第１の配線ＳＬ（１）〜ＳＬ（ｎ）の電位Ｖｓを０Ｖとし、第５の配線ＷＬ（ｉ）を０Ｖ
とし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖとし、第４の配線Ｓ２（ｉ）を２Ｖとす
る。このときトランジスタ２１４は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ
）は、データ”１”を書き込む列は２Ｖとし、データ”０”を書き込む列は０Ｖとする。
なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位を変化させ
る前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ２１４をオフ状態にする。ま
た、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬも０Ｖとし、第４の配線Ｓ２（ｉ）以外
の第４の配線Ｓ２は０Ｖとする。
その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ２１２のゲート
に接続されたノード２１８の電位は約２Ｖとなり、データ”０”の書き込みを行ったメモ
リセルのノード２１８の電位は約０Ｖとなる。また、非選択メモリセルのノード２１８の
電位は変わらない。
第ｉ行のメモリセル２１０（ｉ，１）〜２１０（ｉ，ｎ）の読み出しを行う場合には、
第１の配線ＳＬ（１）〜ＳＬ（ｎ）の電位Ｖｓを０Ｖとし、第５の配線ＷＬ（ｉ）を２Ｖ
とし、第４の配線Ｓ２（ｉ）を０Ｖとし、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし
、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続された読み出し回路２２４を動作状態とする
。読み出し回路２２４では、例えば、メモリセルの抵抗状態の違いから、データ”０”，
”１”を読み出すことができる。なお、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬも０
Ｖとし、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２は０Ｖとする。なお、書き込み時の
第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位であってもよい。
読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位であ
ってもよい。
なお、本実施の形態において、電位の数値として使用した値は、接地電位を０Ｖとして
算出される値である。
本実施の形態にて説明したように、実施の形態１を適用したトランジスタ（酸化物半導
体をチャネル領域に用いたトランジスタ）のソースまたはドレインと接続されたノードの
電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情
報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタの応用例であって実施の形態
２とは異なるものについて説明する。
本実施の形態では、容量素子を有するメモリセル及び半導体記憶装置について説明する
。図８（Ａ）に示すメモリセル３００は、第１の配線ＳＬと、第２の配線ＢＬと、第３の
配線Ｓ１と、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ３０２（第１のトラン
ジスタ）と、トランジスタ３０４（第２のトランジスタ）と、容量素子３０６と、を有す
る。トランジスタ３０２は、酸化物半導体以外の材料をチャネル形成領域に用いており、
トランジスタ３０４はチャネル形成領域に酸化物半導体を用いている。
酸化物半導体をチャネル形成領域に用いたトランジスタ３０４は、実施の形態１にて説
明した本発明の一態様である半導体装置の作製方法を適用して作製したものである。
ここで、トランジスタ３０２のゲートと、トランジスタ３０４のソース及びドレインの
一方と、容量素子３０６の一方の電極は、電気的に接続されている。また、第１の配線Ｓ
Ｌと、トランジスタ３０２のソースは、電気的に接続されている。第２の配線ＢＬと、ト
ランジスタ３０２のドレインは、電気的に接続されている。第３の配線Ｓ１と、トランジ
スタ３０４のソース及びドレインの他方は、電気的に接続されている。第４の配線Ｓ２と
、トランジスタ３０４のゲートは、電気的に接続されている。第５の配線ＷＬと、容量素
子３０６の他方の電極は、電気的に接続されている。
次に、回路の具体的な動作の一例について説明する。なお、以下の説明で使用する電位
、電圧などの数値は適宜変更してもよい。
メモリセル３００に書き込みを行う場合には第１の配線ＳＬを０Ｖとし、第５の配線Ｗ
Ｌを０Ｖとし、第２の配線ＢＬを０Ｖとし、第４の配線Ｓ２を２Ｖとする。データ”１”
を書き込む場合には第３の配線Ｓ１を２Ｖとし、データ”０”を書き込む場合には第３の
配線Ｓ１を０Ｖとする。このとき、トランジスタ３０４はオン状態となる。なお、書き込
み終了時には、第３の配線Ｓ１の電位を変化させる前に、第４の配線Ｓ２を０Ｖとして、
トランジスタ３０４をオフ状態にする。
その結果、データ”１”の書き込み後にはトランジスタ３０２のゲートに電気的に接続
されたノード３０８の電位が約２Ｖとなり、データ”０”の書き込み後にはノード３０８
の電位が約０Ｖとなる。
メモリセル３００の読み出しを行う場合には、第１の配線ＳＬを０Ｖとし、第５の配線
ＷＬを２Ｖとし、第４の配線Ｓ２を０Ｖとし、第３の配線Ｓ１を０Ｖとし、第２の配線Ｂ
Ｌに電気的に接続された読み出し回路を動作状態とする。このとき、トランジスタ３０４
は、オフ状態となる。
第５の配線ＷＬを２Ｖとした場合のトランジスタ３０２の状態について説明する。トラン
ジスタ３０２の状態を決めるノード３０８の電位は、第５の配線ＷＬ−ノード３０８間の
容量Ｃ１と、トランジスタ３０２のゲート−ソースとドレイン間の容量Ｃ２に依存する。
なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上と
してもよい。データ”１”とデータ”０”は便宜上の定義であって、逆であってもよい。
書き込み時の第３の配線Ｓ１の電位は、書き込み後にトランジスタ３０４がオフ状態と
なり、第５の配線ＷＬの電位が０Ｖの場合にはトランジスタ３０２がオフ状態である範囲
で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線ＷＬの
電位は、データ”０”の場合にはトランジスタ３０２がオフ状態となり、データ”１”の
場合にはトランジスタ３０２がオン状態となるようにすればよい。また、トランジスタ３
０２のしきい値電圧は、トランジスタ３０２の状態を変えない範囲で適宜設定すればよい
。
次に、第１のゲート及び第２のゲートを有する選択トランジスタと、容量素子を有する
メモリセルを用いるＮＯＲ型の半導体装置（半導体記憶装置）の一例について説明する。
図８（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上
の自然数）にマトリクス状に配列された複数のメモリセル３１０と、ｉ本のワード線ＷＬ
（ワード線ＷＬ＿１〜ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１〜ＣＬ＿ｉ）と
、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１〜ＢＬ＿ｊ）と、ソース線ＳＬと、を有する。
ここで、ｉ及びｊは便宜上３以上の自然数としているが、本実施の形態に示すメモリセル
アレイの行数及び列数は、それぞれ３以上に限定されない。１行または１列のメモリセル
アレイとしてもよいし、２行または２列のメモリセルアレイとしてもよい。
更には、複数のメモリセル３１０のそれぞれ（メモリセル３１０（Ｍ，Ｎ）（ただし、
Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数））は、トランジスタ３１２（Ｍ
，Ｎ）と、容量素子３１６（Ｍ，Ｎ）と、トランジスタ３１４（Ｍ，Ｎ）と、を有する。
なお、ここで、容量素子は、第１の容量電極、第２の容量電極及び該第１の容量電極と
該第２の容量電極の間に設けられた誘電体層により構成されていればよい。容量素子は、
第１の容量電極と第２の容量電極の間の電位差に応じて電荷が蓄積される。
トランジスタ３１２（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、ソース、ドレイ
ン及びゲートを有する。なお、本実施の形態の半導体装置（半導体記憶装置）において、
必ずしもトランジスタ３１２をｎチャネル型トランジスタにしなくてもよい。
トランジスタ３１２（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに電
気的に接続され、トランジスタ３１２（Ｍ，Ｎ）のゲートは、ワード線ＷＬ＿Ｍに電気的
に接続されている。トランジスタ３１２（Ｍ，Ｎ）のソース及びドレインの一方がビット
線ＢＬ＿Ｎに電気的に接続された構成にすることにより、メモリセルごとに選択的にデー
タを読み出すことができる。
トランジスタ３１２（Ｍ，Ｎ）は、メモリセル３１０（Ｍ，Ｎ）において選択トランジ
スタとしての機能を有する。
トランジスタ３１２（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。
トランジスタ３１４（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。なお、本実施の
形態の半導体装置（半導体記憶装置）において、必ずしもトランジスタ３１４をｐチャネ
ル型トランジスタにしなくてもよい。
トランジスタ３１４（Ｍ，Ｎ）のソース及びドレインの一方は、ソース線ＳＬに電気的
に接続され、トランジスタ３１４（Ｍ，Ｎ）のソース及びドレインの他方は、ビット線Ｂ
Ｌ＿Ｎに電気的に接続され、トランジスタ３１４（Ｍ，Ｎ）のゲートは、トランジスタ３
１２（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続されている。
トランジスタ３１４（Ｍ，Ｎ）は、メモリセル３１０（Ｍ，Ｎ）において、出力トラン
ジスタとしての機能を有する。トランジスタ３１４（Ｍ，Ｎ）としては、例えば単結晶シ
リコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子３１６（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに電気的に接続され、
容量素子３１６（Ｍ，Ｎ）の第２の容量電極は、トランジスタ３１２（Ｍ，Ｎ）のソース
及びドレインの他方に電気的に接続されている。なお、容量素子３１６（Ｍ，Ｎ）は、保
持容量としての機能を有する。
ワード線ＷＬ＿１〜ＷＬ＿ｉのそれぞれの電位は、例えばデコーダを用いた駆動回路に
より制御すればよい。
ビット線ＢＬ＿１〜ＢＬ＿ｊのそれぞれの電位は、例えばデコーダを用いた駆動回路に
より制御すればよい。
容量線ＣＬ＿１〜ＣＬ＿ｉのそれぞれの電位は、例えばデコーダを用いた駆動回路によ
り制御すればよい。
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノードに
電気的に接続された容量素子を有する回路により構成されている。
なお、本実施の形態において、電位の数値として使用した値は、接地電位を０Ｖとして
算出される値である。
本実施の形態にて説明したように、実施の形態１を適用したトランジスタ（酸化物半導
体をチャネル領域に用いたトランジスタ）のソースまたはドレインと接続されたノードの
電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情
報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。
（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタの応用例であって実施の形態
２及び実施の形態３とは異なるものについて説明する。
図９（Ａ）は、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ａ）に示すメモリセルア
レイ４００には、複数のメモリセル４０２がマトリクス状に配列されている。また、メモ
リセルアレイ４００は、ｍ本の第１の配線ＢＬ及びｎ本の第２の配線ＷＬを有する。なお
、本実施の形態においては、第１の配線をＢＬ（ビット線）と表記し、第２の配線をＷＬ
（ワード線）と表記する。
メモリセル４０２は、トランジスタ４０４及び容量素子４０６を有する。トランジスタ
４０４のゲートは、第２の配線ＷＬに電気的に接続されている。また、トランジスタ４０
４のソース及びドレインの一方は、第１の配線ＢＬに電気的に接続されており、トランジ
スタ４０４のソース及びドレインの他方は、容量素子４０６の電極の一方に電気的に接続
されている。また、容量素子４０６の電極の他方は容量線ＣＬに電気的に接続され、一定
の電位が与えられている。
酸化物半導体をチャネル形成領域に用いたトランジスタ４０４は、実施の形態１にて説
明した本発明の一態様である半導体装置の作製方法を適用して作製したものである。
実施の形態１にて説明した本発明の一態様である半導体装置の作製方法を適用して作製
したトランジスタは、オフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡ
Ｍとして認識されている図９（Ａ）に示す半導体装置に当該トランジスタを適用する場合
には、実質的な不揮発性メモリを得ることが可能である。
図９（Ｂ）は、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９（Ｂ）に示すメモリセルアレ
イ４１０は、複数のメモリセル４１２がマトリクス状に配列されている。また、メモリセ
ルアレイ４１０は、第１の配線ＢＬ、第２の配線ＢＬＢ及び第３の配線ＷＬをそれぞれ複
数本有する。そして、所定の位置が電源電位ＶＤＤ及び接地電位ＧＮＤに接続されている
。
メモリセル４１２は、第１のトランジスタ４１４、第２のトランジスタ４１６、第３の
トランジスタ４１８、第４のトランジスタ４２０、第５のトランジスタ４２２及び第６の
トランジスタ４２４を有する。第１のトランジスタ４１４及び第２のトランジスタ４１６
は、選択トランジスタとして機能する。また、第３のトランジスタ４１８と第４のトラン
ジスタ４２０のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ
４２０）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ４１
８）とする。つまり、第３のトランジスタ４１８と第４のトランジスタ４２０によってＣ
ＭＯＳ回路が構成されている。同様に、第５のトランジスタ４２２と第６のトランジスタ
４２４によってＣＭＯＳ回路が構成されている。
第１のトランジスタ４１４、第２のトランジスタ４１６、第４のトランジスタ４２０及
び第６のトランジスタ４２４は、ｎチャネル型トランジスタであり、実施の形態１のトラ
ンジスタを適用すればよい。第３のトランジスタ４１８と第５のトランジスタ４２２は、
ｐチャネル型トランジスタであり、酸化物半導体以外の材料をチャネル形成領域に用いれ
ばよい。なお、これに限定されず、第１のトランジスタ乃至第６のトランジスタはｐチャ
ネル型とした実施の形態１のトランジスタであってもよいし、ｎチャネル型とした酸化物
半導体以外の材料をチャネル形成領域に用いたトランジスタであってもよい。
（実施の形態５）
本実施の形態では、実施の形態１で説明したトランジスタの応用例であって実施の形態
２乃至実施の形態４とは異なるものについて説明する。本実施の形態では、実施の形態１
で説明したトランジスタを少なくとも一部に適用したＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃ
ｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示す
ＣＰＵは、基板５００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）５０２、ＡＬＵコントローラ５０４、インストラクションデコーダ５０６、イン
タラプトコントローラ５０８、タイミングコントローラ５１０、レジスタ５１２、レジス
タコントローラ５１４、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）５１６、書き換え可能
なＲＯＭ５１８及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）５２０を有する。基板５
００としては、半導体基板、ＳＯＩ基板またはガラス基板などを用いることができる。Ｒ
ＯＭ５１８及びＲＯＭインターフェース５２０は、別チップに設けられていてもよい。も
ちろん、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際
のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース５１６を介してＣＰＵに入力された命令は、インストラクション
デコーダ５０６に入力され、デコードされた後に、ＡＬＵコントローラ５０４、インタラ
プトコントローラ５０８、レジスタコントローラ５１４及びタイミングコントローラ５１
０に入力される。
ＡＬＵコントローラ５０４、インタラプトコントローラ５０８、レジスタコントローラ
５１４及びタイミングコントローラ５１０は、デコードされた命令に基づき、各種制御を
行う。具体的にＡＬＵコントローラ５０４は、ＡＬＵ５０２の動作を制御するための信号
を生成する。また、インタラプトコントローラ５０８は、ＣＰＵのプログラム実行中に、
外部の入出力装置または周辺回路からの割り込み要求を、その優先度やマスク状態から判
断して処理する。レジスタコントローラ５１４は、レジスタ５１２のアドレスを生成し、
ＣＰＵの状態に応じてレジスタ５１２の読み出し及び書き込みを行なう。
また、タイミングコントローラ５１０は、ＡＬＵ５０２、ＡＬＵコントローラ５０４、
インストラクションデコーダ５０６、インタラプトコントローラ５０８及びレジスタコン
トローラ５１４の動作のタイミングを制御する信号を生成する。例えば、タイミングコン
トローラ５１０は、基準クロック信号ＣＬＫ１を基にして、内部クロック信号ＣＬＫ２を
生成する内部クロック生成部を有し、クロック信号ＣＬＫ２を前記各種回路に供給する。
図１０（Ａ）に示すＣＰＵでは、レジスタ５１２に、メモリセルが設けられている。レ
ジスタ５１２のメモリセルとしては、実施の形態２乃至実施の形態４にて説明したメモリ
セルのいずれかを用いることができる。
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ５１４は、ＡＬＵ５０２か
らの指示に従い、レジスタ５１２における保持動作の選択を行う。すなわち、レジスタ５
１２が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子に
よるデータの保持を行うかを選択する。位相反転素子によるデータの保持が選択されてい
る場合には、レジスタ５１２内の記憶素子に電源電圧の供給が行われる。容量素子におけ
るデータの保持が選択されている場合には、容量素子へのデータの書き換えが行われ、レ
ジスタ５１２内の記憶素子への電源電圧の供給を停止することができる。
電源の停止は、図１０（Ｂ）または図１０（Ｃ）に示すように、記憶素子群と、電源電
位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を配する
ことにより行うことができる。
図１０（Ｂ）及び図１０（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、実施の形態１のトランジスタを適用した記憶回路の構成の一例を示す。
図１０（Ｂ）に示す記憶装置は、スイッチング素子５５０と、記憶素子５５２を複数有
する記憶素子群５５４と、を有する。具体的に、各記憶素子５５２には、実施の形態２乃
至実施の形態４の記憶素子を用いることができる。記憶素子群５５４が有する各記憶素子
５５２には、スイッチング素子５５０を介して、ハイレベルの電源電位ＶＤＤが供給され
ている。さらに、記憶素子群５５４が有する各記憶素子５５２には、信号ＩＮの電位と、
ローレベルの電源電位ＶＳＳの電位が与えられている。
図１０（Ｂ）では、スイッチング素子５５０として、実施の形態１のトランジスタを用
いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチ
ングが制御される。
なお、図１０（Ｂ）では、スイッチング素子５５０がトランジスタを一つだけ有する構
成を示しているが、トランジスタを複数有していてもよい。スイッチング素子５５０がス
イッチング素子として機能するトランジスタを複数有している場合には、前記複数のトラ
ンジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列に接続
された部分と並列に接続された部分が組み合わせられていてもよい。
また、図１０（Ｂ）では、スイッチング素子５５０により、記憶素子群５５４が有する
各記憶素子５５２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッ
チング素子５５０により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
図１０（Ｃ）には、記憶素子群５５４が有する各記憶素子５５２に、スイッチング素子
５５０を介して、ローレベルの電源電位ＶＳＳが供給されている記憶装置の一例を示す。
スイッチング素子５５０により、記憶素子群５５４が有する各記憶素子５５２へのローレ
ベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群５５４と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間
に、スイッチング素子を配することで、一時的にＣＰＵの動作を停止し、電源電圧の供給
を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うこ
とができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
（実施の形態６）
本実施の形態では、実施の形態１のトランジスタを適用した表示装置について説明する
。
図１１（Ａ）及び図１１（Ｂ）は、実施の形態１のトランジスタを適用した液晶表示装
置を示す。図１１（Ｂ）は、図１１（Ａ）のＭ−Ｎにおける断面図に相当する。図１１（
Ａ）において、第１の基板６０１上に設けられた画素部６０２と、走査線駆動回路６０４
とを囲むようにして、シール材６０５が設けられている。また画素部６０２と、走査線駆
動回路６０４の上に第２の基板６０６が設けられている。よって画素部６０２と、走査線
駆動回路６０４とは、第１の基板６０１とシール材６０５と第２の基板６０６とによって
、液晶素子などの表示素子と共に封止されている。図１１（Ａ）においては、第１の基板
６０１上のシール材６０５によって囲まれている領域とは異なる領域に、別途用意された
基板上に単結晶半導体膜または多結晶半導体膜で形成された信号線駆動回路６０３が実装
されている。図１１（Ａ）においては、別途設けられた信号線駆動回路６０３と、走査線
駆動回路６０４または画素部６０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘ
ｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）であるＦＰＣ６１８から供給されている。
また、図１１（Ａ）においては、走査線駆動回路６０４を第１の基板６０１上に設け、
かつ信号線駆動回路６０３を別途設けて第１の基板６０１に実装している例を示している
が、この構成に限定されない。走査線駆動回路を別途設けて実装してもよいし、信号線駆
動回路の一部または走査線駆動回路の一部のみを別途設けて実装してもよい。
なお、別途設けた駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉ
ｐ Ｏｎ Ｇｌａｓｓ）法、ワイヤボンディング法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）法などを用いてもよい。図１１（Ａ）は、ＣＯＧ法により
信号線駆動回路６０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣなどを実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装
されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有
しており、実施の形態１のトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素
子（発光表示素子ともいう。）、を用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
図１１（Ｂ）に示すように、半導体装置は接続端子電極６１５及び端子電極６１６を有
しており、接続端子電極６１５及び端子電極６１６はＦＰＣ６１８が有する端子と異方性
導電膜６１９を介して、電気的に接続されている。なお、端子電極６１６の下部には酸化
物半導体膜６１７が残置している。
接続端子電極６１５は、第１の電極６３０と同じ導電膜から形成され、端子電極６１６
は、トランジスタ６１０、トランジスタ６１１のソース電極及びドレイン電極と同じ導電
膜から形成されている。
また、第１の基板６０１上に設けられた画素部６０２と、走査線駆動回路６０４は、ト
ランジスタを複数有しており、図１１（Ｂ）では、画素部６０２に含まれるトランジスタ
６１０と、走査線駆動回路６０４に含まれるトランジスタ６１１とを例示している。
本実施の形態では、トランジスタ６１０、トランジスタ６１１として、実施の形態１の
トランジスタを適用することができる。
画素部６０２に設けられたトランジスタ６１０は、表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は特に限定されず、様々な表示素子を用いることができる。
図１１（Ｂ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１１（Ｂ）
において、表示素子である液晶素子６１３は、第１の電極６３０、第２の電極６３１、及
び液晶層６０８を含む。なお、液晶層６０８を挟持するように配向層として機能する絶縁
膜６３２及び絶縁膜６３３が設けられている。第２の電極６３１は第２の基板６０６側に
設けられ、第１の電極６３０と第２の電極６３１とは液晶層６０８を介して積層する構成
となっている。
また、スペーサ６３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層６０８の厚さ（セルギャップ）を調整するために設けられている。なお球
状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いる。これらの液晶材
料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマ
チック相、等方相などを示す。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０
１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本
明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流などを考慮して、所定の期間の間電荷を保持できるように設定される。高純度の
酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対
して１／３以下または１／５以下の容量の大きさを有する保持容量を設ければ充分である
。
本実施の形態で用いる実施の形態１のトランジスタは、オフ電流を小さくすることがで
きる。よって、画像信号などの電気信号の保持時間を長くすることができ、電源オン状態
では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるた
め、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる実施の形態１のトランジスタは、比較的高い電界効果移動
度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トラン
ジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタ
は、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶
表示装置の部品点数を削減することができる。
ここで、本実施の形態の液晶表示装置に適用可能な液晶の駆動方法などについて説明す
る。液晶の駆動方法には、基板に対して直交に電圧を印加する縦電界方式、基板に対して
平行に電圧を印加する横電界方式がある。
まず、図１２（Ａ１）及び（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明す
る断面模式図を示す。
互いに対向するように配置された第１の基板７０１及び第２の基板７０２に、表示素子
を有する層７００が挟持されている。また、第１の基板７０１側に第１の偏光板７０３が
形成され、第２の基板７０２側に第２の偏光板７０４が形成されている。第１の偏光板７
０３の吸収軸と、第２の偏光板７０４の吸収軸は、クロスニコルの状態で配置されている
。
なお、図示しないが、バックライトなどは、第２の偏光板７０４の外側に配置される。
第１の基板７０１、及び第２の基板７０２上には、それぞれ第１の電極７０８、第２の電
極７０９が設けられている。そして、少なくともバックライトと反対側、つまり視認側の
電極である第１の電極７０８は、透光性を有するように形成する。
このような構成を有する液晶表示装置において、ノーマリホワイトモードの場合、第１
の電極７０８及び第２の電極７０９に電圧が印加（縦電界方式と表記する。）されると、
図１２（Ａ１）に示すように、液晶分子７０５は縦に並んだ状態となる。すると、バック
ライトからの光は第１の偏光板７０３の外側に到達することができず、黒色表示となる。
そして、図１２（Ａ２）に示すように、第１の電極７０８及び第２の電極７０９の間に
電圧が印加されていないときは、液晶分子７０５は横に並び、平面内で捩れている状態と
なる。その結果、バックライトからの光は第１の偏光板７０３の外側に到達することがで
き、白色表示となる。また、第１の電極７０８及び第２の電極７０９に印加する電圧を調
節することにより、階調を表現することができる。このようにして、所定の映像表示が行
われる。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
図１２（Ｂ１）及び（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面
模式図を示す。ＶＡモードは、無電界の時に液晶分子７０５が基板に垂直となるように配
向されているモードである。
図１２（Ａ１）及び（Ａ２）と同様に、第１の基板７０１、及び第２の基板７０２上に
は、それぞれ第１の電極７０８、第２の電極７０９が設けられている。そして、バックラ
イトと反対側、つまり視認側の電極である第１の電極７０８は、透光性を有するように形
成する。そして第１の基板７０１側には、第１の偏光板７０３が形成され、第２の基板７
０２側に第２の偏光板７０４が形成されている。また、第１の偏光板７０３の吸収軸と、
第２の偏光板７０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極７０８及び第２の電極７０
９に電圧が印加される（縦電界方式）と、図１２（Ｂ１）に示すように液晶分子７０５は
横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板７０３の外側に
到達することができ、白色表示となる。
そして、図１２（Ｂ２）に示すように、第１の電極７０８及び第２の電極７０９の間に
電圧が印加されていないときは、液晶分子７０５は縦に並んだ状態となる。その結果、第
２の偏光板７０４により偏光されたバックライトからの光は、液晶分子７０５の複屈折の
影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光は、
第１の偏光板７０３の外側に到達することができず、黒色表示となる。また、第１の電極
７０８及び第２の電極７０９に印加する電圧を調節することにより、階調を表現すること
ができる。このようにして、所定の映像表示が行われる。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
図１２（Ｃ１）及び（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分の配向方向を異
ならせて、視野角依存性を互いに補償する方法である。図１２（Ｃ１）に示すように、Ｍ
ＶＡモードでは、第１の電極７０８及び第２の電極７０９上に配向制御用に断面が三角の
突起物７５８及び突起物７５９が設けられている。なお、他の構成はＶＡモードと同等で
ある。
第１の電極７０８及び第２の電極７０９に電圧が印加される（縦電界方式）と、図１２
（Ｃ１）に示すように液晶分子７０５は突起物７５８及び７５９の面に対して液晶分子７
０５の長軸が概ね垂直となるように配向する。すると、バックライトからの光は、第１の
偏光板７０３の外側に到達することができ、白色表示となる。
そして、図１２（Ｃ２）に示すように、第１の電極７０８及び第２の電極７０９の間に
電圧が印加されていないときは、液晶分子７０５は縦に並んだ状態となる。その結果、バ
ックライトからの光は、第１の偏光板７０３の外側に到達することができず、黒色表示と
なる。また、第１の電極７０８及び第２の電極７０９に印加する電圧を調節することによ
り、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
ＭＶＡモードの他の例を上面図及び断面図を図１５に示す。図１５（Ａ）において、第
２の電極は、くの字型のように屈曲したパターンに形成されており、第２の電極７０９ａ
、第２の電極７０９ｂ、第２の電極７０９ｃとなっている。図１５（Ｂ）で示す様に、第
２の電極７０９ａ、７０９ｂ、７０９ｃ上に配向膜である絶縁層７６２が形成されている
。第１の電極７０８上には突起物７５８が第２の電極７０９ｂと重畳するように形成され
ている。第１の電極７０８及び突起物７５８上に配向膜である絶縁層７６３が形成されて
いる。
図１３（Ａ１）及び（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＯＣＢモードは、液晶層内での液晶分子７０５が視野角依存性を補償す
るように配列している（ベンド配向）。
図１２と同様に、第１の基板７０１、及び第２の基板７０２上には、それぞれ第１の電
極７０８、第２の電極７０９が設けられている。そして、バックライトと反対側、つまり
視認側の電極である第１の電極７０８は、透光性を有するように形成する。そして第１の
基板７０１側には、第１の偏光板７０３が形成され、第２の基板７０２側に第２の偏光板
７０４が形成されている。また、第１の偏光板７０３の吸収軸と、第２の偏光板７０４の
吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極７０８及び第２の電極７０
９に電圧が印加される（縦電界方式）と、黒色表示が行われる。このとき液晶分子７０５
は、図１３（Ａ１）に示すように縦に並んだ状態となる。すると、バックライトからの光
は、第１の偏光板７０３の外側に到達することができず、黒色表示となる。
そして、図１３（Ａ２）に示すように、第１の電極７０８及び第２の電極７０９の間に
電圧が印加されていないときは、液晶分子７０５はベンド配向の状態となる。その結果、
バックライトからの光は、第１の偏光板７０３の外側に到達することができ、白色表示と
なる。また、第１の電極７０８及び第２の電極７０９に印加する電圧を調節することによ
り、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
このようなＯＣＢモードでは、液晶層内での液晶分子７０５の配列により視野角依存性
を補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高める
ことができる。
図１３（Ｂ１）及び（Ｂ２）に、ＦＬＣモード及びＡＦＬＣモードの液晶表示装置の画
素構成を説明する断面模式図を示す。
図１２と同様に、第１の基板７０１、及び第２の基板７０２上には、それぞれ第１の電
極７０８、第２の電極７０９が設けられている。そして、少なくともバックライトと反対
側、つまり視認側の電極である第１の電極７０８は、透光性を有するように形成する。そ
して第１の基板７０１側には、第１の偏光板７０３が形成され、第２の基板７０２側に第
２の偏光板７０４が形成されている。また、第１の偏光板７０３の吸収軸と、第２の偏光
板７０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、第１の電極７０８及び第２の電極７０
９に電圧が印加（縦電界方式）されると、液晶分子７０５はラビング方向からずれた方向
で横に並んでいる状態となる。その結果、バックライトからの光は、第１の偏光板７０３
の外側に到達することができ、白色表示となる。
そして、図１３（Ｂ２）に示すように、第１の電極７０８及び第２の電極７０９の間に
電圧が印加されていないときは、液晶分子７０５はラビング方向に沿って横に並んだ状態
となる。すると、バックライトからの光は、第１の偏光板７０３の外側に到達することが
できず、黒色表示となる。また、第１の電極７０８及び第２の電極７０９に印加する電圧
を調節することにより、階調を表現することができる。このようにして、所定の映像表示
が行われる。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
ＦＬＣモード及びＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよ
い。
図１４（Ａ１）及び（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＩＰＳモードは、液晶分子７０５を基板に対して常に平面内で回転させ
るモードであり、電極は一方の基板側のみに設けた横電界方式をとる。
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴と
する。そのため、第２の基板７０２上に一対の電極７５０、電極７５１が設けられている
。一対の電極７５０、電極７５１は、それぞれ透光性を有するとよい。そして第１の基板
７０１側には、第１の偏光板７０３が形成され、第２の基板７０２側に第２の偏光板７０
４が形成されている。また、第１の偏光板７０３の吸収軸と、第２の偏光板７０４の吸収
軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極７５０、電極７５１に電圧
が印加されると、図１４（Ａ１）に示すように液晶分子７０５はラビング方向からずれた
電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板７０３の外
側に到達することができ、白色表示となる。
そして、図１４（Ａ２）に示すように、一対の電極７５０、電極７５１の間に電圧が印
加されていないとき、液晶分子７０５は、ラビング方向に沿って横に並んだ状態となる。
その結果、バックライトからの光は、第１の偏光板７０３の外側に到達することができず
、黒色表示となる。また、一対の電極７５０、電極７５１の間に印加する電圧を調節する
ことにより、階調を表現することができる。このようにして、所定の映像表示が行われる
。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
ＩＰＳモードで用いることできる一対の電極７５０及び７５１の例を図１６に示す。図
１６（Ａ）乃至（Ｃ）の上面図に示すように、一対の電極７５０及び７５１が互い違いと
なるように形成されており、図１６（Ａ）では電極７５０ａ及び電極７５１ａはうねりを
有する波状形状であり、図１６（Ｂ）では電極７５０ｂ及び電極７５１ｂは櫛歯状であり
一部重なっている形状であり、図１６（Ｃ）では電極７５０ｃ及び電極７５１ｃは櫛歯状
であり電極同士がかみ合うような形状である。
図１４（Ｂ１）及び（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断
面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図１４（Ｂ１
）及び（Ｂ２）に示すように、電極７５０上に絶縁膜を介して電極７５１が形成される構
造である。
一対の電極７５０、電極７５１は、それぞれ透光性を有するとよい。そして第１の基板
７０１側には、第１の偏光板７０３が形成され、第２の基板７０２側に第２の偏光板７０
４が形成されている。また、第１の偏光板７０３の吸収軸と、第２の偏光板７０４の吸収
軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極７５０、電極７５１に電圧
が印加されると、図１４（Ｂ１）に示すように液晶分子７０５はラビング方向からずれた
電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板７０３の外
側に到達することができ、白色表示となる。
そして、図１４（Ｂ２）に示すように、一対の電極７５０、電極７５１の間に電圧が印
加されていないとき、液晶分子７０５は、ラビング方向に沿って横に並んだ状態となる。
その結果、バックライトからの光は、第１の偏光板７０３の外側に到達することができず
、黒色表示となる。また、一対の電極７５０、電極７５１の間に印加する電圧を調節する
ことにより、階調を表現することができる。このようにして、所定の映像表示が行われる
。
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。
カラーフィルタは、第１の基板７０１側、または第２の基板７０２側のどちらに設けるこ
ともできる。
ＦＦＳモードで用いることできる一対の電極７５０及び７５１の例を図１７に示す。図
１７（Ａ）乃至（Ｃ）の上面図に示すように、電極７５０上に様々なパターンに形成され
た電極７５１が形成されており、図１７（Ａ）では電極７５０ａ上の電極７５１ａは屈曲
したくの字形状であり、図１７（Ｂ）では電極７５０ｂ上の電極７５１ｂは櫛歯状で電極
同士がかみ合うような形状であり、図１７（Ｃ）では電極７５０ｃ上の電極７５１ｃは櫛
歯状の形状である。
ＩＰＳモード及びＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい
。または、ブルー相を示す液晶を用いてもよい。
また、これら以外にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの動作モード
を適用することが可能である。
ところで、本実施の形態の液晶表示装置には、保護回路が設けられていることが好まし
い。保護回路に適用可能な回路の一例を図１８（Ａ）に示す。保護回路８９７はｎ型のト
ランジスタ８７０ａ及び８７０ｂによって構成されており、それぞれダイオードと同様の
特性を示すように、ゲート端子がドレイン端子に電気的に接続されている。なお、トラン
ジスタ８７０ａ及び８７０ｂとして、実施の形態１で示したトランジスタを用いるとよい
。
トランジスタ８７０ａの第１端子（ゲート）と第３端子（ドレイン）は第１の配線８４
５に電気的に接続され、第２端子（ソース）は第２の配線８６０に電気的に接続されてい
る。また、トランジスタ８７０ｂの第１端子（ゲート）と第３端子（ドレイン）は第２の
配線８６０に電気的に接続され、第２端子（ソース）は第１の配線８４５に電気的に接続
されている。すなわち、図１８（Ａ）で示す保護回路は、二つのトランジスタのそれぞれ
が整流方向を逆向きにして、第１の配線８４５と第２の配線８６０が電気的に接続されて
いる。言い換えると、整流方向が第１の配線８４５から第２の配線８６０に向かうトラン
ジスタと、整流方向が第２の配線８６０から第１の配線８４５に向かうトランジスタを、
第１の配線８４５と第２の配線８６０の間に有する。
保護回路８９７が設けられていることで、第２の配線８６０が静電気などによりプラス
またはマイナスに帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、第２
の配線８６０がプラスに帯電した場合は、そのプラスの電荷を第１の配線８４５に逃がす
方向に電流が流れる。この動作により、帯電した第２の配線８６０に電気的に接続してい
る回路や素子の静電破壊または誤動作を防止することができる。また、帯電した第２の配
線８６０と他の配線が絶縁層を介して交差する構成において、該絶縁層が絶縁破壊される
現象を防止することができる。
なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線８４５から
第２の配線８６０に向かう複数のトランジスタと、整流方向が第２の配線８６０から第１
の配線８４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個の
トランジスタを使って保護回路を構成することもできる。
なお、図１８（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば
、第１の配線８４５を表示装置の共通配線とし、第２の配線８６０を複数の信号線の一と
し、その間に当該保護回路を適用することができる。保護回路が設けられた信号線に電気
的に接続された画素トランジスタは、配線の帯電による静電破壊やしきい値電圧のシフト
などの不具合から保護される。該保護回路は表示回路の他の部位にも適用できるのはもち
ろんのこと、他の用途、例えば実施の形態２の読み出し回路などにも用いることができる
。
次に、基板上に保護回路８９７を構成する例を説明する。保護回路８９７の上面図の一
例を図１８（Ｂ）に示す。
トランジスタ８７０ａはゲート電極８１１ａを有し、ゲート電極８１１ａは第１の配線
８４５と電気的に接続されている。トランジスタ８７０ａのソース電極は第２の配線８６
０と電気的に接続され、ドレイン電極は第１の電極８１５ａを介して第１の配線８４５と
電気的に接続されている。また、トランジスタ８７０ａはソース電極とドレイン電極の間
にゲート電極８１１ａと重畳する半導体層８１３を備える。
トランジスタ８７０ｂはゲート電極８１１ｂを有し、ゲート電極８１１ｂはコンタクトホ
ール８２５ｂを介して第２の配線８６０と電気的に接続されている。トランジスタ８７０
ｂのドレイン電極は第２の配線８６０と電気的に接続され、ソース電極は第１の電極８１
５ａとコンタクトホール８２５ａを介して第１の配線８４５と電気的に接続されている。
また、トランジスタ８７０ｂはソース電極とドレイン電極の間にゲート電極８１１ｂと重
畳する半導体層８１４を有する。
本実施の形態にて詳細に説明したように、実施の形態１のトランジスタは液晶表示装置
に適用することができる。
ただし、本発明の一態様である半導体装置の表示装置は、液晶表示装置に限定されず、
表示素子として発光素子が設けられたＥＬ表示装置であってもよい。
また、表示素子として発光素子を用いる場合には、発光素子の発光、非発光をトランジ
スタで制御するような画素構成とすればよい。例えば、一画素に駆動用トランジスタと電
流制御用トランジスタが設けられた構成とすればよい。このとき、駆動用トランジスタと
電流制御用トランジスタの双方に実施の形態１のトランジスタを適用してもよいし、一方
にのみ実施の形態１のトランジスタを適用してもよい。なお、駆動用トランジスタと電流
制御用トランジスタの一方にのみ実施の形態１のトランジスタを適用する場合には、他方
には、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタを適用してもよ
い。
（実施の形態７）
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機
器は、実施の形態１のトランジスタを少なくとも一部に有する。本発明の一態様である電
子機器として、例えば、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）
、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタ
ルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機
ともいう）などが挙げられる。例えば、このような電子機器の表示部を構成する画素トラ
ンジスタに実施の形態６で説明した表示装置を適用すればよい。
図１９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体９０１、筐体９０２
、表示部９０３、キーボード９０４などによって構成されている。筐体９０１と筐体９０
２内には、実施の形態１のトランジスタが設けられている。図１９（Ａ）に示すノート型
のパーソナルコンピュータに実施の形態１のトランジスタを搭載することで、表示部の表
示むらを低減し、信頼性を向上させることができる。
図１９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体９１１には、表示部９１３と、
外部インターフェース９１５と、操作ボタン９１４などが設けられている。更には、携帯
情報端末を操作するスタイラス９１２などを備えている。本体９１１内には、実施の形態
１のトランジスタが設けられている。図１９（Ｂ）に示すＰＤＡに上記の実施の形態１の
トランジスタを搭載することで、表示部の表示むらを低減し、信頼性を向上させることが
できる。
図１９（Ｃ）は、電子ペーパーを実装した電子書籍９２０であり、筐体９２１と筐体９
２３の２つの筐体で構成されている。筐体９２１及び筐体９２３には、それぞれ表示部９
２５及び表示部９２７が設けられている。筐体９２１と筐体９２３は、軸部９３７により
物理的に接続されており、軸部９３７を軸として開閉動作を行うことができる。そして、
筐体９２１は、電源９３１、操作キー９３３、スピーカー９３５などを備えている。筐体
９２１、筐体９２３の少なくとも一には、実施の形態１のトランジスタが設けられている
。図１９（Ｃ）に示す電子書籍に実施の形態１のトランジスタを搭載することで、表示部
の表示むらを低減し、信頼性を向上させることができる。
図１９（Ｄ）は、携帯電話機であり、筐体９４０と筐体９４１の２つの筐体で構成され
ている。さらに、筐体９４０と筐体９４１は、スライドし、図１９（Ｄ）のように展開し
ている状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
そして、筐体９４１は、表示パネル９４２、スピーカー９４３、マイクロフォン９４４、
ポインティングデバイス９４６、カメラ用レンズ９４７、外部接続端子９４８などを備え
ている。そして、筐体９４０は、携帯電話機の充電を行う太陽電池セル９４９、外部メモ
リスロット９５０などを備えている。なお、アンテナは、筐体９４１に内蔵されている。
筐体９４０と筐体９４１の少なくとも一には、実施の形態１のトランジスタが設けられて
いる。図１９（Ｄ）に示す携帯電話機に実施の形態１のトランジスタを搭載することで、
表示部の表示むらを低減し、信頼性を向上させることができる。
図１９（Ｅ）は、デジタルカメラであり、本体９６１、表示部９６７、接眼部９６３、
操作スイッチ９６４、表示部９６５、バッテリー９６６などによって構成されている。本
体９６１内には、実施の形態１のトランジスタが設けられている。図１９（Ｅ）に示すデ
ジタルカメラに実施の形態１のトランジスタを搭載することで、表示部の表示むらを低減
し、信頼性を向上させることができる。
図１９（Ｆ）は、テレビジョン装置９７０であり、筐体９７１、表示部９７３、スタン
ド９７５などで構成されている。テレビジョン装置９７０の操作は、筐体９７１が備える
スイッチや、リモコン操作機９８０により行うことができる。筐体９７１及びリモコン操
作機９８０には、実施の形態１のトランジスタが搭載されている。図１９（Ｆ）に示すテ
レビジョン装置に実施の形態１のトランジスタを搭載することで、表示部の表示むらを低
減し、信頼性を向上させることができる。
１００ 基板
１０１ 下地絶縁層
１０２ 第１の導電膜
１０４ 第１のエッチングマスク
１０６ 第１の導電層
１０８ 第１の酸化物半導体膜
１０９ 第２の酸化物半導体膜
１１０ 第２のエッチングマスク
１１２ 第１の酸化物半導体層
１１４ 第１の絶縁層
１１６ 第２の導電膜
１１８ 第３のエッチングマスク
１２０ 第２の導電層
１２２ 第２の絶縁層
１２４ 第２の酸化物半導体層
１２４Ａ 領域
１２４Ｂ 領域
１２４Ｃ 領域
１２６ 第３の酸化物半導体層
１２６Ａ 領域
１２６Ｂ 領域
１２６Ｃ 領域
２００ トランジスタ
２０２ トランジスタ
２１０ メモリセル
２１２ トランジスタ
２１４ トランジスタ
２１６ トランジスタ
２１８ ノード
２２０ メモリセルアレイ
２２２ 駆動回路
２２４ 読み出し回路
２２６ 駆動回路
３００ メモリセル
３０２ トランジスタ
３０４ トランジスタ
３０６ 容量素子
３０８ ノード
３１０ メモリセル
３１２ トランジスタ
３１４ トランジスタ
３１６ 容量素子
４００ メモリセルアレイ
４０２ メモリセル
４０４ トランジスタ
４０６ 容量素子
４１０ メモリセルアレイ
４１２ メモリセル
４１４ トランジスタ
４１６ トランジスタ
４１８ トランジスタ
４２０ トランジスタ
４２２ トランジスタ
４２４ トランジスタ
５００ 基板
５０２ ＡＬＵ
５０４ ＡＬＵコントローラ
５０６ インストラクションデコーダ
５０８ インタラプトコントローラ
５１０ タイミングコントローラ
５１２ レジスタ
５１４ レジスタコントローラ
５１６ バスインターフェース
５１８ ＲＯＭ
５２０ ＲＯＭインターフェース
５５０ スイッチング素子
５５２ 記憶素子
５５４ 記憶素子群
６０１ 第１の基板
６０２ 画素部
６０３ 信号線駆動回路
６０４ 走査線駆動回路
６０５ シール材
６０６ 第２の基板
６０８ 液晶層
６１０ トランジスタ
６１１ トランジスタ
６１３ 液晶素子
６１５ 接続端子電極
６１６ 端子電極
６１７ 酸化物半導体膜
６１８ ＦＰＣ
６１９ 異方性導電膜
６３０ 第１の電極
６３１ 第２の電極
６３２ 絶縁膜
６３３ 絶縁膜
６３５ スペーサ
７００ 表示素子を有する層
７０１ 第１の基板
７０２ 第２の基板
７０３ 第１の偏光板
７０４ 第２の偏光板
７０５ 液晶分子
７０８ 第１の電極
７０９ 第２の電極
７０９ａ 第２の電極
７０９ｂ 第２の電極
７０９ｃ 第２の電極
７５０ 電極
７５０ａ 電極
７５０ｂ 電極
７５０ｃ 電極
７５１ 電極
７５１ａ 電極
７５１ｂ 電極
７５１ｃ 電極
７５８ 突起物
７５９ 突起物
７６２ 絶縁層
７６３ 絶縁層
８１１ａ ゲート電極
８１１ｂ ゲート電極
８１３ 半導体層
８１４ 半導体層
８１５ａ 第１の電極
８２５ａ コンタクトホール
８２５ｂ コンタクトホール
８４５ 第１の配線
８６０ 第２の配線
８７０ａ トランジスタ
８７０ｂ トランジスタ
８９７ 保護回路
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ キーボード
９１１ 本体
９１２ スタイラス
９１３ 表示部
９１４ 操作ボタン
９１５ 外部インターフェース
９２０ 電子書籍
９２１ 筐体
９２３ 筐体
９２５ 表示部
９２７ 表示部
９３１ 電源
９３３ 操作キー
９３５ スピーカー
９３７ 軸部
９４０ 筐体
９４１ 筐体
９４２ 表示パネル
９４３ スピーカー
９４４ マイクロフォン
９４６ ポインティングデバイス
９４７ カメラ用レンズ
９４８ 外部接続端子
９４９ 太陽電池セル
９５０ 外部メモリスロット
９６１ 本体
９６３ 接眼部
９６４ 操作スイッチ
９６５ 表示部
９６６ バッテリー
９６７ 表示部
９７０ テレビジョン装置
９７１ 筐体
９７３ 表示部
９７５ スタンド
９８０ リモコン操作機

Claims (2)

  1. 酸化物半導体層と、
    前記酸化物半導体層と電気的に接続された、第１の導電層及び第２の導電層と、
    前記酸化物半導体層上に設けられ、第１の絶縁層を介して前記酸化物半導体層と重なる領域を有する第３の導電層と、
    前記第３の導電層上の第２の絶縁層と、を有し、
    前記第１の絶縁層及び前記第２の絶縁層の各々は、酸化ハフニウム、酸化イットリウム、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、又は酸化ガリウムを含むことを特徴とする半導体装置。
  2. 基板上に下地絶縁層を形成し、
    前記下地絶縁層上に第１の導電層を形成し、
    前記下地絶縁層及び前記第１の導電層上に第１の酸化物半導体膜を形成し、
    前記基板に対して第１の加熱処理を行うことで前記第１の酸化物半導体膜を第２の酸化物半導体膜とし、
    前記第２の酸化物半導体膜を加工することで酸化物半導体層を形成し、
    少なくとも前記酸化物半導体層を覆ってゲート絶縁層を形成し、
    前記ゲート絶縁層上に第２の導電層を形成し、
    前記基板に対して第２の加熱処理を行うことを特徴とする半導体装置の作製方法。
JP2019041865A 2011-01-12 2019-03-07 半導体装置およびその作製方法 Withdrawn JP2019096909A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011004422 2011-01-12
JP2011004422 2011-01-12

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017227093A Division JP6495998B2 (ja) 2011-01-12 2017-11-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2019096909A true JP2019096909A (ja) 2019-06-20

Family

ID=46455593

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2012001726A Active JP5982125B2 (ja) 2011-01-12 2012-01-09 半導体装置の作製方法
JP2016151000A Expired - Fee Related JP6251780B2 (ja) 2011-01-12 2016-08-01 半導体装置の作製方法
JP2017227093A Active JP6495998B2 (ja) 2011-01-12 2017-11-27 半導体装置
JP2019041865A Withdrawn JP2019096909A (ja) 2011-01-12 2019-03-07 半導体装置およびその作製方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2012001726A Active JP5982125B2 (ja) 2011-01-12 2012-01-09 半導体装置の作製方法
JP2016151000A Expired - Fee Related JP6251780B2 (ja) 2011-01-12 2016-08-01 半導体装置の作製方法
JP2017227093A Active JP6495998B2 (ja) 2011-01-12 2017-11-27 半導体装置

Country Status (3)

Country Link
US (4) US8912080B2 (ja)
JP (4) JP5982125B2 (ja)
KR (1) KR101938890B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI787452B (zh) 2011-01-26 2022-12-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6001308B2 (ja) 2012-04-17 2016-10-05 株式会社半導体エネルギー研究所 半導体装置
JP6076612B2 (ja) 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 半導体装置
CN104685635B (zh) * 2012-10-01 2017-05-17 夏普株式会社 半导体装置
KR102459007B1 (ko) * 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015065202A (ja) * 2013-09-24 2015-04-09 株式会社東芝 半導体素子、表示装置、半導体素子の製造方法及び表示装置の製造方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
CN105633100B (zh) * 2016-03-17 2018-11-02 深圳市华星光电技术有限公司 薄膜晶体管阵列面板及其制作方法
US11029297B2 (en) 2018-08-08 2021-06-08 Applied Materials, Inc. Method of gas composition determination, adjustment, and usage
USD977633S1 (en) 2020-08-07 2023-02-07 Recensmedical, Inc. Cradle for a medical cooling device

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2009260254A (ja) * 2008-04-16 2009-11-05 Korea Electronics Telecommun 酸化物半導体薄膜用組成物、これを採用した電界効果トランジスタ及びその製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010062549A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010135770A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置
JP2010165922A (ja) * 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 電界効果型トランジスタ、電界効果型トランジスタの製造方法及び半導体素子の製造方法
JP2010206190A (ja) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd トランジスタ及び当該トランジスタの作製方法
US20110003427A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2015100A (en) 1935-06-06 1935-09-24 Harold A Cederstrom Freight handling device
US4313768A (en) 1978-04-06 1982-02-02 Harris Corporation Method of fabricating improved radiation hardened self-aligned CMOS having Si doped Al field gate
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
SG63578A1 (en) 1990-11-16 1999-03-30 Seiko Epson Corp Thin film semiconductor device process for fabricating the same and silicon film
JP3730185B2 (ja) * 1990-11-16 2005-12-21 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6087208A (en) 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2004503920A (ja) 2000-05-31 2004-02-05 モトローラ・インコーポレイテッド 半導体デバイスおよび該半導体デバイスを製造する方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6740927B1 (en) 2003-01-06 2004-05-25 Applied Intellectual Properties Co., Ltd. Nonvolatile memory capable of storing multibits binary information and the method of forming the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101050292B1 (ko) 2003-12-27 2011-07-19 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7615488B2 (en) 2004-03-19 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
TWI283071B (en) 2005-01-19 2007-06-21 Au Optronics Corp Methods of manufacturing a thin film transistor and a display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7906791B2 (en) * 2005-06-09 2011-03-15 Rohm Co., Ltd. Semiconductor light emitting element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR20080099084A (ko) * 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP5388500B2 (ja) 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
TWI366724B (en) 2007-12-05 2012-06-21 Hannstar Display Corp Liquid crystal display device and method of making the same
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP2009224737A (ja) 2008-03-19 2009-10-01 Fujifilm Corp 酸化ガリウムを主成分とする金属酸化物からなる絶縁膜およびその製造方法
JP2010045263A (ja) 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP5607349B2 (ja) 2008-12-26 2014-10-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010212436A (ja) 2009-03-10 2010-09-24 Fuji Xerox Co Ltd 電界効果型トランジスタ
KR101906751B1 (ko) * 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8338226B2 (en) 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
KR102228220B1 (ko) 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
KR102089200B1 (ko) 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441009B2 (en) * 2009-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102402342B1 (ko) * 2010-02-05 2022-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US20120178224A1 (en) 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
US20140014951A1 (en) * 2011-01-13 2014-01-16 Sharp Kabushiki Kaisha Semiconductor device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245557A (ja) * 2005-02-03 2006-09-14 Semiconductor Energy Lab Co Ltd 半導体装置、電子機器および半導体装置の作製方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP2007250983A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2009260254A (ja) * 2008-04-16 2009-11-05 Korea Electronics Telecommun 酸化物半導体薄膜用組成物、これを採用した電界効果トランジスタ及びその製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010062549A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010062548A (ja) * 2008-08-08 2010-03-18 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010135770A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置
JP2010165922A (ja) * 2009-01-16 2010-07-29 Idemitsu Kosan Co Ltd 電界効果型トランジスタ、電界効果型トランジスタの製造方法及び半導体素子の製造方法
JP2010206190A (ja) * 2009-02-05 2010-09-16 Semiconductor Energy Lab Co Ltd トランジスタ及び当該トランジスタの作製方法
US20110003427A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20120090782A (ko) 2012-08-17
US20160204232A1 (en) 2016-07-14
US10593786B2 (en) 2020-03-17
JP2012160714A (ja) 2012-08-23
JP6251780B2 (ja) 2017-12-20
US20120178249A1 (en) 2012-07-12
US20170236922A1 (en) 2017-08-17
JP2018067724A (ja) 2018-04-26
US20150087112A1 (en) 2015-03-26
US9299814B2 (en) 2016-03-29
JP6495998B2 (ja) 2019-04-03
US8912080B2 (en) 2014-12-16
JP2016195279A (ja) 2016-11-17
US9818850B2 (en) 2017-11-14
KR101938890B1 (ko) 2019-01-15
JP5982125B2 (ja) 2016-08-31

Similar Documents

Publication Publication Date Title
JP6495998B2 (ja) 半導体装置
JP6093888B2 (ja) 半導体装置
JP6726347B2 (ja) 半導体装置
JP6232031B2 (ja) 半導体装置の作製方法
KR102341927B1 (ko) 표시 장치
JP2020113780A (ja) 半導体装置
KR101853516B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200121

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200123

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200521

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201013

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20201228