JP2018508176A - 高電力回路のためのスイッチングデバイスの並列化 - Google Patents

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Abstract

回路は、第１ハーフブリッジ、第２ハーフブリッジ、第１インダクタ、第２インダクタ、メインインダクタを備える。前記ハーフブリッジはそれぞれ、ハイサイドスイッチ、ローサイドスイッチ、ゲートドライバを備え、前記ゲートドライバは、前記ハイサイドスイッチと前記ローサイドスイッチに対してスイッチング信号を印加するように構成されている。前記第１インダクタは、前記第１ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第１ハーフブリッジの前記出力ノードは、前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの間に配置されている。前記第２インダクタは、前記第２ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第２ハーフブリッジの前記出力ノードは、前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの間に配置されている。前記メインインダクタは、前記第１インダクタの第２サイドと前記第２インダクタの第２サイドとの間に配置されたノードに対して接続されている。前記メインインダクタのインダクタンスは、前記第１インダクタのインダクタンスよりも大きく、前記第２インダクタのインダクタンスよりも大きい。前記第１インダクタと前記第２インダクタは、互いに反対向きに接続されている。【選択図】図７

Description

＜関連出願に対する相互参照＞
本願は、Ｕ．Ｓ．Ｃ第１１９条（ｅ）（１）のもと、２０１５年３月１３日出願の米国仮出願６２／１３３，２５３号の優先権を主張する。同文献は参照により本願に組み込まれる。
本明細書は、非常に高い電流および電力レベルで高速電力回路を動作させることができる回路構成および方法に関する。
高速ＩＩＩ−Ｎ電力スイッチを用いるとき、以下の要求のバランスをとる：熱伝搬、組み立ての容易性、高速低インダクタンス電気接続。従来の電力パッケージ、例えば図１に示すＴＯ−２２０パッケージ１００の変形物は、ＩＩＩ−Ｎ電力スイッチとともに用いることができる。金属取付タブ１０２、フレキシブル銅リード１０４、１０６、１０８の組み合わせにより、様々な態様で、パッケージを効率的なヒートシンクへ取り付けることができる。従来のはんだ付け技術でＰＣＢと接続することにより、製造が容易になる。
しかしパッケージリードは通常、不要なインダクタンスをもたらす。このインダクタンスがもたらすスイッチング速度の低下は、設計上の折衷として許容できる場合もあるが、それでも不安定性が課題となることもある。電力スイッチは高ゲインデバイスなので、以下の点に注意すべきである：リニアモードで動作するとき、寄生共振に起因する発振が、正帰還により発振を持続させあるいは増幅するノードに対して導入されないようにする。
図２は、ハーフブリッジ回路の回路図である。同回路は、ゲートドライバ２０２、高電圧ノード２０６に接続されたハイサイドＩＩＩ−Ｎトランジスタ２０４、グランドノード２１０に接続されたローサイドＩＩＩ−Ｎトランジスタ２０８、を備える。ゲートドライバ２０２の２つの端子２３１と２３３は、トランジスタ２０４と２０８のゲートに対してそれぞれ接続されている。ゲートドライバ２０２の２つの端子２３２と２３４は、トランジスタ２０４と２０８のソースに対してそれぞれ接続されている。これによりゲートドライバは、トランジスタ２０４と２０８それぞれのゲートに対して、ソースに対する相対的な電圧信号を印加することができる。インダクタ２１４は、出力ノード２１２においてハーフブリッジ回路に接続されている。
動作時においてゲートドライバ２０２は、定電流モード（ＣＣＭ）で、定格電流と定格電圧において、トランジスタ２０４と２０８を動作させることができる。例えば高電圧ノード２０６は、４００Ｖ、６００Ｖ、またはそれ以上の電圧を提供することができ、ＩＩＩ−Ｎトランジスタは、定格により高電流に耐えるように構成することができる。インダクタ２１４のインダクタンスにより、インダクタ２１４を流れる電流は瞬時に変化することができない。
ハーフブリッジの動作を説明するため、シナリオ例を考える。同シナリオにおいて、ゲートドライバ２０２はハイサイドトランジスタ２０４をＯＮにし、ローサイドトランジスタ２０８をＯＦＦにする。電流は、高電圧ノード２０６からハイサイドトランジスタ２０４へ流れ、さらに出力ノード２１２からインダクタ２１４へ流れる。ゲートドライバ２０２がハイサイドトランジスタ２０４をＯＦＦにすると、インダクタ２１４のインダクタンスによりノード２１２の電圧は負になり、これにより電流はローサイドトランジスタ２０８がＯＦＦであってもこれを通過する。ハーフブリッジが従来のパッケージを用いて実装されている場合、このパッケージリードによりもたらされる不要なインダクタンスが、多大なリンギングと発振を引き起こす。これは、回路を流れる過渡電流に関連するものであり、スイッチング機能の安定性と効率性に影響を及ぼす。
第１側面において、回路は、第１ハーフブリッジ、第２ハーフブリッジ、第１インダクタ、第２インダクタ、メインインダクタを備える。前記第１ハーフブリッジは、第１ハイサイドスイッチ、第１ローサイドスイッチ、第１ゲートドライバを備え、前記第１ゲートドライバは、前記第１ハイサイドスイッチと前記第１ローサイドスイッチに対してスイッチング信号を印加するように構成されている。前記第２ハーフブリッジは、第２ハイサイドスイッチ、第２ローサイドスイッチ、第２ゲートドライバを備え、前記第２ゲートドライバは、前記第２ハイサイドスイッチと前記第２ローサイドスイッチに対してスイッチング信号を印加するように構成されている。前記第１インダクタは、前記第１ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第１ハーフブリッジの前記出力ノードは、前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの間に配置されている。前記第２インダクタは、前記第２ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第２ハーフブリッジの前記出力ノードは、前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの間に配置されている。前記メインインダクタは、前記第１インダクタの第２サイドと前記第２インダクタの第２サイドとの間に配置されたノードに対して接続されている。前記メインインダクタのインダクタンスは、前記第１インダクタのインダクタンスよりも大きく、前記第２インダクタのインダクタンスよりも大きい。前記第１インダクタと前記第２インダクタは、互いに反対向きに接続されている。
第２側面において、負荷に対して出力電流を提供するように構成された回路を動作させる方法を説明する。前記方法は：前記回路の第１ハーフブリッジの第１ゲートドライバによって、前記第１ハーフブリッジの第１ハイサイドスイッチと第１ローサイドスイッチに対してスイッチング信号を印加するとともに、前記印加されたスイッチング信号に応答して、前記第１ハーフブリッジの出力を介して第１出力電流を提供するステップ；前記回路の第２ハーフブリッジの第２ゲートドライバによって、前記第２ハーフブリッジの第２ハイサイドスイッチと第２ローサイドスイッチに対してスイッチング信号を印加するとともに、前記印加されたスイッチング信号に応答して、前記第２ハーフブリッジの出力を介して第２出力電流を提供するステップ；第１期間において、前記回路の前記出力電流を前記負荷に対して第１電流レベルで提供しながら、前記第１ハーフブリッジと前記第２ハーフブリッジを動作させて、各前記ハーフブリッジの出力を介して前記第１出力電流と前記第２出力電流を提供することにより、前記第１期間において前記負荷に対して提供される出力電流の総和が前記第１出力電流と前記第２出力電流の和となるようにするステップ；第２期間において、前記回路の前記出力電流を前記負荷に対して前記第１電流レベルよりも小さい第２電流レベルで提供しながら、前記第２ハーフブリッジをＯＦＦ状態に維持しつつ前記第１ハーフブリッジを動作させて、前記第１ハーフブリッジの出力を介して前記第１出力電流を提供することにより、前記第２期間において前記負荷に対して提供される出力電流の総和が前記第１出力電流と等しくなるようにするステップ；を有する。
本明細書が記載する方法とデバイスは、以下の１以上を備えることができる。前記第１インダクタと前記第２インダクタの結合係数は、約−０．９からー１．０の範囲である。前記第１ハイサイドスイッチと前記第２ハイサイドスイッチは、第１ＰＷＭソースから共通タイミング信号を受け取るように構成されており、前記第１ローサイドスイッチと前記第１ローサイドスイッチは、第２ＰＷＭソースから共通タイミング信号を受け取るように構成されている。前記第１ハーフブリッジと前記第２ハーフブリッジは並列接続されており、単一のハーフブリッジ回路として動作するように構成されており、前記単一のハーフブリッジ回路は、前記第１ハーフブリッジと前記第２ハーフブリッジよりも大きい最大出力電流を有する。
前記第１ＰＷＭソースは、前記第１ゲートドライバの第１入力と前記第２ゲートドライバの第１入力に対して接続されており、前記第２ＰＷＭソースは、前記第１ゲートドライバの第２入力と前記第２ゲートドライバの第２入力に対して接続されている。前記第１および第２ハイサイドスイッチと前記第１および第２ローサイドスイッチはそれぞれ、２以上の並列接続されたスイッチを備える。前記第１ハイサイドスイッチと前記第２ハイサイドスイッチは、高電圧ノードに対して接続されており、前記第１ローサイドスイッチと前記第２ローサイドスイッチは、低電圧ノードまたはグランドノードに対して接続されている。
前記高電圧ノードにおける前記低電圧ノードまたはグランドノードに対する電圧は、約４００Ｖまたはそれ以上である。前記第１ゲートドライバと前記第２ゲートドライバは、３０ｋＨｚから１０ＭＨｚの周波数で前記スイッチング信号を印加するように構成されている。前記第１および第２ハイサイドスイッチと前記第１および第２ローサイドスイッチは、ＩＩＩ族窒化物デバイスを備える。前記ＩＩＩ族窒化物デバイスは例えば、ＩＩＩ族窒化物エンハンスメントモードトランジスタである。前記ＩＩＩ族窒化物デバイスは例えばハイブリッドデバイスであり、各前記ハイブリッドデバイスは、空乏モードＩＩＩ族窒化物トランジスタとエンハンスメントモードシリコントランジスタを備える。前記メインインダクタは、前記回路の前記ハーフブリッジによって駆動または制御される負荷の一部である。前記負荷は、電気モータを備える。
本明細書において、用語ＩＩＩ族窒化物またはＩＩＩ−Ｎ材料、レイヤ、デバイスなどは、以下の正規組成式に基づく複合半導体材料によって構成された材料またはデバイスを指す：ＢwＡｌxＩｎyＧａzＮ、ｗ＋ｘ＋ｙ＋ｚは約１、０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１。ＩＩＩ−Ｎ材料、レイヤ、またはデバイスは、適当な基板上で直接成長させることにより、または適当な基板上で成長させ、元基板から取り外し、他基板に接着することにより、形成または準備することができる。
本明細書において、例えば導電チャネルや部品などのような２以上の接点その他の物品は、以下に該当するとき“電気的に接続されている”ものとする：任意のバイアス状態において常に各接点または物品の電位が同じになるようにすることができる（例えば略等しい）だけの充分な導電性を有する材料によって接続されている。
本明細書において、“電圧をブロックする”ことは、トランジスタ、デバイス、または部品が、自身に電圧が印加されたとき、自身に大電流（例えば動作電流の０．００１倍よりも大きい）が流れないようにする能力のことを指す。換言すると、トランジスタ、デバイス、または部品が自身に対して印加された電圧をブロックしている間、そのトランジスタ、デバイス、または部品を通過する電流は、通常状態における動作電流の０．００１倍未満である。これよりも大きいＯＦＦ状態電流を有するデバイスは、損失が大きく低効率であり、一般的に多くの用途において適していない。
本明細書において、“高電圧デバイス”、例えば高電圧スイッチングトランジスタは、高電圧スイッチングアプリケーションに最適化された電気デバイスである。すなわち、トランジスタがＯＦＦであるとき、例えば約３００Ｖ以上、約６００Ｖ以上、約１２００Ｖ以上の高電圧をブロックすることができ、トランジスタがＯＮであるとき、使用されるアプリケーションにおいて充分に低いＯＮ抵抗（ＲON）を有する。例えば、実際に電流がデバイスを通過するとき、導電損失が充分に低い。高電圧デバイスは、少なくとも高電圧源または回路内の最大電圧に等しい電圧をブロックすることができる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、またはアプリケーションが必要とする適当なブロック電圧をブロックすることができる。換言すると高電圧デバイスは、０Ｖから少なくともＶｍａｘまでの全電圧をブロックすることができる。Ｖｍａｘは、回路または電力源から供給され得る最大電圧であり、Ｖｍａｘは例えば、３００Ｖ、６００Ｖ、１２００Ｖ、その他適当なアプリケーションが必要とするブロック電圧である。
本明細書において、“ＩＩＩ族窒化物”または“ＩＩＩ−Ｎデバイス”は、ＩＩＩ−Ｎ材料に基づくデバイスである。ＩＩＩ−Ｎデバイスは、エンハンスメントモード（Ｅ−ｍｏｄｅ）トランジスタデバイスとして動作するように設計することができる。これにより、デバイスの閾値電圧（すなわち、デバイスをＯＮにするためゲートに対して印加しなければならない、ソースに対する最小電圧）を正にすることができる。これに代えてＩＩＩ−Ｎデバイスは、高電圧アプリケーションに適した高電圧デバイスであってもよい。このような高電圧デバイスにおいて、デバイスがＯＦＦバイアスされたとき（例えばソースに対するゲート電圧がデバイスの閾値電圧よりも小さいとき）、少なくともデバイスが用いられるアプリケーションにおける高電圧以下の全てのソース−ドレイン電圧をサポートすることができる。例えば１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、またはそれ以上である。高電圧デバイスがＯＮバイアスされたとき（例えばソースに対するゲート電圧がデバイスの閾値電圧よりも大きいとき）、低いＯＮ電圧で充分な電流を導通させることができる。許容最大ＯＮ電圧は、デバイスが用いられるアプリケーションにおいて持続する最大電圧である。
本明細書が記載する技術的事項の１以上の実装の詳細部分は、以下の図面と説明に記載されている。その他の特徴、側面、利点は、本明細書、図面、および特許請求範囲から明らかになるであろう。
リード付き電力パッケージの図である。
ゲートドライバ、高電圧ノードに接続されたハイサイドＩＩＩ−Ｎトランジスタ、グランドノードに接続されたローサイドＩＩＩ−Ｎトランジスタ、を備えるハーフブリッジ回路の回路図である。
スイッチング回路の回路図例である。ハイサイドスイッチは２つの並列接続されたスイッチを備え、ローサイドスイッチは２つの並列接続されたスイッチを備える。
ＩＩＩ族窒化物トランジスタの例としてのトランジスタの断面図である。
高電圧空乏モードトランジスタと低電圧エンハンスメントモードトランジスタを備えるハイブリッドデバイスを示す回路概略図である。
スイッチング回路の回路図例である。２つのハーフブリッジ回路が並列接続され、単一のハーフブリッジ回路として動作する。
単一第出力インダクタと、逆接続された小型インダクタとを備える回路の概略図である。
図７のインダクタの構成図である。
４つのハーフブリッジ回路が組み合わさって単一のハーフブリッジとして動作する回路の回路図例である。
図９の回路における逆接続されたインダクタの構成図である。
単一のハーフブリッジとして動作することができる他の回路の概略図である。
本明細書の回路の電圧と電流の波形を示す。
本明細書の回路が特定の態様で動作するときの電流波形を示す。
図面内の同様の符号は同様の要素を示す。
多くの電力スイッチングアプリケーションは、非常に高い出力電流を必要とする。したがって関連する電力スイッチング回路は、最小導電損失で大電流を導通させることができ、最小スイッチング損失で大電圧をスイッチングすることができる、スイッチを必要とする。非常に高い出力電流レベルが必要なアプリケーションにおいて、要求される電流レベルを実現する１つの方法は、複数のスイッチを並列接続して、その並列接続スイッチを単一のスイッチとして動作させることである。
図３は、スイッチング回路３００の回路図例である。スイッチング回路３００は例えばハーフブリッジであり、ハイサイドスイッチ３０４は２つの並列接続されたスイッチ３２２と３２４を備え、ローサイドスイッチ３０８は２つの並列接続されたスイッチ３２６と３２８を備える。ゲートドライバ３０２の出力ノード３３１は、スイッチ３２２と３２４のゲートに接続されている。これにより、これらスイッチを略同時にスイッチングする。ゲートドライバの出力ノード３３２は、スイッチ３２２と３２４のソースに接続されている。これにより、ゲートドライバ３０２がスイッチ３２２と３２４のゲートに対して印加した電圧信号は、各ソースに対する基準電圧となる。ゲートドライバ３０２の出力ノード３３３は、スイッチ３２６と３２８のゲートに対して接続されている。これにより、これらスイッチを略同時にスイッチングする。ゲートドライバの出力ノード３３４は、スイッチ３２６と３２８のソースに接続されている。これにより、ゲートドライバ３０２がスイッチ３２６と３２８に対して印加した電圧信号は、各ソースに対する基準電圧となる。
出力ノード３３１は、スイッチ３２２と３２４のゲートに対して直接接続することができ（図示せず）、あるいはこれに代えて、出力ノード３３１とスイッチ３２２のゲートとの間に抵抗部品３２１を接続し、出力ノード３３１とスイッチ３２４のゲートとの間に抵抗部品３２３を接続することができる。出力ノード３３３は、スイッチ３２６と３２８に対して直接接続することができ（図示せず）、あるいはこれに代えて、出力ノード３３３とスイッチ３２６のゲートとの間に抵抗部品３２５を接続し、出力ノード３３３とスイッチ３２８のゲートとの間に抵抗部品３２７を接続することができる。抵抗部品３２１、３２３、３２５、３２７は例えば、抵抗器またはフェライトビーズであり、回路の安定性を向上させるのに役立つ。
ゲートドライバ３０２の第１入力３６４に対して接続された第１パルス幅変調（ＰＷＭ）ソース３５４は、出力ノード３３１に対して印加されるＯＮ／ＯＦＦ信号のタイミングを提供する。ゲートドライバ３０２の第２入力３６８に対して接続された第２ＰＷＭソース３５８は、出力ノード３３３に対して印加されるＯＮ／ＯＦＦ信号のタイミングを提供する。インダクタ３１４は、出力ノード３１２において回路に接続（例：電気的に接続）されている。回路全体は、回路の部品を電気的に接続するプリント配線接続を有する回路基板上に形成することができる。
スイッチ３２２、３２４、３２６、３２８は、従来の高電圧電力スイッチング回路よりも高いスイッチング周波数で動作することができる。従来の高電圧電力スイッチング回路とは例えば、シリコンベーストランジスタ（例：シリコンベースＭＯＳＦＥＴまたはＩＧＢＴ）として実装されたスイッチである。例えばスイッチ３２２、３２４、３２６、３２８は、図４に示すようなＩＩＩ−Ｎトランジスタであり、実質的な追加電力損失その他不安定動作をともなうことなく、シリコンベースＭＯＳＦＥＴまたはＩＧＢＴよりも高い周波数でスイッチングすることができる。図４に示すように、ＩＩＩ族窒化物高電子移動度トランジスタ（ＨＥＭＴ）は、基板４００（例：シリコン基板）、ＡｌＮやＡｌＧａＮなどのＩＩＩ−Ｎ半導体材料で形成されたＩＩＩ−Ｎバッファ層４０２、ＧａＮなどのＩＩＩ−Ｎ半導体材料で形成されたＩＩＩ−Ｎチャネル層４０６、ＩＩＩ−Ｎチャネル層４０６よりも大きいバンドギャップを有するＩＩＩ−Ｎ半導体材料（例：ＡｌＧａＮまたはＡｌＮ）で形成されたＩＩＩ−Ｎバリア層４０８、ＩＩＩ−Ｎチャネル層４０６内に形成されＩＩＩ−Ｎバリア層４０８に隣接する２次元電子ガス（２ＤＥＧ）チャネル４１６、を備えることができる。２ＤＥＧチャネル４１６は、トランジスタの導電チャネルとして機能する。ＩＩＩ−Ｎ ＨＥＭＴはさらに、ソースコンタクト４１０とドレインコンタクト４１２を備え、これらは２ＤＥＧチャネル４１６と接続されている。ゲート電極４１４は、ソースコンタクト４１０とドレインコンタクト４１２の間に積層されており、ゲート電極４１４直下の領域におけるチャネルの導電率を変更するために用いられる。オプションとして、ゲート電極４１４とその下方のＩＩＩ−Ｎ半導体材料との間に、ゲート絶縁層４２０を配置することができる。
図３を再び参照する。多くのアプリケーションにおいて、スイッチ３０４と３０８はエンハンスメントモードデバイスとして提供することが望ましい。これによりスイッチ３２２、３２４、３２６、３２８は、エンハンスメントモードデバイスとして提供することが必要になる。ただし単一の高電圧エンハンスメントモードトランジスタで形成されたスイッチングデバイスは、信頼性高く製造することが難しい。例えばプロセス公差が厳しいことに少なくとも一部起因して、正閾値電圧を有するエンハンスメントモードデバイスとして一貫して信頼性高く動作するように、図４に示すデバイスのようなＩＩＩ−Ｎ ＨＥＭＴを設計することは難しい。すなわち、実装したＨＥＭＴがエンハンスメントモードデバイスとなるようにＩＩＩ−Ｎ ＨＥＭＴを設計したとしても、よく発生する層厚、形状サイズなどのわずかなバラツキが多くのデバイスにおいて生じ得る。これは、空乏モードデバイスであっても、高信頼動作のための高閾値電圧を有さないデバイスであっても同じである。
単一高電圧エンハンスメントモードトランジスタの代替として、高スイッチング周波数で動作することができるエンハンスメントモードスイッチがスイッチ３２２、３２４、３２６、３２８として求められる場合、これらスイッチはハイブリッドデバイスとして実装することができる。このハイブリッドデバイスは、高電圧空乏モード（Ｄ−ｍｏｄｅ）トランジスタ５０４、低電圧エンハンスメントモード（Ｅ−ｍｏｄｅ）トランジスタ５０２を備える。図５はその構成を示す。図５のハイブリッドデバイスは、単一高電圧Ｅ−ｍｏｄｅトランジスタと同様に動作することができ、多くの場合において単一高電圧Ｅ−ｍｏｄｅトランジスタと同じまたは同様の出力特性を実現することができる。低電圧Ｅ−ｍｏｄｅトランジスタ５０２のソース電極５０６と、高電圧Ｄ−ｍｏｄｅトランジスタ５０４のゲート電極５０８は、例えばワイヤ接続により互いに電気的に接続され、一体となってハイブリッドデバイスのソース５１０を形成する。低電圧Ｅ−ｍｏｄｅトランジスタ５０２のゲート電極５１２は、ハイブリッドデバイスのゲート５１４を形成する。高電圧Ｄ−ｍｏｄｅトランジスタ５０４のドレイン電極５１６は、ハイブリッドデバイスのドレイン５１８を形成する。高電圧Ｄ−ｍｏｄｅトランジスタ５０４のソース電極５２０は、低電圧Ｅ−ｍｏｄｅトランジスタ５０２のドレイン電極５２２と電気的に接続されている。
図５のハイブリッドデバイスの特定の実装において、ハイブリッドデバイスはＩＩＩ−Ｎデバイスとして実装されている。この場合、Ｄ−ｍｏｄｅトランジスタ５０４は高電圧ＩＩＩ−Ｎ Ｄ−ｍｏｄｅトランジスタであり（例えばＯＦＦ状態にバイアスされているとき少なくとも２００Ｖをブロックすることができる）、Ｅ−ｍｏｄｅトランジスタ５０２は低電圧シリコンベースＥ−ｍｏｄｅトランジスタである（例えばＯＦＦ状態にバイアスされているとき１００Ｖ以上を確実にブロックすることができない）。ＩＩＩ−Ｎスイッチのこのような実装はシリコンベーストランジスタをスイッチ内で利用するが、シリコンベーストランジスタは低電圧デバイスであるので、スイッチは高スイッチング周波数で動作することができる。
図３を再び参照する。スイッチ３２２、３２４、３２６、３２８として、ＩＩＩ−Ｎトランジスタ（図４に示すもの）またはハイブリッドデバイス（図５に示すもの、例えばＩＩＩ−Ｎハイブリッドデバイス）を用いることに起因して、図３に示すスイッチング回路３００は、シリコントランジスタを用いて実装した従来のスイッチング回路よりも高いスイッチング周波数で動作することができる。例えばスイッチング回路３００は、３０ｋＨｚ以上、５０ｋＨｚ以上、８０ｋＨｚ以上、１ＭＨｚ以上のスイッチング周波数で動作することができる（すなわち、回路の動作中において、スイッチは３０ｋＨｚ以上、５０ｋＨｚ以上、８０ｋＨｚ以上、１ＭＨｚ以上の周波数でスイッチングすることができる）。利用できる高スイッチング周波数は、少なくとも部分的には、スイッチ３２２、３２４、３２６、３２８が従来のスイッチよりも格段に高いスイッチング速度またはスルーレートでスイッチングできることによる。例えば、スイッチ３２２、３２４、３２６、３２８がＯＮまたはＯＦＦされるとき、スイッチをまたがる電圧の変化レート（一般に電圧スイッチングレートまたは単にスイッチングレートと呼ぶ）は、４０ボルト／ナノ秒以上であり（例えば５０〜２００ボルト／ナノ秒の範囲）、電流の変化レートは２アンペア／ナノ秒以上である（例えば３〜１０アンペア／ナノ秒の範囲）。
図３の回路３００において、スイッチ３２２、３２４、３２６、３２８が個別のパッケージ内に収容されており（例えば図１に示すようなパッケージ）、高周波数および／または高スイッチングレートでスイッチングされる場合、パッケージリードによってもたらされる寄生インダクタンスと各スイッチの内在的遅延により、回路が不安定になる場合がある。例えば、スイッチ３２２と３２４のゲートはゲートドライバ３０２の同じ出力ノード３３１に対して電気的に接続されている（または電気的に連結している）が、スイッチの寄生成分と遅延は通常、いずれかのスイッチを他のスイッチよりも若干先にスイッチングさせる（同じことはスイッチ３２６と３２８にも当てはまる）。これにより、スイッチングデバイス３２２または３２４いずれかからの電流が、スイッチング直後に、インダクタ３１４ではなく他のスイッチに連結される。これは図３の回転電流線３４４と３４８によって示している。これにより、電圧オーバーシュートと発振が生じるとともに、回路３００の不安定性が生じ、通常は回路が故障する。したがって図３の構成により、スイッチ３０４と３０８が単一スイッチとして形成されている（並列接続された複数スイッチではない）ブリッジ回路よりも、インダクタ３１４を通じて格段に大きい出力電流を実現できるものの、図３の回路３００を安定的に回路動作させることは非常に困難である。さらに、回路の出力電流性能を向上させるため、並列接続されているスイッチに対してさらに別スイッチを並列接続することもできるが、これにより回路寄生成分が増加し、回路の電圧発振と不安定性が増してしまう。
図６は、スイッチング回路６００の回路図例である。２つのハーフブリッジ回路６６０と６７０が並列接続され、単一のハーフブリッジ回路として動作し、最大出力電流はハーフブリッジ回路６６０と６７０それぞれの最大出力電流の２倍まで増加させることができる。ハーフブリッジ回路６６０と６７０はそれぞれ、出力端においてインダクタ６６４と６７４を有し、インダクタ６６４と６７４の出力端は回路６００の出力６１２に対して接続されている。ハーフブリッジ回路６６０のスイッチは第１ゲートドライバ６０２によって駆動され、ハーフブリッジ回路６７０のスイッチは第２ゲートドライバ６０３によって駆動される。ゲートドライバ６０２と６０３の出力６８４と６８５は、ハイサイドスイッチ６０４（ハーフブリッジ回路６６０内）と６０５（ハーフブリッジ回路６７０内）のゲートに対して制御信号を送信し、第１共通ＰＷＭソース６５４からタイミング信号を受信する。第１共通ＰＷＭソース６５４は、第１ゲートドライバ６０２の第１入力６９４と第２ゲートドライバ６０３の第１入力６９５に対して接続されている。ゲートドライバ６０２と６０３の出力６８８と６８９は、ローサイドスイッチ６０８（ハーフブリッジ回路６６０内）と６０９（ハーフブリッジ回路６７０内）のゲートに対して制御信号を送信し、第２共通ＰＷＭソース６５８からタイミング信号を受信する。第２共通ＰＷＭソース６５８は、第１ゲートドライバ６０２の第２入力６９６と第２ゲートドライバ６０３の第２入力６９７に対して接続されている。
図６の回路６００において、スイッチ６０４と６０５は略同時にスイッチングされ、スイッチ６０８と６０９は略同時にスイッチングされる。したがって、ハーフブリッジ６６０と６７０は常に略同じ電流を出力する（ただし先に説明したように、寄生成分／遅延に起因して、スイッチングの直前と直後を除く）。そのため、回路６００の最大出力電流はハーフブリッジ６６０と６７０の約２倍にすることができる。ただし、スイッチ６０４と６０５それぞれが出力する電流は、インダクタ６６４と６７４によって互いから分離されている。スイッチ６０８と６０９が出力する電流も同様である（ノード６８０と６９０との間の合計インダクタンスは、インダクタ６６４と６７４のインダクタンスの和である）。このように、ハイサイドスイッチ６０４と６０５のスイッチング間に相対的遅延が存在し、またはローサイドスイッチ６０８と６０９のスイッチング間に相対的遅延が存在するとしても、図３の回路について説明した電圧発振と不安定性の増加は、回路６００においては存在しないかまたは実質的に緩和されている。したがって回路６００は、信頼性高く安定的な回路動作を実現しつつ、従来のハーフブリッジ回路よりも格段に大きい出力電流を提供することができる。
回路６００の構成により、非常に高い電流性能を有する電力スイッチング回路を安定的に動作させることができるが、２つのインダクタ６６４と６７４が必要である。これと比較して、図２と図３の回路は単一のインダクタ２１４／３１４を用いる。インダクタ２１４、３１４、６６４、６７４は非常に大きい。例えば約２０〜２００μＨ以上のレンジである。このようなインダクタを２つ有すると、回路のサイズとコストが増える。
図７は、回路７００の概略図である。回路７００は図６の回路と似ているが、大出力インダクタ６６４と６７４が、単一の大メイン出力インダクタ７１４と、小型の逆接続されたインダクタ７６２、７７２のペアとによって置き換えられている。メイン出力インダクタ７１４は、逆接続インダクタ７６２と７７２よりも実質的に大きいインダクタンスを有する。例えばメイン出力インダクタ７１４のインダクタンスは、逆接続インダクタ７６２と７７２のインダクタンスの少なくとも２倍、少なくとも３倍、少なくとも５倍、または少なくとも１０倍である。
図６の回路６００と同様に、図７の回路７００も、信頼性高く安定的な回路動作を実現しつつ、従来のハーフブリッジ回路よりも格段に大きい出力電流を提供することができる。ただし回路７００は、図６の回路における２つの大出力インダクタの１つを小型インダクタのペアによって置き換え、これにより回路全体のサイズとコストを抑制できる利点がある。
インダクタ７６２と７７２は、略等しい自己インダクタンスを有し（例えばインダクタ７６２の自己インダクタンスはインダクタ７７２の自己インダクタンスの２％以内、５％以内、または１０％以内である）、互いに反対向きに接続されている。これによりこれらの結合係数ｋは、−１またはこれに近い値であり、例えば−０．９〜−１．０の範囲である。このように、回路動作時において、ノード７８０と７９０との間の総インダクタンスＬloopは（インダクタンス７６２と７７２の自己インダクタンス、プラスこれらの相互インダクタンス）、インダクタ７６２と７７２の自己インダクタンスの約４倍に等しい。シミュレーションによれば、多くのアプリケーションにおいて、インダクタ７６２と７７２はそれぞれ、メイン出力インダクタ７１４の自己インダクタンスの２０％未満または１０％未満の自己インダクタンスを有し、かつ回路動作時においてノード７８０と７９０の間を流れる電流を実質的に制限することができる。
図８は、インダクタ７６２、７７２、７１４の構成例を示す。メイン出力インダクタ７１４は、第１強磁性コア８１６の周りに巻き回された巻線によって形成されている。逆接続インダクタ７６２と７７２は、第２強磁性コア８２６の周りに逆方向に巻き回された巻線ペアによって形成されている。インダクタ７６２と７７２はそれぞれインダクタ７１４よりも小さい自己インダクタンスを有するので、第２強磁性コア８２６は第１強磁性コア８１６よりも小さくてよい。図８に示すように、強磁性コア８１６と８２６はトロイダルコアである。
図９は、回路９００の概略図である。２×Ｎ個のハーフブリッジ（Ｎは整数）を組み合わせて単一のハーフブリッジとして動作させてさらに大きい最大出力電流を得る方法を示す。図９は、Ｎ＝２の場合を示す。４個のハーフブリッジ回路の出力が組み合わされている。回路９００全体は、単一の大メイン出力インダクタ９１４を備える。各ハーフブリッジはそれぞれ出力端において、小型インダクタ９６２／９７２／９８２／９９２を備える。インダクタ９６２、９７２、９８２、９９２は互いに逆向きに接続されており、これにより各インダクタの結合係数は−１に近くなる（例えば−０．９〜−１．０）。図７の回路７００と同様に、図９の回路９００も、頼性高く安定的な回路動作を実現しつつ、従来のハーフブリッジ回路よりも格段に大きい出力電流を提供することができる。
図１０は、図９の逆接続インダクタ９６２、９７２、９８２、９９２の構成例を示す。インダクタ９６２、９７２、９８２、９９２は全て、単一強磁性コア１０２６によって形成されている。コア１０２６は、第１端部１０３０、第２端部１０４０、２×Ｎセグメント１０３２、１０３４、１０３６、１０３８を備える。各セグメントは、第１端部１０３０から第２端部１０４０へ延伸している。インダクタ９６２は第１セグメント１０３２の周りに第１巻線を巻き回すことにより形成され、インダクタ９７２は第２セグメント１０３４の周りに第２巻線を巻き回すことにより形成され、インダクタ９８２は第３セグメント１０３６の周りに第３巻線を巻き回すことにより形成され、インダクタ９９２は第４セグメント１０３８の周りに第４巻線を巻き回すことにより形成されている。
図１１は、回路１１００の概略図である。図３の回路と図７の回路の特徴を単一の回路に組み合わせている。図７と同様に、回路１１００は、ハーフブリッジ１１６０と１１７０のペアを備え、これらは並列接続されており、単一のハーフブリッジとして動作する。最大出力電流は、ハーフブリッジ１１６０と１１７０の最大出力電流の２倍にすることができる。図３と同様に、ハーフブリッジのスイッチは、２つのスイッチを並列接続することにより、各スイッチの最大出力電流を増加させることができる。回路１１００全体は単一の大メイン出力インダクタ１１１４を備え、ハーフブリッジ１１６０と１１７０は小型インダクタ１１６２と１１７２を出力端に備える。インダクタ１１６２と１１７２は互いに逆向きに接続されている。
図６、図７、図１１の回路の効率を向上させる動作方法を以下に説明する。回路の出力電流が大きい時刻においては、先に説明したようにハーフブリッジは並列動作する。この高電流期間においては、損失はスイッチ間の導通損失が支配的であり、したがって２つのハーフブリッジを同時に並列動作させることにより損失を最小化できる。回路の出力電流が小さい時刻においては、導通損失は小さく、合計回路損失はスイッチング損失が支配的である。この低電流期間においては、ハーフブリッジの１つをＯＦＦにし、他方を動作させる。これにより低電流期間の導通損失は若干増加するが、低電流期間の支配的損失メカニズムであるスイッチング損失を約２分の１に抑制できる。
同様の方法を図９の回路に対して適用することができる。例えば４つのハーフブリッジ全てを高電流期間において動作させ、若干電流が小さい期間においては３つのハーフブリッジを動作させ、さらに電流が小さい期間においては２つのハーフブリッジを動作させ、出力電流が非常に小さい期間においては１つのハーフブリッジを動作させることができる。
図１２は、図７の回路の動作に関連する入力電圧波形と出力電圧波形の例を示す。横軸は時間であり、縦軸は電圧である。図１２にプロットしている各電圧は互いに重畳され、互いから垂直方向にオフセットしている。ゲートドライバ入力信号７５４（図１２の波形１２０２で示す）は、入力ノード７９４において第１ハーフブリッジゲートドライバ７０２に対して印加され、入力ノード７９５において第２ハーフブリッジゲートドライバ７０３に対して印加される。第１ゲートドライバ７０２に対して入力電圧信号７５４（波形１２０２）が印加されてから、第１ゲートドライバがノード７８４において第１ゲートドライバ出力信号（波形１２０４）を出力するまでに、第１遅延が生じる。第２ゲートドライバ７０３に対して入力電圧信号７５４（波形１２０２）が印加されてから、第２ゲートドライバがノード７８５において第２ゲートドライバ出力信号（波形１２０６）を出力するまでに、第２遅延が生じる。第１遅延は第２遅延と異なり、図１２におけるその差分はΔｔpである。したがって、ノード７８４における第１ゲートドライバ７０２の出力信号タイミングは、ノード７８５における第２ゲートドライバの出力信号タイミングとわずかに異なる。波形１２０８と１２１０は、出力ノード７８０と７９０における出力電圧を時間の関数として表す。これら出力電圧間の差分は、時間の関数として波形１２１２で表している。Δｔpに起因する、第１ハーフブリッジ回路７６０の出力ノード７８０における電圧Ｖｄｓ１と第２ハーフブリッジ回路７７０の出力ノード７９０における電圧Ｖｄｓ２との間の差分（波形１２１２が表すもの）は、第１ハーフブリッジ回路の出力７８０と第２ハーフブリッジ回路の出力７９０との間で旋回電流を生じさせる。時間関数の旋回電流の相対振幅は、波形１２１４で与えられる。小型インダクタ７６２と７７２は、この旋回電流を制限するように動作する。旋回電流の振幅は以下で与えられる：ｉcirculating＝Ｖdc＊Δｔp／Ｌloop、Ｌloopは先に説明したものであり、Ｖdcはノード７０６における入力電圧である。通常回路動作である４００Ｖdc、Δｔp１０ｎｓ未満のとき、旋回電流は１Ａ未満に制限される。この構成において、逆接続インダクタ７６２と７７２の合計インダクタンスは、約４μＨである。大インダクタ７１４は、出力電流リップルを制御するように動作する。一般に電流リップルは、定格出力電流の２０％〜３０％である。
図１３は、図６、図７、図１１の回路の動作時における出力波形のプロット１３００を示す。波形Ｉ（Ｌ１）は、第１小型インダクタ６６４、７６２、または１１６２を介した第１出力電流の時間依存性を示す。波形Ｉ（Ｌ２）は、第２小型インダクタ６７４、７７２、または１１７２を介した第２出力電流の時間依存性を示す。波形Ｉ（Ｌ１）−Ｉ（Ｌ２）は、第１出力電流と第２出力電流との間の差分の時間依存性を示す。波形Ｉ（Ｌｆ）は、ノード６１２における出力電流または大インダクタ７１４もしくは１１１４を介した出力電流の時間依存性を示す。
一般に、図６、図７、図１１の回路の第１および第２ハーフブリッジ回路は、ＯＮ状態またはＯＦＦ状態となり得る。図１３に示す例において、第１期間ｔｐ１（２．５ｍｓよりも前）の間は、第１および第２ハーフブリッジ回路はともに動作し（すなわちＯＮ状態を維持する）、第１電流レベル（例えば１７アンペア）の合計出力電流を共有する。小型インダクタは、電流をバランスさせ、旋回電流を小さく維持することを補助する。２．５ｍｓにおいて、出力電流は第２電流レベル（例えば８．５アンペア）まで低下する。この出力電流の低下に応じて、第２ハーフブリッジはＯＦＦになる（したがって第２ハーフブリッジはＯＮ状態からＯＦＦ状態に遷移する）。このように、第２期間ｔｐ２（２．５ｍｓ以降）において、第１ハーフブリッジのみが動作し、第２ハーフブリッジはＯＦＦ状態を維持する。第２期間における電流は第１期間における電流と比較して小さいので、スイッチング損失が支配的になる。スイッチング損失を最小化するため、第２ハーフブリッジはＯＦＦをキープし、合計電流は第１ハーフブリッジから出力される。第２ハーフブリッジのＧａＮ ＨＥＭＴの出力キャパシタンスを充放電する小電流が存在する。ただし、第２ハーフブリッジはＯＦＦを維持しているので、これは第２ハーフブリッジのスイッチング損失をもたらさない。したがって、上述の回路動作方法は、低電力状態の間において、図６、図７、図１１の回路の効率を向上させる。
複数の実装例を説明した。本明細書が記載する技術とデバイスの趣旨および範囲から逸脱することなく、様々な変形が可能であることを理解されたい。例えば、本明細書が記載している各回路において、大インダクタンスを有する負荷に対して回路が接続され、その負荷を制御または駆動するために用いる場合（例えば負荷が電気モータである場合）、個別のメイン出力インダクタ（例えばインダクタ３１４、６６４、６７４、７１４、９１４、１１１４）は必要ない。代わりに、負荷インダクタンスは回路の出力インダクタンスとして機能する。さらに、本明細書が記載している回路のスイッチは、ＩＩＩ族窒化物デバイスとして形成することができ、高周波数および／または高電流および電圧スイッチングレートでスイッチングすることができる。図３のスイッチ３２２、３２４、３２６、３２８と同様のものである。すなわち、図３のスイッチ３２２、３２４、３２６、３２８として用いられるデバイスは、本明細書が記載している他の回路のスイッチとして用いることができる。さらに、“出力ノード”として説明した回路ノードは、回路の入力ノードであってもよい。例えば、出力電流が双方向であるアプリケーションにおいて回路を用いる場合、出力ノードは回路の動作時において入力ノードと出力ノード双方として機能する。したがって、他の実施例も特許請求範囲の範囲内である。

Claims (19)

  1. 第１ハイサイドスイッチ、第１ローサイドスイッチ、第１ゲートドライバを備え、前記第１ゲートドライバは、前記第１ハイサイドスイッチと前記第１ローサイドスイッチに対してスイッチング信号を印加するように構成されている、第１ハーフブリッジ、
    第２ハイサイドスイッチ、第２ローサイドスイッチ、第２ゲートドライバを備え、前記第２ゲートドライバは、前記第２ハイサイドスイッチと前記第２ローサイドスイッチに対してスイッチング信号を印加するように構成されている、第２ハーフブリッジ、
    前記第１ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第１ハーフブリッジの前記出力ノードは、前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの間に配置されている、第１インダクタ、
    前記第２ハーフブリッジの出力ノードに対して電気的に接続された第１サイドを有し、前記第２ハーフブリッジの前記出力ノードは、前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの間に配置されている、第２インダクタ、
    前記第１インダクタの第２サイドと前記第２インダクタの第２サイドとの間に配置されたノードに対して接続されているメインインダクタ、
    を備え、
    前記メインインダクタのインダクタンスは、前記第１インダクタのインダクタンスよりも大きく、前記第２インダクタのインダクタンスよりも大きく、
    前記第１インダクタと前記第２インダクタは、互いに反対向きに接続されている
    ことを特徴とする回路。
  2. 前記第１インダクタと前記第２インダクタの結合係数は、約−０．９からー１．０の範囲である
    ことを特徴とする請求項１記載の回路。
  3. 前記第１ハイサイドスイッチと前記第２ハイサイドスイッチは、第１ＰＷＭソースから共通タイミング信号を受け取るように構成されており、前記第１ローサイドスイッチと前記第１ローサイドスイッチは、第２ＰＷＭソースから共通タイミング信号を受け取るように構成されている
    ことを特徴とする請求項１記載の回路。
  4. 前記第１ハーフブリッジと前記第２ハーフブリッジは並列接続されるとともに、単一のハーフブリッジ回路として動作するように構成されており、前記単一のハーフブリッジ回路は、前記第１ハーフブリッジと前記第２ハーフブリッジよりも大きい最大出力電流を有する
    ことを特徴とする請求項３記載の回路。
  5. 前記第１ＰＷＭソースは、前記第１ゲートドライバの第１入力と前記第２ゲートドライバの第１入力に対して接続されており、前記第２ＰＷＭソースは、前記第１ゲートドライバの第２入力と前記第２ゲートドライバの第２入力に対して接続されている
    ことを特徴とする請求項３記載の回路。
  6. 前記第１および第２ハイサイドスイッチと前記第１および第２ローサイドスイッチはそれぞれ、２以上の並列接続されたスイッチを備える
    ことを特徴とする請求項１記載の回路。
  7. 前記第１ハイサイドスイッチと前記第２ハイサイドスイッチは、高電圧ノードに対して接続されており、前記第１ローサイドスイッチと前記第２ローサイドスイッチは、低電圧ノードまたはグランドノードに対して接続されている
    ことを特徴とする請求項１記載の回路。
  8. 前記高電圧ノードにおける前記低電圧ノードまたはグランドノードに対する電圧は、約４００Ｖまたはそれ以上である
    ことを特徴とする請求項７記載の回路。
  9. 前記第１ゲートドライバと前記第２ゲートドライバは、３０ｋＨｚから１０ＭＨｚの周波数で前記スイッチング信号を印加するように構成されている
    ことを特徴とする請求項８記載の回路。
  10. 前記第１および第２ハイサイドスイッチと前記第１および第２ローサイドスイッチは、ＩＩＩ族窒化物デバイスを備える
    ことを特徴とする請求項１記載の回路。
  11. 前記ＩＩＩ族窒化物デバイスは、ＩＩＩ族窒化物エンハンスメントモードトランジスタである
    ことを特徴とする請求項１０記載の回路。
  12. 前記ＩＩＩ族窒化物デバイスはハイブリッドデバイスであり、各前記ハイブリッドデバイスは、空乏モードＩＩＩ族窒化物トランジスタとエンハンスメントモードシリコントランジスタを備える
    ことを特徴とする請求項１０記載の回路。
  13. 前記メインインダクタは、前記回路の前記ハーフブリッジによって駆動または制御される負荷の一部である
    ことを特徴とする請求項１記載の回路。
  14. 前記負荷は、電気モータを備える
    ことを特徴とする請求項１３記載の回路。
  15. 負荷に対して出力電流を提供するように構成された回路を動作させる方法であって、
    前記回路の第１ハーフブリッジの第１ゲートドライバによって、前記第１ハーフブリッジの第１ハイサイドスイッチと第１ローサイドスイッチに対してスイッチング信号を印加するとともに、前記印加されたスイッチング信号に応答して、前記第１ハーフブリッジの出力を介して第１出力電流を提供するステップ、
    前記回路の第２ハーフブリッジの第２ゲートドライバによって、前記第２ハーフブリッジの第２ハイサイドスイッチと第２ローサイドスイッチに対してスイッチング信号を印加するとともに、前記印加されたスイッチング信号に応答して、前記第２ハーフブリッジの出力を介して第２出力電流を提供するステップ、
    第１期間において、前記回路の前記出力電流を前記負荷に対して第１電流レベルで提供しながら、前記第１ハーフブリッジと前記第２ハーフブリッジを動作させて、各前記ハーフブリッジの出力を介して前記第１出力電流と前記第２出力電流を提供することにより、前記第１期間において前記負荷に対して提供される出力電流の総和が前記第１出力電流と前記第２出力電流の和となるようにするステップ、
    第２期間において、前記回路の前記出力電流を前記負荷に対して前記第１電流レベルよりも小さい第２電流レベルで提供しながら、前記第２ハーフブリッジをＯＦＦ状態に維持しつつ前記第１ハーフブリッジを動作させて、前記第１ハーフブリッジの出力を介して前記第１出力電流を提供することにより、前記第２期間において前記負荷に対して提供される出力電流の総和が前記第１出力電流と等しくなるようにするステップ、
    を有することを特徴とする方法。
  16. 前記回路はさらに、（ｉ）前記第１ハーフブリッジの出力に接続された第１インダクタ、（ｉｉ）前記第２ハーフブリッジの出力に接続された第２インダクタ、（ｉｉｉ）前記第１インダクタの第２サイドと前記第２インダクタの第２サイドとの間に配置されたノードに接続されたメインインダクタ、を備え、前記メインインダクタのインダクタンスは、前記第１および第２インダクタのインダクタンスよりも大きい
    ことを特徴とする請求項１５記載の方法。
  17. 前記第１および第２インダクタは、互いに逆向きに接続されている
    ことを特徴とする請求項１６記載の方法。
  18. 前記メインインダクタンスのインダクタンスは、前記第１および第２インダクタのインダクタンスの２倍から１０倍の間である
    ことを特徴とする請求項１６記載の方法。
  19. 前記第２期間における前記回路のスイッチング損失は、前記第１期間におけるスイッチング損失の約半分である
    ことを特徴とする請求項１５記載の方法。
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