CN110504242B - 大电流级联增强型GaN全桥功率模块封装结构及封装方法 - Google Patents

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Abstract

本发明涉及一种大电流级联增强型GaN全桥功率模块的集成封装结构及封装方法，包括封装外壳、金属引线框架和引脚，其封装外壳内还包括：第一级联增强型GaN HEMT器件、第二级联增强型GaN HEMT器件、第三级联增强型GaN HEMT器件、第四级联增强型GaN HEMT器件、全桥栅驱动电路。本发明所提供的模块中任一级联增强型GaN HEMT器件都通过多个GaN HEMT器件并联实现大电流；另外，增加了电压调整电路，保证其内部的高压耗尽型GaN器件工作在安全区域状态；最后采用集成封装结构，实现体积最小化。

Description

大电流级联增强型GaN全桥功率模块封装结构及封装方法
技术领域
本发明涉及一种低寄生电感高可靠级联增强型GaN全桥功率模块，属于功率电子技术领域。
背景技术
进入21世纪，在智能电网、移动通信以及新能源汽车等新兴产业的牵引下，电力电子应用系统要求进一步提高系统的效率、小型化和增加功能，特别要求电路应用在尺寸、质量、功率和效率之间的权衡，比如服务器电源管理、电池充电器和太阳能电场的微逆变器。上述应用要求电力电子系统在设计效率>95％的同时，还具有高的功率密度(>500W/in3，即30.5W/cm3)、高比功率(10kW/磅,22kW/kg)和高总负载点(>1000W)。随着超结MOSFET和绝缘栅双极晶体管(IGBT)的出现和应用普及，器件性能逐渐接近硅材料的极限，每四年功率密度提升1倍的规律趋于饱和(功率电子领域的摩尔定律)，功率密度仅为个位数的硅基功率半导体器件的开发由于上述原因而困难重重。
近年来以氮化镓(GaN)为代表的第三代半导体功率器件，因禁带宽、击穿电场强度高、高电子饱和速度快，在大功率、高温、高频、抗辐射的微电子领域，以及短波长光电子领域，有明显优于Si、Ge、GaAs等第一代和第二代半导体材料的性能。GaN功率器件与Si器件相比具有优越的通态特性和非常好的开关特性，因此在较短的时间内就吸引了工业界的关注。研究表明，用GaN器件替换Si器件可以大幅度提高开关频率，同时保持良好的效率指标。
GaN器件的特性，使得GaN器件的栅极驱动电荷(Qg)很小，结电容也非常小，因此开关速度比Si器件快得多。好的一面是可以提高开关频率，但坏的一面就是开关过程中开关支路的电流变化非常迅速、di/dt很高。由于功率回路中不可避免的存在寄生电感，当电流迅速变化时，在开关器件两端会产生很高的尖峰过电压。轻则造成电路误动作、EMI超标，重则导致器件击穿损坏。GaN器件很高的开关速度导致其开关过程中寄生电感引起的振荡和过电压现象远比Si器件明显。为实现开关频率最大化，GaN器件的寄生电感必须最小化。
GaN HEMT可以分为增强型和耗尽型两种，目前技术条件下高压增强型型GaN HEMT晶体管很难制造。目前单体增强型GaN HEMT器件的额定电压最大能达到300V。对于单体增强型GaN HEMT，当其驱动电压达到阀值电压Vth＝1.5V时，器件就会导通，器件完全导通的栅极电压为4.5V～5.5V，由于其最大栅源电压Vgs为6V，因此增强型GaN器件对驱动设计要求较高。而单体耗尽型GaN HEMT器件很容易实现650V以上高压，并且其驱动电压范围为-30～2V，器件完全导通栅极电压为-5V，驱动电压范围较宽。然而，当前整机系统更偏向于使用增强型开关器件。因此将高压耗尽型晶体管与低压增强型晶体管结合来形成混合增强型GaN HEMT器件具有很大的现实需求。混合增强型GaN HEMT器件能以与单个高压增强型晶体管相同的方式操作，实现与单个高压增强型HEMT晶体管相同或类似的输出特性，便于整机系统使用。
图1a所示为现有的一种级联增强型GaN HEMT器件的原理图，是一种典型的混合增强型GaN HEMT器件。图1a的混合增强型器件包括被同时装入在封装00中的高压耗尽型晶体管10和低压增强型晶体管11。低压增强型晶体管11的源极S和高压耗尽型晶体管10的栅极被连接在一起并且被电连接到源极引线输出S。低压增强型晶体管11的栅极连接到栅极引线G。高压耗尽型晶体管10的漏极电连接到漏极引线D，高压耗尽型晶体管10的源极电连接到低压增强型晶体管11的漏极。
图1a所示级联增强型GaN HEMT器件的工作原理为：当G电压为>Vth10的高电压时，低压增强型晶体管11处于饱和导通状态，低压增强型晶体管11的源漏电压Vds11≈0，高压耗尽型晶体管10的栅源电压Vgs10＝Vds11≈0，高压耗尽型晶体管10开启导通，此时级联增强型GaN HEMT器件处于导通状态，并且反向高压Vds＝(Vds11+Vds10)≈0；
当G电压为<Vth10的低电压时，低压增强型晶体管11处于截止状态，低压增强型晶体管11的源漏电压Vds11>>0(取决于截止条件下晶体管11和晶体管10的分压压降)，高压耗尽型晶体管10的栅源电压Vgs10＝－Vds11，若Vgs10低于Vth10，则高压耗尽型晶体管10同样处于截止状态，此时级联增强型GaN HEMT器件处于截止状态，并且反向高压Vds的大部分由高压耗尽型晶体管10承担。可以看出混合增强型HEMT器件的控制方式及功能与普通高压增强型开关器件类似。
级联增强型GaN HEMT器件处于截止状态时，由于Vds＝Vds11+Vds10，通常设置Vds10/Vds11的比值高于5倍以上(可以是10倍，20倍)，从而保证级联增强型GaN HEMT器件截止时反向耐压大部分由高压耗尽型晶体管10承担。当级联增强型GaN HEMT器件被封装固定以后，Vds10/Vds11的比值不管多少，为固定值。对于不同的实际应用背景，级联增强型GaN HEMT器件的反向耐压不尽相同，而高压耗尽型晶体管10的栅源电压Vgs10＝－Vds11，而Vds10/Vds11的比值为固定值，这会导致同一个器件在不同的应用系统中的栅源电压的绝对值︱Vgs10＝－Vds11︱的最大值不同。对于常规高压增强型功率开关来说，栅源电压Vgs无法承受高压，为提高功率开关可靠性，截止情况下栅源电压Vgs一般为固定值，并接近0电压。而对于图1a中所述高压耗尽型晶体管10来说，其截止条件下栅源电压Vgs10的绝对值︱－Vds11︱远大于0，并且对于不同的应用系统该绝对值︱－Vds11︱还不是固定电压，必然严重限制图1a所示级联增强型GaN HEMT器件的总体可靠性。因此，为提高图1a所示级联增强型GaN HEMT器件的总体可靠性，必须将高压耗尽型晶体管10截止条件下的栅源电压Vgs10的绝对值︱－Vds11︱设定为不随整体反向耐压Vds波动的固定值，并且该固定值应该尽量小，仅需低于Vth10电压2V保证可以顺利关断高压耗尽型晶体管10即可。
图1b所示为图1a给出的级联增强型GaN HEMT器件的一种典型封装实现形式。高压耗尽型晶体管10和低压增强型晶体管11被放置在第一底层导电基板J00上，并被封装在同一个封装体00中。由于低压增强型晶体管11通常采用VDMOS器件，通常将其源极S11朝下直接焊接在导电基板J0上。而现有GaN HEMT高压耗尽型晶体管10通常为平面器件，通常将其背面采用绝缘胶粘接在导电基板J0上。低压增强型晶体管11的栅极通过绑定线B02连接到级联增强型GaN HEMT器件的栅极G00,低压增强型晶体管11的漏极D11通过绑定线B04连接到高压耗尽型晶体管10的源极S10，高压耗尽型晶体管10的栅极G10通过绑定线B03连接到在导电基板J0和级联增强型GaN HEMT器件的源极S00，高压耗尽型晶体管10的漏极D10通过绑定线B01连接到级联增强型GaN HEMT器件的漏极D00。绑定线B01、绑定线B02、绑定线B03和绑定线B04的长度受封装体物理尺寸、位置和芯片尺寸的大小影响，特别是绑定线B01、绑定线B02和绑定线B04的长度很难减小。当所述级联增强型GaN HEMT器件的开关工作频率降低时，绑定线B01、绑定线B02和绑定线B04的影响可以忽略不计，当所述级联增强型GaNHEMT器件的开关工作频率很大时(例如大于500KHz),绑定线B01、绑定线B02和绑定线B04就相当于3个寄生电感。如图2所示，绑定线B01、绑定线B02和绑定线B04对应的寄生电感分别为L13、L12和L11。特别是L11位于述级联增强型GaN HEMT器件的栅极G00前端，L11引起的电压过冲将会严重影响级联增强型GaN HEMT器件的栅极G00的可靠性，并且随着开关工作频率越高，影响越明显。因此，为提高级联增强型GaN HEMT器件的开关频率，绑定线B01、绑定线B02和绑定线B04引起的寄生电感效应必须最小化。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种大电流级联增强型GaN全桥功率模块封装结构及封装方法，采用多个GaN HEMT并联实现大电流；另外，本发明采用的低寄生电感高可靠级联增强型GaN HEMT器件的封装方式，不仅解决了级联增强型GaN HEMT器件中高压耗尽型晶体管10截止条件下的栅源电压Vgs10不固定而引起的可靠性问题，还对绑定线B01、绑定线B02和绑定线B04引起的寄生电感效应问题进行了最大限度优化。
按照本发明提供的技术方案，所述的大电流级联增强型GaN全桥功率模块封装结构包括封装外壳、金属引线框架和引脚，其封装外壳内还包括：第一级联增强型GaN HEMT器件、第二级联增强型GaN HEMT器件、第三级联增强型GaN HEMT器件、第四级联增强型GaNHEMT器件、全桥栅驱动电路，全桥栅驱动电路的第一开关信号G0输出通过第一绑定线连接到第一内引脚键合区的左端，第一内引脚键合区的右端通过第五绑定线连接到第一级联增强型GaN HEMT器件的栅端输入点；全桥栅驱动电路的第二开关信号G1输出通过第二绑定线连接到第二内引脚键合区的左端，第二内引脚键合区的右端通过第六绑定线连接到第二级联增强型GaN HEMT器件的栅端输入点；全桥栅驱动电路的第三开关信号G2输出通过第三绑定线连接到第三内引脚键合区的左端，第三内引脚键合区的右端通过第七绑定线连接到第三级联增强型GaN HEMT器件的栅端输入点；全桥栅驱动电路的第四开关信号G3输出通过第四绑定线连接到第四内引脚键合区的左端，第四内引脚键合区的右端通过第八绑定线连接到第四级联增强型GaN HEMT器件的栅端输入点；
第一级联增强型GaN HEMT器件的漏极通过第十一绑定线连接到第一引脚，第一级联增强型GaN HEMT器件的源极通过第十二绑定线连接到第三引脚；第二级联增强型GaNHEMT器件的漏极通过第十五绑定线连接到第三引脚，第二级联增强型GaN HEMT器件的源极通过第十六绑定线连接到第二引脚；第三级联增强型GaN HEMT器件的漏极通过第十九绑定线连接到第一引脚，第三级联增强型GaN HEMT器件的源极S2通过第二十绑定线连接到第四引脚；第四级联增强型GaN HEMT器件的漏极通过第二十三绑定线连接到第四引脚，第四级联增强型GaN HEMT器件的源极通过第二十四绑定线连接到第二引脚；第三引脚的输出为第一桥臂输出SW0，第四引脚的输出为第二桥臂输出SW1，第一引脚的输出为高压母线VSS，第二引脚的输出为低压母线GND。
具体的，所述第一级联增强型GaN HEMT器件、第二级联增强型GaN HEMT器件、第三级联增强型GaN HEMT器件和第四级联增强型GaN HEMT器件的结构和实现方式完全相同，一个级联增强型GaN HEMT器件中包括多个完全相同且并联的高压耗尽型晶体管、低压增强型晶体管和电压调整电路，低压增强型晶体管的源极、高压耗尽型晶体管的栅极和电压调整电路的下端被连接在一起并且被电连接到整个封装结构的源极引线，低压增强型晶体管的栅极连接到整个封装结构的栅极引线，高压耗尽型晶体管的漏极连接在一起并电连接到整个封装结构的漏极引线，高压耗尽型晶体管的源极连接在一起并电连接到低压增强型晶体管的漏极和电压调整电路的上端。
具体的，所述第一绑定线与第一内引脚键合区的几何长度之和、第二绑定线与第二内引脚键合区的几何长度之和、第三绑定线与第三内引脚键合区的几何长度之和、第四绑定线与第四内引脚键合区的几何长度之和严格相等；所述第五绑定线、第六绑定线、第七绑定线和第八绑定线的长度严格相等。
具体的，每一个级联增强型GaN HEMT器件包括：第一导电基板、第二导电基板、第三导电基板、第四导电基板和第五导电基板的背面分别采用绝缘胶粘接在基岛的正面；低压增强型晶体管的栅极连接到第五导电基板的正面，低压增强型晶体管的漏极连接到第一导电基板的正面，第五导电基板的正面作为级联增强型GaN HEMT器件的栅极输出端；第一导电基板的正面连接电压调整电路的上端以及高压耗尽型晶体管的源极；高压耗尽型晶体管的栅极连接到第二导电基板的正面，第二导电基板正面和电压调整电路的下端连接；低压增强型晶体管的源极通过第九绑定线连接到第二导电基板，第二导电基板通过第十绑定线连接到第四导电基板，第四导电基板作为级联增强型GaN HEMT器件的源极输出端；高压耗尽型晶体管的漏极连接到第三导电基板的正面，第三导电基板的正面作为级联增强型GaN HEMT器件的漏极输出端。
具体的，所述级联增强型GaN HEMT器件的基岛作为功率芯片的载板，应采用高导热材料；可以用高导热的多层基板刻图形，或者用高导热散热片焊在引线框架上实现；四个级联增强型GaN HEMT器件中的四个基岛可以分离或者合并成整块；基岛的背面与封装外壳外侧齐平，封装后裸露在外，用于外接散热器。
具体的，所述低压增强型晶体管采用VDMOS器件，采用倒装焊之后，其栅极和漏极分别直接通过导电焊料焊接在第一导电基板正面和第五导电基板正面。
具体的，所述高压耗尽型晶体管为平面器件，其栅极直接通过导电焊料焊接在第二导电基板正面，其源极通过导电焊料焊接在第一导电基板正面，其漏极通过导电焊料焊接在第三导电基板正面。
具体的，所述高压耗尽型晶体管应采用相同裸芯片，其源极和漏极为梳状叉指结构，通过第一导电基板、第二导电基板和第三导电基板并联；所述第一导电基板为C型结构，上下对称，C型开口两端呈外八字的三角形梳状斜边，两个斜边分别与高压耗尽型晶体管的梳状叉指型源级对应接触；所述的第三导电基板为等腰三角形，两条腰均呈梳状，梳状腰与高压耗尽型晶体管器件的梳状叉指型漏级对应接触。
上述大电流级联增强型GaN全桥功率模块封装结构的封装方法包括如下步骤：
步骤一，设计制作金属引线框架，每个单元有5处框架基岛用来放置栅驱动芯片和功率器件；
步骤二，在第一、第二、第三、第四基岛正面对应位置涂绝缘胶，每个基岛的涂胶位置分别对应其第一、第二、第三、第四及第五导电基板的位置；
步骤三，将第一、第二、第三、第四和第五导电基板的反面分别通过绝缘胶固定在基岛正面对应位置，直至第一、第二、第三、第四基岛全部完成所有导电基板的粘贴；
步骤四，在第一、第二、第三、第四基岛正面对应位置涂导电焊料，对应的位置包括：低压增强型晶体管的漏极、低压增强型晶体管的栅极、电压调整电路的上端、电压调整电路的下端、每个高压耗尽型晶体管的栅极、每个高压耗尽型晶体管的源极、每个高压耗尽型晶体管的漏极，每个基岛相同操作；同时在第五基岛正面对应位置涂敷导电焊料，对应全桥栅驱动电路芯片；
步骤五，将高压耗尽型晶体管、低压增强型晶体管及电压调整电路芯片的对应电极通过导电焊料与导电基板正面对应位置进行电连接，全桥栅驱动电路芯片背面贴在第五基岛正面对应位置；
步骤六，烘烤工艺，将上一步骤完成的器件放入烘箱，烘箱内抽真空后，充入氮气作为保护气体，确保烘箱内的氧气含量保持在100ppm以下，烘烤完成后，待烘箱内的温度降低至室温，拿出器件；
步骤七，压焊工艺，烘烤完成后送入压焊机物料轨道，依照调试好的图像识别和布线方案进行打线，压焊完成之后进行检测；
步骤八，对步骤八检测合格的封装体框架进行封装体注塑固定。
具体的，步骤二所使用绝缘胶和步骤四所使用导电焊料的厚度均为20μm-40μm，且两种材料的耐温特性须相当。
本发明的优点是：所提供的大电流级联增强型GaN全桥功率模块封装结构及封装方法通过将采用多个GaN HEMT并联，实现大电流；另外，增加了电压调整电路，保证高压耗尽型GaN器件工作在安全区域状态，并且在提高可靠性的同时最大程度上降低寄生电感，保证GaN全桥功率模块的高频开关特性，还采用集成封装结构，实现体积最小化。
附图说明
图1a为现有级联增强型GaN HEMT器件的原理图。
图1b为现有级联增强型GaN HEMT器件的典型封装实现形式。
图2为现有级联增强型GaN HEMT器件的寄生电感原理图。
图3为本发明大电流高可靠级联增强型GaN全桥功率模块的电路原理图(以并联两个GaN HEMT器件为例)。
图4a为本发明大电流高可靠级联增强型GaN全桥功率模块的一种典型实现形式。
图4b为本发明单个级联增强型GaN HEMT器件的一种实现形式。
图5为本发明封装方法步骤流程图。
图6a-6h为本发明集成封装方法步骤一～步骤八示意图。
图7a-7d为实施例中本发明电压调整电路实现方式。
图8为本发明高压耗尽型GaN HEMT晶体管的一种实现结构。
具体实施方式
下面结合附图和实例对本发明进行进一步详细的说明。
在实际电气工程系统应用中，全桥功率模块是最常用的功率集成模块。因此，级联增强型GaN HEMT器件在实际工程应用中很可能采用全桥开关结构，为实现体积最小化，全桥开关结构通常集成封装成全桥功率模块。目前大电流的单管GaN HEMT难以实现，本发明提出采用多个GaN HEMT并联实现大电流。
如图3所示，本发明的大电流高可靠级联增强型GaN全桥功率模块的电路包括：第一级联增强型GaN HEMT器件351、第二级联增强型GaN HEMT器件352、第三级联增强型GaNHEMT器件353、第四级联增强型GaN HEMT器件354和一个全桥栅驱动电路350，4个级联增强型GaN HEMT器件的结构完全相同。以第一级联增强型GaN HEMT器件351为例，第一级联增强型GaN HEMT器件351包括两个完全相同的第一高压耗尽型晶体管310和第二高压耗尽型晶体管311、低压增强型晶体管309和电压调整电路301。低压增强型晶体管309的源极、两个高压耗尽型晶体管310、311的栅极和电压调整电路301的下端31被连接在一起并且被电连接到源极引线输出S0。低压增强型晶体管11的栅极连接到栅极引线输出G0。高压耗尽型晶体管310和311的漏极连接在一起并电连接到漏极引线输出D0，高压耗尽型晶体管310和311的源极连接在一起并电连接到低压增强型晶体管309的漏极和电压调整电路301的上端32。
图3中本发明所提出的单个级联增强型GaN HEMT器件(以351为例)，在图1a给出的混合增强型GaN HEMT器件的基础上增加了一个电压调整电路和一个高压耗尽型晶体管，第一高压耗尽型晶体管310和第二高压耗尽型晶体管311是完全相同的高压耗尽型晶体管，将之并联可以实现大电流；新增电压调整电路301的作用在于调整控制高压耗尽型晶体管截止条件下的栅源电压Vgs10的绝对值︱－Vds11︱，将Vgs10的绝对值︱－Vds11︱设定为不随整体反向耐压Vds波动的固定值。
图3中全桥栅驱动电路350接收来自外部控制器的PWMH和PWML脉宽信号，产生带死区时间保护的4个全桥开关信号，其中第一开关信号G0输出到第一级联增强型GaN HEMT器件351、第二开关信号G1输出到第二级联增强型GaN HEMT器件352、第三开关信号G2输出到第三级联增强型GaN HEMT器件353、第四开关信号G3输出到第四级联增强型GaN HEMT器件354。第一级联增强型GaN HEMT器件351的漏极D0和第三级联增强型GaN HEMT器件353的漏极D2同时连接到高压母线VSS，第一级联增强型GaN HEMT器件351的源极S0和第二级联增强型GaN HEMT器件352的漏极D1同时连接到第一桥臂输出SW0，第三级联增强型GaN HEMT器件353的源极S2和第四级联增强型GaN HEMT器件353的漏极D3同时连接到第二桥臂输出SW1，第二级联增强型GaN HEMT器件352的源极S1和第四级联增强型GaN HEMT器件354的源极S3同时连接到低压母线GND。
图4a为本发明大电流高可靠级联增强型GaN全桥功率模块的一种典型实现形式，包括：封装外壳P00、金属引线框架、第一基岛J00、第二基岛J01、第三基岛J02、第四基岛J03、第五基岛J04、第一内引脚键合区J05、第二内引脚键合区J06、第三内引脚键合区J07、第四内引脚键合区J08、第一引脚J09、第二引脚J10、第三引脚J11、第四引脚J12、全桥栅驱动电路350、第一绑定线B1、第二绑定线B2、第三绑定线B3、第四绑定线B4、第五绑定线B5、第六绑定线B6、第七绑定线B7、第八绑定线B8、第九绑定线B9、第十绑定线B10、第十一绑定线B11、第十二绑定线B12、第十三绑定线B13、第十四绑定线B14、第十五绑定线B15、第十六绑定线B16、第十七绑定线B17、第十八绑定线B18、第十九绑定线B19，第二十绑定线B20、第二十一绑定线B21、第二十二绑定线B22、第二十三绑定线B23和第二十四绑定线B24。
内部连接关系为：全桥栅驱动电路350的第一开关信号G0输出通过第一绑定线B1连接到第一内引脚键合区J05的左端，第一内引脚键合区J05的右端通过第五绑定线B5连接到第一级联增强型GaN HEMT器件351的第五导电基板J35上；全桥栅驱动电路350的第二开关信号G1输出通过第二绑定线B2连接到第二内引脚键合区J06的左端，第二内引脚键合区J06的右端通过第六绑定线B6连接到第二级联增强型GaN HEMT器件352的第六导电基板J36上；全桥栅驱动电路350的第三开关信号G2输出通过第三绑定线B3连接到第三内引脚键合区J07的左端，第三内引脚键合区J07的右端通过第七绑定线B7连接到第三级联增强型GaNHEMT器件353的第七导电基板J37上；全桥栅驱动电路350的第四开关信号G3输出通过第四绑定线B4连接到第四内引脚键合区J08的左端，第四内引脚键合区J08的右端通过第八绑定线B8连接到第四级联增强型GaN HEMT器件354的第八导电基板J38上。
第一级联增强型GaN HEMT器件351的漏极D0通过第十一绑定线B11连接到第一引脚J09，第一级联增强型GaN HEMT器件351的源极S0通过第十二绑定线B12连接到第三引脚J11；第二级联增强型GaN HEMT器件352的漏极D1通过第十五绑定线连接到第三引脚J11，第二级联增强型GaN HEMT器件352的源极S1通过第十六绑定线连接到第二引脚J10；第三级联增强型GaN HEMT器件353的漏极D2通过第十九绑定线连接到第一引脚J09，第三级联增强型GaN HEMT器件353的源极S2通过第二十绑定线连接到第四引脚J12；第四级联增强型GaNHEMT器件354的漏极D3通过第二十三绑定线连接到第四引脚J12，第四级联增强型GaN HEMT器件354的源极S3通过第二十四绑定线连接到第二引脚J10；第三引脚J11的输出为第一桥臂输出SW0，第四引脚J12的输出为第二桥臂输出SW1，第一引脚J09的输出为高压母线VSS，第二引脚J10的输出为低压母线GND。
本发明中采用第一绑定线B1、第一内引脚键合区J05和第五绑定线B5来连接全桥栅驱动电路350的第一开关信号G0输出和第一级联增强型GaN HEMT器件351的栅极，是为了减少绑定线的使用长度，从而减小寄生电感的影响。本发明中第二内引脚键合区J06、第三内引脚键合区J07、第四内引脚键合区J08的使用，全部用于减少绑定线的使用长度，从而最大限度减小寄生电感的影响。为实现最佳的信号一致性，第一绑定线B1和第一内引脚键合区J05的长度之和，第二绑定线B2和第二内引脚键合区J06的长度之和，第三绑定线B3和第三内引脚键合区J07的长度之和、第四绑定线B4和第四内引脚键合区J08的几何长度之和必须严格相等；第五绑定线B5、第六绑定线B6、第七绑定线B7和第八绑定线B8的长度必须严格相等，内引脚键合区使用高导热的材料。
图4a所述的第一基岛J00、第二基岛J01、第三基岛J02和第四基岛J03作为功率芯片的载板，可以直接用高导热的基板刻图形，也可以用高导热的散热片直接焊在引线框架上，四个基岛按需要可以分离也可合并成整块，基岛的背面应与封装外壳外侧齐平，封装后裸露在外，使用时视功率大小可外接散热器。
图4b为本发明级联增强型GaN HEMT器件的一种典型实现形式，由于4个级联增强型GaN HEMT器件的结构完全相同，图4b以第一级联增强型GaN HEMT器件351内部部件的连接关系为例，包括：绝缘胶、导电焊料、第一高压耗尽型晶体管310、第二高压耗尽型晶体管311、低压增强型晶体管309、电压调整电路301、第一基岛J00、第一导电基板J31、第二导电基板J32、第三导电基板J33、第四导电基板J34、第五导电基板J35、第九绑定线B9和第十绑定线B10。
第一导电基板J31、第二导电基板J32、第三导电基板J33、第四导电基板J34和第五导电基板J35的背面分别采用绝缘胶粘接在第一基岛J00的正面；低压增强型晶体管309的栅极G11连接到第五导电基板J35的正面，低压增强型晶体管309的漏极D11连接到第一导电基板J31的正面，第五导电基板J35的正面作为所述第一级联增强型GaN HEMT器件的栅极G0输出端；第一导电基板J31的正面连接电压调整电路301的上端32以及第一高压耗尽型晶体管310的源极S12和第二高压耗尽型晶体管311的源级S13；第一高压耗尽型晶体管310的栅极G12和第二高压耗尽型晶体管311的栅极G13连接到第二导电基板J32的正面，第二导电基板J32正面和电压调整电路30的下端31连接；低压增强型晶体管309的源极S11通过第九绑定线B9连接到第二导电基板，第二导电基板通过第十绑定线B10连接到第四导电基板J34，第四导电基板J34作为第一级联增强型GaN HEMT器件的源极S0输出端；高压耗尽型晶体管310的漏极D12和高压耗尽型晶体管311的漏极D13连接到第三导电基板J33的正面，第三导电基板J33的正面作为所述第一级联增强型GaN HEMT器件的漏极D0输出端。
图4b中本发明实现方式，与图2中现有技术相比，改进之处有3点。一是根据实际电流大小，可以通过并联完全相同的多个(2个、4个或6个等)GaN HEMT器件，实现大电流。如图4b所示，以并联两个GaN HEMT器件为例，第一高压耗尽型晶体管310和第二高压耗尽型晶体管311采用相同裸芯片，其源极和漏极均为梳状叉指结构，第一高压耗尽型晶体管310和第二高压耗尽型晶体管311源极电流向左侧汇聚，流向低压增强型晶体管309的漏级，因此第一导电基板形状似字母C，上下对称，C形状的开口两端呈外八字的梳状斜边，两个斜边分别与第一高压耗尽型晶体管310和第二高压耗尽型晶体管311叉指型的源级对应接触；VSS端的主要电流从第三导电基板J33右侧向第一高压耗尽型晶体管310和第二高压耗尽型晶体管311漏极分流，因此第三导电基板J33形状为等腰三角形，两条腰呈梳状，梳状腰分别与第一高压耗尽型晶体管310和第二高压耗尽型晶体管311叉指型的漏级对应接触。二是增加了电压调整电路301，用于提高第一高压耗尽型晶体管310和第二高压耗尽型晶体管311的可靠性。三是将第一高压耗尽型晶体管310和第二高压耗尽型晶体管311、低压增强型晶体管309和电压调整电路301采用倒装焊形式进行电连接，借助高导电性基板传输电信号，从而减小了绑定线的数量和长度，减小了寄生电感，从而提高开关频率。采用高导电性基板进行信号传输之后，与图2中现有技术相比，使用的绑定线较图2中的绑定线明显减少，因此寄生电感效应大为降低。
图4b所述的本发明实现方式中，低压增强型晶体管309采用VDMOS器件，采用倒装焊之后，其栅极G11和漏极D11分别直接通过导电焊料焊接在第五导电基板J35正面和第一导电基板J31正面。GaN HEMT高压耗尽型晶体管310和311均为平面器件，其栅极G12和G13直接通过导电焊料焊接在第二导电基板J32正面，其源极S12和S13通过导电焊料焊接在第一导电基板J31正面，其漏极D12和D13通过导电焊料焊接在第三导电基板J33正面。
如图5所示，本发明所述大电流级联增强型GaN全桥功率模块集成封装结构的封装方法包括如下步骤：
步骤一，设计金属引线框架，每个单元应有5处框架基岛用来放置栅驱动芯片和功率器件，金属引线框架周围布有引脚，本步骤对应的工艺效果如图6a所示。
步骤二，在第一、第二、第三、第四基岛正面对应位置涂绝缘胶，以第一基岛J00为例，将第一绝缘胶Jh31、第二绝缘胶Jh32、第三绝缘胶Jh33、第四绝缘胶Jh34和第五绝缘胶Jh35分别对应第一、第二、第三、第四和第五导电基板正面对应位置，厚度为20μm-40μm，本步骤对应的工艺效果如图6b所示。
步骤三，将第一、第二、第三、第四和第五导电基板的背面分别通过第一、第二、第三、第四和第五绝缘胶固定在第一基岛J00正面对应位置。第二、第三和第四基岛也同时完成步骤二和步骤三操作，本步骤对应的工艺效果如图6c所示，完成导电基板J35、J36、J37、J38的粘贴。
步骤四，在第一、第二、第三、第四基岛正面对应位置涂导电焊料，以第一基岛J00为例，第一导电焊料511对应低压增强型晶体管309的漏极D11，第二导电焊料551对应低压增强型晶体管309的栅极G11，第三导电焊料512对应电压调整电路301的上端32，第四导电焊料521对应电压调整电路301的下端31，第五导电焊料522对应第一高压耗尽型晶体管310的栅极G12，第六导电焊料523对应第二高压耗尽型晶体管311的栅极G13，第七导电焊料513对应第一高压耗尽型晶体管310的源极S12，第八导电焊料514对应第二高压耗尽型晶体管311的源极S13，第九导电焊料531对应第一高压耗尽型晶体管310的漏极D12，第十导电焊料532对应第二高压耗尽型晶体管311的漏极D13，厚度为20μm-40μm；第二、第三和第四基岛也同时完成相同操作。同时在第五基岛J04正面对应位置涂敷导电焊料555，对应GaN全桥栅驱动电路350芯片，对应本步骤对应的工艺效果如图6d所示。
步骤五，第一高压耗尽型晶体管310和第二高压耗尽型晶体管311、低压增强型晶体管309及电压调整电路301的对应电极通过导电焊料与各导电基板正面进行电连接，GaN全桥栅驱动电路350芯片贴在第五基岛J04正面，本步骤对应的工艺效果如图6e所示，完成贴片。
步骤六，烘烤工艺，将上一步骤完成的器件放入烘箱，烘烤条件参考常规工艺参数，比如烘烤时间2.5-3.5小时，温度设定为150-200℃，烘箱内抽真空后，充入氮气作为保护气体，确保烘箱内的氧气含量保持在100ppm以下，烘烤完成后，需待箱内的温度降低至接近室温才能拿出来，防止芯片余温过高，过早取出后暴露在空气中将极易导致GaN器件电极被氧化。
步骤七，压焊工艺，烘烤完成后送入压焊机物料轨道。设定好压力、超声功率、压焊时间等关键参数，然后让机器依照调试好的图像识别和布线方案进行打线。压焊完成之后必须进行检测，通过测试设备，测试芯片推力，内引线拉力是否能达到要求的范围，本步骤对应的工艺效果如图6g所示。
步骤八，封装体注塑固定。注塑机清模后，把步骤七完成检测的封装体框架放入注塑机的模具中，选用和封装体框架相适配的塑封料，热熔后注入模具。固定成型后取出，放入热老化烘箱进行5-10个小时(依据设备参数不同)的热老化，充分排出塑封体内的残留水汽，本步骤对应的工艺效果如图6h所示。
图7a-7d为本发明Vds11电压调整电路实现方式。图7a给出了一种采用稳压二极管实现Vds11电压调整的方法，通过将二极管的反向电压偏置在固定值(例如：10V左右)，即可实现Vds11电压调整，并且调整之后，所述低寄生电感高可靠级联增强型GaN全桥功率模块处于截止状态下Vds11电压将仅和二极管的稳压值相关，和工作电源电压高低无关。图7b给出了一种采用并联电阻实现Vds11电压调整的方法，则并联电阻上的压降为的高压耗尽型晶体管10截止状态的漏电流乘以电阻阻值。通过将并联电阻的大小设置在低压增强型晶体管11截止状态阻抗的1/5以下(如1/10)，所述低寄生电感高可靠级联增强型GaN全桥功率模块处于截止状态下Vds11电压将仅和电阻阻值相关，而和工作电源电压高低无关。图7c给出了一种采用并联电阻和稳压二极管串联实现Vds11电压调整的方法，其原理类似，所述低寄生电感高可靠级联增强型GaN全桥功率模块处于截止状态下Vds11电压将仅和电阻阻值和二极管压降相关，而和工作电源电压高低无关。图7d给出了一种采用电阻和MOSFET组合实现Vds11电压调整的方法，MOSFET的漏极和栅极之间通过一个电阻进行连接，其原理类似一个反向饱和二极管，原理和图7a的方法类似。
图8为本发明高压耗尽型GaN HEMT晶体管的一种实现结构。通过在衬底80上外延生长2um左右的GaN缓冲层81，然后在GaN缓冲层上生长几十纳米左右的AlGaN势垒层(AlGaNBarrier)82跟文中一致，该势垒层可根据具体情况选择惨杂与否，而在AlGaN势垒层82上分布着源极83、栅极84和漏极85。源极83和漏极85一般通过在其下方进行N型重惨杂实现欧姆接触，而栅极84与AlGaN势垒层82形成肖特基接触。由于AlGaN/GaN异质结的极化效应，会在异质结界面靠近GaN缓冲层81一侧形成均匀分布的高浓度2DEG,导致器件在栅压为零时就有导电沟道的存在。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.大电流级联增强型GaN全桥功率模块封装结构，包括封装外壳、金属引线框架和引脚，其特征是，封装外壳内还包括：第一级联增强型GaN HEMT器件（351）、第二级联增强型GaN HEMT器件（352）、第三级联增强型GaN HEMT器件（353）、第四级联增强型GaN HEMT器件（354）、全桥栅驱动电路（350），全桥栅驱动电路（350）的第一开关信号G0输出通过第一绑定线连接到第一内引脚键合区（J05）的左端，第一内引脚键合区（J05）的右端通过第五绑定线连接到第一级联增强型GaN HEMT器件（351）的栅端输入点；全桥栅驱动电路（350）的第二开关信号G1输出通过第二绑定线连接到第二内引脚键合区（J06）的左端，第二内引脚键合区（J06）的右端通过第六绑定线连接到第二级联增强型GaN HEMT器件（352）的栅端输入点；全桥栅驱动电路（350）的第三开关信号G2输出通过第三绑定线连接到第三内引脚键合区（J07）的左端，第三内引脚键合区（J07）的右端通过第七绑定线连接到第三级联增强型GaNHEMT器件（353）的栅端输入点；全桥栅驱动电路（350）的第四开关信号G3输出通过第四绑定线连接到第四内引脚键合区（J08）的左端，第四内引脚键合区（J08）的右端通过第八绑定线连接到第四级联增强型GaN HEMT器件（354）的栅端输入点；
第一级联增强型GaN HEMT器件（351）的漏极（D0）通过第十一绑定线连接到第一引脚（J09），第一级联增强型GaN HEMT器件（351）的源极（S0）通过第十二绑定线连接到第三引脚（J11）；第二级联增强型GaN HEMT器件（352）的漏极（D1）通过第十五绑定线连接到第三引脚（J11），第二级联增强型GaN HEMT器件（352）的源极（S1）通过第十六绑定线连接到第二引脚（J10）；第三级联增强型GaN HEMT器件（353）的漏极（D2）通过第十九绑定线连接到第一引脚（J09），第三级联增强型GaN HEMT器件（353）的源极S2通过第二十绑定线连接到第四引脚（J12）；第四级联增强型GaN HEMT器件（354）的漏极（D3）通过第二十三绑定线连接到第四引脚（J12），第四级联增强型GaN HEMT器件（354）的源极（S3）通过第二十四绑定线连接到第二引脚（J10）；第三引脚（J11）的输出为第一桥臂输出SW0，第四引脚（J12）的输出为第二桥臂输出SW1，第一引脚（J09）的输出为高压母线VSS，第二引脚（J10）的输出为低压母线GND。
2.根据权利要求1所述的大电流级联增强型GaN全桥功率模块封装结构，其特征是：所述第一级联增强型GaN HEMT器件（351）、第二级联增强型GaN HEMT器件（352）、第三级联增强型GaN HEMT器件（353）和第四级联增强型GaN HEMT器件（354）的结构和实现方式完全相同，一个级联增强型GaN HEMT器件中包括多个完全相同且并联的高压耗尽型晶体管、低压增强型晶体管和电压调整电路，低压增强型晶体管的源极、高压耗尽型晶体管的栅极和电压调整电路的下端被连接在一起并且被电连接到整个封装结构的源极引线，低压增强型晶体管的栅极连接到整个封装结构的栅极引线，高压耗尽型晶体管的漏极连接在一起并电连接到整个封装结构的漏极引线，高压耗尽型晶体管的源极连接在一起并电连接到低压增强型晶体管的漏极和电压调整电路的上端。
3.根据权利要求1所述的大电流级联增强型GaN全桥功率模块封装结构，其特征是：所述第一绑定线与第一内引脚键合区（J05）的几何长度之和、第二绑定线与第二内引脚键合区（J06）的几何长度之和、第三绑定线与第三内引脚键合区（J07）的几何长度之和、第四绑定线与第四内引脚键合区（J08）的几何长度之和严格相等；所述第五绑定线、第六绑定线、第七绑定线和第八绑定线的长度严格相等。
4.根据权利要求2所述的大电流级联增强型GaN全桥功率模块封装结构，其特征是：每一个级联增强型GaN HEMT器件包括：第一导电基板（J31）、第二导电基板（J32）、第三导电基板（J33）、第四导电基板（J34）和第五导电基板（J35）的背面分别采用绝缘胶粘接在基岛的正面；低压增强型晶体管的栅极连接到第五导电基板（J35）的正面，低压增强型晶体管的漏极连接到第一导电基板（J31）的正面，第五导电基板（J35）的正面作为级联增强型GaN HEMT器件的栅极输出端；第一导电基板（J31）的正面连接电压调整电路的上端以及高压耗尽型晶体管的源极；高压耗尽型晶体管的栅极连接到第二导电基板（J32）的正面，第二导电基板（J32）正面和电压调整电路的下端连接；低压增强型晶体管的源极通过第九绑定线连接到第二导电基板（J32），第二导电基板（J32）通过第十绑定线连接到第四导电基板（J34），第四导电基板（J34）作为级联增强型GaN HEMT器件的源极输出端；高压耗尽型晶体管的漏极连接到第三导电基板（J33）的正面，第三导电基板（J33）的正面作为级联增强型GaN HEMT器件的漏极输出端。
5.根据权利要求4所述的大电流级联增强型GaN全桥功率模块封装结构，其特征是：所述级联增强型GaN HEMT器件的基岛作为功率芯片的载板，应采用高导热材料；可以用高导热的多层基板刻图形，或者用高导热散热片焊在引线框架上实现；四个级联增强型GaNHEMT器件中的四个基岛可以分离或者合并成整块；基岛的背面与封装外壳外侧齐平，封装后裸露在外，用于外接散热器。
6.根据权利要求4所述的大电流级联增强型GaN全桥功率模块封装结构，其特征是：所述低压增强型晶体管采用VDMOS器件，采用倒装焊之后，其栅极和漏极分别直接通过导电焊料焊接在第一导电基板（J31）正面和第五导电基板（J35）正面。
7.根据权利要求4所述的大电流级联增强型GaN全桥功率模块封装结构，
其特征在于：所述高压耗尽型晶体管为平面器件，其栅极直接通过导电焊料焊接在第二导电基板（J32）正面，其源极通过导电焊料焊接在第一导电基板（J31）正面，其漏极通过导电焊料焊接在第三导电基板（J33）正面。
8.根据权利要求4所述的大电流级联增强型GaN全桥功率模块封装结构，
其特征在于：所述高压耗尽型晶体管应采用相同裸芯片，其源极和漏极为梳状叉指结构，通过第一导电基板（J31）、第二导电基板（J32）和第三导电基板（J33）并联；所述第一导电基板（J31）为C型结构，上下对称，C型开口两端呈外八字的三角形梳状斜边，两个斜边分别与高压耗尽型晶体管的梳状叉指型源级对应接触；所述的第三导电基板（J33）为等腰三角形，两条腰均呈梳状，梳状腰与高压耗尽型晶体管器件的梳状叉指型漏级对应接触。
9.根据权利要求4所述的大电流级联增强型GaN全桥功率模块封装结构的封装方法，其特征在于，包括如下步骤：
步骤一，设计制作金属引线框架，每个单元有5处框架基岛用来放置栅驱动芯片和功率器件；
步骤二，在第一、第二、第三、第四基岛正面对应位置涂绝缘胶，每个基岛的涂胶位置分别对应其第一、第二、第三、第四及第五导电基板的位置；
步骤三，将第一、第二、第三、第四和第五导电基板的反面分别通过绝缘胶固定在基岛正面对应位置，直至第一、第二、第三、第四基岛全部完成所有导电基板的粘贴；
步骤四，在第一、第二、第三、第四基岛正面对应位置涂导电焊料，对应的位置包括：低压增强型晶体管的漏极、低压增强型晶体管的栅极、电压调整电路的上端、电压调整电路的下端、每个高压耗尽型晶体管的栅极、每个高压耗尽型晶体管的源极、每个高压耗尽型晶体管的漏极，每个基岛相同操作；同时在第五基岛正面对应位置涂敷导电焊料，对应全桥栅驱动电路芯片；
步骤五，将高压耗尽型晶体管、低压增强型晶体管及电压调整电路芯片的对应电极通过导电焊料与导电基板正面对应位置进行电连接，全桥栅驱动电路芯片背面贴在第五基岛正面对应位置；
步骤六，烘烤工艺，将上一步骤完成的器件放入烘箱，烘箱内抽真空后，充入氮气作为保护气体，确保烘箱内的氧气含量保持在100ppm以下，烘烤完成后，待烘箱内的温度降低至室温，拿出器件；
步骤七，压焊工艺，烘烤完成后送入压焊机物料轨道，依照调试好的图像识别和布线方案进行打线，压焊完成之后进行检测；
步骤八，对步骤八检测合格的封装体框架进行封装体注塑固定。
10.根据权利要求9所述的大电流级联增强型GaN全桥功率模块封装结构及封装方法，其特征在于：步骤二所使用绝缘胶和步骤四所使用导电焊料的厚度均为20μm-40μm，且两种材料的耐温特性须相当。
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CN111916451A (zh) * 2020-09-08 2020-11-10 苏州英嘉通半导体有限公司 基于栅极保护的半导体电路及半导体器件
CN117832177B (zh) * 2024-03-04 2024-05-28 深圳市沃芯半导体技术有限公司 开关电源模块封装系统及封装方法

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JP6237038B2 (ja) * 2013-09-20 2017-11-29 富士通株式会社 カスコードトランジスタ及びカスコードトランジスタの制御方法
US9257424B2 (en) * 2013-11-08 2016-02-09 Infineon Technologies Austria Ag Semiconductor device
CN104143547B (zh) * 2014-07-25 2016-08-24 西安交通大学 一种并联电容中间布局的低寄生电感GaN 功率集成模块
WO2016149146A1 (en) * 2015-03-13 2016-09-22 Transphorm, Inc. Paralleling of switching devices for high power circuits
JP6655992B2 (ja) * 2016-01-04 2020-03-04 京セラ株式会社 パワーモジュール
FR3059154B1 (fr) * 2016-11-21 2018-11-16 Exagan Circuit integre forme de deux puces connectees en serie

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