JP2017105697A - 薄型のSiCウエハの製造方法及び薄型のSiCウエハ - Google Patents

薄型のSiCウエハの製造方法及び薄型のSiCウエハ Download PDF

Info

Publication number
JP2017105697A
JP2017105697A JP2016201928A JP2016201928A JP2017105697A JP 2017105697 A JP2017105697 A JP 2017105697A JP 2016201928 A JP2016201928 A JP 2016201928A JP 2016201928 A JP2016201928 A JP 2016201928A JP 2017105697 A JP2017105697 A JP 2017105697A
Authority
JP
Japan
Prior art keywords
sic wafer
vapor pressure
etching
thin
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016201928A
Other languages
English (en)
Inventor
聡 鳥見
Satoshi Torimi
聡 鳥見
篠原 正人
Masato Shinohara
正人 篠原
陽次 寺元
Yoji Teramoto
陽次 寺元
紀人 矢吹
Norito Yabuki
紀人 矢吹
暁 野上
Akira Nogami
暁 野上
北畠 真
Makoto Kitahata
真 北畠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyo Tanso Co Ltd
Original Assignee
Toyo Tanso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyo Tanso Co Ltd filed Critical Toyo Tanso Co Ltd
Publication of JP2017105697A publication Critical patent/JP2017105697A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02016Backside treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02019Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475Changing the shape of the semiconductor body, e.g. forming recesses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54433Marks applied to semiconductor devices or parts containing identification or tracking information

Abstract

【課題】クラック等が生じない方法でSiCウエハを薄くするとともに、SiCウエハの厚みの調整後の研磨を省略可能な薄型SiCウエハの製造方法の提供。
【解決手段】インゴット4を所定の間隔で切断して複数のSiCウエハ40を切り出すウエハ切出工程、SiCウエハ40の外周面に対して、機械加工等により面取りを行う外周面加工工程、SiCウエハ40を識別するための情報としての刻印を形成する刻印形成工程、続いて、Si蒸気圧下で加熱するSi蒸気圧エッチングにより、表面をエッチング速度500nm/min以上でエッチングし、100μm以下まで厚みを小さくする薄化工程、を含む薄型SiCウエハの製造方法。
【選択図】図3

Description

本発明は、主として、SiCウエハに薄化工程を行って薄型のSiCウエハを製造する方法及び薄型のSiCウエハに関する。
近年では、半導体デバイスの小型化及びオン抵抗の低減等を目的として、薄型のSiCウエハが求められている。特許文献1、2、及び、非特許文献1は、SiCウエハを薄くするための処理について記載されている。例えば非特許文献1には、ダイヤモンドホイール等を用いてSiCウエハを機械的に研削して、SiCウエハを薄くすることが記載されている。
特許文献3には、SiCウエハをSi蒸気圧下で加熱することでエッチングを行うSi蒸気圧エッチングが記載されている。特許文献3では、機械的に研削及び研磨されたSiCウエハにSi蒸気圧エッチングを行うことで、機械研磨等による表面の荒れを平坦化する処理が記載されている。
非特許文献2及び非特許文献3には、プラズマCVM(Chemical Vaporization Machining)によりSiCウエハの表面を除去する処理が記載されている。非特許文献2では、機械的に研削及び研磨されたSiCウエハにプラズマCVMを行うことで、SiCウエハを約60μmまで薄くする処理が記載されている。
特許文献4には、予め、種結晶にレーザ加工、ダイヤモンド刃具による切削加工、ドライエッチング、又はイオン注入等によって刻印を形成しておき、種結晶からSiCウエハを形成する際に当該刻印が維持される構成が記載されている。
特開2014−229843号公報 特許第5550738号公報 特開2011−247807号公報 特開2014−75380号公報
Roland Rupp et al、"Performance of a 650V SiC diode with reduced chip thickness"、Material Science Forum、 vol 717−720、2012年、pp.921−924 Yu Okada et al、"Thinning of a two−inch silicon carbide wafer by plasma chemical vaporization machining using a slit electrode"、Material Science Forum、 vol 778−720、2014年、pp.750−753 Yasuhisa Sano et al、"Polishing Characteristics of 4H−SiC Si−face and C−face by Plasma Chemical Vaporization Machining"、Material Science Forum、 vol 556−557、2007年、pp.757−760
しかし、特許文献1、2、及び、非特許文献1のように機械的に研削を行う場合、研削を行う際にSiCウエハへの加圧により、研削速度を速くするが、それによりSiCウエハに加工ダメージ及び応力が掛かり、結晶に歪等が生じる原因となる。その結果、SiCウエハに変質層が形成されたり、SiCウエハが割れたりする可能性がある。また、非特許文献1には、機械的に研削を行って厚さが110μm以下になった場合、ヘアラインクラックが形成されるため、機械的に研削を行う場合は110μmが加工限界であることが記載されている。また、機械的に研削を行う場合、表面粗さが大きくなるため、その後に、機械研磨、化学機械研磨等の工程が必要となる。
特許文献3では、SiCウエハの厚みについて全く記載されていない。また、特許文献3では、SiCウエハを薄くするためではなく、SiCウエハの表面粗さを除去するためにSi蒸気圧エッチングが行われている。別の言い方をすれば、機械的に研削することで既に厚みが調整されたSiCウエハに対して、Si蒸気圧エッチングが行われている。
非特許文献2では、特許文献3と同様、機械的に研削された後のSiCウエハに対して、プラズマCVMを行う方法が開示されている。一般的にプラズマCVMは、Si蒸気圧エッチングと比較して、エッチング速度が遅いため、SiCウエハを薄くする際に時間が掛かってしまう。
本発明は以上の事情に鑑みてされたものであり、その主要な目的は、クラック等が生じない方法でSiCウエハを薄くするとともに、SiCウエハの厚みの調整後の研磨を省略可能な薄型のSiCウエハの製造方法を提供することにある。
課題を解決するための手段及び効果
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
本発明の第1の観点によれば、インゴットから切り出された後のSiCウエハに対して、Si蒸気圧下で加熱することで表面をエッチングするSi蒸気圧エッチングを行うことで、厚みを100μm以下まで小さくする薄化工程を含む薄型のSiCウエハの製造方法が提供される。
これにより、Si蒸気圧エッチングではエッチング時にSiCウエハに加工ダメージ及び応力が掛からないため、100μm以下までSiCウエハを薄くしてもヘアラインクラック等が生じない。また、Si蒸気圧エッチングを行うことで、表面が分子レベルで平坦化されるので、研磨工程が不要となる。更には、Si蒸気圧エッチングは高速で行うことも可能であるため、SiCウエハを大幅に薄くする場合であっても短時間で薄化工程を行うことができる。
更に、Si蒸気圧エッチングを用いて厚みを小さくしたSiCウエハは、機械研磨を用いて厚みを小さくしたSiCウエハよりも強度が高い。そのため、SiCウエハの薄化による強度の低下を補うことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記インゴットから切り出された後であって、前記SiCウエハの厚さを調整するための機械的な研削が行われていない前記SiCウエハに対して、前記Si蒸気圧エッチングを行うことが好ましい。
これにより、厚さを調整するための機械的な研削を行う代わりに、Si蒸気圧エッチングを行うことができるので、工程数を減らすことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記インゴットからの切出し時に形成された前記SiCウエハの表面荒れを除去しつつ、当該SiCウエハの厚みを小さくすることが好ましい。
これにより、インゴットからの切出し後、研削及び研磨等の処理があまり行われていないSiCウエハに対して、Si蒸気圧エッチングを行って薄化及び表面の平坦化を行うことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記SiCウエハの厚みを100μm以上除去することが好ましい。
これにより、Si蒸気圧エッチングは高速で行うことも可能であるため、SiCウエハを100μm以上除去する場合であっても、上記までの工程の加工ダメージを完全に除去しつつ、短時間で薄化工程を行うことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程で行う前記Si蒸気圧エッチングは、被処理面のエッチング速度が500nm/min以上であることが好ましい。
これにより、Si蒸気圧エッチングは、適切な条件下で行うと500nm/min以上の速度が可能となるため、SiCウエハを大幅に薄くする場合であっても短時間で薄化工程を行うことができる。
前記の薄型のSiCウエハの製造方法においては、以下のようにすることが好ましい。即ち、前記SiCウエハの面のうち、エピタキシャル層を形成するための面を主面としたときに、前記薄化工程では、前記SiCウエハの主面、及び、当該主面の裏面の両方がエッチングされる。
これにより、主面及び裏面の両方の表面荒れを同時に除去することができる。また、両面を同時にエッチングすることで、高速でエッチングを行うことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、表面が所定の形状に除去されることで情報を示す刻印が形成された前記SiCウエハに対して、前記Si蒸気圧エッチングを行うことが好ましい。
これにより、Si蒸気圧エッチングでは、機械的な研磨及び研削と異なり、SiCウエハの表面から凹んでいる部分もエッチングできるので、薄化工程を行っても刻印を残すことができる。従って、薄型のSiCウエハに刻印を形成しなくて良いため、薄型のSiCウエハの割れを防止できる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程の前に、前記SiCウエハに前記刻印を形成する刻印形成工程が行われることが好ましい。
これにより、上述のようにSi蒸気圧エッチングでは薄化工程後も刻印が残るため、刻印形成工程を薄化工程の前に行うことができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記SiCウエハの位置に応じてエッチング量を異ならせるように、前記Si蒸気圧エッチングを行うことが好ましい。
これにより、Si蒸気圧エッチングでは、条件に応じてSiCウエハの各部のエッチング量を制御できるので、所望の形状のSiCウエハを製造することができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記SiCウエハの中央部の厚みよりも外縁部の厚みが厚くなるように前記Si蒸気圧エッチングを行うことが好ましい。
これにより、SiCウエハの機械的強度を向上させることができる。
前記の薄型のSiCウエハの製造方法においては、前記薄化工程では、前記SiCウエハの厚みを小さくするとともに、前記SiCウエハの面取りを行うことが好ましい。
これにより、薄化工程だけでなく外周面の処理もSi蒸気圧エッチングで行うことができる。
本発明の第2の観点によれば、インゴットから切り出された後のSiCウエハに対して、機械的な研削により厚みを小さくした後に、Si蒸気圧下で加熱することで表面をエッチングするSi蒸気圧エッチングを行って更に厚みを小さくすることで、厚みを100μm以下まで小さくする薄化工程を含む薄型のSiCウエハの製造方法が提供される。
これにより、切出し及び機械的な研削の後にSi蒸気圧エッチングを行った場合であっても、表面が分子レベルで平坦化されるので、研磨工程が不要で強度が高いSiCウエハを製造することができる。
本発明の第3の観点によれば、表面が所定の形状に除去されることで情報を示す刻印が形成されており厚さが100μm以下の薄型のSiCウエハが提供される。
従来では、機械的な研削により薄化工程を行っていたため、薄化工程前に刻印を形成していた場合、薄化工程時に刻印も除去される。一方で、薄化工程後の薄型のSiCウエハに刻印を形成する場合、SiCウエハが割れてしまう。この点、Si蒸気圧エッチングを行うことで、刻印が形成された薄型のSiCウエハが実現できる。
前記のSiCウエハにおいては、以下の構成とすることが好ましい。即ち、エピタキシャル層を形成する前のウエハである。ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件で表面を計測した硬さが27GPa以上の部分が含まれている。
前記のSiCウエハにおいては、以下の構成とすることが好ましい。即ち、表面にエピタキシャル層が形成されている。ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件でエピタキシャル層の表面を計測した硬さが29.5GPa以上の部分が含まれている。
前記のSiCウエハにおいては、以下の構成とすることが好ましい。即ち、エピタキシャル層を形成する前のウエハである。ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件で表面を計測した硬さが、化学機械研磨を行った後のSiCウエハよりも高い。
以上のようなSi蒸気圧エッチングを用いたSiCウエハは、従来の化学機械研磨を用いたSiCウエハと比較して強度が高いため、SiCウエハの薄化による強度の低下を補うことができる。
本発明のSi蒸気圧エッチングで用いる高温真空炉の概要を説明する図。 従来のエピタキシャル形成用のSiCウエハの製造工程を模式的に示す図。 本実施形態のエピタキシャル形成用のSiCウエハの製造工程を模式的に示す図。 Si面及びC面におけるSi蒸気圧エッチング前後の様子を示す顕微鏡写真。 Si面及びC面におけるエッチング速度と温度の関係を示すグラフ。 不活性ガスの圧力とエッチング速度の関係を示すグラフ。 Si蒸気圧エッチング前における、刻印の顕微鏡写真と、刻印の幅及び深さの測定結果を示すグラフ。 Si蒸気圧エッチング後における、刻印の顕微鏡写真と、刻印の幅及び深さの測定結果を示すグラフ。 第1変形例のエピタキシャル形成用のSiCウエハの製造工程を模式的に示す図。 Si蒸気圧エッチング前におけるSiCウエハの厚さの分布を示すグラフ。 Si蒸気圧エッチング後におけるSiCウエハの厚さの分布を示すグラフ。 第2変形例のエピタキシャル形成用のSiCウエハの製造工程を模式的に示す図。 Si蒸気圧エッチング後におけるエッチング量の分布を示すグラフ。 化学機械研磨後のSiCウエハと、Si蒸気圧エッチング後のSiCウエハと、にナノインデンテーション法による硬さ計測を行った結果のワイブル分布を示す図。 化学機械研磨後にエピタキシャル層を形成したSiCウエハと、Si蒸気圧エッチング後にエピタキシャル層を形成したSiCウエハと、にナノインデンテーション法による硬さ計測を行った結果のワイブル分布を示す図。
次に、図面を参照して本発明の実施形態を説明する。初めに、図1を参照して、本実施形態の加熱処理で用いる高温真空炉10について説明する。
図1に示すように、高温真空炉10は、本加熱室21と、予備加熱室22と、を備えている。本加熱室21は、少なくとも表面が単結晶4H−SiC等で構成されるSiCウエハ40(単結晶SiC基板)を1000℃以上2300℃以下の温度に加熱することができる。予備加熱室22は、SiCウエハ40を本加熱室21で加熱する前に予備加熱を行うための空間である。
本加熱室21には、真空形成用バルブ23と、不活性ガス注入用バルブ24と、真空計25と、が接続されている。真空形成用バルブ23は、本加熱室21の真空度を調整することができる。不活性ガス注入用バルブ24は、本加熱室21内の不活性ガス(例えばArガス)の圧力を調整することができる。真空計25は、本加熱室21内の真空度を測定することができる。
本加熱室21の内部には、ヒータ26が備えられている。また、本加熱室21の側壁及び天井には図略の熱反射金属板が固定されており、この熱反射金属板は、ヒータ26の熱を本加熱室21の中央部に向けて反射させるように構成されている。これにより、SiCウエハ40を強力かつ均等に加熱し、1000℃以上2300℃以下の温度まで昇温させることができる。なお、ヒータ26としては、例えば、抵抗加熱式のヒータ又は高周波誘導加熱式のヒータを用いることができる。
高温真空炉10は、坩堝(収容容器)30に収容されたSiCウエハ40に対して加熱を行う。坩堝30は、適宜の支持台等に載せられており、この支持台が動くことで、少なくとも予備加熱室から本加熱室まで移動可能に構成されている。坩堝30は、互いに嵌合可能な上容器31と下容器32とを備えている。坩堝30の下容器32は、SiCウエハ40の主面及び裏面(結晶面で表現すると、(0001)面及び(000−1)面(Si面及びC面))の両方を露出させるように、当該SiCウエハ40を支持可能である。ここで、主面とは、SiCウエハ40の面のうち面積が最も大きい2面(図1の上面及び下面)のうちの一方であり、後工程でエピタキシャル層が形成される面のことである。裏面とは、主面の裏側の面である。
坩堝30は、SiCウエハ40が収容される内部空間の壁面(上面、側面、底面)を構成する部分において、外部側から内部空間側の順に、タンタル層(Ta)、タンタルカーバイド層(TaC及びTa2C)、及びタンタルシリサイド層(TaSi2又はTa5Si3等)から構成されている。
このタンタルシリサイド層は、加熱を行うことで、内部空間にSiを供給する。また、坩堝30にはタンタル層及びタンタルカーバイド層が含まれるため、周囲のC蒸気を取り込むことができる。これにより、加熱時に内部空間内を高純度のSi雰囲気とすることができる。なお、タンタルシリサイド層を設けることに代えて、固体のSi等を内部空間に配置しても良い。この場合、加熱時に固体のSiが昇華することで、内部空間内を高純度のSi雰囲気とすることができる。
SiCウエハ40を加熱する際には、初めに、図1の鎖線で示すように坩堝30を高温真空炉10の予備加熱室22に配置して、適宜の温度(例えば約800℃)で予備加熱する。次に、予め設定温度(例えば、約1800℃)まで昇温させておいた本加熱室21へ坩堝30を移動させる。その後、圧力等を調整しつつSiCウエハ40を加熱する。なお、予備加熱を省略しても良い。
次に、本実施形態で行うSi蒸気圧エッチングについて説明する。本実施形態では、オフ角を有するSiCウエハ40を坩堝30に収容し、高純度のSi蒸気圧下で1500℃以上2200℃以下、望ましくは1600℃以上2000℃以下の温度範囲で高温真空炉10を用いて加熱を行う。この条件でSiCウエハ40が加熱されることで、表面がエッチングされるとともに当該表面が平坦化されていく。このSi蒸気圧エッチングの際には、以下に示す反応が行われる。簡単に説明すると、SiCウエハ40がSi蒸気圧下で加熱されることで、SiCウエハ40のSiCが熱分解ならびにSiとの化学反応によってSi2C又はSiC2等になって昇華するとともに、Si雰囲気下のSiがSiCウエハ40の表面でCと結合して自己組織化が起こり平坦化される。
(1) SiC(s) → Si(v)I + C(s)I
(2) 2SiC(s) → Si(v)II + SiC2(v)
(3) SiC(s) + Si(v)I+II → Si2C(v)
次に、インゴット4から、エピタキシャル形成用のSiCウエハ40を製造する工程について説明する。初めに、従来の製造工程について図2を参照して説明する。
図2に示すように、初めにダイヤモンドワイヤ等の切断手段によってインゴット4を所定の間隔で切断することで、インゴット4から複数のSiCウエハ40を切り出す(ウエハ切出し工程)。このようにして切り出されたSiCウエハ40(アズスライスウエハ)の主面及び裏面には、切断時に形成された大きな表面荒れが存在している。図2では、このSiCウエハ40の斜視図と断面図が模式的に示されている。
次に、SiCウエハ40の外周面(厚さ方向に平行な面、主面と垂直又は略垂直な面)に対して、機械加工等により面取りを行う(外周面加工工程)。この面取りは、図2に示すように外周面に所定の円弧を形成する丸み面取りであっても良いし、所定の角度で斜めに切り取る面取りであっても良い。
次に、SiCウエハ40の主面又は裏面に対して、ダイヤモンドホイール等により機械的な研削が行われる(薄化工程)。薄化工程は、SiCウエハ40を所望の厚みにするために行う工程である。機械的な研削により薄化工程を行う場合、依然としてSiCウエハ40の表面は荒れたままである。従って、機械研磨工程及び化学機械研磨工程を行って、SiCウエハ40の表面を平坦化する。
その後、SiCウエハ40の表面(主面又は裏面)に例えば、レーザを照射して当該表面を選択的に除去する(選択的に溝を形成する)ことで、刻印41を形成する。刻印41は、SiCウエハ40を識別するための情報(具体的には、文字、記号、バーコード等)である。以上により、エピタキシャル層を形成する前のSiCウエハ(言い換えれば、エピタキシャル層を形成するためのSiCウエハ、あるいは、エピレディウエハ)が製造される。なお、エピタキシャル形成用のSiCウエハ40の製造方法は様々であり、上記で説明したのは一例である。
ここで、近年では、半導体デバイスの小型化及びオン抵抗の低減等を目的として、薄型(例えば厚さが100μm以下)のSiCウエハ40が求められている。しかし、この従来の方法で薄型のSiCウエハ40を製造する場合、以下に示す課題が存在する。即ち、薄型のSiCウエハ40を製造する場合、薄化工程で薄くなるまでSiCウエハ40を研削する必要がある。しかし、非特許文献1に記載のように、機械的な研削では厚さが110μm以下になるとクラックが発生するため、薄型のSiCウエハ40が形成できない。仮に薄型のSiCウエハ40が形成できた場合であっても、機械研磨工程でSiCウエハ40に圧力が掛かることで、SiCウエハ40に変質層が形成されたり、SiCウエハ40が割れたりする可能性がある。更に、薄型のSiCウエハ40に刻印41を形成する場合にも、SiCウエハ40が割れる可能性がある。しかし、薄化工程の前に刻印41を形成した場合、薄化工程によって刻印41の溝以外の部分が研削されるので、刻印41が消失する。このように、従来の方法では、薄型のSiCウエハ40(特に刻印41付きのSiCウエハ40)を製造することは困難であった。
これに対し、本実施形態では、エピタキシャル形成用の薄型のSiCウエハ40を簡単かつ確実に製造することができる。以下、本実施形態の薄型のSiCウエハ40の製造方法について図3を参照して説明する。
本実施形態の製造方法は、従来例と同様に、初めにウエハ切出し工程と外周面加工工程を行う。その後、刻印形成工程を行う。従来例では、最後に刻印形成工程を行っていたが、本実施形態では、薄化工程の前に刻印形成工程を行う。なお、本実施形態のウエハ切出し工程、外周面加工工程、刻印形成工程は、従来例で説明したとおりである。
その後、刻印41が形成されたSiCウエハ40を坩堝30に収容し、高温真空炉10を用いてSiCウエハ40に対してSi蒸気圧エッチングを行う(薄化工程)。この薄化工程では、SiCウエハ40の厚みが100μm以下(好ましくは70μm以下)になるまでSi蒸気圧エッチングを行い、機械的な研削による薄化工程を行わない(言い換えれば、厚さを調整するための機械的な研削が行われていないSiCウエハ40に対してSi蒸気圧エッチングを行う)。厚みについて詳細に説明すると、SiCウエハ40の厚みにはバラツキが存在するが、平均の厚みが100μm以下等という意味である。また、SiCウエハ40の一部のみを厚く残す場合は、SiCウエハ40の中央部(即ちエピタキシャル層が形成されたり半導体デバイスが形成されたりする部分)における厚みが100μm以下等という意味である。なお、表面に溝が形成されることで、半導体デバイスのチップサイズ等に分割されたSiCウエハ40の場合は、溝が形成されている部分ではなく、それ以外の部分(エピタキシャル層が形成されたり半導体デバイスが形成されたりする部分)の厚みを示す。
以下、Si蒸気圧エッチングにより薄化工程を行う主な3つの利点について簡単に説明する。(1)Si蒸気圧エッチングは、表面を分子レベルで平坦化しながらエッチングするため、後の研磨工程が不要となる。(2)Si蒸気圧エッチングは、詳細は後述するが、条件等を変更することでエッチング速度を制御することができる。従って、SiCウエハ40を高速(例えば500nm/min)でエッチングすることもできる。特に、本実施形態ではSiCウエハ40の主面と裏面を同時にエッチングするため、非常に早くSiCウエハ40を100μm以下にすることができる。主面と裏面とを同時にエッチングすることで、両面の平坦化を同時に行うことができるという利点も存在する(プラズマCVMでは、SiCウエハの両面を同時に加工できないため、SiCウエハの片面を十分に平坦化できないという欠点があり、非特許文献3にはその様子が示されている)。(3)Si蒸気圧エッチングは、気相エッチングであるため、刻印41として形成された溝の底部もエッチングされる。従って、本実施形態では、薄化工程を行った後においても刻印41を残すことができる。なお、特許文献3では、機械的な研削工程によってSiCウエハ40の厚さが調整された後であって、更に機械研磨が行われた後にSi蒸気圧エッチングを行っているため、本実施形態とは用途が異なる。また、エッチング速度及びエッチング量も大きく異なると考えられる。
次に、上述した効果を実験データ等に基づいて詳細に説明する。初めに、Si蒸気圧エッチングによる平坦化について図4を参照して説明する。
図4は、Si面及びC面におけるSi蒸気圧エッチング前後の様子を示す顕微鏡写真である。この顕微鏡写真からは、Si蒸気圧エッチングを行うことで、Si面及びC面の両方において、切り出し時の表面荒れ等が除去されて平坦化されていることが分かる。従って、本実施形態では、SiCウエハの厚みを小さくする処理と、表面荒れを除去する処理と、を同時に行うことができる。本実施形態では、Si面及びC面の両方にエッチングを行うため、Si面及びC面のそれぞれが被処理面に該当する。また、図5に記載した表面粗さの変化からも、表面が平坦化されていることが分かる。Si蒸気圧エッチングを行うことで、化学機械研磨を行う場合以上に表面を平坦化することができる。
次に、Si蒸気圧エッチングのエッチング速度を制御することについて図5及び図6を参照して説明する。
SiCウエハ40のエッチング速度を制御するパラメータの1つは、加熱温度である。図5は、所定の環境下において、加熱温度を1750℃から2000℃近傍まで変化させたときのエッチング速度の変化を示すアレニウスプロットグラフである。エッチング速度の変化は、Si面とC面について個別にプロットされている。このグラフからは、加熱温度が高くなるほど、エッチング速度が速くなることが分かる。また、このグラフの横軸は温度の逆数であり、このグラフの縦軸はエッチング速度を対数表示している。図5に示すように、このグラフは直線となっているため、例えば加熱温度を変更したときのエッチング速度を見積もることができる。
SiCウエハ40のエッチング速度を制御する別のパラメータは、不活性ガスの圧力である。図6は、不活性ガスの圧力とエッチング速度との関係を示すグラフである。このグラフからは、不活性ガスの圧力が高くなるほどエッチング速度が低下することが分かる。例えば、加熱温度が1800℃の場合においては、圧力を1Pa以下にすることで一方の面(図6ではSi面)のエッチング速度を500nm/min程度以上にすることができる。また、圧力を10Pa以上にすることで、エッチング速度を300nm/min程度以下にすることができる。エッチング量が少ない場合は、エッチング速度を遅くすることで、エッチング量を正確に見積もることができる。なお、初めにエッチング速度が速い条件でエッチングを行い、いったんSiCウエハ40の厚みを計測して必要なエッチング量を計算し、次にエッチング速度が遅い条件でエッチング量を正確に制御しつつエッチングを行っても良い。
また、SiCウエハ40のエッチング速度は、例えばSiの供給源によっても変化する。例えば、坩堝30の内部に固体のSi(Siペレット)を配置する場合、配置する数及び位置等によってSiの供給され易さが変化する。Siが供給され易くすることで、SiCウエハ40のエッチング速度を速くすることができる。
次に、Si蒸気圧エッチングを行っても刻印41が残ることについて図7及び図8を参照して説明する。
図7は、Si蒸気圧エッチング前における、(a)刻印41の顕微鏡写真と、(b)刻印の幅及び深さの測定結果を示すグラフである。この実験では、Si蒸気圧エッチング前(薄化工程前)のSiCウエハ40の厚みは350μmである。図7(a)及び図7(b)から明らかなように、Si蒸気圧エッチング前の刻印41は深さ方向のバラツキが大きい。また、図7からは読み取れないが、レーザ加工を行うことによる変質層が存在する。
図8は、Si蒸気圧エッチング後における、(a)刻印41の顕微鏡写真と、(b)刻印の幅及び深さの測定結果を示すグラフである。この実験では、Si蒸気圧エッチング後(薄化工程後)のSiCウエハ40の厚みは65μmである。図8(a)及び図8(b)から明らかなように、約300μmのエッチングを行ったにもかかわらず、刻印41は残存している。Si蒸気圧エッチングの前後で刻印41の幅は殆ど変わらず、深さについても平坦化されたことにより深さ平均は少し低下したが、刻印41として十分な深さが残っている。また、図8からは読み取れないが、Si蒸気圧エッチングにより、レーザ加工を行うことによる変質層が除去されている。
このように、本実施形態では、薄化工程を行っても刻印41を残すことができるので、薄化工程後に刻印41を形成してSiCウエハ40が割れることを防止できる。
次に、図9から図11を参照して、上記の実施形態の第1変形例を説明する。なお、本変形例の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
上記の実施形態では、薄化工程によりSiCウエハ40が一様にエッチングされたが、第1変形例ではSiCウエハ40の位置(特に被処理面の表面に沿う方向における位置)に応じてエッチング量を異ならせている。具体的には、第1変形例の薄化工程では、SiCウエハ40の外縁部のエッチング量を、他の部分(例えばエピタキシャル形成部分、中心部)のエッチング量よりも少なくしている。その結果、図9に示すように、外縁部の厚みが他の部分の厚みよりも大きいSiCウエハ40が製造される。外縁部には半導体デバイスは形成されないので、歩留まりは低下しない。外縁部の厚みを大きくすることで、SiCウエハ40の機械的強度を向上させることができるので、歩留まりを向上させることができる。
図10及び図11は、第1変形例の加工が可能であることを実証した実験結果を示すグラフである。図10及び図11は、外縁部のエッチング量を他よりも少なくしてSi蒸気圧エッチング(薄化工程)を行った実験の結果を示している。図10(a)は、SiCウエハ40の厚みを測定した方向を説明する図である。図10(b)は、図10(a)の各方向における、Si蒸気圧エッチング前のSiCウエハ40の厚みを示すグラフである。図10(b)に示すように、Si蒸気圧エッチング前のSiCウエハ40は、外縁部の厚みが他の部分よりも若干小さいが基本的には平坦である。
図11は、図10(a)の各方向における、Si蒸気圧エッチング後(薄化工程後)のSiCウエハ40の厚みを示すグラフである。SiCウエハ40の外縁部と他の部分とで環境を異ならせることで、図11に示すように、外縁部のエッチング量を他の部分よりも少なくすることができる。従って、機械的強度に優れた薄型のSiCウエハ40を製造することができる。なお、第1変形例では、SiCウエハ40の薄化工程と、外縁部の厚み形成工程と、を同時に行ったが、別々に行っても良い。
次に、図12及び図13を参照して、上記の実施形態の第2変形例を説明する。なお、本変形例の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
上記の実施形態では、機械加工等により外周面加工工程を行ったが、第2変形例では、図12に示すように、Si蒸気圧エッチングにより外周面加工工程を行う。なお、第2変形例において、外周面加工工程は薄化工程後に行うが、上記の実施形態と同様に、ウエハ切出し工程と刻印形成工程の間で行っても良い。
第1変形例と同様に、SiCウエハ40の周囲の環境を一様にせずに、例えば加熱温度等に分布をもたせることで、エッチング量にも分布をもたせることができる。第2変形例では、外縁部のエッチング量を少なくしつつ、更に外側(即ち、外周面)のエッチング量を外縁部よりも多くしている。これにより、図12に示すように、補強のために外縁部の厚みを大きくしつつ、Si蒸気圧エッチングを用いてSiCウエハ40の面取りを行うことができる。
図13は、第2変形例の加工が可能であることを実証した実験結果を示すグラフである。図13は、図10(a)の各方向における、Si蒸気圧エッチング後におけるエッチング量の分布を示すグラフである。図13のグラフからは、図11のグラフと同様に、外縁部のエッチング量が中央部等よりも少ない(外縁部の厚みが大きい)ことが分かる。更に、図13のグラフでは、測定位置の端部近傍でエッチング量が最も少なくなり、更に端側ではエッチング量が若干多くなっている。これにより、SiCウエハ40の測定位置の端部(外周面)がエッチングされており、外周面が面取りされていることが分かる。
次に、図14を参照して、Si蒸気圧エッチング後のSiCウエハの硬さと、化学機械研磨後のSiCウエハの硬さと、の差について説明する。図14は、化学機械研磨後のSiCウエハとSi蒸気圧エッチング後のSiCウエハとにナノインデンテーション法による硬さ計測を行った結果のワイブル分布を示す図である。
この実験では、[11−20]方向に対するオフ角が4度である4H−SiCのSiCウエハの表面を硬さの計測対象とした。SiCウエハの表面(主面)とは、半導体素子を形成する面であり、今回の実験では、Si面、つまり(0001)面である。また、一方のSiCウエハは、機械研磨後に表面が化学機械研磨されている。他方のSiCウエハは、機械研磨後に、1850℃でのSi蒸気圧エッチングにより表面から40μmが除去されている。なお、本発明ではSi蒸気圧エッチングにより薄化工程を行う構成であるが、本実験(後述の図15の実験も同様)ではSiCウエハの表面の硬さを計測することが目的であるため、機械研磨後にSi蒸気圧エッチングを行っている。
硬さの計測方法としては、公知のナノインデンテーション法を用いた。具体的には、計測対象の2つのSiCウエハに500mNの荷重を与えることで、押し込み量を1μm程度とした。つまり、今回の計測では、SiCウエハの表面の硬さを計測していることとなる。そして、荷重/接触投影面積を求めることで、硬さ[GPa]を求める。この計測を複数回行った結果のワイブル分布が図14に示されている。
図14には、Si蒸気圧エッチング後のSiCウエハは、化学機械研磨後のSiCウエハよりも硬いことが示されている。今回の実験の結果では、Si蒸気圧エッチングを行った場合に限り、硬さが27GPa以上となっている(言い換えれば、少なくとも一部の硬さが27GPa以上である)。当然であるが、27.5GPa、28GPa以上となるのも、Si蒸気圧エッチングを行ったSiCウエハのみである。また、別の観点から説明すると、この確率分布において50%となるときの硬さを比較すると、化学機械研磨後のSiCウエハが約26GPaなのに対し、Si蒸気圧エッチング後のSiCウエハは約28GPaである。このように、Si蒸気圧エッチングを行うことで、確率分布において50%となるときの硬さを、26GPaより大きく(より具体的には、26GPa、27GPa、27.5GPa以上)とすることができる。
このように、Si蒸気圧エッチングを用いることで、化学機械研磨を用いる場合と比較して、硬度が高いSiCウエハを製造することができる。これにより、本実施形態のように厚みを100μm以下まで小さくする場合においても、SiCウエハに十分な強度を持たせることができる。このように硬度が高くなる理由としては、化学機械研磨を行ったSiCウエハよりも、Si蒸気圧エッチングを行ったSiCウエハの方が結晶欠陥が少なくなるからと考えられる。また、Si蒸気圧エッチングを行ったSiCウエハは、水素エッチングを行ったSiCウエハよりも、硬度が高くなることが出願人らの実験により実証されている。更に、曲げ強度において、Si蒸気圧エッチング後のSiCウエハは、機械研磨後のSiCウエハよりも高いことが出願人らの実験により実証されている。
次に、図15を参照して、上記の2種類のSiCウエハの更にエピタキシャル層を形成した状態で、同様にナノインデンテーション法で硬さを計測した結果を説明する。図15は、機械研磨を行い、更に化学機械研磨を行った後にエピタキシャル層を形成したSiCウエハと、機械研磨を行い、更にSi蒸気圧エッチングを行った後にエピタキシャル層を形成したSiCウエハと、にナノインデンテーション法による硬さ計測を行った結果のワイブル分布を示す図である。
本実施形態の方法では、表面の約1μmの硬度が計測されているため、図15の計測結果は、エピタキシャル層の硬さを表していると判断できる。図15には、Si蒸気圧エッチング後に形成したエピタキシャル層は、化学機械研磨後に形成したエピタキシャル層よりも硬いことが示されている。今回の実験の結果では、Si蒸気圧エッチング後の形成したエピタキシャル層に限り、硬さが29.5GPa以上となっている(言い換えれば、少なくとも一部の硬さが29.5GPaである)。当然であるが、30GPa、30.5Pa以上となるのも、Si蒸気圧エッチング後のエピタキシャル層のみである。また、別の観点から説明すると、この確率分布において50%となるときの硬さを比較すると、化学機械研磨後に形成したエピタキシャル層が約28GPaなのに対し、Si蒸気圧エッチング後に形成したエピタキシャル層は約29.5GPaである。このように、Si蒸気圧エッチングを行うことで、確率分布において50%となるときの硬さを、28GPaより大きく(より具体的には、28.5GPa、29GPa、29.5GPa以上)とすることができる。
このようにエピタキシャル層についても硬度の違いが生じる理由としては、化学機械研磨を行ったSiCウエハよりも、Si蒸気圧エッチングを行ったSiCウエハの方が結晶欠陥が少なくなるため、エピタキシャル層に伝播する結晶欠陥の数も少なくなるからと考えられる。
以上に説明したように、本実施形態の薄型のSiCウエハ40の製造方法では、インゴット4から切り出された後のSiCウエハ40に対して、Si蒸気圧エッチングを行うことで、厚みを100μm以下まで小さくする薄化工程を含む。
これにより、Si蒸気圧エッチングではエッチング時にSiCウエハ40に加工ダメージ及び応力が掛からないため、100μm以下までSiCウエハを薄くしてもヘアラインクラック等が生じない。また、Si蒸気圧エッチングを行うことで、表面が分子レベルで平坦化されるので、研磨工程が不要となる。更には、Si蒸気圧エッチングは高速で行うことも可能であるため、SiCウエハ40を大幅に薄くする場合であっても短時間で薄化工程を行うことができる。
以上に本発明の好適な実施の形態及び変形例を説明したが、上記の構成は例えば以下のように変更することができる。
図3等で説明した製造工程は一例であり、工程の順序を入れ替えたり、一部の工程を省略したり、他の工程を追加したりすることができる。また、上記実施形態及び変形例では、薄化工程はSi蒸気圧エッチングのみにより行われるが、これに代えて、薄化工程を機械的な研削とSi蒸気圧エッチングにより行うこともできる。この場合、先に機械的な研削を行い、後でSi蒸気圧エッチングを行うことで、切出し時及び機械的な研削時に生じた加工ダメージを取り除くことができるので、上記実施形態等のSiCウエハ40と同様の強度を有するSiCウエハを製造できる。なお、加工ダメージを取り除くためには、Si蒸気圧エッチングを用いてSiCウエハの表面から少なくとも20μm(更に好ましくは少なくとも50μm)エッチングすることが好ましい。
上記で説明した温度条件及び圧力条件等は一例であり、適宜変更することができる。また、上述した高温真空炉10以外の加熱装置を用いたり、多結晶のSiCウエハ40を用いたり、坩堝30と異なる形状又は素材の容器を用いたりしても良い。例えば、収容容器の外形は円柱状に限られず、立方体状又は直方体状であっても良い。
4 インゴット
10 高温真空炉
30 坩堝
40 SiCウエハ
41 刻印

Claims (17)

  1. インゴットから切り出された後のSiCウエハに対して、Si蒸気圧下で加熱することで表面をエッチングするSi蒸気圧エッチングを行うことで、厚みを100μm以下まで小さくする薄化工程を含むことを特徴とする薄型のSiCウエハの製造方法。
  2. 請求項1に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記インゴットから切り出された後であって、前記SiCウエハの厚さを調整するための機械的な研削が行われていない前記SiCウエハに対して、前記Si蒸気圧エッチングを行うことを特徴とする薄型のSiCウエハの製造方法。
  3. 請求項1又は2に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記インゴットからの切出し時に形成された前記SiCウエハの表面荒れを除去しつつ、当該SiCウエハの厚みを小さくすることを特徴とする薄型のSiCウエハの製造方法。
  4. 請求項1から3までの何れか一項に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記SiCウエハの厚みを100μm以上除去することを特徴とする薄型のSiCウエハの製造方法。
  5. 請求項1から4までの何れか一項に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、被処理面のエッチング速度が500nm/min以上のSi蒸気圧エッチングが少なくとも行われることを特徴とする薄型のSiCウエハの製造方法。
  6. 請求項1から5までの何れか一項に記載の薄型のSiCウエハの製造方法であって、
    前記SiCウエハの面のうち、エピタキシャル層を形成するための面を主面としたときに、
    前記薄化工程では、前記SiCウエハの主面、及び、当該主面の裏面の両方がエッチングされることを特徴とする薄型のSiCウエハの製造方法。
  7. 請求項1から6までの何れか一項に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、表面が所定の形状に除去されることで情報を示す刻印が形成された前記SiCウエハに対して、前記Si蒸気圧エッチングを行うことを特徴とする薄型のSiCウエハの製造方法。
  8. 請求項7に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程の前に、前記SiCウエハに前記刻印を形成する刻印形成工程が行われることを特徴とする薄型のSiCウエハの製造方法。
  9. 請求項1から8までの何れか一項に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記SiCウエハの位置に応じてエッチング量を異ならせるように、前記Si蒸気圧エッチングを行うことを特徴とする薄型のSiCウエハの製造方法。
  10. 請求項9に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記SiCウエハの中央部の厚みよりも外縁部の厚みが厚くなるように、かつ前記中央部の厚みが100μm以下となるように前記Si蒸気圧エッチングを行うことを特徴とする薄型のSiCウエハの製造方法。
  11. 請求項9又は10に記載の薄型のSiCウエハの製造方法であって、
    前記薄化工程では、前記SiCウエハの厚みを小さくするとともに、前記SiCウエハの面取りを行うことを特徴とする薄型のSiCウエハの製造方法。
  12. インゴットから切り出された後のSiCウエハに対して、機械的な研削により厚みを小さくした後に、Si蒸気圧下で加熱することで表面をエッチングするSi蒸気圧エッチングを行って更に厚みを小さくすることで、厚みを100μm以下まで小さくする薄化工程を含むことを特徴とする薄型のSiCウエハの製造方法。
  13. 表面が所定の形状に除去されることで情報を示す刻印が形成されており、厚さが100μm以下の薄型であることを特徴とするSiCウエハ。
  14. 請求項13に記載のSiCウエハであって、
    エピタキシャル層を形成する前のウエハであり、
    ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件で表面を計測した硬さが27GPa以上の部分が含まれていることを特徴とするSiCウエハ。
  15. 請求項13に記載のSiCウエハであって、
    表面にエピタキシャル層が形成されており、
    ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件でエピタキシャル層の表面を計測した硬さが29.5GPa以上の部分が含まれていることを特徴とするSiCウエハ。
  16. 請求項13に記載のSiCウエハであって、
    エピタキシャル層を形成する前のウエハであり、
    ナノインデンテーション法を用い、荷重を500mN又は押し込み量を1μmとした条件で表面を計測した硬さが、化学機械研磨を行った後のSiCウエハよりも高いことを特徴とするSiCウエハ。
  17. 請求項13に記載のSiCウエハであって、
    中央部と外縁部を含んで構成されており、前記中央部の厚みよりも前記外縁部の厚みが厚いことを特徴とするSiCウエハ。
JP2016201928A 2015-11-26 2016-10-13 薄型のSiCウエハの製造方法及び薄型のSiCウエハ Pending JP2017105697A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015231063 2015-11-26
JP2015231063 2015-11-26

Publications (1)

Publication Number Publication Date
JP2017105697A true JP2017105697A (ja) 2017-06-15

Family

ID=59060447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016201928A Pending JP2017105697A (ja) 2015-11-26 2016-10-13 薄型のSiCウエハの製造方法及び薄型のSiCウエハ

Country Status (4)

Country Link
US (2) US20170236905A1 (ja)
JP (1) JP2017105697A (ja)
KR (1) KR20170061606A (ja)
TW (1) TWI746468B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167337A1 (ja) * 2018-03-01 2019-09-06 住友電気工業株式会社 炭化珪素基板
JP2020015643A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
WO2020022415A1 (ja) * 2018-07-25 2020-01-30 東洋炭素株式会社 SiCウエハの製造方法
WO2020022391A1 (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハ及びSiCウェハの製造方法
JP2020015646A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP2020015645A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP2020015644A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP2020017627A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハ及びSiCウェハの製造方法
WO2020179795A1 (ja) 2019-03-05 2020-09-10 学校法人関西学院 SiC基板の製造方法及びその製造装置
JP2022176019A (ja) * 2021-05-14 2022-11-25 日揚科技股▲分▼有限公司 硬質材料加工システム
DE102022211983A1 (de) 2021-11-11 2023-05-11 Disco Corporation HERSTELLUNGSVERFAHREN FÜR EIN SiC-SUBSTRAT

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6232329B2 (ja) * 2014-03-31 2017-11-15 東洋炭素株式会社 SiC種結晶の加工変質層の除去方法、SiC種結晶及びSiC基板の製造方法
WO2015151413A1 (ja) * 2014-03-31 2015-10-08 東洋炭素株式会社 SiC基板の表面処理方法、SiC基板、及び半導体の製造方法
CN109072478B (zh) * 2016-04-28 2021-12-03 学校法人关西学院 气相外延生长方法及带有外延层的基板的制备方法
CN114303232A (zh) * 2019-08-06 2022-04-08 株式会社电装 SiC衬底的制造方法
JPWO2021060367A1 (ja) * 2019-09-27 2021-04-01
CN111403273B (zh) * 2020-03-12 2022-06-14 上海华力集成电路制造有限公司 晶圆减薄工艺方法
KR102236397B1 (ko) * 2020-11-27 2021-04-02 에스케이씨 주식회사 탄화규소 웨이퍼 및 이를 적용한 반도체 소자
KR102236394B1 (ko) * 2020-11-27 2021-04-02 에스케이씨 주식회사 탄화규소 웨이퍼 및 이를 적용한 반도체 소자
JP7298940B2 (ja) * 2020-09-22 2023-06-27 セニック・インコーポレイテッド 炭化珪素ウエハ及びその製造方法
CN116323713A (zh) 2020-10-14 2023-06-23 住友化学株式会社 固化性组合物及固化膜
KR20230088390A (ko) 2020-10-14 2023-06-19 스미또모 가가꾸 가부시키가이샤 경화성 조성물
KR20230096008A (ko) 2020-10-29 2023-06-29 스미또모 가가꾸 가부시키가이샤 경화성 조성물
TWI818416B (zh) * 2021-03-24 2023-10-11 環球晶圓股份有限公司 晶圓
US11837632B2 (en) 2021-03-24 2023-12-05 Globalwafers Co., Ltd. Wafer
CN115338995A (zh) * 2021-05-14 2022-11-15 日扬科技股份有限公司 硬质材料加工装置及其系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009509339A (ja) * 2005-09-16 2009-03-05 クリー インコーポレイテッド 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
JP2014031306A (ja) * 2012-07-10 2014-02-20 Hitachi Metals Ltd 高融点材料単結晶基板への識別マークの形成方法、及び高融点材料単結晶基板
JP2015002218A (ja) * 2013-06-13 2015-01-05 学校法人関西学院 SiC基板の表面処理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW310445B (ja) * 1993-06-24 1997-07-11 Tokyo Electron Co Ltd
US8993460B2 (en) * 2013-01-10 2015-03-31 Novellus Systems, Inc. Apparatuses and methods for depositing SiC/SiCN films via cross-metathesis reactions with organometallic co-reactants
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
JP6282512B2 (ja) * 2014-03-31 2018-02-21 東洋炭素株式会社 SiC基板の潜傷深さ推定方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009509339A (ja) * 2005-09-16 2009-03-05 クリー インコーポレイテッド 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
JP2014031306A (ja) * 2012-07-10 2014-02-20 Hitachi Metals Ltd 高融点材料単結晶基板への識別マークの形成方法、及び高融点材料単結晶基板
JP2015002218A (ja) * 2013-06-13 2015-01-05 学校法人関西学院 SiC基板の表面処理方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167337A1 (ja) * 2018-03-01 2019-09-06 住友電気工業株式会社 炭化珪素基板
CN111788339B (zh) * 2018-03-01 2022-08-09 住友电气工业株式会社 碳化硅基板
JPWO2019167337A1 (ja) * 2018-03-01 2021-02-12 住友電気工業株式会社 炭化珪素基板
CN111788339A (zh) * 2018-03-01 2020-10-16 住友电气工业株式会社 碳化硅基板
JP2020015645A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP7217100B2 (ja) 2018-07-25 2023-02-02 株式会社デンソー SiCウェハの製造方法
JP2020015644A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP2020017627A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハ及びSiCウェハの製造方法
JP7311953B2 (ja) 2018-07-25 2023-07-20 株式会社デンソー SiCウェハの製造方法
WO2020022391A1 (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハ及びSiCウェハの製造方法
WO2020022415A1 (ja) * 2018-07-25 2020-01-30 東洋炭素株式会社 SiCウエハの製造方法
JP2020015643A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP7419233B2 (ja) 2018-07-25 2024-01-22 東洋炭素株式会社 SiCウエハの製造方法
JP2020015646A (ja) * 2018-07-25 2020-01-30 株式会社デンソー SiCウェハの製造方法
JP7300247B2 (ja) 2018-07-25 2023-06-29 株式会社デンソー SiCウェハの製造方法
JP7228348B2 (ja) 2018-07-25 2023-02-24 株式会社デンソー SiCウェハの製造方法
JP7406914B2 (ja) 2018-07-25 2023-12-28 株式会社デンソー SiCウェハ及びSiCウェハの製造方法
WO2020179795A1 (ja) 2019-03-05 2020-09-10 学校法人関西学院 SiC基板の製造方法及びその製造装置
JP7198881B2 (ja) 2021-05-14 2023-01-04 日揚科技股▲分▼有限公司 硬質材料加工システム
JP2022176019A (ja) * 2021-05-14 2022-11-25 日揚科技股▲分▼有限公司 硬質材料加工システム
KR20230069019A (ko) 2021-11-11 2023-05-18 가부시기가이샤 디스코 SiC 기판의 제조 방법
DE102022211983A1 (de) 2021-11-11 2023-05-11 Disco Corporation HERSTELLUNGSVERFAHREN FÜR EIN SiC-SUBSTRAT

Also Published As

Publication number Publication date
US20170236905A1 (en) 2017-08-17
KR20170061606A (ko) 2017-06-05
US20180069084A1 (en) 2018-03-08
TWI746468B (zh) 2021-11-21
TW201742103A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
JP2017105697A (ja) 薄型のSiCウエハの製造方法及び薄型のSiCウエハ
CN110431654B (zh) 改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法
JP6751875B2 (ja) SiC基板の表面処理方法
JP6232329B2 (ja) SiC種結晶の加工変質層の除去方法、SiC種結晶及びSiC基板の製造方法
EP3128535B1 (en) Surface treatment method for sic substrates and semiconductor production method
CN107004592B (zh) 碳化硅基板的蚀刻方法及收容容器
WO2020022415A1 (ja) SiCウエハの製造方法
WO2018216657A1 (ja) SiCウエハの製造方法、エピタキシャルウエハの製造方法、及びエピタキシャルウエハ
CN106030774B (zh) SiC基板的潜伤深度推定方法
WO2020059810A1 (ja) デバイス作製用ウエハの製造方法
JP2020015645A (ja) SiCウェハの製造方法
JP2019006629A (ja) 単結晶ダイヤモンドの製造方法、単結晶ダイヤモンド複合体および単結晶ダイヤモンド基板
JP7228348B2 (ja) SiCウェハの製造方法
JP5934633B2 (ja) 単結晶SiC基板の表面処理方法及び単結晶SiC基板の製造方法
JP7300247B2 (ja) SiCウェハの製造方法
JP7217100B2 (ja) SiCウェハの製造方法

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20161110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200611

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210315

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211130

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220526