JP2016517625A - 半導体集積回路のモノリシック３次元集積化 - Google Patents

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Abstract

様々なＣＭＯＳトランジスタおよびナノワイヤトランジスタを互いに接続するための階層間ビア、階層内ビア、およびメタル層を有する、ＣＭＯＳトランジスタの最下階層上に形成された最上階層ナノワイヤトランジスタを備える３次元集積回路。最上階層は、最初、第１のウエハ上の軽度にドープされた領域として開始し、その領域の上に酸化物層が形成されている。水素イオン注入は開裂界面を形成する。第１のウエハは、裏返され、ＣＭＯＳデバイスを有する第２のウエハに酸化接合され、開裂界面は、軽度にドープされた領域の一部が最下階層に結合されたままとなるように熱活性化される。ナノワイヤトランジスタは最上階層層内に形成される。最上階層ナノワイヤトランジスタのためのソースおよびドレインは、エピタキシャル成長中にその場（in-situ）でドープすることによって形成される。酸化接合の後、残りのプロセスステップは、金属インターコネクトにダメージを与えないように低い温度で行われる。

Description

[0001] 本発明は、超小型電子加工技術に関し、具体的には、半導体デバイスのモノリシック３次元集積化に関する。
[0002] 主にスケーリングによって、過去４０年にわたり集積回路（ＩＣ）の機能性および性能は劇的に増加してきており、このスケーリングでは、歴代の各技術でＩＣ内の部品サイズが小型化（スケーリング）されてきた。スケーリングにより、多くの場合トランジスタ性能および密度は改善するが、これらトランジスタを互いに接続する配線（インターコネクト（interconnect））は性能を低下させる。配線は、ＩＣの性能、機能性、および電力消費を左右することが多い。
[0003] 半導体チップ（ダイ）の一連の３Ｄ（３次元）集積化は、配線性能に取り組む際の１つの手段である。２次元ではなく３次元でトランジスタを配列することで、ＩＣトランジスタを互いのより近くに配置することができる。これは、配線長を短縮し、信号遅延を減らす。しかしながら、３Ｄ集積化チップの実用的な実装には多くの障害が存在する。１つのそのような障害は、配線レベルが低い温度（４５０度よりも低い）で形成されるのに対し、ＩＣにおけるトランジスタ形成が通常高い温度（約７００度よりも高い）を必要とすることである。銅およびアルミニウムの配線レベルは、約５００度よりも高い温度に曝されるとダメージを受けうる。そのため、３Ｄ集積化ＩＣの製造は、いくつかの挑戦をもたらす。
[0004] 本発明の実施形態は、半導体集積回路の３次元集積化のためのシステムおよび方法に向けられる。
[0005] ある実施形態では、方法は、熱開裂（thermal cleavage）を容易にするためにイオンを第１の半導体ウエハに注入することと、第１の半導体ウエハを第２の半導体ウエハに酸化接合することとを含む。第１の半導体ウエハは、第１の半導体ウエハの一部が第２の半導体ウエハに酸化接合されたままとなるように熱開裂を引き起こすために４５０度以下の温度に加熱される。第２の半導体ウエハに酸化接合された第１の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインは、４５０度以下の温度でエピタキシャル成長中にその場（in-situ）でドープすることで形成される。
[0006] 別の実施形態では、装置は、シリコン基板と、このシリコン基板に酸化接合された最上階層（top tier）とを含み、最上階層は複数のナノワイヤトランジスタを備え、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度（doping concentration）を有するチャネルとを備える。
[0007] 別の実施形態では、装置は、シリコン基板と、このシリコン基板上に形成された最下階層（bottom tier）、前記最下階層は複数のトランジスタを含む、と、最下階層に酸化接合された最上階層、前記最上階層は複数のナノワイヤトランジスタを備え、ここにおいて、複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、ソースおよびドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、および、接続するための手段、前記接続するための手段は、最下階層における複数のトランジスタのうちの少なくとも１つのトランジスタを、最上階層における複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続するためのものである、と、を含む。
[0008] 別の実施形態では、方法は、イオンを注入するための手段、前記イオンを注入するための手段は、第１の半導体ウエハにおいて熱開裂を容易にするためのものである、と、接合するための手段、前記接合するための手段は、第１の半導体ウエハを第２の半導体ウエハに酸化接合するためのものであり、第２の半導体ウエハは、トランジスタの最下階層を備える、と、加熱するための手段、前記加熱するための手段は、第１の半導体ウエハの一部が最下階層に酸化接合されたままになるように熱開裂を引き起こすために４５０度以下の温度に第１の半導体ウエハを加熱するためのものである、と、ドープするための手段、前記ドープするための手段は、最下階層に酸化接合された第１の半導体ウエハの一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために４５０度以下の温度でエピタキシャル成長中にその場でドープするためのものである、と、を含む。
[0009] 添付の図面は、本発明の実施形態の説明を助けるために提示され、これら実施形態の限定としてではなくその例示のためだけに提供される。
図１は、ある実施形態に係る様々なタイプのナノワイヤトランジスタを例示する。 図２Ａは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。 図２Ｂは、ある実施形態に係る、プロセスフローにおける様々な構造およびステップを例示する。 図３は、ある実施形態に係る、プロセスフローにおける様々なステップを例示する。 図４は、実施形態が応用されうるワイヤレス通信システムを例示する。
[0014] 本発明の態様は、本発明の特定の実施形態に向けられた以下の説明および関連の図面で開示される。代替的な実施形態が、本発明の適用範囲（scope）から逸脱することなく考案されうる。追加的に、本発明の周知の要素は、本発明に関連性のある詳細を曖昧にしないために、詳細には説明されないかまたは省略されるだろう。
[0015] 「例示的（な）」という単語は、本明細書では、「実例、事例、または例示としての役割を果たす」という意味で使用される。「例示的（な）」として本明細書で説明される任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたはそれよりも有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明される特徴、利点、または動作モードを含むことを必要とするわけではない。
[0016] 本明細書で使用される専門用語は、特定の実施形態を説明するためのものにすぎず、本発明の実施形態を制限することは意図されていない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、別途内容から明らかに示されていない限り、複数形もまた包含することが意図される。「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、本明細書で使用される場合、示される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を妨げないことはさらに理解されるだろう。
[0017] さらに、多くの実施形態は、例えば、コンピューティングデバイスの要素によって行われるべき一連の動作（sequences of actions）の観点から説明される。特定の回路（例えば、特定用途集積回路（ＡＳＩＣ））、プログラム命令を実行する１つまたは複数のプロセッサ、または両者の組み合わせが、本明細書で説明される様々な動作を行いうることは認識されるだろう。追加的に、本明細書で説明されるこれら一連の動作は、実行に応じて関連プロセッサに本明細書で説明される機能を行わせるだろう対応するセットのコンピュータ命令を格納しているあらゆる形式のコンピュータ可読記憶媒体内で完全に具現化されるものと考えられうる。ゆえに、本発明の様々な態様は、多数の異なる形式で具現化されることができ、それらはすべて、請求される主題の適用範囲内にあるものと予想されている。加えて、本明細書で説明される実施形態の各々について、そのようなあらゆる実施形態の対応する形式が、例えば、説明される動作を行う「ように構成された論理」として本明細書で説明されうる。
[0018] 実施形態は、能動ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）デバイスの最下層に相接して形成された、ナノワイヤトランジスタの１つまたは複数の最上能動層を備える。最上層は最上階層とも呼ばれ得、最下層は最下階層とも呼ばれうる。組み立て最終段階において、最下層または階層は、それが上に形成されるウエハ基板に相接しており、最上層または階層との関係でウエハ基板に最も近い。
[0019] ナノワイヤトランジスタはジャンクションレストランジスタである。図１を参照すると、ソース−チャネル−ドレイン領域１０２、ゲート１０４、および、ゲート１０４とソース−チャネル−ドレイン領域１０２との間に配設された絶縁体１０６を備える簡略化された透視図１００が例示されている。絶縁体１０６はＨｉｇｈ−Ｋ誘電体でありうる。この構造は、絶縁体膜１０８上に集積化されて示される。ソース−チャネル−ドレイン領域１０２がどのようにドープされるかに依存して、様々なタイプのナノワイヤトランジスタが実現されうる：ｐチャネル電界ピンチナノワイヤトランジスタ（p-channel field pinched nanowire transistor）１１０、ｎチャネル電界ピンチナノワイヤトランジスタ（n-channel field pinched nanowire transistor）１１２、ｎ型反転チャネルナノワイヤトランジスタ（n-type inversion channel nanowire transistor）１１４、およびｐ型反転チャネルナノワイヤトランジスタ（p-type inversion channel nanowire transistor）１１６。これらナノワイヤトランジスタの各々のための半導体材料はシリコン（Ｓｉ）であり得、ゲートは金属またはポリシリコンでありうる。
[0020] ナノワイヤトランジスタ１１０、１１２、１１４、および１１６によって示される図（view）は、ナノワイヤトランジスタ１１０の簡略化された断面図である。これらの図同士の関係は、座標系１１８がナノワイヤトランジスタ１００の向きを指し、座標系１２０がナノワイヤトランジスタ１１０、１１２、１１４、および１１６の向きを指し、それによって、後者のナノワイヤトランジスタの図が、ナノワイヤトランジスタ１００のｙ−ｚ平面のスライスを表していることに注意することによって示されている。
[0021] ナノワイヤトランジスタ１１０および１１２は蓄積モードで動作し、ナノワイヤトランジスタ１１４および１１６は反転モードで動作する。ナノワイヤトランジスタ１１０のチャネル１２２は、軽度にドープされた（ｐ＋）ｐ型半導体であり、ここでは、典型的なドーピング濃度は約１０１８ｃｍ−３でありうる。他の実施形態は、例えば、１０１８ｃｍ−３未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域１２４および１２６は、高度にドープされた（ｐ＋＋）Ｐ型であり、ここでは、典型的なドーピング濃度は約１０２０ｃｍ−３でありうる。他の実施形態は、例えば、１０２０ｃｍ−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ１１２のチャネル１２８は、軽度にドープされた（ｎ＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０１８ｃｍ−３でありうる。他の実施形態は、例えば、１０１８ｃｍ−３未満のドーピング濃度のような、異なるドーピング濃度を有しうる。ソースおよびドレイン領域１３０および１３２は、高度にドープされた（ｎ＋＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０２０ｃｍ−３でありうる。他の実施形態は、例えば、１０２０ｃｍ−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。
[0022] ナノワイヤトランジスタ１１４のチャネル１３４はドープされておらず（ニュートラル、または、ゼロのドナー濃度であり）、ソースおよびドレイン領域１３６および１３８は、高度にドープされた（ｎ＋＋）ｎ型であり、ここでは、典型的なドーピング濃度は約１０２０ｃｍ−３でありうる。他の実施形態は、例えば、１０２０ｃｍ−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。ナノワイヤトランジスタ１１６のチャネル１４０は、ドープされておらず、ソースおよびドレイン領域１４２および１４４は、高度にドープされた（ｐ＋＋）ｐ型であり、ここでは、典型的ドーピング濃度は約１０２０ｃｍ−３でありうる。他の実施形態は、例えば、１０２０ｃｍ−３を超えるドーピング濃度のような、異なるドーピング濃度を有しうる。
[0023] ナノワイヤトランジスタの基礎となっている物理学の分野は研究が盛んに行われており、それらの動作は、開示される実施形態を理解および実施するために本明細書で詳細に説明される必要はない。
[0024] 図２Ａおよび２Ｂは、ある実施形態に係るプロセスフローを表す。ステップ２００において、シリコンウエハ２０２は、様々なｎ型およびＰ型領域を備える能動層（最上階層）を形成するために、マスクされたイオン注入の方法によってドープされる。例示を容易にするために、ｎ型領域２０４およびｐ型領域２０６という２つのそのような領域だけが図２Ａに例示される。絶縁体堆積または酸化は、能動層より上に薄い酸化物層２０８を形成する。高温度の熱活性化アニールは約１０００度で行われる。
[0025] ｎ型領域２０４およびＰ型領域２０６を備える能動層は、最終的な３Ｄ集積回路において、最上階層２６４（図２Ｂ参照）の一部を形成するだろう。より正確には、領域２０４および２０６を備える能動層の一部が、後述されるように、最上階層２６４の一部を形成するだろう。ｎ型領域２０４およびｐ型領域２０６は、例えば、約１０１８ｃｍ−３のドナー濃度で、軽度にドープされる。これらの領域は、最上階層２６４におけるナノワイヤトランジスタのためのチャネル、ならびにこれらのナノワイヤトランジスタのソースおよびドレインの一部を形成するだろう。
[0026] ステップ２１０では、開裂界面（cleavage interface）２１２を定めるためにイオン注入が行われる。界面２１２は、領域２０４および２０８を備える能動領域内にある。いくつかの実施形態では、イオンは水素イオンでありうる。
[0027] ステップ２１４では、ウエハ２０２が裏返され、ウエハ２１６に酸化接合される。この酸化接合することは、例えば、４００度以下の温度のような、比較的低い温度で行われる。例示を容易にするために、ステップ２１４は、実際には、ウエハ２１６に接合されたウエハ２０２を示していないが、接合手順では、ウエハ２０２における酸化物層２０８は、ウエハ２１６における酸化物層２１８に接合される。ウエハ２１６は、最終的な３Ｄ集積回路の基板として機能し、したがって、基板２１６と呼ばれるだろう。
[0028] ウエハ２１６において形成されるものは、ｐＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴデバイスを備えるＣＭＯＳ能動層であり、メタル層およびビアが、これらＣＭＯＳデバイスのソース、ドレイン、およびゲートへの様々な電気的接続を行う。例えば、３つのＣＭＯＳデバイスが基板２１６上に形成されて示されており、ここで、例えば、これらＣＭＯＳデバイスのうちの１つ２２１は、ソースおよびドレイン領域２２０および２２２、チャネル２２４、ゲート２２８、ならびにゲート２２８とチャネル２２４との間に配設された絶縁体２２６を備える。基板２１６上に形成されるＣＭＯＳ集積回路の他の特徴は、例えばメタル層２３０のような１つまたはメタル層、および、例えばビア２３２のような、デバイス端子を１つまたはメタル層に接続するビアである。基板２１６上のＣＭＯＳ能動層は、最終的な３Ｄ集積回路における最下階層２３３である。
[0029] ステップ２３４に至ったとき、接合されたウエハは、このウエハが開裂界面２１２で分離されうるように、例えば３００度以下の比較的低い温度に加熱される。開裂界面２１２よりも上のウエハ２０２の一部が除去されると、ウエハ２０２上に形成された領域２０４および２０６を備える能動層の薄膜（例えば、前に参照された「一部」）は、この時点で、基板２１６上の酸化物２０８に接合されたままとなる。
[0030] 図２Ｂのステップ２３６において、酸化物分離トレンチ（oxide isolation trench）が、最上階層能動層において形成される。例えば、４つの酸化物分離トレンチ２３８、２４０、２４２、および２４４が、ステップ２３６に例示される。結果として、熱開裂の後も基板２１６上に残っているＰ型領域２０６の一部は、ｐ型領域２４６およびｐ型領域２４８へと分離されており、残りのｎ型領域２０４の一部は、ｎ型領域２０５へと分離されている。
[0031] 元々ウエハ２０２上に形成され、かつ、酸化物層２０８に接合された活性領域の一部は極めて薄いため、これは実質的に透明であり、したがって、ステップ２３６で例示された酸化物トレンチを形成するために使用される様々なマスク、および、最上階層の製造における残りのステップで形成された特徴を位置合わせするときに光学的位置合わせを使用するのに実用的である。
[0032] ＣＭＰ（化学的機械研磨）平坦化の後、ステップ２５２において、ゲート絶縁体および電極堆積が行われ、ゲート画定（gate definition）およびスペーサ形成が続く。エピタキシャル成長中にその場（in-situ）でドープすることは、４５０度以下の温度で、選択的なソースおよびドレイン形成のために行われる。例えば、ステップ２５２において、ソースおよびドレイン領域１２４および１２６、ゲート１０４、およびゲート絶縁体１０６を有するｐチャネル電界ピンチナノワイヤトランジスタ１１０が示される。
[0033] ステップ２５２は、例えば、階層間ビア２５４のような階層間ビアを形成すること、例えば、ビア２５６のような、ナノワイヤトランジスタのソース、ドレイン、およびゲートへのビアを形成すること、および、例えば、メタル層２５８および２６０といったインターコネクトを形成するための１つまたは複数のメタル層といった、３Ｄ集積化を完了するために様々な製造段階を含む。メタル層およびナノワイヤトランジスタを保護する酸化物層２６２もまた形成される。酸化物層２６２はまた、追加の最上階層層のための付着面として機能し、ここでは、上述されたステップが繰り返される。
[0034] いくつかの実施形態について、最後的な集積回路において最上階層の一部となるウエハ２０２における能動層がドープされていないか、または様々なアンドープ領域（undoped regions）を備えるステップ２００が修正される。これは、図１に関連して説明されたナノワイヤトランジスタ１１４および１１６のような、反転モードで動作するナノワイヤトランジスタに導く。
[0035] 図３は、上述されたプロセスフローを概説する。マスクされたｎ型およびｐ型イオン注入が、最上階層における能動層の一部としてｎ型またはｐ型領域を形成するために、第１のウエハに対して行われる（３０２）。ｎ型およびｐ型領域は軽度にドープされており、ナノワイヤトランジスタのためのソース、ドレイン、チャネルを形成するために使用されるだろう。いくつかの実施形態では、ステップ３０２が行われないためにドーピングが存在しないか、または、いくつかの実施形態では、いくつかの領域はドープされておらず、他の領域は軽度にドープされる。
[0036] 絶縁体または酸化物層が活性領域の上に形成され（３０４）、熱活性化およびアニール（３０６）が、イオン注入による結晶損傷を修復するために高い温度で行われる。水素イオン注入が、開裂界面を定めるために行われ（３０８）、第１のウエハは、低い温度で第２のウエハに酸化接合される。
[0037] 前述されたように、第２のウエハは、すでに集積ＣＭＯＳ回路をその上に形成しており、ここでは、ＣＭＯＳ能動層が、３Ｄ集積回路の最下階層２３３となるであろう。第２のウエハは、３Ｄ集積回路のための基板として機能する。開裂界面は、最上階層におけるナノワイヤトランジスタのソース、ドレイン、およびチャネルを形成することとなる、以前に形成されたｎ型およびｐ型領域の一部を備える薄い能動層を最下階層２３３上に残して、第１のウエハ材料の大半が第２のウエハから除去されうるように熱活性化される（３１２）。
[0038] 最上階層ナノワイヤトランジスタのためのゲート絶縁体および電極が製造される（３１４）。エピタキシャル成長中に低い温度でその場（in-situ）でドープすること（３１６）は、最上階層ナノワイヤトランジスタのためのソースおよびドレインを形成するために使用される。最上階層におけるコンタクト、階層内ビア、階層間ビア、および様々なメタル層が完成され、それらは、酸化物層によって保護される（３１８）。
[0039] 図４は、実施形態が応用されうるワイヤレス通信システムを例示する。図４は、基地局４０４Ａ，４０４Ｂ、および４０４Ｃを備えるワイヤレス通信ネットワーク４０２を例示する。図４は、いわゆるスマートフォン、タブレット、またはセルラ電話ネットワークに適した何らかの他の種類の通信デバイスのようなモバイルセルラ通信デバイスでありうる４０６とラベル付された通信デバイスを示す。通信デバイス４０６は、モバイルである必要はない。図４の特定の例では、通信デバイス４０６は、基地局４０４Ｃに関連付けられたセル内に位置する。矢印４０８および４１０はそれぞれ、通信デバイス４０６が基地局４０４Ｃと通信するアップリンクチャネルおよびダウンリンクチャネルを図示する。
[0040] 実施形態は、例えば、通信デバイス４０６に、または基地局４０４Ｃに、あるいはその両方に関連付けられたデータ処理システムで使用されうる。図４は、本明細書で説明された実施形態が採用されうる多くの中の１つにすぎない応用例を例示する。
[0041] 説明された実施形態にしたがって作られた構造は、（１）ＴＳＶ（シリコン貫通ビア）エリアペナルティおよびインターコネクト信号遅延の増加なしに３次元回路にトランジスタを詰め込みおよび接続すること、（２）トランジスタ階層ごとの平均的な金メタルインターコネクト層を減らし、それによって、総合的なインターコネクトＲＣ遅延を減らすこと（これは、従来のＴＳＶ方法では達成することが困難である）、（３）ウエハ（ダイ）接合位置合わせによる問題を緩和し、それによって、様々な階層（半導体層）を通して極めて正確かつ高い密度のビア接続を可能にすること、（４）数千の、さらには数万のビアを利用する多くのコア分散メモリアーキクチャを可能にすること（これは、従来のＴＳＶワイドＩ／Ｏアプローチでは容易に達成されることができない）、（５）各層に高性能基本デバイスを有する３次元ＩＣおよびアーキテクチャ、ならびに（６）メタル層使用量を削減し、欠陥密度を下げ、生産性を増やし、検査コストを減らすことでトランジスタ集積化コストを低減させること、を提供することが期待される。
[0042] 最下階層層がＣＭＯＳデバイスを備える実施形態が説明されている。しかしながら、実施形態は、ＣＭＯＳデバイスの最下階層の上に形成された、ナノワイヤトランジスタの最上階層に限られるわけではない。最下階層は、例えば、バイポーラデバイスのような、他のタイプのトランジスタを備えうる。さらに、いくつかの実施形態について、デバイスの最下階層である必要はなく、むしろ、ナノワイヤトランジスタは、基板に酸化接合され得、ここでは、接合のために使用される酸化物は絶縁体として機能する。
[0043] 当業者は、情報および信号が様々な異なる技術および技法のいずれかを使用して表されうることを認識するだろう。例えば、上記説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表されうる。
[0044] さらに、当業者は、本明細書に開示された実施形態に関連して説明された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組み合わせとして実現されうることを認識するだろう。このハードウェアおよびソフトウェアの互換性を明確に例示するために、様々な実例となる構成要素、ブロック、モジュール、回路、およびステップが、概ねそれらの機能性の観点から上で説明されている。このような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途およびシステム全体に課せられる設計制約に依存する。当業者は、特定の用途ごとに様々な方法で、上で説明された機能性を実現しうるが、このような実現の決定は本発明の適用範囲からの逸脱の原因になるとして解釈されるべきではない。
[0045] 本明細書に開示された実施形態に関連して説明された方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて具現化されうる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られているその他の形式の記憶媒体に存在しうる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化されうる。
[0046] したがって、本発明の実施形態は、最新鋭のマイクロ加工環境内での単一の基板の上で層ごとにトランジスタおよびＩＣ構成要素の連続的な集積化のための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は、例示された例に限られるわけではなく、本明細書で説明された機能性を行うためのあらゆる手段が本発明の実施形態に含まれる。
[0047] 上の開示は、本発明の実例となる実施形態を示しているが、本発明の特許請求の範囲によって規定されるような発明の適用範囲から逸脱することなく、様々な変更および修正が本明細書で行われうることに留意されたい。本明細書で説明された発明の実施形態にしたがった方法請求項の機能、ステップ、および／または動作は、任意の特定の順序で行われる必要はない。さらに、本発明の要素は、単数形で説明または請求されうるが、単数形に限定することが明記されていない限り、複数形が予想される。
[0047] 上の開示は、本発明の実例となる実施形態を示しているが、本発明の特許請求の範囲によって規定されるような発明の適用範囲から逸脱することなく、様々な変更および修正が本明細書で行われうることに留意されたい。本明細書で説明された発明の実施形態にしたがった方法請求項の機能、ステップ、および／または動作は、任意の特定の順序で行われる必要はない。さらに、本発明の要素は、単数形で説明または請求されうるが、単数形に限定することが明記されていない限り、複数形が予想される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
方法であって、
熱開裂を容易にするためにイオンを第１の半導体ウエハに注入することと、
前記第１の半導体ウエハを第２の半導体ウエハに酸化接合することと、
前記第１の半導体ウエハの一部が前記第２の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することと、
前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部において複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープすることと、
を備える方法。
［Ｃ２］
前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、Ｃ１に記載の方法。
［Ｃ３］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ２に記載の方法。
［Ｃ４］
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、Ｃ３に記載の方法。
［Ｃ５］
前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、Ｃ１に記載の方法。
［Ｃ６］
その場で前記ドープすることは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ５に記載の方法。
［Ｃ７］
その場で前記ドープすることは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１に記載の方法。
［Ｃ８］
ドープ領域を形成するためにイオンを前記第１の半導体ウエハに注入することをさらに備え、前記ドープ領域は、前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部を含む、Ｃ１に記載の方法。
［Ｃ９］
前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合されたままにする、Ｃ８に記載の方法。
［Ｃ１０］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ９に記載の方法。
［Ｃ１１］
前記ドープ領域は、ｐ型領域およびｎ型領域を含む、Ｃ１０に記載の方法。
［Ｃ１２］
前記ドープ領域は、１０ １８ Ｃｍ −３ 以下の濃度にドープされる、Ｃ１０に記載の方法。
［Ｃ１３］
その場で前記ドープすることは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、Ｃ１０に記載の方法。
［Ｃ１５］
前記ドープ領域は、ｐ型領域およびｎ型領域を含む、Ｃ８に記載の方法。
［Ｃ１６］
前記ドープ領域は、前記複数のナノワイヤトランジスタのためのチャネルを備える、Ｃ８に記載の方法。
［Ｃ１７］
前記ドープ領域は、１０ １８ Ｃｍ −３ 以下の濃度にドープされる、Ｃ８に記載の方法。
［Ｃ１８］
その場で前記ドープすることは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、Ｃ８に記載の方法。
［Ｃ２０］
前記複数のナノワイヤトランジスタは蓄積モードで動作する、Ｃ１９に記載の方法。
［Ｃ２１］
装置であって、
シリコン基板と、
前記シリコン基板に酸化接合された最上階層と
を含み、前記最上階層は、複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、装置。
［Ｃ２２］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、Ｃ２１に記載の装置。
［Ｃ２３］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度を有する、Ｃ２２に記載の装置。
［Ｃ２４］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、Ｃ２１に記載の装置。
［Ｃ２５］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度を有する、Ｃ２１に記載の装置。
［Ｃ２６］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタの前記チャネルは、１０ １８ Ｃｍ −３ 以下のドーピング濃度を有する、Ｃ２５に記載の装置。
［Ｃ２７］
前記複数のナノワイヤトランジスタの各チャネルは、ゼロのドーピング濃度を有する、Ｃ２６に記載の装置。
［Ｃ２８］
前記シリコン基板上に形成された最下階層、ここで、前記最上階層は前記最下階層に酸化接合されており、前記最下階層は、複数のトランジスタを備える、と、
前記最下階層における前記複数のトランジスタのうちの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続する複数のインターコネクトと、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ２９］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、Ｃ２８に記載の装置。
［Ｃ３０］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０ ２０ Ｃｍ −３ 以上のドーピング濃度を有する、Ｃ２９に記載の装置。
［Ｃ３１］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、Ｃ３０に記載の装置。
［Ｃ３２］
前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、１０ １８ Ｃｍ −３ 以下のドーピング濃度を有する、Ｃ３０に記載の装置。
［Ｃ３３］
前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、Ｃ２８に記載の装置。
［Ｃ３４］
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備えるセルラ電話と、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ３５］
前記シリコン基板と前記最上階層とを備える集積回路と、
前記集積回路を備える基地局と、
をさらに備える、Ｃ２１に記載の装置。
［Ｃ３６］
装置であって、
シリコン基板と、
前記シリコン基板上に形成された最下階層、ここで、前記最下階層は複数のトランジスタを備える、と、
前記最下階層に酸化接合された最上階層、ここで、前記最上階層は複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、
接続するための手段、ここで、前記接続するための手段は、前記最下階層における前記複数のトランジスタの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続するためのものである、と、
を備える装置。
［Ｃ３７］
方法であって、
イオンを注入するための手段、前記イオンを注入するための手段は、第１の半導体ウエハにおける熱開裂を容易にするためのものである、と、
結合するための手段、ここで、前記結合するための手段は、前記第１の半導体ウエハを第２の半導体ウエハに酸化接合するためのものであり、前記第２の半導体ウエハは、トランジスタの最下階層を備える、と、
加熱するための手段、ここで、前記加熱するための手段は、前記第１の半導体ウエハの一部が前記最下階層に酸化接合されたままとなるように熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱するためのものである、と、
ドープするための手段、ここで、前記ドープするための手段は、前記最下階層に酸化接合された前記第１の半導体ウエハの前記一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープするためのものである、と、
を備える方法。

Claims (37)

  1. 方法であって、
    熱開裂を容易にするためにイオンを第１の半導体ウエハに注入することと、
    前記第１の半導体ウエハを第２の半導体ウエハに酸化接合することと、
    前記第１の半導体ウエハの一部が前記第２の半導体ウエハに酸化接合されたままとなるように熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することと、
    前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部において複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープすることと、
    を備える方法。
  2. 前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂させるために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合させたままにする、請求項１に記載の方法。
  3. 前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、請求項２に記載の方法。
  4. 前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、請求項３に記載の方法。
  5. 前記複数のナノワイヤトランジスタにおける各ナノワイヤトランジスタは、ドープされていないチャネルを有し、反転モードで動作する、請求項１に記載の方法。
  6. その場で前記ドープすることは、１０２０ｃｍ−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項５に記載の方法。
  7. その場で前記ドープすることは、１０２０ｃｍ−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項１に記載の方法。
  8. ドープ領域を形成するためにイオンを前記第１の半導体ウエハに注入することをさらに備え、前記ドープ領域は、前記第２の半導体ウエハに酸化接合された前記第１の半導体ウエハの前記一部を含む、請求項１に記載の方法。
  9. 前記第２の半導体ウエハは最下階層を備え、前記最下階層は複数のトランジスタを備え、熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱することは、前記第１の半導体ウエハの前記一部を、前記最下階層に酸化接合されたままにする、請求項８に記載の方法。
  10. 前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、請求項９に記載の方法。
  11. 前記ドープ領域は、ｐ型領域およびｎ型領域を含む、請求項１０に記載の方法。
  12. 前記ドープ領域は、１０１８ｃｍ−３以下の濃度にドープされる、請求項１０に記載の方法。
  13. その場で前記ドープすることは、１０２０ｃｍ−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項１２に記載の方法。
  14. 前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、請求項１０に記載の方法。
  15. 前記ドープ領域は、ｐ型領域およびｎ型領域を含む、請求項８に記載の方法。
  16. 前記ドープ領域は、前記複数のナノワイヤトランジスタのためのチャネルを備える、請求項８に記載の方法。
  17. 前記ドープ領域は、１０１８ｃｍ−３以下の濃度にドープされる、請求項８に記載の方法。
  18. その場で前記ドープすることは、１０２０ｃｍ−３以上のドーピング濃度に前記ソースおよびドレインをドープすることをさらに備える、請求項１７に記載の方法。
  19. 前記ドープ領域は、前記ソースおよびドレインのものよりも低い濃度にドープされる、請求項８に記載の方法。
  20. 前記複数のナノワイヤトランジスタは蓄積モードで動作する、請求項１９に記載の方法。
  21. 装置であって、
    シリコン基板と、
    前記シリコン基板に酸化接合された最上階層と
    を含み、前記最上階層は、複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、装置。
  22. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、請求項２１に記載の装置。
  23. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０２０ｃｍ−３以上のドーピング濃度を有する、請求項２２に記載の装置。
  24. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、請求項２１に記載の装置。
  25. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０２０ｃｍ−３以上のドーピング濃度を有する、請求項２１に記載の装置。
  26. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタの前記チャネルは、１０１８ｃｍ−３以下のドーピング濃度を有する、請求項２５に記載の装置。
  27. 前記複数のナノワイヤトランジスタの各チャネルは、ゼロのドーピング濃度を有する、請求項２６に記載の装置。
  28. 前記シリコン基板上に形成された最下階層、ここで、前記最上階層は前記最下階層に酸化接合されており、前記最下階層は、複数のトランジスタを備える、と、
    前記最下階層における前記複数のトランジスタのうちの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続する複数のインターコネクトと、
    をさらに備える、請求項２１に記載の装置。
  29. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、４５０度以下の温度で、その場のエピタキシャル成長によって形成される、請求項２８に記載の装置。
  30. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記ソースおよびドレインは、１０２０ｃｍ−３以上のドーピング濃度を有する、請求項２９に記載の装置。
  31. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、ゼロのドーピング濃度を有する、請求項３０に記載の装置。
  32. 前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタのための前記チャネルは、１０１８ｃｍ−３以下のドーピング濃度を有する、請求項３０に記載の装置。
  33. 前記複数のトランジスタは、ｐＭＯＳＦＥＴ（ｐ型金属酸化膜半導体電界効果トランジスタ）およびｎＭＯＳＦＥＴを備える、請求項２８に記載の装置。
  34. 前記シリコン基板と前記最上階層とを備える集積回路と、
    前記集積回路を備えるセルラ電話と、
    をさらに備える、請求項２１に記載の装置。
  35. 前記シリコン基板と前記最上階層とを備える集積回路と、
    前記集積回路を備える基地局と、
    をさらに備える、請求項２１に記載の装置。
  36. 装置であって、
    シリコン基板と、
    前記シリコン基板上に形成された最下階層、ここで、前記最下階層は複数のトランジスタを備える、と、
    前記最下階層に酸化接合された最上階層、ここで、前記最上階層は複数のナノワイヤトランジスタを備え、前記複数のナノワイヤトランジスタの各ナノワイヤトランジスタは、ソースと、ドレインと、前記ソースおよび前記ドレインのものよりも低いドーピング濃度を有するチャネルとを備える、と、
    接続するための手段、ここで、前記接続するための手段は、前記最下階層における前記複数のトランジスタの少なくとも１つのトランジスタを、前記最上階層における前記複数のナノワイヤトランジスタの少なくとも１つのナノワイヤトランジスタに接続するためのものである、と、
    を備える装置。
  37. 方法であって、
    イオンを注入するための手段、前記イオンを注入するための手段は、第１の半導体ウエハにおける熱開裂を容易にするためのものである、と、
    結合するための手段、ここで、前記結合するための手段は、前記第１の半導体ウエハを第２の半導体ウエハに酸化接合するためのものであり、前記第２の半導体ウエハは、トランジスタの最下階層を備える、と、
    加熱するための手段、ここで、前記加熱するための手段は、前記第１の半導体ウエハの一部が前記最下階層に酸化接合されたままとなるように熱開裂を引き起こすために前記第１の半導体ウエハを４５０度以下の温度に加熱するためのものである、と、
    ドープするための手段、ここで、前記ドープするための手段は、前記最下階層に酸化接合された前記第１の半導体ウエハの前記一部における複数のナノワイヤトランジスタのためのソースおよびドレインを形成するために、４５０度以下の温度で、エピタキシャル成長中にその場でドープするためのものである、と、
    を備える方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020512694A (ja) * 2017-03-30 2020-04-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 酸化物における正弦波形コンデンサアーキテクチャ
JP2020515071A (ja) * 2017-03-22 2020-05-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ キャパシタンスを改善するためのポリシリコンにおける振動キャパシタアーキテクチャ

Families Citing this family (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US9385088B2 (en) 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US9859112B2 (en) * 2013-07-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd Bonded semiconductor structures
US10163897B2 (en) * 2013-11-15 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-level connection for multi-layer structures
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
WO2017052594A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Semiconductor device wafer bonding integration techniques
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
CN105810741B (zh) * 2016-05-19 2019-02-19 杭州电子科技大学 一种新型p+侧墙无结场效应晶体管
FR3053159B1 (fr) * 2016-06-23 2019-05-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une structure de transistors comportant une etape de bouchage
US9899297B1 (en) 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a through-silicon via and manufacturing method thereof
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US10325821B1 (en) * 2017-12-13 2019-06-18 International Business Machines Corporation Three-dimensional stacked vertical transport field effect transistor logic gate with buried power bus
US10217674B1 (en) 2017-12-13 2019-02-26 International Business Machines Corporation Three-dimensional monolithic vertical field effect transistor logic gates
US10297513B1 (en) 2017-12-29 2019-05-21 International Business Machines Corporation Stacked vertical NFET and PFET
US10381346B1 (en) 2018-01-24 2019-08-13 International Business Machines Corporation Logic gate designs for 3D monolithic direct stacked VTFET
WO2019145827A1 (ja) * 2018-01-25 2019-08-01 株式会社半導体エネルギー研究所 半導体材料、および半導体装置
KR102042820B1 (ko) * 2018-04-06 2019-11-08 한국과학기술원 3차원 반도체 소자 및 그 제조방법
US10790271B2 (en) * 2018-04-17 2020-09-29 International Business Machines Corporation Perpendicular stacked field-effect transistor device
TWI707972B (zh) * 2018-05-03 2020-10-21 國立交通大學 利用奈米元件區域焦耳熱選擇性感測材料沉積以形成奈米感測晶片的方法及其奈米感測晶片
US10636791B1 (en) 2018-10-16 2020-04-28 International Business Machines Corporation Vertical field-effect transistors for monolithic three-dimensional semiconductor integrated circuit devices
US10811415B2 (en) 2018-10-25 2020-10-20 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
KR102672379B1 (ko) * 2018-10-29 2024-06-04 도쿄엘렉트론가부시키가이샤 반도체 소자의 모놀리식 3d 집적을 위한 아키텍처
US10833079B2 (en) 2019-01-02 2020-11-10 International Business Machines Corporation Dual transport orientation for stacked vertical transport field-effect transistors
US11764263B2 (en) 2019-01-04 2023-09-19 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using multiple bottom-up oxidation approaches
US10998233B2 (en) 2019-03-05 2021-05-04 International Business Machines Corporation Mechanically stable complementary field effect transistors
US10950545B2 (en) 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
JP2020150027A (ja) 2019-03-11 2020-09-17 キオクシア株式会社 基板の分離方法、半導体記憶装置の製造方法、および基板分離装置
US10777468B1 (en) 2019-03-21 2020-09-15 International Business Machines Corporation Stacked vertical field-effect transistors with sacrificial layer patterning
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10833081B2 (en) 2019-04-09 2020-11-10 International Business Machines Corporation Forming isolated contacts in a stacked vertical transport field effect transistor (VTFET)
US11069679B2 (en) * 2019-04-26 2021-07-20 International Business Machines Corporation Reducing gate resistance in stacked vertical transport field effect transistors
US11037905B2 (en) * 2019-04-26 2021-06-15 International Business Machines Corporation Formation of stacked vertical transport field effect transistors
US11004856B1 (en) 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
US11094819B2 (en) 2019-12-06 2021-08-17 International Business Machines Corporation Stacked vertical tunnel FET devices
US11563003B2 (en) 2021-01-20 2023-01-24 International Business Machines Corporation Fin top hard mask formation after wafer flipping process
US11978796B2 (en) 2021-12-08 2024-05-07 International Business Machines Corporation Contact and isolation in monolithically stacked VTFET

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036126A1 (en) * 2002-08-23 2004-02-26 Chau Robert S. Tri-gate devices and methods of fabrication
US20100193770A1 (en) * 2009-02-04 2010-08-05 International Business Machines Corporation Maskless Process for Suspending and Thinning Nanowires
WO2010098151A1 (ja) * 2009-02-24 2010-09-02 日本電気株式会社 半導体装置およびその製造方法
US20100259296A1 (en) * 2009-04-14 2010-10-14 Zvi Or-Bach Method for fabrication of a semiconductor device and structure
JP2012513118A (ja) * 2008-12-18 2012-06-07 マイクロン テクノロジー， インク． キャパシタレスメモリセルを論理素子と集積化するための方法および構造
US20120305893A1 (en) * 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device
US20130026539A1 (en) * 2011-07-27 2013-01-31 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3593348B2 (ja) 1992-12-29 2004-11-24 富士通株式会社 集積回路
JPH07176688A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体集積回路
US5495419A (en) 1994-04-19 1996-02-27 Lsi Logic Corporation Integrated circuit physical design automation system utilizing optimization process decomposition and parallel processing
US5724557A (en) 1995-07-10 1998-03-03 Motorola, Inc. Method for designing a signal distribution network
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US6374200B1 (en) 1997-02-03 2002-04-16 Fujitsu Limited Layout apparatus for laying out objects in space and method thereof
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6295636B1 (en) 1998-02-20 2001-09-25 Lsi Logic Corporation RTL analysis for improved logic synthesis
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6260182B1 (en) 1998-03-27 2001-07-10 Xilinx, Inc. Method for specifying routing in a logic module by direct module communication
US6305001B1 (en) 1998-06-18 2001-10-16 Lsi Logic Corporation Clock distribution network planning and method therefor
US6125217A (en) 1998-06-26 2000-09-26 Intel Corporation Clock distribution network
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
FR2797713B1 (fr) 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2001160612A (ja) 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
US7483329B2 (en) 2000-01-06 2009-01-27 Super Talent Electronics, Inc. Flash card and controller with integrated voltage converter for attachment to a bus that can operate at either of two power-supply voltages
KR100549258B1 (ko) 2000-06-02 2006-02-03 주식회사 실트론 에스오아이 웨이퍼 제조 방법
US6834380B2 (en) 2000-08-03 2004-12-21 Qualcomm, Incorporated Automated EMC-driven layout and floor planning of electronic devices and systems
US6627985B2 (en) 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US6754877B1 (en) 2001-12-14 2004-06-22 Sequence Design, Inc. Method for optimal driver selection
US6730540B2 (en) 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits
DE10226915A1 (de) 2002-06-17 2004-01-08 Infineon Technologies Ag Verfahren zum Verändern von Entwurfsdaten für die Herstellung eines Bauteils sowie zugehörige Einheiten
US7209378B2 (en) 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US6979630B2 (en) 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7042756B2 (en) 2002-10-18 2006-05-09 Viciciv Technology Configurable storage device
US6965527B2 (en) 2002-11-27 2005-11-15 Matrix Semiconductor, Inc Multibank memory on a die
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6727530B1 (en) 2003-03-04 2004-04-27 Xindium Technologies, Inc. Integrated photodetector and heterojunction bipolar transistors
US6911375B2 (en) 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7107200B1 (en) 2003-10-03 2006-09-12 Sun Microsystems, Inc. Method and apparatus for predicting clock skew for incomplete integrated circuit design
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7546571B2 (en) 2004-09-08 2009-06-09 Mentor Graphics Corporation Distributed electronic design automation environment
US20060190889A1 (en) 2005-01-14 2006-08-24 Cong Jingsheng J Circuit floorplanning and placement by look-ahead enabled recursive partitioning
WO2006135780A1 (en) 2005-06-10 2006-12-21 The Regents Of The University Of California Fast dual-vdd buffer insertion and buffered tree construction for power minimization
WO2007002799A1 (en) 2005-06-29 2007-01-04 Lightspeed Logic, Inc. Methods and systems for placement
US7280397B2 (en) 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US7663620B2 (en) 2005-12-05 2010-02-16 Microsoft Corporation Accessing 2D graphic content using axonometric layer views
US20070244676A1 (en) 2006-03-03 2007-10-18 Li Shang Adaptive analysis methods
US7579654B2 (en) 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
KR20080038535A (ko) 2006-10-30 2008-05-07 삼성전자주식회사 스택형 반도체 장치의 제조 방법
US7859117B2 (en) 2007-02-27 2010-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Clocking architecture in stacked and bonded dice
US7669152B1 (en) 2007-03-13 2010-02-23 Silicon Frontline Technology Inc. Three-dimensional hierarchical coupling extraction
US7739642B2 (en) 2007-05-02 2010-06-15 Cadence Design Systems, Inc. Optimizing integrated circuit design through balanced combinational slack plus sequential slack
US7624364B2 (en) 2007-05-02 2009-11-24 Cadence Design Systems, Inc. Data path and placement optimization in an integrated circuit through use of sequential timing information
US8513791B2 (en) 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US20080291767A1 (en) 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
US7796092B2 (en) 2007-05-24 2010-09-14 The Boeing Company Broadband composite dipole antenna arrays for optical wave mixing
US7459716B2 (en) 2007-06-11 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
US8046727B2 (en) 2007-09-12 2011-10-25 Neal Solomon IP cores in reconfigurable three dimensional integrated circuits
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP2009164480A (ja) 2008-01-09 2009-07-23 Toshiba Corp 抵抗変化メモリ装置
US7622955B2 (en) 2008-04-17 2009-11-24 Texas Instruments Incorporated Power savings with a level-shifting boundary isolation flip-flop (LSIFF) and a clock controlled data retention scheme
US8218377B2 (en) 2008-05-19 2012-07-10 Stmicroelectronics Pvt. Ltd. Fail-safe high speed level shifter for wide supply voltage range
US8716805B2 (en) * 2008-06-10 2014-05-06 Toshiba America Research, Inc. CMOS integrated circuits with bonded layers containing functional electronic devices
US8060843B2 (en) 2008-06-18 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Verification of 3D integrated circuits
US8006212B2 (en) 2008-07-30 2011-08-23 Synopsys, Inc. Method and system for facilitating floorplanning for 3D IC
EP2161755A1 (en) * 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
WO2010062644A2 (en) 2008-10-28 2010-06-03 The Regents Of The University Of California Vertical group iii-v nanowires on si, heterostructures, flexible arrays and fabrication
WO2010055462A1 (en) 2008-11-13 2010-05-20 Nxp B.V. Testable integrated circuit and test method therefor
US20100140790A1 (en) 2008-12-05 2010-06-10 Seagate Technology Llc Chip having thermal vias and spreaders of cvd diamond
US8146032B2 (en) 2009-01-30 2012-03-27 Synopsys, Inc. Method and apparatus for performing RLC modeling and extraction for three-dimensional integrated circuit (3D-IC) designs
US8214790B2 (en) 2009-03-04 2012-07-03 Oracle America Low RC global clock distribution
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US7964916B2 (en) 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
WO2010134019A2 (en) 2009-05-19 2010-11-25 Ramot At Tel Aviv University Ltd. Vertical junction pv cells
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US7955940B2 (en) 2009-09-01 2011-06-07 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
US8426309B2 (en) 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
WO2011041269A2 (en) 2009-09-30 2011-04-07 Samplify Systems, Inc. Enhanced multi-processor waveform data exchange using compression and decompression
US8164089B2 (en) 2009-10-08 2012-04-24 Xerox Corporation Electronic device
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8247895B2 (en) 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
US8298875B1 (en) * 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8450779B2 (en) 2010-03-08 2013-05-28 International Business Machines Corporation Graphene based three-dimensional integrated circuit device
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
JP5629309B2 (ja) 2010-03-15 2014-11-19 株式会社日立製作所 半導体装置およびそのテスト方法
US20110272788A1 (en) 2010-05-10 2011-11-10 International Business Machines Corporation Computer system wafer integrating different dies in stacked master-slave structures
US8395942B2 (en) 2010-05-17 2013-03-12 Sandisk Technologies Inc. Junctionless TFT NAND flash memory
US8332803B1 (en) 2010-06-28 2012-12-11 Xilinx, Inc. Method and apparatus for integrated circuit package thermo-mechanical reliability analysis
US7969193B1 (en) 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
TWI562313B (en) 2010-09-06 2016-12-11 shu lu Chen Electrical switch using a recessed channel gated resistor structure and method for three dimensional integration of semiconductor device
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
JPWO2012077280A1 (ja) 2010-12-09 2014-05-19 パナソニック株式会社 三次元集積回路の設計支援装置及び設計支援方法
US8691179B2 (en) 2011-01-04 2014-04-08 Korea Institute Of Science And Technology Method for fabricating graphene sheets or graphene particles using supercritical fluid
US8409957B2 (en) 2011-01-19 2013-04-02 International Business Machines Corporation Graphene devices and silicon field effect transistors in 3D hybrid integrated circuits
US8487378B2 (en) * 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
JP5684590B2 (ja) 2011-01-28 2015-03-11 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
FR2972077B1 (fr) 2011-02-24 2013-08-30 Thales Sa Composant electronique, procede de fabrication et utilisation de graphene dans un composant electronique
WO2012119053A1 (en) * 2011-03-02 2012-09-07 King Abdullah University Of Science And Technology Cylindrical-shaped nanotube field effect transistor
US8975670B2 (en) * 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
FR2973938A1 (fr) 2011-04-08 2012-10-12 Soitec Silicon On Insulator Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
US8683416B1 (en) 2011-07-28 2014-03-25 Juniper Networks, Inc. Integrated circuit optimization
FR2978605B1 (fr) 2011-07-28 2015-10-16 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support
FR2978604B1 (fr) 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
US8576000B2 (en) 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
US8803233B2 (en) * 2011-09-23 2014-08-12 International Business Machines Corporation Junctionless transistor
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8580624B2 (en) * 2011-11-01 2013-11-12 International Business Machines Corporation Nanowire FET and finFET hybrid technology
TWI456739B (zh) 2011-12-13 2014-10-11 Nat Univ Tsing Hua 三維記憶體晶片之控制結構
KR101606305B1 (ko) 2011-12-28 2016-03-24 인텔 코포레이션 적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법
JP5456090B2 (ja) * 2012-03-13 2014-03-26 株式会社東芝 半導体装置およびその製造方法
KR20130126036A (ko) * 2012-05-10 2013-11-20 삼성전자주식회사 트랜지스터를 구비한 반도체 소자
US8737108B2 (en) 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US8701073B1 (en) 2012-09-28 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for across-chip thermal and power management in stacked IC designs
US9490811B2 (en) 2012-10-04 2016-11-08 Efinix, Inc. Fine grain programmable gate architecture with hybrid logic/routing element and direct-drive routing
US9385058B1 (en) * 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US20140225218A1 (en) 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036126A1 (en) * 2002-08-23 2004-02-26 Chau Robert S. Tri-gate devices and methods of fabrication
JP2012513118A (ja) * 2008-12-18 2012-06-07 マイクロン テクノロジー， インク． キャパシタレスメモリセルを論理素子と集積化するための方法および構造
US20100193770A1 (en) * 2009-02-04 2010-08-05 International Business Machines Corporation Maskless Process for Suspending and Thinning Nanowires
WO2010098151A1 (ja) * 2009-02-24 2010-09-02 日本電気株式会社 半導体装置およびその製造方法
US20100259296A1 (en) * 2009-04-14 2010-10-14 Zvi Or-Bach Method for fabrication of a semiconductor device and structure
US20120305893A1 (en) * 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device
US20130026539A1 (en) * 2011-07-27 2013-01-31 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020515071A (ja) * 2017-03-22 2020-05-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ キャパシタンスを改善するためのポリシリコンにおける振動キャパシタアーキテクチャ
JP2020512694A (ja) * 2017-03-30 2020-04-23 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 酸化物における正弦波形コンデンサアーキテクチャ
JP7201610B2 (ja) 2017-03-30 2023-01-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 酸化物における正弦波形コンデンサアーキテクチャ

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