JP2016167093A - 表示装置 - Google Patents

Abstract

【課題】シールの検査を容易に行うことができる表示装置を提供する。【解決手段】第１及び第２基板と、シールとを備える表示装置であって、第１基板は、絶縁基板上にモノリシック形成されたシフトレジスタと、複数のバスラインとを含み、シフトレジスタは、多段接続された複数の単位回路を含み、複数の単位回路は各々、クロック端子と、出力端子と、ソース及びドレインの一方がクロック端子に、他方が出力端子に接続された出力トランジスタと、第１端子が出力トランジスタのゲートに、第２端子が出力端子に接続されたブートストラップ・コンデンサとを含み、ブートストラップ・コンデンサは、第１電極と、第１電極上の絶縁層と、絶縁層上の第２電極とを含み、第１電極には、第１切り欠き部及び／又は第１開口部が設けられ、第２電極には、第１切り欠き部及び／又は第１開口部に対向する第２切り欠き部及び／又は第２開口部が設けられる。【選択図】図９

Description

本発明は、表示装置に関する。より詳しくは、シフトレジスタを備えた表示装置に好適な表示装置に関するものである。

アクティブマトリクス型の表示装置、例えば、アクティブマトリクス型の液晶ディスプレイは、通常、マトリクス状に配列された画素を行単位で選択し、選択した画素に表示データに応じた電圧を書き込むことで、画像を表示する。画素を行単位で選択するために、ゲートバスライン用の駆動回路（以下、ゲートドライバとも言う。）内には、クロック信号に基づき出力信号（走査信号）を順にシフトするシフトレジスタが設けられる。

ゲートドライバは、画素内の薄膜トランジスタ（ＴＦＴ）を形成するための製造プロセスを用いて、画素内のＴＦＴと同時に形成されることがある。例えば、アモルファスシリコンを用いて画素内のＴＦＴを形成する場合、製造コストを削減するため、ゲートドライバに含まれるシフトレジスタもアモルファスシリコンを用いて形成されることが好ましい。このように最近では、ゲートドライバは、アレイ基板上にモノリシック形成されることがある。

また近年、液晶ディスプレイの液晶パネル内に液晶材料を充填する方法として、滴下注入法（ＯＤＦ法）が開発されている。滴下注入法によれば、２枚の基板を貼り合わせる工程と、液晶材料を２枚の基板の間に封入する工程とを同時に行うことができる。

ゲートドライバのモノリシック形成に関する技術としては、以下が挙げられる。

表示装置であって、表示パネルは、複数のゲート線及び複数のデータ線が設けられた第１基板と、第１基板に対向する第２基板と、第１基板及び第２基板を結合する密封材とからなり、ゲート駆動部は、外部から複数の信号を受信する配線部と、複数の信号に応答して駆動信号を出力する回路部とからなり、配線部には、密封材を硬化するため第１基板の背面を通じて入射された光を透過させる開口部が設けられた表示装置が開示されている（例えば、特許文献１参照。）。特許文献１には、密封材によって第１基板と第２基板の結合力を向上させることが記載されている。

回路部及び配線部を含む駆動ユニットであって、回路部は、従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力し、配線部は、外部から複数の制御信号の入力を受ける第１及び第２信号配線と、第１信号配線を複数のステージに接続させる第１接続配線と、第２信号配線を複数のステージに接続させる第２接続配線とを含み、第１信号配線、第１及び第２接続配線は、第２信号配と異なる層に配置される駆動ユニットが開示されている（例えば、特許文献２参照。）。

ゲート配線、駆動回路部、信号配線部、連結配線部及びコンタクト部を含む表示基板であって、ゲート配線は、表示領域に形成され、ソース配線と交差し、駆動回路部は、表示領域を取り囲む周辺領域に形成され、ゲート配線にゲート信号を出力し、信号配線部は、駆動回路部と隣接して形成され、ソース配線の延長方向に延長され、駆動信号を伝達するものであり、連結配線部は、信号配線部上に重なる一端部と、駆動回路部に電気的に連結された他端部とを含み、コンタクト部は、信号配線部上に形成され、連結配線部の一端部と信号配線部とを電気的に接続する表示基板が開示されている（例えば、特許文献３参照。）。

複数の駆動ステージとダミーステージとで構成される駆動回路であって、複数の駆動ステージは、各ステージの出力端子が以前ステージの制御端子に連結されることによって、互いに従属的に連結され、マトリクス形態に配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数の駆動信号ラインにスイッチング素子駆動信号を順次出力し、ダミーステージは、ダミー出力端子が複数の駆動ステージのうち、最後のステージの制御端子及び自体のダミー制御端子にそれぞれ連結される駆動回路が開示されている（例えば、特許文献４参照。）。

従来の第１の補助容量幹配線の幅を細く形成し、さらに第２の補助容量幹配線を新たに設け、これを基板の外縁部に最も近い位置に配置した液晶表示装置が開示されている（例えば、特許文献５参照。）。特許文献５の第５の実施形態及び図１３には、第２の補助容量幹配線４４０と、駆動信号供給幹配線４２０のうち最も幅が大きい直流電圧ＶＳＳ用配線４２０ａとにスリット状の開口部が設けられた構造が記載されている。

第１及び第２容量電極によって形成された第１容量と、第３及び第４容量電極によって形成された第２容量と、第１引き出し配線と、ゲート電極に接続された第２引き出し配線と、第３引き出し配線と、第４引き出し配線と、第１配線と、第２配線とを備えるＴＦＴが開示されている（例えば、特許文献６参照。）。

単位回路を多段接続して構成されたシフトレジスタであって、単位回路は、クロック端子及び出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタと、一方の導通端子が出力端子のゲートに接続された１以上の制御トランジスタとを含み、出力トランジスタがオン状態でクロック信号がハイレベルとなる期間では、出力トランジスタのゲート電位がクロック信号のハイレベル電位よりも高くなるように構成されており、制御トランジスタの中に、出力トランジスタよりもチャネル長が長いトランジスタが含まれているシフトレジスタが開示されている（例えば、特許文献７参照。）。

基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成されたシフトレジスタであって、シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、容量電極と、容量電極に対向するいずれか一方のソース／ドレイン電極とのいずれか一方は、シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されているシフトレジスタが開示されている（例えば、特許文献８参照。）。

滴下注入法に関する技術としては、以下が挙げられる。

ＴＦＴ基板と、ＴＦＴ基板に対向配置されたＣＦ基板と、ＴＦＴ基板及びＣＦ基板に挟まれ、両基板の周辺部に形成されたシール材と、ＴＦＴ基板及びＣＦ基板の間に介在する液晶層とを備える液晶表示パネルであって、ＣＦ基板は、シール材が設けられる周辺部に遮光層を有し、遮光層は、ＴＦＴ基板の配線と重なる領域に隙間を有する液晶表示パネルが開示されている（例えば、特許文献９参照。）。

互いに対向配置されたアクティブマトリクス基板及び対向基板と、両基板の間に設けられた液晶層とを備え、表示領域とその周りの非表示領域とが規定された液晶表示パネルであって、非表示領域において、両基板の間には幅狭の線状部分と線状部分よりも幅広の幅広部分とを有し、光硬化性材料により構成された枠形状のシール部が設けられ、アクティブマトリクス基板には遮光性の表示用配線がパターン形成され、対向基板にはシール部の内周端に沿って形成され幅広部分に対応した位置に切り欠き部分を有するブラックマトリクスが設けられている液晶表示パネルが開示されている（例えば、特許文献１０参照。）。

特開２００６−３９５２４号公報 特開２００６−７９０４１号公報 特開２００８−２６８６５号公報 特表２００５−５２２７３４号公報 国際公開２０１１／０６７９６３号 国際公開２００９／１５０８６２号 国際公開２０１０／１３７１９７号 国際公開２０１１／１３５８７３号 国際公開２００６／０９８４７５号 特開２００７−６５０３７号公報

液晶ディスプレイ等の表示装置の製造工程では、互いに対向する基板間を密閉するためのシールの検査工程を行う場合がある。より具体的には、シールが適切な場所に形成されているか、シールの幅が充分に確保されているか、シールが途切れていないか、シール材が充分に硬化しているか等をルーペ、顕微鏡等の観察機器を用いて検査することがある。また、製品出荷後においても、表示の不具合が発生したときに、その原因を調べるために、シールの検査を行うことがある。なお、シールの幅が細いと、接着強度が不充分となり、信頼性を確保できない場合がある。また、シールが表示領域にはみ出してしまうと、表示領域の端部において表示異常が発生することがある。また、シール材が充分に硬化していないと、液晶ディスプレイにおいては、シール材が液晶層に染み出し、表示領域の端部において表示異常が発生することがある。

しかしながら、アレイ基板上にモノリシック形成されたシフトレジスタを備える表示装置では、額縁領域が狭くなった場合、シールの検査を容易に行えない場合があった。以下、その原因について説明する。シフトレジスタは、ＴＦＴ等の種々の素子を含むが、それらの中でもバスラインに接続された出力トランジスタのサイズが大きい。また、シフトレジスタは通常、出力トランジスタに接続されたブートストラップ・コンデンサを含むが、このブートストラップ・コンデンサのサイズも大きい。特に、アモルファスシリコンを用いた場合や解像度又はパネルサイズが大きくなった場合、出力トランジスタ及びブートストラップ・コンデンサのサイズは大きくなる。また、これらのＴＦＴ及びコンデンサは通常、遮光性の電極を含んでいるため、遮光部材として機能する。また、液晶ディスプレイにおいて、アレイ基板に対向する対向基板は、一般的にはブラックマトリクス（ＢＭ）を有するが、額縁領域が狭くなった場合、ＢＭは、額縁領域の中でも特にシフトレジスタが配置される領域に対向して形成されることがある。以上より、額縁領域が狭くなった場合、シールが表示領域に接近し、ＢＭ等の遮光部材と、出力トランジスタ及びブートストラップ・コンデンサとの間に配置されることがある。そのため、アレイ基板側及び対向基板側のいずれからもシールの状態を容易に観察できなくなる場合がある。

本発明は、上記現状に鑑みてなされたものであり、シールの検査を容易に行うことができる表示装置を提供することを目的とするものである。

本発明者らは、シールの検査を容易に行うことができる表示装置について種々検討したところ、ブートストラップ・コンデンサの構造に着目した。そして、ブートストラップ・コンデンサに透光部を設けることにより、より詳細には、ブートストラップ・コンデンサの第１電極に、第１切り欠き部及び／又は第１開口部を形成し、ブートストラップ・コンデンサの第２電極に、第１切り欠き部及び／又は第１開口部に対向する第２切り欠き部及び／又は第２開口部を形成することにより、例え対向基板にＢＭ等の遮光部材が配置されたとしても、アレイ基板側から透光部を通してシールの状態を確認できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明のある側面は、第１基板と、前記第１基板に対向する第２基板と、前記第１基板及び前記第２基板の間に設けられたシールとを備える表示装置であって、前記第１基板は、絶縁基板と、前記絶縁基板上にモノリシック形成されたシフトレジスタと、複数のバスラインとを含み、前記シフトレジスタは、多段接続された複数の単位回路を含み、前記複数の単位回路は各々、クロック信号が入力されるクロック端子と、対応するバスラインに接続され、出力信号が出力される出力端子と、ソース及びドレインの一方が前記クロック端子に接続され、前記ソース及び前記ドレインの他方が前記出力端子に接続されたトランジスタ（出力トランジスタ）と、第１端子が前記トランジスタのゲートに接続され、第２端子が前記出力端子に接続されたコンデンサ（ブートストラップ・コンデンサ）とを含み、前記コンデンサは、第１電極と、前記第１電極上の絶縁層と、前記絶縁層上の第２電極とを含み、前記複数の単位回路のうちの少なくとも一つにおいて、前記第１電極には、第１切り欠き部及び／又は第１開口部が設けられ、前記第２電極には、前記第１切り欠き部及び／又は前記第１開口部に対向する第２切り欠き部及び／又は第２開口部が設けられる表示装置（以下、「本発明に係る表示装置」とも言う。）である。

本発明に係る表示装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
本発明に係る表示装置における好ましい実施形態について以下に説明する。なお、以下の好ましい実施形態は、適宜、互いに組み合わされてもよく、以下の２以上の好ましい実施形態を互いに組み合わせた実施形態もまた、好ましい実施形態の一つである。

前記対向基板は、前記シフトレジスタに対向する遮光部材を含んでもよいし、含まなくてもよい。前者の場合は、シールの検査を容易に行うことができるという効果を特に顕著に奏することができる。また後者の場合も、ブートストラップ・コンデンサに透光部を設けない場合に比べるとシールをより観察し易くなるので、上記効果を奏することができる。

前記シールは、光硬化性を有する材料の硬化物を含んでもよい。これにより、製造工程において、透光部を通して光硬化性を有するシール材に光を照射することができ、シール材に未硬化部が発生するのを抑制することができる。したがって、基板同士をより強固に貼り合わせることができる。また、液晶ディスプレイの場合は、未硬化部のシール材成分に起因する表示品位の低下を抑制することができる。

前記材料は、熱硬化性を更に有してもよい。このように、光硬化性及び熱硬化性を有するシール材を用いることによって、光照射だけではシール材に未硬化部が発生する場合であっても、熱処理によってシール材をより確実に硬化することができる。したがって、基板同士を非常に強固に貼り合わせることができる。また、液晶ディスプレイの場合は、未硬化部のシール材成分に起因する表示品位の低下を効果的に抑制することができる。

前記トランジスタは、前記コンデンサと、前記第１基板の表示領域との間の領域内に配置され、前記シールは、前記トランジスタ上に配置されなくてもよい。これにより、出力トランジスタに重ならないようにシールを容易に配置することができる。そのため、シールの検査をより確実に行うことができる。また、光硬化性を有するシール材を用いる場合は、シール材に未硬化部が発生するのをより確実に防止することができる。

前記コンデンサは、前記トランジスタと、前記第１基板の表示領域との間の領域内に配置され、前記トランジスタは、前記シールに覆われ、前記コンデンサの少なくとも一部は、前記シールの下に配置されてもよい。これにより、光硬化性を有するシール材を用い、出力トランジスタ上においてシール材の未硬化部が発生した場合でも、その表示領域側に隣接する部分を充分に硬化させることができる。したがって、未硬化部が表示領域に悪影響を及ぼすのを抑制することができる。また、出力トランジスタをブートストラップ・コンデンサ及び表示領域の間の領域内に配置した場合に比べて、シールをより表示領域に近づけることができるため、額縁領域をより狭くすることができる。

前記コンデンサは、前記第２電極上の第２絶縁層と、前記第２絶縁層上の透明電極とを更に含み、前記透明電極は、前記第１電極に接続されてもよい。これにより、ブートストラップ・コンデンサの容量を大きくすることができるので、額縁領域をより狭くすることができる。

前記バスラインの種類は特に限定されないが、下記実施形態（Ａ）〜（Ｃ）が好適である。なお、前記複数のバスラインは通常、一行又は一列の画素回路に共通して接続される。

実施形態（Ａ）において、前記第１基板は、表示領域内に設けられた複数の画素回路を含み、前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続された画素電極とを含み、前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続される。この実施形態は、本発明に係る表示装置を液晶ディスプレイに適用する場合に好適である。

実施形態（Ｂ）において、前記第１基板は、表示領域内に設けられた複数の画素回路を含み、前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続されたエレクトロルミネッセンス（ＥＬ）素子とを含み、前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続される。この実施形態は、本発明に係る表示装置を有機ＥＬディスプレイに適用する場合に好適である。

実施形態（Ｃ）において、前記複数のバスラインは、第１の複数のバスラインであり、前記第１基板は、表示領域内に設けられた複数の画素回路と、複数のデータバスラインとを含み、前記複数の画素回路は各々、第１の画素用トランジスタと、対応するデータバスラインに接続された第２の画素用トランジスタと、前記第１の画素用トランジスタに接続されたエレクトロルミネッセンス（ＥＬ）素子とを含み、前記第１の複数のバスラインは各々、対応する複数の第２の画素用トランジスタのゲートに接続される。この実施形態は、本発明に係る表示装置を有機ＥＬディスプレイに適用する場合に好適である。

前記トランジスタは、酸化物半導体を含んでもよい。

前記酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含んでもよい。

本発明によれば、シールの検査を容易に行うことができる表示装置を実現することができる。

実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。 図１のＡ−Ｂ線における断面模式図である。 実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。 実施形態１の液晶ディスプレイの構成を示すブロック図である。 実施形態１におけるシフトレジスタの構成を示すブロック図である。 実施形態１におけるシフトレジスタに含まれる単位回路の回路図である。 実施形態１におけるシフトレジスタのタイミングチャートを示す。 実施形態１におけるシフトレジスタのタイミングチャートを示す。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 図９のＣ−Ｄ線における断面模式図である。 図９のＥ−Ｆ線における断面模式図である。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態２の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。 図１４のＪ−Ｋ線における断面模式図である。 実施形態３の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態１〜７の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。 実施形態１〜７の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。 実施形態１〜７の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。 実施形態８のアクティブマトリクス型有機ＥＬディスプレイに含まれる単位画素（画素又はサブ画素）の回路構成を示す回路図である。 実施形態８のアクティブマトリクス型有機ＥＬディスプレイに含まれる有機ＥＬ基板の平面模式図である。 実施形態４の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 図２２のＭ−Ｎ線における断面模式図である。 実施形態５の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態６の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 図２５のＰ−Ｑ線における断面模式図である。 実施形態７の液晶ディスプレイの額縁領域における構成を示す平面模式図である。

以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。

（実施形態１）
図１〜１３を参照して、実施形態１の液晶ディスプレイについて説明する。まず、図１〜３を参照して、本実施形態の液晶ディスプレイの全体の構造について説明する。図１は、実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。図２は、図１のＡ−Ｂ線における断面模式図である。図３は、実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。

本実施形態の液晶ディスプレイは、アクティブマトリクス駆動方式、かつ、透過型の液晶ディスプレイであり、液晶パネル１と、液晶パネル１の後方に配置されたバックライト（図示せず）と、液晶パネル１及びバックライトユニットを駆動及び制御する制御部（図示せず）と、液晶パネル１を制御部に接続するフレキシブル基板（図示せず）とを備えている。

液晶パネル１は、画像を表示する表示部２を含み、表示部２には、複数の画素３がマトリクス状に配置されている。なお、各画素３は、複数色（例えば、赤、緑、及び、青の３色）のサブ画素から構成されてもよく、図３は、その場合を示している。他方、本実施形態の液晶ディスプレイは、モノクロ液晶ディスプレイであってもよく、その場合は、各画素３を複数のサブ画素に分割する必要はない。

液晶パネル１は、前記第１基板に対応するアレイ基板（アクティブマトリクス基板）１０と、前記第２基板に対応し、アレイ基板１０に対向する対向基板５０と、基板１０、５０の間に設けられた液晶層（表示用媒体）６１及びシール６２と、アレイ基板１０の液晶層６１側の表面上に設けられた配向膜（図示せず）と、対向基板５０の液晶層６１側の表面上に設けられた配向膜（図示せず）と、アレイ基板１０上に実装されたソースドライバ５とを有している。また、液晶パネル１、アレイ基板１０及び対向基板５０は、表示部２に対応する領域（表示領域）７と、表示領域７の周囲の領域（額縁領域）８とを含んでいる。なお、ソースドライバ５は、後述するソースバスライン用の駆動回路である。

シール６２は、表示領域７を取り囲むように額縁領域８内に形成されている。また、シール６２は、基板１０、５０を互いに接着するとともに、液晶層６１を基板１０、５０の間に封止している。

アレイ基板１０は、液晶ディスプレイの背面側に設けられ、対向基板５０は、観察者側に設けられている。各基板１０、５０の液晶層６１とは反対側の表面上には、偏光板（図示せず）が貼り付けられている。これらの偏光板は、通常はクロスニコルに配置されている。ソースドライバ５は、アレイ基板１０の対向基板５０に対向しない領域、すなわち対向基板５０からはみ出した領域（以下、張り出し領域とも言う。）にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術により実装されている。

アレイ基板１０は、表示領域７の左右にモノリシックに形成されたゲートドライバ６ａ、６ｂと、張り出し領域内に形成された端子２６、２７、２８、２９、３０と、表示領域７を縦断するように設けられたソースバスライン（データ信号線）１２と、表示領域７を横断するように設けられたゲートバスライン（走査信号線）１３及びコモンバスライン１７と、額縁領域８内に各々形成された引き出し線１８、１９と、表示領域７を囲むように額縁領域８内に形成された配線（以下、共通幹配線とも言う。）１６と、額縁領域８内に形成された入力配線２５とを有している。ゲートバスライン１３は、左側のゲートドライバ６ａの出力端子に接続されたゲートバスライン１３と、右側のゲートドライバ６ｂの出力端子に接続されたゲートバスライン１３とを含み、これらは交互に配置されている。ゲートバスライン１３は、上記実施形態（Ａ）におけるバスラインに相当する。端子２６、２８、３０が設けられた領域（図３中の太い二点鎖線で囲まれた領域）にフレキシブル基板が実装されている。各ソースバスライン１２は、対応する引き出し線１８及び端子２７を介して、ソースドライバ５の出力部に接続されている。ソースドライバ５の入力部には、フレキシブル基板、端子２８、入力配線２５及び端子２９を介して、制御部から各種信号及び電源電圧が入力される。共通幹配線１６には、フレキシブル基板及び端子３０を介して、制御部から共通信号が入力される。なお、共通信号とは、全ての画素に共通して印加される信号である。コモンバスライン１７は、額縁領域８内において共通幹配線１６に接続されており、コモンバスライン１７には、共通幹配線１６から共通信号が印加される。

ゲートドライバ６ａ、６ｂには、フレキシブル基板、端子２６及び引き出し線１９を介して制御部から各種信号及び電源電圧が供給される。詳細については後述する。ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネル、ゲートオンアレイ等と称されるゲートドライバは全てゲートドライバ６ａ、６ｂに含まれ得る。なお、２つのゲートドライバ６ａ、６ｂを設ける代わりに、２つのゲートドライバ６ａ、６ｂと同様の機能を発揮する１つのゲートドライバのみを設けてもよい。

対向基板５０は、ガラス基板等の透明な絶縁基板５１と、遮光部材として機能するブラックマトリクス（ＢＭ）５２と、複数の柱状のスペーサ（図示せず）とを有している。ＢＭ５２は、額縁領域８と、バスラインに対向する領域とを遮光するように形成されている。なお、図２では、表示領域７内においてＢＭ５２の図示は省略している。各画素３が複数色のサブ画素から構成される場合、対向基板５０は、複数色のカラーフィルタ（図示せず）を有してもよい。各カラーフィルタは、表示領域７内に設けられ、ＢＭ５２で区画された領域、すなわち、ＢＭ５２の開口を覆うように形成される。対向基板５０は、オーバーコート膜を有していてもよく、オーバーコート膜は、全てのカラーフィルタを覆ってもよい。柱状のスペーサは、ＢＭ５２上の遮光領域内に配置されている。

なお、本実施形態の液晶ディスプレイの液晶モードは特に限定されない。ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード等の縦電界を利用する液晶モードの場合、対向基板５０は、共通信号が印加される対向電極を有しており、アレイ基板１０は、共通幹配線１６に接続されたコモン転移用電極１４を有しており、両電極は、導通部材を介して互いに接続されている。導通部材としては、例えば、シール６２に混入され、金等の金属がコーティングされた樹脂や、カーボンペースト等が挙げられる。

次に、図４〜８を参照して、本実施形態の液晶ディスプレイの回路構成及び動作について説明する。図４は、実施形態１の液晶ディスプレイの構成を示すブロック図である。図５は、実施形態１におけるシフトレジスタの構成を示すブロック図である。図６は、実施形態１におけるシフトレジスタに含まれる単位回路の回路図である。図７及び８は、実施形態１におけるシフトレジスタのタイミングチャートを示す。

図４に示すように、本実施形態の液晶ディスプレイは、画素アレイ７１と、制御部内に設けられた表示制御回路７２と、ソースドライバ５と、ゲートドライバ６ａ、６ｂとを備えている。

画素アレイ７１は、前記ゲートバスライン１３に対応するｎ本のゲートバスラインＧ１〜Ｇｎと、前記ソースバスライン１２に対応するｍ本のソースバスラインＳ１〜Ｓｍと、前記画素３に各々形成された（ｍ×ｎ）個の画素回路Ｐｉｊとを含んでいる。ｎとｍは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数とする。ゲートバスラインＧ１〜Ｇｎは互いに平行に配置されており、ソースバスラインＳ１〜Ｓｍは、ゲートバスラインＧ１〜Ｇｎと直交するように互いに平行に配置されている。ゲートバスラインＧｉとソースバスラインＳｊの交点近傍には、画素回路Ｐｉｊが配置されている。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置されている。ゲートバスラインＧｉは、ｉ行目に配置された画素回路Ｐｉｊに共通して接続され、ソースバスラインＳｊは、ｊ列目に配置された画素回路Ｐｉｊに共通して接続されている。また、画素回路Ｐｉｊには各々、スイッチング素子としての画素用ＴＦＴ４と、画素電極９とが設けられており、ＴＦＴ４のゲートは、ゲートバスラインＧｉに接続され、ＴＦＴ４のドレイン及びソースは、一方がソースバスラインＳｊに接続され、他方が画素電極９に接続されている。

本実施形態の液晶ディスプレイには、その外部から、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ等の制御信号と、画像信号ＤＡＴとが供給される。表示制御回路７２は、これらの信号に基づき、ゲートドライバ６ａに対してクロック信号ＣＫ１、ＣＫ２、及び、スタートパルスＳＰ１を出力し、ゲートドライバ６ｂに対してクロック信号ＣＫ３、ＣＫ４、及び、スタートパルスＳＰ２を出力し、ソースドライバ５に対して制御信号ＳＣ及びデジタル映像信号ＤＶを出力する。

ゲートドライバ６ａは、シフトレジスタ７３ａを含んでおり、シフトレジスタ７３ａは、多段接続された複数の単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１を含んでいる。単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１は、奇数番目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｎ−１に接続されている。

ゲートドライバ６ｂは、シフトレジスタ７３ｂを含んでおり、シフトレジスタ７３ｂは、多段接続された複数の単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎを含んでいる。単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎは、偶数番目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｎに接続されている。

シフトレジスタ７３ａ、７３ｂは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）に制御する。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、ゲートバスラインＧ１〜Ｇｎに与えられる。これにより、ゲートバスラインＧ１〜Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。すなわち、１行分の画素回路Ｐｉｊの画素用ＴＦＴ４がオン状態になる。

ソースドライバ５は、制御信号ＳＣ及びデジタル映像信号ＤＶに基づき、ソースバスラインＳ１〜Ｓｍに対してデジタル映像信号ＤＶに応じた電圧を印加する。これにより、選択された１行分の画素回路Ｐｉｊにデジタル映像信号ＤＶに応じた電圧が書き込まれる（印可される）。このようにして、本実施形態の液晶ディスプレイは画像を表示する。

図５に示すように、各単位回路ＳＲ１〜ＳＲｎは、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫＡ、ＣＫＢ、電源端子ＶＳＳ、及び、出力端子ＯＵＴを有している。

シフトレジスタ７３ａには、スタートパルスＳＰ１と、エンドパルスＥＰ１と、２相のクロック信号ＣＫ１、ＣＫ２と、ローレベル電位ＶＳＳ（便宜上、電源端子と同じ符号を付している。）とが供給される。スタートパルスＳＰ１は、シフトレジスタ７３ａ内で初段目の単位回路ＳＲ１の入力端子ＩＮａに入力される。エンドパルスＥＰ１は、シフトレジスタ７３ａ内で最終段目の単位回路ＳＲｎ−１の入力端子ＩＮｂに入力される。クロック信号ＣＫ１は、シフトレジスタ７３ａ内で奇数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ａ内で偶数段目の単位回路のクロック端子ＣＫＢとに入力される。クロック信号ＣＫ２は、シフトレジスタ７３ａ内で偶数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ａ内で奇数段目の単位回路１０のクロック端子ＣＫＢとに入力される。ローレベル電位ＶＳＳは、シフトレジスタ７３ａ内の全ての単位回路の電源端子ＶＳＳに入力される。単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１の出力端子ＯＵＴからは、それぞれ、出力信号ＳＲＯＵＴ１、ＳＲＯＵＴ３、・・・、ＳＲＯＵＴｎ−１が出力され、出力信号ＳＲＯＵＴ１、ＳＲＯＵＴ３、・・・、ＳＲＯＵＴｎ−１は、それぞれ、ゲートバスラインＧ１、Ｇ３、・・・、Ｇｎ−１に出力される。また各出力信号は、二段後（シフトレジスタ７３ａ内で考えると一段後）の単位回路の入力端子ＩＮａと、四段前（シフトレジスタ７３ａ内で考えると二段前）の単位回路の入力端子ＩＮｂとに入力される。

シフトレジスタ７３ｂには、スタートパルスＳＰ２と、エンドパルスＥＰ２と、２相のクロック信号ＣＫ３、ＣＫ４と、ローレベル電位ＶＳＳとが供給される。スタートパルスＳＰ２は、シフトレジスタ７３ｂ内で初段目の単位回路ＳＲ２の入力端子ＩＮａに入力される。エンドパルスＥＰ２は、シフトレジスタ７３ｂ内で最終段目の単位回路ＳＲｎの入力端子ＩＮｂに入力される。クロック信号ＣＫ３は、シフトレジスタ７３ｂ内で奇数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ｂ内で偶数段目の単位回路のクロック端子ＣＫＢとに入力される。クロック信号ＣＫ４は、シフトレジスタ７３ｂ内で偶数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ｂ内で奇数段目の単位回路１０のクロック端子ＣＫＢとに入力される。ローレベル電位ＶＳＳは、シフトレジスタ７３ｂ内の全ての単位回路の電源端子ＶＳＳに入力される。単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎの出力端子ＯＵＴからは、それぞれ、出力信号ＳＲＯＵＴ２、ＳＲＯＵＴ４、・・・、ＳＲＯＵＴｎが出力され、出力信号ＳＲＯＵＴ２、ＳＲＯＵＴ４、・・・、ＳＲＯＵＴｎは、それぞれ、ゲートバスラインＧ２、Ｇ４、・・・、Ｇｎに出力される。また各出力信号は、二段後（シフトレジスタ７３ｂ内で考えると一段後）の単位回路の入力端子ＩＮａと、四段前（シフトレジスタ７３ｂ内で考えると二段前）の単位回路の入力端子ＩＮｂとに入力される。

なお、ローレベル電位ＶＳＳは、ｎチャネル型のＴＦＴを確実にオフ状態にする観点からは負の電位であることが好ましいが、画素用ＴＦＴ４としてｐチャネル型のＴＦＴに使用する場合には、正の電位であってもよい。

図６に示すように、各単位回路は、ｎチャネル型のＴＦＴであるトランジスタＴｒ１〜Ｔｒ４と、コンデンサ（以下、ブートストラップ・コンデンサとも言う。）ＣＡＰとを含んでいる。以下、トランジスタＴｒ１を出力トランジスタＴｒ１とも言う。

出力トランジスタＴｒ１は、ドレインがクロック端子ＣＫＡに接続されており、ソースが出力端子ＯＵＴに接続されている。トランジスタＴｒ２は、ドレインとゲートが入力端子ＩＮａに接続されており、ソースが出力トランジスタＴｒ１のゲートに接続されている。ブートストラップ・コンデンサＣＡＰは、出力トランジスタＴｒ１のゲート及びソースの間に設けられており、一方の第１端子が出力トランジスタＴｒ１のゲートに接続されており、他方の第２端子が出力端子ＯＵＴに接続されている。トランジスタＴｒ３は、ドレインが出力端子ＯＵＴに接続されており、ゲートがクロック端子ＣＫＢに接続されており、ソースが電源端子ＶＳＳに接続されている。トランジスタＴｒ４は、ドレインが出力トランジスタＴｒ１のゲートに接続されており、ゲートが入力端子ＩＮｂに接続されており、ソースが電源端子ＶＳＳに接続されている。

出力トランジスタＴｒ１は、クロック端子ＣＫＡと出力端子ＯＵＴとの間に設けられており、ゲート電位に応じてクロック信号を通過させるか否かを切り替えるトランジスタ（伝送ゲート）として機能する。また、出力トランジスタＴｒ１のゲートは、出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、後述するように、出力トランジスタＴｒ１がオン状態で、クロック端子ＣＫＡに入力されるクロック信号ＣＫ１又はＣＫ３（以下、クロック信号ＣＫＡとも言う。）がハイレベルとなる期間では、出力トランジスタＴｒ１のゲート電位はクロック信号ＣＫＡのハイレベル電位よりも高くなる。以下、出力トランジスタＴｒ１のゲートが接続されたノードをｎｅｔＡという。

図７及び８に、シフトレジスタ７３ａ、７３ｂのタイミングチャートを示す。図７には、各シフトレジスタ内で奇数段目の単位回路の入出力信号及びノードｎｅｔＡの電圧変化が図示されている。

図５に示したように、各シフトレジスタ内で奇数段目の単位回路には、クロック端子ＣＫＡを介してクロック信号ＣＫ１又はＣＫ３が入力され、クロック端子ＣＫＢを介してクロック信号ＣＫ２又はＣＫ４が入力される。図８に示すように、各クロック信号ＣＫ１〜ＣＫ４の電位がハイレベルの期間は、１／２周期と略同じである。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期だけ、クロック信号ＣＫ３は、クロック信号ＣＫ１を１／４周期だけ、クロック信号ＣＫ４は、クロック信号ＣＫ２を１／４周期だけ、それぞれ、遅延させた信号である。

スタートパルスＳＰ１及びＳＰ２は、それぞれ、シフト動作の開始前に、クロック信号ＣＫ２及びＣＫ４の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。エンドパルスＥＰ１及びＥＰ２（図７及び８では図示せず）は、それぞれ、シフト動作の終了後に、クロック信号ＣＫ２及びＣＫ４の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。

図７を参照して、各シフトレジスタ内で奇数段目の単位回路の動作について説明する。
まず、入力端子ＩＮａに入力される信号（スタートパルスＳＰ１、ＳＰ２、又は、前々段（各シフトレジスタ内で考えると一段前）の単位回路の出力信号。以下、入力信号ＩＮａとも言う。）がローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタＴｒ２を介してノードｎｅｔＡの電位もハイレベルに変化し、出力トランジスタＴｒ１はオン状態になる。

次に、入力信号ＩＮａがローレベルに変化すると、トランジスタＴｒ２はオフ状態になり、ノードｎｅｔＡはフローティング状態になるが、出力トランジスタＴｒ１はオン状態を保つ。

次に、クロック信号ＣＫＡ（クロック信号ＣＫ１又はＣＫ３）がローレベルからハイレベルに変化すると、ブートストラップ・コンデンサＣＡＰが充電され、ブートストラップ効果によってノードｎｅｔＡの電位はクロック信号ＣＫＡの振幅Ｖｃｋ（＝（ハイレベル電位ＶＧＨ）−（ローレベル電位ＶＧＬ））の２倍程度まで上昇する。出力トランジスタＴｒ１のゲート電位が充分に高いので、出力トランジスタＴｒ１のソース・ドレイン間の抵抗が小さくなり、クロック信号ＣＫＡは出力トランジスタＴｒ１を電圧降下することなく通過する。

クロック信号ＣＫＡがハイレベルの間、ノードｎｅｔＡの電位はＶｃｋの２倍程度になり、出力信号ＳＲＯＵＴはハイレベルになる。

次に、クロック信号ＣＫＡがローレベルに変化すると、ノードｎｅｔＡの電位はハイレベルになる。同時に、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２又はＣＫ４（以下、クロック信号ＣＫＢとも言う。）がハイレベルに変化することにより、トランジスタＴｒ３がオン状態になり出力端子ＯＵＴにローレベル電位ＶＳＳが印加される。これらの結果、出力信号ＳＲＯＵＴはローレベルになる。

次に、入力端子ＩＮｂに入力される信号（エンドパルスＥＰ１、ＥＰ２、又は、四段後（各シフトレジスタ内で考えると二段後）の単位回路の出力信号。以下、入力信号ＩＮｂとも言う。）がローレベルからハイレベルに変化すると、トランジスタＴｒ４はオン状態になる。トランジスタＴｒ４がオン状態になると、ノードｎｅｔＡにはローレベル電位ＶＳＳが印加され、ノードｎｅｔＡの電位はローレベルに変化し、出力トランジスタＴｒ１はオフ状態になる。

次に、入力信号ＩＮｂがローレベルに変化すると、トランジスタＴｒ４はオフ状態になる。このとき、ノードｎｅｔＡはフローティング状態になるが、出力トランジスタＴｒ１はオフ状態を保つ。入力信号ＩＮａが次のハイレベルになるまで、理想的には、出力トランジスタＴｒ１はオフ状態を保ち、出力信号ＳＲＯＵＴはローレベルを保つ。

そして、トランジスタＴｒ３は、クロック信号ＣＫＢがハイレベルの時にオン状態になる。このため、クロック信号ＣＫＢがハイレベルになるたびに、出力端子ＯＵＴにはローレベル電位ＶＳＳが印加される。このようにトランジスタＴｒ３は、出力端子ＯＵＴを繰り返しローレベル電位ＶＳＳに設定し、出力信号ＳＲＯＵＴを安定化させる機能を有する。

偶数段目の単位回路についても、奇数段目の単位回路と同様に動作する。

以上の結果、図８に示すように、ゲートバスラインＧ１、Ｇ２、Ｇ３、・・・に順次、ゲートパルスが出力されていく。

次に、図９〜１３を参照して、本実施形態の液晶ディスプレイの額縁領域における構成について説明する。図９、１０及び１３は、実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。図１１は、図９のＣ−Ｄ線における断面模式図である。図１２は、図９のＥ−Ｆ線における断面模式図である。

図９に示すように、各ゲートドライバ内には、上述のゲートバスライン１３と直交する方向に延在する配線群７８が設けられている。配線群７８は、ローレベル電位ＶＳＳに設定されている配線７４と、クロック信号ＣＫ１又はＣＫ３を伝送する配線７５と、クロック信号ＣＫ２又はＣＫ４を伝送する配線７６とを含んでいる。各配線内には、スリット状の開口部が形成されている。

各シフトレジスタ７３ａ、７３ｂは、配線群７８及び表示領域の間の領域内に設けられており、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＡＰは、互いに隣接して配置されている。トランジスタＴｒ２〜Ｔｒ４は、互いに隣接して配置されている。トランジスタＴｒ２〜Ｔｒ４が配置されている領域（以下、制御素子領域とも言う。）７７は、配線群７８及びブートストラップ・コンデンサＣＡＰの間に位置している。

図１０に示すように、シール６２は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３内に形成されており、シール塗布領域６３は、一方のエッジが配線群７８とアレイ基板１０のエッジ１０ａとの間に設定され、他方のエッジがブートストラップ・コンデンサＣＡＰ及び出力トランジスタＴｒ１の間に設定されている。

各トランジスタＴｒ１〜Ｔｒ４は、ボトムゲート型の薄膜トランジスタであり、なかでも出力トランジスタＴｒ１は、そのサイズが大きく、櫛歯状のソース・ドレイン構造を有する。これにより、大きな、例えば数十μｍ〜数百ｍｍ程度のチャネル幅を確保している。

図１１に示すように、アレイ基板１０は、ガラス基板等の透明な絶縁基板１１を含んでおり、出力トランジスタＴｒ１は、絶縁基板１１上のゲート電極４１と、ゲート電極４１上のゲート絶縁膜４２と、ゲート絶縁膜４２上のｉ層（半導体活性層）４３と、ｉ層４３上のｎ＋層４４と、ｎ＋層４４上に各々設けられたソース電極４５及びドレイン電極４６とを有している。ソース電極４５及びドレイン電極４６は各々、複数の櫛歯部を有しており、ソース電極４５及びドレイン電極４６は、互いに櫛歯部が噛み合うように対向して配置されている。

図１２に示すように、ブートストラップ・コンデンサＣＡＰは、絶縁基板１１上の第１電極３１と、第１電極３１上に設けられ、出力トランジスタＴｒ１と共用されているゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３２とを有している。第１電極３１は、第１端子、出力トランジスタＴｒ１のゲート（ゲート電極４１）及びノードｎｅｔＡに接続され、第２電極３２は、第２端子、出力トランジスタＴｒ１のソース（ソース電極４５）及び出力端子ＯＵＴに接続されている。

ゲート電極４１及び第１電極３１は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、これらの合金等の材料を含む同じ導電膜から形成されている。ゲート電極４１及び第１電極３１は、これらの導電膜の積層膜から形成されてもよい。ゲート絶縁膜４２は、窒化シリコン、酸化シリコン等の無機絶縁材料を含む透明な絶縁膜から形成されている。ゲート絶縁膜４２は、これらの絶縁膜の積層膜を用いて形成されてもよい。ｉ層（半導体活性層）４３は、アモルファスシリコンから形成されており、ｎ＋層４４は、不純物（例えばリン）を含有するアモルファスシリコンから形成されている。ソース電極４５、ドレイン電極４６及び第２電極３２は、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕ、これらの合金等の材料を含む同じ導電膜から形成されている。ソース電極４５、ドレイン電極４６及び第２電極３２は、これらの導電膜の積層膜から形成されてもよい。

ソース電極４５、ドレイン電極４６及び第２電極３２上には、パッシベーション膜として機能する透明な絶縁膜４７が形成されている。絶縁膜４７は、窒化シリコン膜、酸化シリコン膜等の無機絶縁膜から形成されている。なお、絶縁膜４７は、これらの無機絶縁膜の積層膜を用いて形成されてもよい。絶縁膜４７上には、平坦化膜として機能する透明な絶縁膜４８が形成されている。絶縁膜４８は、有機絶縁膜から形成されている。有機絶縁膜の材料としては、感光性アクリル樹脂等の感光性樹脂が挙げられる。

なお、トランジスタＴｒ２〜Ｔｒ４は、出力トランジスタＴｒ１と平面構造が異なるだけであり、それらの断面構造は、出力トランジスタＴｒ１の断面構造と同様である。また、各図中、斜線が付された部材と、ゲート電極４１及び第１電極３１とは、同じ導電膜から形成されており、ドット状の模様が付された部材と、ソース電極４５、ドレイン電極４６及び第２電極３２とは、同じ導電膜から形成されている。更に、各図中、斜線が付された部材とドット状の模様が付された部材とが互いに重なる領域内に配置された白塗りの四角形の領域は、両部材を互いに接続するためのコンタクトホールを示している。

また、画素用ＴＦＴ４は、トランジスタＴｒ１〜Ｔｒ４と同様にボトムゲート型の薄膜トランジスタであり、同じ工程を経てトランジスタＴｒ１〜Ｔｒ４と一緒に形成される。

本実施形態の大きな特徴の一つは、ブートストラップ・コンデンサＣＡＰ内に透光部（光透過部）が設けられていることである。より詳細には、第１電極３１には、少なくとも一つの開口部が形成されており、第２電極３２には、この開口部に対応して少なくとも一つの開口部が形成されている。例えば、図９に示すように、第１電極３１には、互いに平行なスリット状の複数の開口部３１ａが形成されており、第２電極３２には、開口部３１ａに対応してスリット状の複数の開口部３２ａが形成されている。開口部３２ａは、互いに平行に配置されており、各開口部３２ａは、対応する開口部３１ａと対向している。そのため、これらの開口部を光は透過することができる。

したがって、本実施形態では、シール６２が適切な場所に形成されているか、シール６２が確実に硬化されているか等、シール６２の状態をブートストラップ・コンデンサＣＡＰの透光部を通して容易に確認することができる。上述したように、アレイ基板１０の額縁領域８、特にシフトレジスタ７３ａ、７３ｂのトランジスタが配置される領域には、ＢＭ５２が対向して配置されている。そのため、対向基板５０側からシール６２の状態を検査することは困難であり、通常は検査できない。それに対して、本実施形態によれば、アレイ基板１０側からシール６２の状態を容易に検査することができる。

次に、本実施形態の液晶ディスプレイの製造方法について説明する。
本実施形態の液晶ディスプレイは、一般的な方法により製造することができるが、より詳細には、まず、アレイ基板１０と対向基板５０とを通常の方法により各々作製する。

次に、基板貼り合わせ工程と、液晶注入工程とを行う。これらの工程では、一般的には、滴下注入法（ＯＤＦ法）、又は、真空注入法を利用する。

滴下注入法を利用する場合は、以下の通りである。
まず、スクリーン印刷法、ディスペンサ描画法等の方法により、アレイ基板１０及び対向基板５０のいずれかに硬化前のシールの材料（本明細書ではシール材とも言う。）を塗布する。シール材は、閉じた環状に塗布される。また、シール材が塗布された基板、又は、塗布されてない基板上に液晶材料を滴下する。

滴下注入法を利用する場合において、シール材の種類は特に限定されず、一般的なシール材を使用することができ、例えば、光硬化性を有さず、熱硬化性を有するシール材（以下、熱硬化型シール材とも言う。）、熱硬化性を有さず、光硬化性（例えば紫外線硬化性）を有するシール材（以下、光硬化型シール材とも言う。）、光硬化性（例えば紫外線硬化性）及び熱硬化性を有するシール材（以下、光・熱併用型シール材とも言う。）が挙げられる。なかでも、光硬化型シール材及び光・熱併用型シール材が好適である。シール材は一般的には、アクリル樹脂及び／又はエポキシ樹脂を含む。光・熱併用型シール材の具体例としては、例えば、エポキシアクリル系樹脂を主成分とするフォトレックＳシリーズ（積水化学工業社製）が挙げられる。

次に、真空下においてアレイ基板１０と対向基板５０を貼り合わせる。額縁領域８を狭くする観点から、シール材は、ＢＭ５２に重なる場所に位置している。最後に、光照射及び／又は熱処理を行ってシール材を硬化させる。光・熱併用型シール材を用いた場合は、まず、アレイ基板１０側から光を照射する。これは、対向基板５０にはＢＭ５２が形成されているためである。そして、熱処理を行ってシール材を本硬化させる。光照射及び熱処理の条件は、シール材の特性に合わせて適宜設定できるが、フォトレックＳシリーズを用いた場合は、例えば、１０Ｊ前後の紫外線を照射し、１２０℃で６０分間、熱処理を行う。

真空注入法を利用する場合は、以下の通りである。
まず、スクリーン印刷法、ディスペンサ描画法等の方法により、アレイ基板１０及び対向基板５０のいずれかにシール材を塗布する。シール材は、液晶注入口が形成される領域を除いて、環状に塗布される。

真空注入法を利用する場合において、シール材の種類は特に限定されず、一般的なシール材を使用することができ、例えば、熱硬化型シール材、光硬化型シール材、光・熱併用型シール材が挙げられる。なかでも、熱硬化型シール材が好適である。

次に、アレイ基板１０と対向基板５０を貼り合わせる。額縁領域８を狭くする観点から、シール材は、ＢＭ５２に重なる場所に位置している。次に、光照射及び／又は熱処理を行ってシール材を硬化させる。このとき、シール材が塗布されていなかった部分には開口部である液晶注入口が形成される。次に、真空下において液晶注入口を液晶材料中に浸し、その後、大気圧下に戻して液晶注入口を通してアレイ基板１０及び対向基板５０の間に液晶材料を注入する。最後に、液晶注入口を封止する。

一般的に、液晶パネルの額縁領域が狭くなると、シール塗布領域が表示領域に接近し、シフトレジスタ上にもシールが形成されることがある。また、ゲートバスラインに接続される出力トランジスタ及びブートストラップ・コンデンサのサイズは大きい。したがって、この出力トランジスタ及びブートストラップ・コンデンサ上に光硬化型シール材又は光・熱併用型シール材が塗布されると、光が出力トランジスタ及びコンデンサに遮られるためシールに未硬化部が発生することが懸念される。未硬化部が発生すると、アレイ基板及び対向基板の間の結合力（接着強度）が低下する。また、未硬化部のシール材成分が表示領域に拡散し、表示品位を低下させるおそれがある。すなわち、表示領域の端部において、表示異常が生じる可能性が高くなる。

他方、本実施形態では、出力トランジスタＴｒ１をシール６２からできるだけ遠ざけ、表示領域７にできるだけ近づけている。その代わりに、ブートストラップ・コンデンサＣＡＰを表示領域７からできるだけ遠ざけ、シール６２にできるだけ近づけている。そのため、ブートストラップ・コンデンサＣＡＰが表示領域７からより遠い場所（アレイ基板１０のエッジ１０ａにより近い場所）に配置され、出力トランジスタＴｒ１が表示領域７により近い場所に配置されている。また、出力トランジスタＴｒ１が、ブートストラップ・コンデンサＣＡＰの表示領域７側に配置され、ブートストラップ・コンデンサＣＡＰ及び表示領域７の間の領域内に配置されている。更に、上述のように、ブートストラップ・コンデンサＣＡＰに透光部が設けられている。以上より、光硬化型シール材又は光・熱併用型シール材を確実に硬化させることができる。その結果、基板間の結合力の低下と、未硬化部のシール材成分の表示領域への拡散に起因する表示品位の低下とを抑制でき、更に、額縁領域８を狭くすることができる。

なお、出力トランジスタＴｒ１に透光部を設けたり、出力トランジスタＴｒ１を複数の部分に分割したりすることも考えられるが、透光部からまわり込んだ光に起因してオフリーク電流が増加する等、ＴＦＴの特性の安定性の観点からは、好ましくない。

また、本実施形態において、シール６２は、シール塗布領域６３内に配置され、かつ、所望の接着力が確保できる限り、その配置場所及び幅の大きさは特に限定されない。シール６２は、図１０に示したように、ブートストラップ・コンデンサＣＡＰに重ならなくてもよいし、図１３に示すように、ブートストラップ・コンデンサＣＡＰの一部又は全部に重なってもよい。他方、シール６２は、出力トランジスタＴｒ１に重ならないように形成されることが好ましい。

なお、ブートストラップ・コンデンサＣＡＰの面積は、透光部の分だけ大きくなる。しかしながら、上述のように、ブートストラップ・コンデンサＣＡＰ上までシール塗布領域６３を広げることができ、そして、シール６２を表示領域７の近くまで配置することができる。したがって、ブートストラップ・コンデンサＣＡＰの面積が増加したとしても、額縁領域８の幅は小さくすることができる。

（実施形態２）
実施形態２の液晶ディスプレイは、ブートストラップ・コンデンサの構造が異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。図１４は、実施形態２の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。図１５は、図１４のＪ−Ｋ線における断面模式図である。

図１４及び１５に示すように、本実施形態において、ブートストラップ・コンデンサＣＡＰは、絶縁膜４８上の第３電極３３を更に有している。

第３電極３３は、第１電極３１及び第２電極３２を覆うように形成されており、第１電極３１上においてゲート絶縁膜４２、絶縁膜４７及び絶縁膜４８を貫通するコンタクトホール３４を通して第１電極３１に接続されている。そして、第２電極３２を挟み込むようにして、第１電極３１及び第３電極３３が配置されている。したがって、第２電極３２及び第３電極３３の間にも容量が形成される。

第３電極３３は、インジウム酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム亜鉛（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電材料を含む透明導電膜から形成されている。したがって、光は第３電極３３を透過することができる。なお、第３電極３３は、これらの透明導電膜の積層膜を用いて形成されてもよい。また、第３電極３３は、画素電極９及び／又は補助容量電極と同じ導電膜から形成されてもよい。また、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード等の横電界を利用する液晶モードを採用する場合は、第３電極３３は、共通電極と同じ導電膜から形成されてもよい。

本実施形態によれば、実施形態１で説明した効果、例えば、シールの状態を容易に検査できるといった効果やシール材を充分に硬化させるといった効果を維持しつつ、狭い領域でもブートストラップ・コンデンサＣＡＰの容量を大きくすることができる。したがって、ブートストラップ・コンデンサＣＡＰを小さくすることができ、より一層の挟額縁化が可能である。

なお、本実施形態において、例えば、ＴＮモード、ＶＡモード等の縦電界を利用する液晶モードを採用する場合は、対向基板５０は、対向電極を有しているので、シール材には導通材料（例えば、金等の金属をコーティングした樹脂ビーズ）が混入されないことが好ましい。これは、シール材が導電材料を含むと、対向電極が第３電極３１とリークする可能性があるためである。したがって、上述の場合は、シール材には導通材料を混入せずに、コモン転移用電極１４上にのみ選択的に導通材料を塗布することが好ましい。例えば、シリンジによりコモン転移用電極１４上にのみカーボンペーストを塗布してもよい。

また、第３電極３３には通常、開口部を設ける必要はないが、透光部に対応して少なくとも一つの開口部及び／又は切り欠き部が形成されてもよい。

（実施形態３）
実施形態３の液晶ディスプレイは、シフトレジスタ中の素子のレイアウトが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。図１６は、実施形態３の液晶ディスプレイの額縁領域における構成を示す平面模式図である。

図１６に示すように、本実施形態では、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＡＰは、配線群７８及び制御素子領域７７の間に配置されている。

そして、本実施形態では、出力トランジスタＴｒ１は、ブートストラップ・コンデンサＣＡＰに対してアレイ基板１０のエッジ１０ａ側、すなわち、ブートストラップ・コンデンサＣＡＰ及びエッジ１０ａの間の領域内に配置されている。また、出力トランジスタＴｒ１は、シール６２の下に配置されている。更に、ブートストラップ・コンデンサＣＡＰは、出力トランジスタＴｒ１及び表示領域の間の領域内に配置され、ブートストラップ・コンデンサＣＡＰには、上述のように、少なくとも一つの開口部（透光部）が形成されている。このように、出力トランジスタＴｒ１をシール６２で覆うことによって、出力トランジスタＴｒ１に対応する領域においてシール６２に未硬化部が発生するおそれがある。しかしながら、未硬化部の表示領域側の部分は、ブートストラップ・コンデンサＣＡＰの透光部を通して光が照射されるため、安定的に硬化することができる。したがって、未硬化部のシール材成分が表示領域内に拡散することを防止することができる。また、本実施形態では、実施形態１に比べて、シール６２を表示領域のより近くまで配置することができるので、額縁領域をより狭くすることができる。

（実施形態４）
実施形態４の液晶ディスプレイは、シフトレジスタ中の素子のレイアウトが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。図２２は、実施形態４の液晶ディスプレイの額縁領域における構成を示す平面模式図である。図２３は、図２２のＭ−Ｎ線における断面模式図である。

図２２に示すように、本実施形態では、ブートストラップ・コンデンサＣＡＰは、２以上の部分、例えばコンデンサ部分ＣＡＰ（１）及びコンデンサ部分ＣＡＰ（２）に分割されている。各コンデンサ部分ＣＡＰ（１）、ＣＡＰ（２）には透光部が形成されている。そして、その中の１つ、例えばコンデンサ部分ＣＡＰ（２）は、他のコンデンサ部分と比べて表示領域からより遠い位置に配置され、配線群７８及び制御素子領域７７の間に配置されている。このことにより、実施形態１に比べて制御素子領域７７を表示領域により近づけることが可能となり、アレイ基板のエッジ１０ａからのトランジスタＴｒ２〜Ｔｒ４までの距離が拡大する。したがって、外部からの水分侵入等によるトランジスタＴｒ２〜Ｔｒ４の特性劣化に対するマージンを確保することができる。

コンデンサ部分ＣＡＰ（１）は、実施形態１で説明したブートストラップ・コンデンサＣＡＰと平面構造が異なるだけであり、その断面構造は、実施形態１で説明したブートストラップ・コンデンサＣＡＰの断面構造と同様である。すなわち、コンデンサ部分ＣＡＰ（１）は、絶縁基板１１上の第１電極３１と、第１電極３１上のゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３２とを有している。第１電極３１は、第１端子、出力トランジスタＴｒ１のゲート（ゲート電極）及びノードｎｅｔＡに接続され、第２電極３２は、第２端子、出力トランジスタＴｒ１のソース（ソース電極）及び出力端子ＯＵＴに接続されている。

図２３に示すように、コンデンサ部分ＣＡＰ（２）は、絶縁基板１１上の第１電極３５と、第１電極３５上のゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３６とを有している。第１電極３５には、互いに平行なスリット状の複数の開口部３５ａが形成されており、第２電極３６には、開口部３５ａに対応してスリット状の複数の開口部３６ａが形成されている。開口部３６ａは、互いに平行に配置されており、各開口部３６ａは、対応する開口部３５ａと対向している。そのため、これらの開口部を光は透過することができる。

電極３５及び３６の一方は、第１電極３１を介して、第１端子、出力トランジスタＴｒ１のゲート（ゲート電極）及びノードｎｅｔＡに接続され、電極３５及び３６の他方は、第２電極３２を介して、第２端子、出力トランジスタＴｒ１のソース（ソース電極）及び出力端子ＯＵＴに接続されている。ノードｎｅｔＡに接続される電極と、出力端子ＯＵＴに接続される電極との配置場所は、コンデンサ部分ＣＡＰ（１）及びＣＡＰ（２）の間で、互いに上下入れ替わっていてもよい。コンデンサ部分ＣＡＰ（１）では、下層の第１電極３１がノードｎｅｔＡに接続され、上層の第２電極３２が出力端子ＯＵＴに接続されているが、コンデンサ部分ＣＡＰ（２）では、上層の第２電極３６がノードｎｅｔＡに接続されてもよく、下層の第１電極３５が出力端子ＯＵＴに接続されてもよい。各電極３１、３２、３５及び３６の接続先は、制御素子領域７７のレイアウトを考慮して、出力端子ＯＵＴ及びノードｎｅｔＡのうちの接続しやすいほうを適宜選択することができる。

コンデンサ部分ＣＡＰ（１）及びＣＡＰ（２）を互いに接続する２本の配線は、狭額縁化の観点からは制御素子領域７７内の空きスペースに配置されることが好ましく、この場合、上記２本の配線は各々、制御素子領域７７内の立体的な配線構造に応じて、電極３１及び３５が存在する下の電極層と電極３２及び３６が存在する上の電極層との間で繋ぎ替えられることが好ましい。

（実施形態５）
実施形態５の液晶ディスプレイは、コンデンサ部分ＣＡＰ（２）の平面構造が異なることを除いて、実施形態４の液晶ディスプレイと実質的に同じである。図２４は、実施形態５の液晶ディスプレイの額縁領域における構成を示す平面模式図である。

図２４に示すように、本実施形態では、コンデンサ部分ＣＡＰ（２）には透光部が形成されておらず、コンデンサ部分ＣＡＰ（２）の第１電極３５及び第２電極３６には開口部が形成されていない。本実施形態は、各電極３５、３６の幅が充分に細い場合、例えば、１０μｍ以下の場合に好適である。

（実施形態６）
実施形態６の液晶ディスプレイは、シフトレジスタ中の素子のレイアウトが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。図２５は、実施形態６の液晶ディスプレイの額縁領域における構成を示す平面模式図である。図２６は、図２５のＰ−Ｑ線における断面模式図である。

図２５に示すように、本実施形態では、ブートストラップ・コンデンサＣＡＰは、２以上の部分、例えばコンデンサ部分ＣＡＰ（１）及びコンデンサ部分ＣＡＰ（２）に分割されている。コンデンサ部分ＣＡＰ（２）には透光部が形成されているが、コンデンサ部分ＣＡＰ（１）には透光部が形成されていない。そして、透光部が形成されたコンデンサ部分ＣＡＰ（２）は、コンデンサ部分ＣＡＰ（１）と比べて表示領域からより遠い位置に配置され、配線群７８及び制御素子領域７７の間に配置されている。このことにより、実施形態１に比べて制御素子領域７７を表示領域により近づけることが可能となり、アレイ基板のエッジ１０ａからのトランジスタＴｒ２〜Ｔｒ４までの距離が拡大する。したがって、外部からの水分侵入等によるトランジスタＴｒ２〜Ｔｒ４の特性劣化に対するマージンを確保することができる。

コンデンサ部分ＣＡＰ（１）は、実施形態１で説明したブートストラップ・コンデンサＣＡＰと平面構造が異なるだけであり、その断面構造は、実施形態１で説明したブートストラップ・コンデンサＣＡＰの断面構造と同様である。すなわち、コンデンサ部分ＣＡＰ（１）は、絶縁基板１１上の第１電極３１と、第１電極３１上のゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３２とを有している。第１電極３１は、第１端子、出力トランジスタＴｒ１のゲート（ゲート電極）及びノードｎｅｔＡに接続され、第２電極３２は、第２端子、出力トランジスタＴｒ１のソース（ソース電極）及び出力端子ＯＵＴに接続されている。ただし、第１電極３１及び第２電極３２には開口部が形成されていない。

図２６に示すように、コンデンサ部分ＣＡＰ（２）は、絶縁基板１１上の第１電極３５と、第１電極３５上のゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３６とを有している。第１電極３５には、互いに平行なスリット状の複数の開口部３５ａが形成されており、第２電極３６には、開口部３５ａに対応してスリット状の複数の開口部３６ａが形成されている。開口部３６ａは、互いに平行に配置されており、各開口部３６ａは、対応する開口部３５ａと対向している。そのため、これらの開口部を光は透過することができる。

第１電極３５は、第１電極３１を介して、第１端子、出力トランジスタＴｒ１のゲート（ゲート電極）及びノードｎｅｔＡに接続され、第２電極３６は、第２電極３２を介して、第２端子、出力トランジスタＴｒ１のソース（ソース電極）及び出力端子ＯＵＴに接続されている。図２５には、ノードｎｅｔＡに接続される電極と、出力端子ＯＵＴに接続される電極との互いの上下の配置関係がコンデンサ部分ＣＡＰ（１）及びＣＡＰ（２）の間で同じある例を示しているが、これらの配置関係は、制御素子領域７７内の空きスペースの形状及び／又は大きさに応じて、実施形態４で説明したように入れ替わっていてもよい。

（実施形態７）
実施形態７の液晶ディスプレイは、シフトレジスタ中の素子のレイアウトが異なることを除いて、実施形態６の液晶ディスプレイと実質的に同じである。図２７は、実施形態７の液晶ディスプレイの額縁領域における構成を示す平面模式図である。

図２７に示すように、本実施形態では、出力トランジスタＴｒ１及びコンデンサ部分ＣＡＰ（１）の配置場所が互いに入れ替わっており、出力トランジスタＴｒ１及び制御素子領域７７は、コンデンサ部分ＣＡＰ（１）及びＣＡＰ（２）の間に配置されている。これにより、実施形態６の場合に比べて、出力トランジスタＴｒ１に接続される配線７５のより近くに出力トランジスタＴｒ１を配置することが可能となる。そのため、コンデンサ部分ＣＡＰ（１）の大きさを確保でき、また、コンデンサ部分ＣＡＰ（１）と、出力トランジスタＴｒ１を配線７５に接続する配線との間で短絡が生じるのを抑制することができる。

以下、実施形態１〜７の種々の変形例について説明する。図１７〜１９は、実施形態１〜７の液晶ディスプレイにおけるブートストラップ・コンデンサの平面模式図である。図１７〜１９は各々、ブートストラップ・コンデンサＣＡＰ、コンデンサ部分ＣＡＰ（１）、又は、コンデンサ部分ＣＡＰ（２）を示している。

実施形態１〜７において、ブートストラップ・コンデンサに形成される開口部の形状及び配列は特に限定されず、例えば、図１７に示すように、開口部３１ａ、３２ａ、３５ａ及び３６ａは、上下及び左右に配列されていてもよい。また、第１電極３１、３５には、少なくとも一つの切り欠き部が形成されていてもよく、第２電極３２、３６には、この切り欠き部に対応して少なくとも一つの切り欠き部が形成されていてもよい。例えば、図１８及び１９に示すように、第１電極３１、３５には、互いに平行なスリット状の複数の切り欠き部３１ｂ、３５ｂが形成されていてもよく、第２電極３２、３６には、切り欠き部３１ｂ、３５ｂに対応してスリット状の複数の切り欠き部３２ｂ、３６ｂが形成されていてもよい。切り欠き部３２ｂ、３６ｂは、互いに平行に配置されており、各切り欠き部３２ｂ、３６ｂは、対応する切り欠き部３１ｂ、３６ｂと対向している。また、ブートストラップ・コンデンサには、開口部と切り欠き部が混在していてもよい。更に、開口部と切り欠き部が互いに対向していてもよい。

各開口部及び切り欠き部の数及びサイズと、第１及び第２電極の各線状部分の幅とは特に限定されず、適宜、設定することができる。ただし、光硬化型シール材及び光・熱併用型シール材を充分に硬化させる観点からは、各開口部及び切り欠き部の幅は、５μｍ以上が好ましく、１０μｍ以上がより好ましく、各線状部分の幅は、４０μｍ以下が好ましく、１０μｍ以下がより好ましい。

また、実施形態１〜７では、出力トランジスタＴｒ１と、ブートストラップ・コンデンサＣＡＰ又はコンデンサ部分ＣＡＰ（１）との間に隙間を設け、これらを短い配線で互いに接続した構造について説明したが、シール及びシール塗布領域のエッジの位置によっては、これらの間には隙間がなくてもよく、これらは互いに一体的に形成されていてもよい。例えば、ゲート電極４１と第１電極３１との間には隙間がなくてもよく、第２電極３２と、それに隣接するソース電極４５の櫛歯部との間には隙間がなくてもよい。前者の構造によれば、隙間の分だけ透光部の面積を確保することができるので、実施形態１で説明した効果、例えば、シールの状態を容易に検査できるといった効果やシール材を充分に硬化させるといった効果をより効果的に奏することができる。他方、後者の構造によれば、より一層の挟額縁化が可能である。

また、各ＴＦＴの半導体材料は特に限定されず、適宜、選択することができる。例えば、シリコン等の１４属元素の半導体、酸化物半導体等が挙げられる。更に、各ＴＦＴの半導体材料の結晶性は特に限定されず、単結晶、多結晶、非晶質、又は、微結晶であってもよく、これらの２種以上の結晶構造を含んでもよい。しかしながら、出力トランジスタがアモルファスシリコンを含む場合、その駆動能力を大きくする観点から、出力トランジスタのチャネル幅と、ブートストラップ・コンデンサのサイズとは特に大きくなる。したがって、出力トランジスタがアモルファスシリコンを含む場合に、シールの状態を容易に検査できるといった効果やシール材を充分に硬化させるといった効果を顕著に発揮することができる。なお、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）からなる群より選ばれる少なくとも一種の元素と、酸素（Ｏ）とを含むことが好ましく、Ｉｎ、Ｇａ、Ｚｎ及びＯを含むことがより好ましい。

また、実施形態１〜７において、透光部（開口部及び／又は切り欠き部）が形成されるブートストラップ・コンデンサの数と配置場所は特に限定されず、適宜設定することができる。すなわち、少なくとも一つのブートストラップ・コンデンサに透光部を形成すればよく、全てのブートストラップ・コンデンサが透光部を含んでもよいし、一部のブートストラップ・コンデンサのみが透光部を含んでいてもよい。ただし、上述の効果を特に効果的に発揮する観点からは、全てのブートストラップ・コンデンサに透光部（開口部及び／又は切り欠き部）を形成することが好ましい。

また、実施形態１〜７において、各ゲートドライバの素子及び配線の種類は、出力トランジスタ及びブートストラップ・コンデンサを除いて、特に限定されず、適宜決定することができる。

また、実施形態１〜７では、液晶ディスプレイについて説明したが、本発明に係る表示装置は、出力トランジスタ及びブートストラップ・コンデンサを含むシフトレジスタを備える表示装置であればよく、液晶ディスプレイに特に限定されない。例えば、マイクロカプセル型電気泳動方式の電子ペーパや、有機又は無機ＥＬディスプレイ等であってもよい。

（実施形態８）
以下にアクティブマトリクス型有機ＥＬディスプレイに係る実施形態８を示す。
図２０は、実施形態８のアクティブマトリクス型有機ＥＬディスプレイに含まれる単位画素（画素又はサブ画素）の回路構成を示す回路図である。図２０に示すように、この画素回路には、６つの画素用トランジスタＴｒ１１〜Ｔｒ１６と、１つの有機ＥＬ素子１６１とが設けられている。トランジスタＴｒ１３は、上記実施形態（Ｃ）における第２の画素用トランジスタに相当し、トランジスタＴｒ１６は、上記実施形態（Ｂ）における画素用トランジスタと、上記実施形態（Ｃ）における第１の画素用トランジスタとに相当する。

トランジスタＴｒ１１は、バスライン（以下、初期化信号線とも言う。）１１５から入力される信号（初期化信号）に応答して、所定の電位に設定された配線（以下、初期化電圧線とも言う。）１２０を介してコンデンサＣの電荷を放電させる。その結果、トランジスタＴｒ１４のゲート電圧が初期化される。

トランジスタＴｒ１２は、トランジスタＴｒ１４の閾値電圧のばらつきを補償する。

トランジスタＴｒ１３は、ゲートバスライン１１３から入力されるゲート信号（走査信号）に応答して、データバスライン１１２から入力されるデータ信号のスイッチングを行う。ゲートバスライン１１３は、上記実施形態（Ｃ）における第１のバスラインに相当する。なお、データ信号とは、外部から入力された画像信号に基づいてディスプレイ又はデータドライバで生成された信号であり、単位画素の階調データを含んでいる。

トランジスタＴｒ１４は、トランジスタＴｒ１３を介して入力されるデータ信号に応答して、有機ＥＬ素子１６１に供給される電流量を制御する。

トランジスタＴｒ１５は、バスライン（以下、発光制御線とも言う。）１２１から入力される信号に応答して、所定の電位に設定された配線（以下、陽極側電源線とも言う。）１２２からトランジスタＴｒ１４に供給される電流のスイッチングを行う。発光制御線１２１は、上記実施形態（Ｂ）におけるバスラインに相当する。

トランジスタＴｒ１６は、発光制御線１２１から入力される信号に応答して、トランジスタＴｒ１４を介して有機ＥＬ素子１６１に供給される電流のスイッチングを行う。

コンデンサＣは、トランジスタＴｒ１４に印加されたゲート電圧を保持するために設けられている。

有機ＥＬ素子１６１は、トランジスタＴｒ１５、トランジスタＴｒ１４及びトランジスタＴｒ１６を介して供給された電流に対応した輝度で発光する。有機ＥＬ素子１６１の陽極は、トランジスタＴｒ１６のドレインに接続され、有機ＥＬ素子１６１の陰極は、所定の電位に設定された配線（以下、陰極側電源線とも言う。）１２３に接続されている。有機ＥＬ素子１６１としては、一般的なものを利用することができる。

なお、本実施形態では、トランジスタＴｒ１１〜Ｔｒ６として、ｐチャネル型のＴＦＴを用いた例を示している。

図２１は、実施形態８のアクティブマトリクス型有機ＥＬディスプレイに含まれる有機ＥＬ基板の平面模式図である。有機ＥＬ基板は、上記第１基板に対応する。図２１に示すように、初期化電圧線１２０、ゲートバスライン１１３及び発光制御線１２１は、行方向に延在している。陽極側電源線１２２及びデータバスライン１１２は、列方向に延在している。なお、行方向に隣接する陽極側電源線１２２は、表示領域１０７内で相互に接続されてもよい。

表示領域１０７外には、ゲートバスライン１１３用の駆動回路と、発光制御線１２１用の駆動回路とが設けられている。例えば、図２１に示すように、表示領域１０７の左側にゲートバスライン１１３用の駆動回路１１３Ｄを設け、表示領域１０７の右側に発光制御線１２１用の駆動回路１２１Ｄを設けてもよい。また、表示領域１０７の左右両側にそれぞれゲートバスライン１１３用の駆動回路を設け、これらの外側（すなわち表示領域１０７からより遠い位置）にそれぞれ発光制御線１２１用の駆動回路を設けてもよい。この場合、発光制御線１２１は、ゲートバスライン１１３用の駆動回路内を通過して、発光制御線１２１用の駆動回路に接続される。

初期化信号線１１５は、図２１では図示していないが、初期化電圧線１２０等のバスラインと同じように行方向に延在しており、隣の行の画素用のゲートバスライン１１３に接続されてもよいし、初期化信号線１１５に専用に設けられた駆動回路（以下、初期化信号線用駆動回路とも言う。）に接続されてもよい。

上述の駆動回路は各々、複数の単位回路を多段接続して構成されたシフトレジスタを含み得る。

初期化電圧線１２０、及び、陽極側電源線１２２は、それぞれ、表示領域１０７外で、配線（初期化電圧線用幹配線）１２０Ｗ、及び、配線（陽極電源線用幹配線）１２２Ｗに接続されている。全ての有機ＥＬ素子１６１の陰極は、表示領域１０７内で相互に接続されており、表示領域１０７外で陰極側電源線１２３に接続されている。

次に、本実施形態のアクティブマトリクス型有機ＥＬディスプレイの駆動方法について説明する。

各行の画素には、１フレーム中に、初期化期間、書き込み期間及び発光期間の三つの期間（段階）がこの順に設けられている。

まず、初期化期間では、初期化信号線１１５から入力されるオン信号によってトランジスタＴｒ１１をオン状態にし、初期化電圧線１２０を介してコンデンサＣの電荷を放電する。これにより、トランジスタＴｒ１４のゲート電圧が初期化される。

次に、書き込み期間では、ゲートバスライン１１３から入力されるオン信号に応じて、データバスライン１１２から入力される階調データをトランジスタＴｒ１４に書き込む。このとき、トランジスタＴｒ１４のゲート電圧は、データバスライン１１２から入力される電圧よりもトランジスタＴｒ１４の閾値電圧分だけ低い値となる。また、コンデンサＣにもトランジスタＴｒ１４のゲート電位に対応した電荷が充電される。

発光期間では、発光制御線１２１から入力されるオン信号によってトランジスタＴｒ１５及びトランジスタＴｒ１６をオン状態にし、トランジスタＴｒ１４のゲート電圧に応じた電流量の電流を有機ＥＬ素子１６１に供給する。この結果、有機ＥＬ素子１６１が発光する。

以上の三つの段階を、各行ごとに繰り返すことで表示を行う。

一般的な有機ＥＬ素子は、水分や酸素等により劣化しやすい。したがって、有機ＥＬ素子１６１の保護のために、上記第２基板に対応し、有機ＥＬ基板に対向する対向基板を設け、また、有機ＥＬ基板と対向基板と間にシールを設けている。これにより、両基板の間を密閉している。シールの材料としては、例えば、フリットガラス等が挙げられる。更に、両基板の接着強度を向上する観点から、シールは、フリットガラスが硬化した部分と、樹脂が硬化した部分とを含んでもよい。この樹脂部分は、フリットガラス部分の内側及び外側（すなわち、表示領域側及び基板のエッジ側）のいずれか一方側又は両側に設けられる。樹脂の具体例としては、例えば、光硬化性及び／又は熱硬化性のエポキシ樹脂、光硬化性及び／又は熱硬化性のアクリル樹脂、このような樹脂を含む組成物等が挙げられる。

本発明に係る表示装置におけるシフトレジスタは、上述した、ゲートバスライン１１３用の駆動回路、発光制御線１２１用の駆動回路、及び、初期化信号線用駆動回路に適用可能である。すなわち、これらの駆動回路は、実施形態１〜７で説明した、出力トランジスタと、透光部（開口部及び／又は切り欠き部）が形成されたブートストラップ・コンデンサとを含むことができる。そのため、本実施形態においても、実施形態１で説明した効果、例えば、シールの状態を容易に検査できるといった効果やシール材を充分に硬化させるといった効果を奏することができる。

なお、実施形態１〜８は、互いに組み合わされてもよく、例えば、異なる構造のブートストラップ・コンデンサを同じシフトレジスタ内に形成してもよいし、複数のシフトレジスタが互いに異なる構造のブートストラップ・コンデンサを含んでいてもよい。

また、実施形態１〜７の変形例を実施形態８に適用してもよい。例えば、実施形態８において、ブートストラップ・コンデンサに設けられる各開口部及び切り欠き部の幅は、５μｍ又は１０μｍ以上であってもよいし、各線状部分の幅は、４０μｍ又は１０μｍ以下であってもよい。また、各ＴＦＴの半導体材料は特に限定されず、例えば、シリコン等の１４属元素の半導体、酸化物半導体等が挙げられる。また、各ＴＦＴの半導体材料の結晶性は特に限定されず、単結晶、多結晶、非晶質、又は、微結晶であってもよく、これらの２種以上の結晶構造を含んでもよい。また、実施形態１〜７と同様の観点から、実施形態８において、出力トランジスタは、アモルファスシリコンを含んでもよい。また、酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎ、Ａｌ及びＳｉからなる群より選ばれる少なくとも一種の元素と、Ｏとを含むことが好ましく、Ｉｎ、Ｇａ、Ｚｎ及びＯを含むことがより好ましい。更に、実施形態８においても、透光部（開口部及び／又は切り欠き部）が形成されるブートストラップ・コンデンサの数と配置場所は特に限定されず、例えば、全てのブートストラップ・コンデンサが透光部を含んでもよいし、一部のブートストラップ・コンデンサのみが透光部を含んでいてもよい。

１：液晶パネル
２：表示部
３：画素
４：画素用ＴＦＴ
５：ソースバスライン用の駆動回路（ソースドライバ）
６ａ、６ｂ：ゲートバスライン用の駆動回路（ゲートドライバ）
７、１０７：表示領域
８：額縁領域
９：画素電極
１０：アレイ基板
１０ａ：エッジ
１１：絶縁基板
１２、Ｓ１〜Ｓｍ：ソースバスライン
１３、１１３、Ｇ１〜Ｇｎ：ゲートバスライン
１４：コモン転移用電極
１６：共通幹配線
１７：コモンバスライン
１８、１９：引き出し線
２５：入力配線
２６、２７、２８、２９、３０：端子
３１、３５：第１電極
３１ａ、３２ａ、３５ａ、３６ａ：開口部
３１ｂ、３２ｂ、３５ｂ、３６ｂ：切り欠き部
３２、３６：第２電極
３３：第３電極
３４：コンタクトホール
４１：ゲート電極
４２：ゲート絶縁膜
４３：ｉ層（半導体活性層）
４４：ｎ＋層
４５：ソース電極
４６：ドレイン電極
４７、４８：絶縁膜
５０：対向基板
５１：絶縁基板
５２：ブラックマトリクス（ＢＭ）
６１：液晶層
６２：シール
６３：シール塗布領域
７１：画素アレイ
７２：表示制御回路
７３ａ、７３ｂ：シフトレジスタ
７４〜７６：配線
７７：制御素子領域
７８：配線群
１１２：データバスライン
１１３Ｄ：ゲートバスライン用の駆動回路
１１５：初期化信号線
１２０：初期化電圧線
１２０Ｗ：初期化電圧線用幹配線
１２１：発光制御線
１２１Ｄ：発光制御線用の駆動回路
１２２：陽極側電源線
１２２Ｗ：陽極電源線用幹配線
１２３：陰極側電源線
１６１：有機ＥＬ素子
Ｐｉｊ：画素回路
ＳＲ１〜ＳＲｎ：単位回路
ＩＮａ、ＩＮｂ：入力端子
ＣＫＡ、ＣＫＢ：クロック端子
ＶＳＳ：電源端子
ＯＵＴ：出力端子
Ｔｒ１〜Ｔｒ４、Ｔｒ１１〜Ｔｒ１６：トランジスタ
ＣＡＰ：ブートストラップ・コンデンサ
ＣＡＰ（１）、ＣＡＰ（２）：コンデンサ部分
Ｃ：コンデンサ

Claims (9)

1. 第１基板と、前記第１基板に対向する第２基板と、前記第１基板及び前記第２基板の間に設けられたシールとを備える表示装置であって、
   前記表示装置は、表示領域と、前記表示領域の周囲の額縁領域とを含み、
   前記シールは、前記額縁領域に前記表示領域を取り囲むように設けられ、
   前記第１基板は、絶縁基板と、前記絶縁基板上にモノリシック形成されたシフトレジスタと、複数のバスラインと、前記複数のバスラインと直交する方向に延在し、前記シフトレジスタに信号を供給する配線とを含み、
   前記シフトレジスタは、前記額縁領域に配置され、かつ、多段接続された複数の単位回路を含み、
   前記複数の単位回路は各々、クロック信号が入力されるクロック端子と、対応するバスラインに接続され、出力信号が出力される出力端子と、ソース及びドレインの一方が前記クロック端子に接続され、前記ソース及び前記ドレインの他方が前記出力端子に接続されたトランジスタと、第１端子が前記トランジスタのゲートに接続され、第２端子が前記出力端子に接続されたコンデンサとを含み、
   前記コンデンサは、前記配線と前記表示領域との間の領域内に配置され、かつ、第１電極と、前記第１電極上の絶縁層と、前記絶縁層上の第２電極とを含み、
   前記複数の単位回路のうちの少なくとも一つにおいて、前記第１電極には、第１切り欠き部及び／又は第１開口部が設けられ、前記第２電極には、前記第１切り欠き部及び／又は前記第１開口部に対向する第２切り欠き部及び／又は第２開口部が設けられる表示装置。
2. 前記シールは、光硬化性を有する材料の硬化物を含む請求項１記載の表示装置。
3. 前記材料は、熱硬化性を更に有する請求項２記載の表示装置。
4. 前記コンデンサは、前記第２電極上の第２絶縁層と、前記第２絶縁層上の透明電極とを更に含み、
   前記透明電極は、前記第１電極に接続される請求項１〜３のいずれかに記載の表示装置。
5. 前記第１基板は、表示領域内に設けられた複数の画素回路を含み、
   前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続された画素電極とを含み、
   前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続される請求項１〜４のいずれかに記載の表示装置。
6. 前記第１基板は、表示領域内に設けられた複数の画素回路を含み、
   前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続されたエレクトロルミネッセンス素子とを含み、
   前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続される請求項１〜４のいずれかに記載の表示装置。
7. 前記複数のバスラインは、第１の複数のバスラインであり、
   前記第１基板は、表示領域内に設けられた複数の画素回路と、複数のデータバスラインとを含み、
   前記複数の画素回路は各々、第１の画素用トランジスタと、対応するデータバスラインに接続された第２の画素用トランジスタと、前記第１の画素用トランジスタに接続されたエレクトロルミネッセンス素子とを含み、
   前記第１の複数のバスラインは各々、対応する複数の第２の画素用トランジスタのゲートに接続される請求項１〜４のいずれかに記載の表示装置。
8. 前記トランジスタは、酸化物半導体を含む請求項１〜７のいずれかに記載の表示装置。
9. 前記酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む請求項８記載の表示装置。

Images