KR20210075441A - 투명 표시 패널 및 이를 포함하는 투명 표시 장치 - Google Patents

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Abstract

본 발명은 GIP 영역도 투과 영역으로 사용할 수 있고 GIP 영역에서의 투과 영역을 최대화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치에 대한 것이다.
이를 위하여 본 발명은 VSS 전압 인가를 위한 배선을 표시부 내에 배치함으로써 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 GIP 회로부 상부에 배치할 필요가 없어, GIP 영역도 투과 영역으로 사용하여 투명 베젤부를 구현할 수 있다.
또한 본 발명은 GIP 입력 신호 배선들 간의 간격을 최대한 이격시킬 수 있도록 GIP 입력 신호 배선부와 GIP 출력 신호 배선부를 서로 다른 층에 배치함으로써, GIP 회로부에서의 투과 영역을 최대화할 수 있다.

Description

투명 표시 패널 및 이를 포함하는 투명 표시 장치{TRANSPARENT DISPLAY PANEL AND TRANSPARENT DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 GIP 영역의 투과 영역을 최대화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치에 대한 것이다.
다양한 정보를 영상으로 표시하는 표시 장치는 액정 표시 장치(Liquid Crystal Display Device : LCD), 유기 발광 표시 장치(Organic Light Emitting Diodes : OLED)와 같이 다양한 방식으로 영상을 구현하도록 발전해왔다.
이러한 영상 구현 방식의 발전과 더불어 최근에는 정보가 표시되는 적어도 일부 영역이 투명화되어 광을 투과시킴으로써, 표시 장치 뒤의 사물 또는 배경이 보이는 표시 장치인 투명 표시 장치에 대한 수요가 증대되고 있다.
투명 표시 장치는 양방향으로 광을 투과시키기 때문에 표시 장치의 양 방향으로 정보를 표시하면서도, 표시 장치를 사이에 둔 사용자들 각각이 투명 표시 장치의 반대편에 위치하는 사물 또는 풍경 등을 볼 수 있다.
예를 들어, 유기 발광 표시 장치로 구현되는 투명 표시 장치는 입사되는 광을 그대로 투과하는 투명 영역과 광이 발광하는 발광 영역을 포함할 수 있다.
투명 표시 장치는 데이터 전압이나 전원 전압 등을 공급하는 다양한 배선들을 필요로 하는데, 일반적으로 상기 배선들은 저항 문제를 고려하여 불투명하면서도 두꺼운 배선들을 사용한다.
특히 상기와 같이 불투명하면서도 두꺼운 배선들이 투명 표시 장치의 베젤(Bezel)부에 배치되는 경우, 불투명한 배선들의 존재로 인하여 투명 영역은 그만큼 감소하게 되며, 베젤부를 슬림화하기도 어렵다.
한편 게이트 드라이버가 게이트 인 패널(Gate In Panel: GIP) 형태로 베젤부에 배치되는 경우 베젤부의 슬림화를 위하여, GIP 영역을 구성하는 GIP 트랜지스터 회로 및 수직 방향으로 배열되는 신호 배선들을 최대한 밀집하여 설계하게 된다.
이렇게 GIP 트랜지스터 회로 및 신호 배선들을 최대한 밀집하여 설계하는 경우 베젤부의 슬림화에는 도움이 될 수는 있으나, GIP가 배치된 영역에서는 투과 영역을 거의 확보할 수 없는 문제점이 있을 수 있다.
아울러 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 베젤부에 형성하여 GIP 영역의 상부를 덮도록 배치되는 경우, GIP 영역에서는 투과 영역을 확보하지 못할 수도 있다.
이에 본 발명의 발명자들은 GIP 영역을 투과 영역으로 사용할 수 있으며, GIP 영역에서의 투과 영역을 최대화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 발명하였다.
본 발명의 목적은 GIP 영역을 투과 영역으로 사용할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
또한 본 발명의 목적은 GIP 영역에서의 투과 영역을 최대한 확보할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
또한 본 발명의 목적은 GIP 영역에서의 투과도를 향상시키면서도 옐로우이시(Yellowish) 현상을 최소화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
일 실시예에 따른 투명 표시 패널은 표시부와 표시부를 둘러싸는 비표시부를 포함하는 기판과, 기판의 비표시부에 배치되고, 하나 이상의 GIP(Gate-In Panel) 블록부, 하나 이상의 GIP 입력 신호 배선부, 하나 이상의 GIP 출력 신호 배선부 및 GIP 입력 신호 배선부와 GIP 블록부를 전기적으로 연결하는 하나 이상의 GIP 입력 신호 연결 배선을 포함하는 GIP 회로부를 포함한다.
이 경우 GIP 입력 신호 배선부와 GIP 출력 신호 배선부는 서로 다른 층에 있다.
GIP 입력 신호 배선부는 GIP 블록부에 게이트 제어 신호를 전달하며, GIP 출력 신호 배선부는 GIP 블록부의 게이트 신호를 표시부에 전달할 수 있다.
GIP 입력 신호 연결 배선은 GIP 입력 신호 배선부 및 GIP 출력 신호 배선부와 서로 다른 층에 있을 수 있다.
또한 GIP 회로부 상에는 뱅크층이 형성되지 않을 수 있어 GIP 회로부의 투과도를 향상시키고, 옐로이쉬(Yellowish) 현상을 개선할 수 있다. 그리고 인접한 GIP 입력 신호 배선들 간의 간격은 하나의 GIP 입력 신호 배선의 폭보다 넓게 이격되어 배치하여 GIP 입력 신호 배선들을 분산 배치할 수 있다.
본 발명에 따르면 VSS 전압 인가를 위한 배선을 표시부 내에 배치함으로써 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 GIP 회로부 상부에 배치할 필요가 없어, GIP 영역도 투과 영역으로 사용하여 투명 베젤부를 구현할 수 있다.
또한 본 발명에 따르면 GIP 입력 신호 배선들 간의 간격을 최대한 이격시킬 수 있도록 GIP 입력 신호 배선부와 GIP 출력 신호 배선부를 서로 다른 층에 배치함으로써, GIP 회로부에서의 투과 영역을 최대화할 수 있다.
특히 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 베젤부 영역에 배치할 필요가 없어, 상기 배선이 배치되지 않는 영역까지도 GIP 회로부가 사용할 수 있는 바 GIP 입력 신호 배선들의 간격을 최대한 이격시켜 투과 영역을 더욱 더 최대화할 수 있다.
또한 본 발명에 따르면 GIP 회로부 상에 뱅크층을 형성하지 않아도 되기 때문에, GIP 영역에서의 투과도를 향상시키고, 뱅크층의 물질 특성으로 인해서 누렇게 빛바랜 색상이 표시되는 현상인 옐로우이시(Yellowish) 현상을 최소화할 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 투명 표시 장치의 시스템을 개략적으로 설명하기 위한 블록도이다.
도 2는 투명 표시 장치를 구성하는 각 구성들의 연결 및 배치 관계를 개략적으로 설명하기 위한 평면도이다.
도 3은 유기 발광 표시 패널에서 화소의 발광부와 투과부에 대한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 투명 표시 패널에 있어서, 제1 기판 상에 배치된 배선부들의 연결 관계를 도시한 것이다.
도 5 내지 도 9은 본 발명의 일 실시예에 따른 투명 표시 패널에 있어서 도 4에 따른 배선들 간의 연결 관계를 각 층간 적층 구조를 중심으로 도시한 평면도이다.
도 10은 도 7의 A-A'영역을 확대한 평면도이고, 도 11은 도 10의 B-B' 영역을 확대한 평면도이고, 도 12는 도 10의 C-C'영역을 확대한 평면도이고, 도 13은 도 8의 D-D' 영역을 확대한 평면도이고, 도 14는 도 9의 E-E' 영역을 확대한 평면도이고, 도 15는 도 9의 F-F'영역을 확대한 단면도이고, 도 16은 도 9의 G-G' 영역을 확대한 평면도이고, 도 17은 도 16의 H-H' 영역을 확대한 단면도이다.
도 18은 헤드-업-디스플레이로 사용되는 투명 표시 장치의 일 실시예이다.
도 19(a)는 단일 슬릿에 의한 원거리 회절 무늬를 도시한 것이고, 도 19(b)는 단일 슬릿에서의 회절 효과에 대한 설명도이다.
도 20(a) 내지 도 20(d)는 각각 입자, 파동, 빛, 전자에 대한 이중 슬릿 실험 결과 값에 대한 것이다.
도 21은 투명 표시 장치에서 일반적인 사각형 형상의 투과부들이 배열된 것을 도시한 것이다.
도 22는 도 21과 같은 투과부 형상을 갖는 투명 표시 장치의 중심부에 빛을 쏘았을 때 발생되는 빛의 회절 현상을 나타낸 것이다.
도 23 내지 도 25는 투명 표시 장치에서 투과부들이 곡선을 갖는 형상으로 이루어진 본 발명의 일 실시예들이다.
도 26은 도 25와 같이 원형의 투과부 형상을 갖는 투명 표시 장치의 중심부에 빛을 쏘았을 때 발생되는 빛의 회절 현상을 나타낸 것이다.
도 27과 도 28은 투명 표시 장치에서 투과부들이 모든 내각이 둔각인 다각형의 형상으로 이루어진 본 발명의 일 실시예들이다.
도 29는 본 발명의 일 실시예에 따른 투명 표시 장치의 투과부와 발광부가 배치된 것을 도시한 것이다.
도 30(a) 내지 도 30(c)는 각각의 투과부 형상에 따른 헤이즈 값을 측정한 것이고, 도 31은 서로 다른 ppi를 기준으로 각각의 투과부 형상에 따른 헤이즈 값을 측정한 것이다.
도 32는 본 발명의 다른 일 실시예에 따른 투명 표시 장치의 투과부와 발광부가 배치된 것을 도시한 것이다.
도 33과 도 34는 각각 도 29에서 I-I'영역과 J-J'영역의 단면도를 도시한 것이다.
도 35와 도 36은 표시부의 최외각부를 둘러싸도록 배치된 더미 화소 패턴부를 도시한 것이다.
도 37는 본 발명의 일 실시예에 따른 표시부 내의 배선부와 화소 회로부의 배치 관계를 구체적으로 도시한 것이다.
도 38은 도 37에서 O-O', P-P' 영역의 단면도를 도시한 것이다.
도 39은 본 발명의 일 실시예에 따른 GIP 회로부의 평면도를 도시한 것으로, 도 10에서의 Q-Q'영역에 대한 것이다.
도 40은 본 발명의 다른 일 실시예에 따른 GIP 회로부의 평면도를 도시한 것이다.
도 41 내지 도 43은 각각 도 40에서의 R-R', S-S', T-T'영역에 대한 단면도를 도시한 것이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 투명 표시 패널과 이를 포함하는 투명 표시 장치를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 투명 표시 장치의 시스템을 개략적으로 설명하기 위한 블록도이고, 도 2는 투명 표시 장치를 구성하는 각 구성들의 연결 및 배치 관계를 개략적으로 설명하기 위한 평면도이다.
다만 도 1과 도 2의 경우 본 발명의 일 실시예인 것으로 본 발명에 따른 투명 표시 장치(100)의 각 구성들의 연결 및 배치 관계는 이에 한정되지 않는다.
투명 표시 장치(100)는 투명 표시 패널(110), 타이밍 컨트롤러(140, Timing Controller), 데이터 드라이버(120, Data Driver) 및 게이트 드라이버(130, Gate Driver)를 포함할 수 있다.
투명 표시 패널(300)은 하나 이상의 화소(Pixel: P)를 포함하여 화상을 표시하는 표시부(DA)와 화상을 표시하지 않는 비표시부(NDA)를 포함할 수 있다. 비표시부(NDA)는 표시부(DA)의 주위를 둘러싸도록 배치될 수 있다. 비표시부(NDA)에는 게이트 드라이버(130), 데이터 드라이브 IC 패드부(310) 및 각종 배선들이 배치될 수 있으며, 비표시부(NDA)는 베젤부에 대응될 수 있다. 투명 표시 패널(300)의 투명 영역은 표시부(DA)와 비표시부(NDA) 모두에 포함될 수 있다.
투명 표시 패널(300)은 일 방향으로 배열된 복수의 게이트 배선들(Gate Line: GL)과 게이트 배선들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 배선들(Data Line: DL)에 의해 형성되는 복수의 화소 영역을 포함할 수 있다.
화소 영역들은 매트릭스 형태로 배열되고, 각각의 화소 영역에는 하나 이상의 서브 화소(Sub Pixel: SP)를 포함하는 화소(Pixel: P)가 배치될 수 있다.
게이트 드라이버(130)는 게이트 인 패널(Gate In Panel: GIP) 형태로 투명 표시 패널(110) 상에 직접 적층되어 형성될 수 있다. 게이트 인 패널 형태로 형성된 GIP 회로부는 복수로 형성되어 표시부(DA)를 사이에 두고 표시부(DA)의 좌우 외곽부인 비표시부(NDA)에 각각 배치될 수 있다.
데이터 드라이버(120)는 적어도 하나의 소스 드라이버 집적회로(121, Source Driver Integrated Circuit: Source Driver IC)를 포함하여 다수의 데이터 배선(DL)을 구동할 수 있다.
예를 들어 각각의 소스 드라이버 집적회로(121)에 해당하는 소스 구동 칩은 연성 필름(123)에 실장되고, 연성 필름(123)의 일 단은 적어도 하나의 컨트롤 인쇄회로기판(150, Control Printed Circuit Board)에 본딩되고, 타 단은 투명 표시 패널(110)의 데이터 드라이브 IC 패드부(DPA)에 본딩될 수 있다.
컨트롤 인쇄회로기판(150)에는 타이밍 컨트롤러(140)가 배치될 수 있으며, 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러가 더 배치될 수 있다.
아울러 연성 필름(123)과 컨트롤 인쇄회로기판(150) 사이에는 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등과 같은 연결 매체를 통해 연결된 소스 인쇄회로기판이 배치될 수 있다.
한편, 투명 표시 장치(100)는 액정 표시 장치, 유기 발광 표시 장치 등이 사용될 수 있으나, 이하에서는 발명의 일 실시예로 도 3을 참조하여 유기 발광 표시 장치를 기준으로 설명을 하도록 한다.
투명 표시 패널은 제1 기판(200)과 제2 기판(270)을 포함할 수 있다. 제1 기판(200)은 화소들이 배치된 표시부(DA)와 비표시부(NDA)를 포함하는 베이스 기판이다. 제2 기판(270)은 제1 기판(200)과 대향하여 배치되며, 봉지 기판일 수 있다. 제1 기판(200)과 제2 기판(270)은 플라스틱 또는 유리 기판일 수 있다. 제1 기판(200)의 표시부(DA)는 발광부(EA)와 투과부(TA)를 포함한다.
발광부(EA)에는 복수의 서브 화소들이 배치될 수 있다. 각각의 서브 화소는 적색 광을 발광하는 적색 서브 화소, 녹색 광을 발광하는 녹색 서브 화소, 청색 광을 발광하는 청색 서브 화소일 수 있으며, 적색, 녹색 및 청색 이외의 다른 색상, 예를 들어 흰색 광을 발광하는 서브 화소일 수 있다.
각각의 서브 화소는 해당 색상의 광이 발광하는 발광부(EA)와, 발광부(EA)와 전기적으로 연결되어 발광부(EA)에서 광이 나오도록 해주는 회로부를 포함할 수 있다.
서브 화소의 발광부(EA)는 각각의 서브 화소마다 해당 색상의 광을 내는 영역을 의미할 수 있고, 서브 화소마다 존재하는 애노드 전극과 같은 화소 전극을 의미할 수 있으며, 화소 전극이 배치된 영역을 의미할 수 있다.
발광부(EA)는 제1 전극(221)인 애노드 전극, 유기 발광층(223) 및 제2 전극(225)인 캐소드 전극을 포함하는 유기 발광 소자(220)를 포함하며, 유기 발광 소자(220)는 제1 전극(221)에 공급된 전압과 제2 전극(225)에 공급된 전압에 의해 소정의 밝기로 발광한다. 이 경우 투명 전극인 제2 전극(225)은 발광부(EA)와 투과부(TA)를 모두 지나도록 형성될 수 있다.
서브 화소의 회로부는 각각의 서브 화소의 화소 전극으로 전압 또는 전류를 공급하여 발광부(EA)에서 광이 나오도록 해주는 구동 박막 트랜지스터(210) 등을 포함하는 회로를 의미하거나, 이러한 회로들이 배치된 영역을 의미할 수 있다.
구동 박막 트랜지스터(210)는 게이트 전극(214), 소스 전극(217a), 드레인 전극(217b) 및 액티브층(212)을 포함한다.
회로부는 박막 트랜지스터들을 이용하여 게이트 배선(GL)으로부터 게이트 신호가 입력되는 경우 데이터 배선(DL)의 데이터 전압에 따라 발광부(EA)의 유기 발광 소자(220)의 제1 전극(221)에 소정의 전압을 공급한다. 회로부는 발광부(EA)와 배치되도록 배치되되, 광의 발광 방향의 반대측에 배치되어 발광되는 광을 방해하지 않을 수 있다.
유기 발광 소자(220), 구체적으로는 제2 전극(225) 상에는 봉지층(250)이 형성되며, 봉지층(250) 상에는 유기 발광 소자(220)에 대응되는 컬러 필터(260)가 형성될 수 있다. 컬러 필터(260)는 대응되는 서브 화소의 색상과 동일한 색상이거나 다른 색상일 수 있다.
투과부(TA)는 입사되는 광을 투과시키는 영역으로 회로부를 제외한 영역일 수 있으며, 투명표시장치의 투과율은 투과부(TA)의 면적에 의존한다.
도 3은 본 발명의 일 실시예로 하나의 서브 화소에 대응되는 발광부(EA)와 투과부(TA)를 도시하였지만, 본 발명에 따른 투명 표시 장치의 발광부(EA)와 투과부(TA)의 배치 형태가 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 투명 표시 패널(300)에 있어서, 제1 기판(301) 상에 배치된 배선부들의 연결 관계를 도시한 것이다.
제1 기판(301)은 표시부(DA)와 상기 표시부(DA)의 주위를 둘러싸도록 배치되는 비표시부(NDA)를 포함하며, 비표시부(NDA)는 표시부(DA)의 상하좌우를 모두 감싸도록 배치될 수 있다. 표시부(DA)의 상하 방향은 Y축 방향을 의미하고, 표시부(DA)의 좌우 방향은 X축 방향을 의미한다.
표시부(DA)는 장변과 단변을 포함하는 직사각형의 형상을 가질 수 있다. 이 경우 장변은 단변보다 상대적으로 길이가 긴 변을 의미한다. 또한 장변은 표시부(DA)의 좌우 방향인 X축 방향과 평행한 변을 의미하며, 단변은 표시부(DA)의 상하 방향인 Y축 방향과 평행한 변을 의미한다.
표시부(DA)의 하나 이상의 일측 외부에는 게이트 드라이버(130)가 게이트 인 패널(GIP)의 형태로 배치될 수 있다. 즉 표시부(DA)의 좌우에 위치하는 비표시부(NDA)에는 한 쌍의 GIP 회로부(360)가 배치될 수 있다.
예를 들어, GIP 회로부(360)는 표시부(DA)의 단변을 따라 배치되고, 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)은 표시부(DA)의 장변을 따라 배치될 수 있다.
GIP 회로부(360)가 배치된 비표시부(NDA)에는 GIP 회로부(360)에 정전기가 유입되는 경우 작동되어 정전기 유입을 최소화해주는 GIP 정전기(Electro Static Discharge: ESD) 방지 회로부(365)가 배치될 수 있다.
GIP 회로부(360)가 배치되지 않은 표시부(DA)의 일 측면, 예를 들어 표시부(DA)의 상부 방향에 있는 비표시부(NDA)에는 하나 이상의 데이터 드라이브 IC 패드부(310)가 배치될 수 있다. 데이터 드라이브 IC 패드부(310)에는 전원 배선, 데이터 배선 등 투명 표시 패널(300) 구동에 필요한 다양한 배선들이 연결된다.
데이터 드라이브 IC 패드부(310)와 표시부(DA) 사이에는 데이터 배선부(311), 기준 전압 배선부(340), VSS 전압 배선부(320), VDD 전압 배선부(330)들이 배치되어, 데이터 드라이브 IC 패드부(310)와 각종 배선을 통해서 서로 연결된다.
구체적으로 데이터 드라이브 IC 패드부(310)를 중심으로 데이터 드라이브 IC 패드부(310)의 좌우에는 데이터 드라이브 IC 패드부(310)로부터 멀어지는 방향으로 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)가 배치될 수 있다. 즉 데이터 배선부(311)를 기준으로 양측에는 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)들이 각각 서로 대칭되는 형태로 배치될 수 있다. 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)는 서로 이격되도록 배치된다.
VDD 전압 배선부(330)는 화소의 구동을 위하여 화소에 고전위 전압의 전원을 공급해주는 고전위 전압 전원 배선부일 수 있으며, VSS 전압 배선부(320)는 화소의 구동을 위하여 화소에 저전위 전압의 전원을 인가해주는 저전위 전압 전원 배선부일 수 있다. 기준 전압 배선부(340)는 화소에 기준 전압(Vref)을 공급해줄 수 있다.
기준 전압 배선부(340), VDD 전압 배선부(330) 및 VSS 전압 배선부(320)와 표시부(DA) 사이에는 기준 전압 배선부(340)와 전기적으로 연결되는 기준 전압 배선(341), VDD 전압 배선부(330)와 전기적으로 연결되는 제1 VDD 전압 배선(331), VSS 전압 배선부(320)와 전기적으로 연결되는 제1 VSS 전압 배선(321)이 배치될 수 있다.
본 발명의 일 실시예로 VDD 전압 배선부(330)와 제1 VDD 전압 배선(331)은 일체형으로 형성되되, 기준 전압 배선부(340)와 기준 전압 배선(341), 그리고 VSS 전압 배선과 제1 VSS 전압 배선(321)은 각각 서로 이격되도록 형성되어 별도의 연결 전극으로 전기적으로 연결되는 배선의 배치 형태를 갖지만 이에 한정되는 것은 아니다.
제1 VDD 전압 배선(331)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치되며, VDD 전압 배선부(330)와 일체형으로 형성될 수 있다.
또한 제1 VDD 전압 배선(331)은 각각의 데이터 드라이브 IC 패드부(310)에 대응되는 복수의 VDD 전압 배선부(330)들과 일체형으로 형성되어 복수의 VDD 전압 배선부(330)들을 전기적으로 연결할 수 있다.
제1 VDD 전압 배선(331)과 표시부(DA)의 사이에는 기준 전압 배선(341)이 배치될 수 있다. 본 발명의 일 실시예에서는 기준 전압 배선(341)이 초기 전압 배선으로 쓰이는 것을 기준으로 설명하지만, 보상 회로에 따라서 초기 전압 배선과는 별도의 배선으로 기준 전압 배선(341)이 사용될 수 있다.
이에 따라 기준 전압 배선부(340)는 표시부(DA)로부터 멀어지는 상부 방향으로 기준 전압 배선(341)과 이격되도록 배치될 수 있다. 기준 전압 배선(341)은 바(Bar) 형상을 갖도록 형성되어 제1 VDD 전압 배선(331)과 평행하게 배치될 수 있다.
기준 전압 배선(341)에 기준 전압을 인가해주기 위해서 기준 전압 배선부(340)와 기준 전압 배선(341)은 별도의 연결 전극인 제2 연결 전극(352)에 의해서 전기적으로 연결될 수 있다.
기준 전압 배선(341)과 표시부(DA)의 사이에는 제1 VSS 전압 배선(321)이 배치될 수 있다. 이에 따라 VSS 전압 배선부(320)는 표시부(DA)로부터 멀어지는 상부 방향으로 제1 VSS 전압 배선(321)과 이격되도록 배치될 수 있다.
제1 VSS 전압 배선(321)은 바(Bar) 형상을 갖도록 형성되어 제1 VDD 전압 배선(331) 및 기준 전압 배선(341)과 평행하게 배치될 수 있다. 제1 VSS 전압 배선(321)에 VSS 전압을 인가해주기 위해서 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)은 별도의 연결 전극인 제1 연결 전극(351)에 의해서 전기적으로 연결될 수 있다.
또한 VSS 전압 배선부(320)와는 별도로 기준 전압 배선부(340)들 사이에는 VSS 전압 보조 배선부(326)가 배치될 수 있다. 구체적으로 VSS 전압 보조 배선부(326)는 기준 전압 배선부(340)들 사이와 데이터 배선부(311)와 VDD 전압 배선 사이에 이격된 상태인 섬(Island) 형태로 배치될 수 있다.
VSS 전압 보조 배선부(326)는 제1 연결 전극(351)을 통해서 제1 VSS 전압 배선(321)과 전기적으로 연결될 수 있다. VSS 전압 보조 배선부(326)가 제1 연결 전극(351)에 의해서 제1 VSS 전압 배선(321)과 전기적으로 연결되는 경우 제1 VSS 전압 배선(321)의 전체 접촉 면적이 넓어지기 때문에, 제1 VSS 전압 배선(321)의 전체 저항을 낮추면서도 균일하게 만들어줄 수 있다.
기준 전압 배선(341)과 표시부(DA) 사이에는 정전기 방지 회로부(371)가 배치되고, 제1 VSS 전압 배선(321)과 표시부(DA) 사이에는 멀티플렉서(Multiplex: MUX) 회로부(373)가 배치될 수 있으나, 투명 표시 패널(300)의 설계 방식에 따라서 위치가 변경될 수 있다.
정전기 방지 회로부(371)는 정전기 방지 회로를 구성하는 다수의 박막 트랜지스터를 포함할 수 있으며, 투명 표시 패널(300)에서 정전기가 발생하는 경우 정전기 방지 회로가 작동하여 정전기를 외부로 빼내는 역할을 한다.
MUX 회로부(373)는 MUX 회로를 구성하는 다수의 박막 트랜지스터를 포함하도록 구성될 수 있다. MUX 회로부(373)를 사용하는 경우 드라이버 IC 출력의 한 개의 채널이 2개 이상의 데이터 배선(313)에 신호를 공급하도록 할 수 있어 드라이버 IC의 사용 개수를 저감할 수 있는 장점이 있다.
정전기 방지 회로부(371)와 MUX 회로부(373) 또한 기준 전압 배선(341) 등과 평행한 바(Bar) 형상으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 VDD 전압 배선(331)과 제1 VSS 전압 배선(321)은 표시부(DA)의 상부 일측에 있는 비표시부(NDA)에 배치되고, 표시부(DA)의 하부 타측에 있는 비표시부(NDA)에는 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)이 배치될 수 있다.
표시부(DA)로부터 멀어지는 하부 방향으로 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)이 차례대로 배치될 수 있다. 제2 VDD 전압 배선(332)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치될 수 있다.
제2 VDD 전압 배선(332)에 VDD 전압을 인가해주기 위해서 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)은 별도의 연결 전극인 VDD 전압 연결 배선(333)에 의해서 전기적으로 연결될 수 있다.
따라서 상기와 같은 연결 구조를 통해서 VDD 전압 배선부(330)를 통해서 공급되는 VDD 전압은 제1 VDD 전압 배선(331)과 VDD 전압 연결 배선(333)을 통하여 제2 VDD 전압 배선(332)까지 인가될 수 있다.
이 경우 하나 이상의 VDD 전압 연결 배선(333)은 표시부(DA)를 가로지르도록 표시부(DA) 내에 배치되어 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)을 전기적으로 연결한다.
한편, 제2 VSS 전압 배선(322)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치될 수 있다. 제2 VSS 전압 배선(322)의 상하 폭은 제1 VSS 전압 배선(321)의 상하 폭보다 좁게 형성되어, 제2 VSS 전압 배선(322)은 제1 VSS 전압 배선(321)보다 얇은 두께의 배선으로 형성될 수 있다.
제2 VSS 전압 배선(322)에 VSS 전압을 인가해주기 위해서 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)은 별도의 연결 전극인 VSS 전압 연결 배선(323)에 의해서 전기적으로 연결될 수 있다.
따라서 상기와 같은 연결 구조를 통해서 VSS 전압 배선부(320)를 통해서 공급되는 VSS 전압은 제1 VSS 전압 배선(321)과 VSS 전압 연결 배선(323)을 통하여 제2 VSS 전압 배선(322)까지 인가될 수 있다.
이 경우 하나 이상의 VSS 전압 연결 배선(323)은 표시부(DA)를 가로지르도록 표시부(DA) 내에 배치되어 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)을 전기적으로 연결한다.
본 발명의 일 실시예와 같이 표시부(DA)의 상하에 각각 배치된 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)이 표시부(DA)를 가로지르는 하나 이상의 VSS 전압 연결 배선(323)에 의해서 전기적으로 연결되는 구조를 가짐으로써 다음과 같은 유리한 효과들을 얻을 수 있다.
먼저 표시부(DA)의 좌우에 배치되는 비표부에서의 불투명한 VSS 전압 배선을 생략할 수 있는 바, 그 만큼 베젤부의 투명 영역을 더 확보하게 되어 베젤부에서의 투명 영역을 최대화할 수 있다.
또한 표시부(DA)의 좌우에 배치되는 비표부에서의 불투명한 VSS 전압 배선을 생략할 수 있는 바, 그 만큼 표시부(DA)의 좌우 베젤부에 배치되기 위해 필요한 VSS 전압 배선의 영역이 필요하지 않게 되어 베젤부를 슬림화할 수 있다.
예를 들어, VSS 전압 연결 배선(323)이 표시부(DA)의 좌우 비표시부(NDA)에 배치되는 경우 VSS 전압 배선은 표시부(DA)의 외곽부 주위를 따라서 표시부(DA)를 둘러싸도록 배치되게 된다. 이 경우 불투명한 VSS 전압 배선이 표시부(DA)의 외곽부인 비표시부(NDA)에 형성되기 때문에 베젤부의 투명 영역이 감소되며, 베젤부도 축소시키기가 어렵다.
하지만 본 발명의 일 실시예에 따른 VSS 전압 배선 배치 구조는 표시부(DA)의 상하좌우, 즉 4개 측면의 베젤부에 VSS 전압 배선이 배치되는 것이 아니라, 표시부(DA)의 좌우 2개 측면의 베젤부에만 VSS 전압 배선이 배치되면 충분하다. 따라서 본 발명의 일 실시예에 따르면 불투명한 VSS 전압 배선이 배치되지 않는 베젤부에서의 투명 영역을 최대한 확보할 수 있으며, 필요한 경우 베젤부도 축소시킬 수도 있는 바 베젤부의 슬림화를 얻을 수 있다.
또한 VSS 전압 배선이 표시부(DA)의 외곽부 주위를 따라서 배치되는 경우 VSS 전압은 표시부(DA)의 외곽부 주위를 따라서 흘러들어와 표시부(DA) 내의 화소에 공급되기 때문에, 전류 패스(Path)로써의 역할을 하는 VSS 전압 배선은 저항 문제 등을 고려한 전류 패스로써의 제 기능을 하기 위하여 두꺼운 두께로 형성이 되어야 한다.
하지만 본 발명의 일 실시예의 경우 VSS 전압 연결 배선(323)이 표시부(DA)를 지나면서 화소에 바로 VSS 전압을 공급할 수 있기 때문에, 제2 VSS 전압 배선(322)은 전류 패스로써의 역할을 하지 않을 수 있다.
이와 같이 제2 VSS 전압 배선(322)이 전류 패스로써의 역할을 하지 않는 경우, 제2 VSS 전압 배선(322)은 저항 문제 등을 고려하여 두껍게 형성할 필요가 없기 때문에 최대한 얇은 배선으로 형성할 수 있다.
따라서 본 발명의 일 실시예에 따른 제2 VSS 전압 배선(322)은 제1 VSS 전압 배선(321)보다도 상하 폭을 얇게 형성할 수 있어, 제2 VSS 전압 배선(322)의 폭이 감소되는 만큼 표시부(DA) 하부 베젤부에서의 투명 영역을 더 확보할 수 있으며, 필요한 경우 베젤부의 슬림화도 얻을 수 있다.
표시부(DA)로부터 멀어지는 하부 방향으로 제2 VSS 전압 배선(322)과 이격되어 점등 테스트부(375)가 배치될 수 있다. 점등 테스트부(375)는 제2 VSS 전압 배선(322)과 평행한 바 형태로 형성될 수 있으며, 표시부(DA)의 양 측면부까지 형성되어 표시부(DA)의 3면을 둘러싸도록 형성될 수 있다.
점등 테스트부(375)는 투명 표시 패널(300)이 제조된 후 모듈 공정 전에 다수의 데이터 배선(313)에 점등 테스트 신호를 공급함으로써 투명 표시 패널(300)의 불량을 검사한다. 점등 테스트부(375)는 다수의 데이터 배선(313)과 일대일 대응되도록 접속된 다수의 검사 스위칭 소자들을 구비한다. 따라서 데이터 배선부(311)로부터 분기된 다수의 데이터 배선(313)들은 표시부(DA)를 가로지르면서 점등 테스트부(375)까지 전기적으로 연결된다.
점등 테스트부(375)에 점등 테스트 신호를 공급하기 위하여 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)의 일부 영역 상에 점등 테스트 신호 인가부(376)를 형성할 수 있다.
도 5 내지 도 9은 본 발명의 일 실시예에 따른 투명 표시 패널(300)에 있어서 도 4에 따른 배선들 간의 연결 관계를 각 층간 적층 구조를 중심으로 도시한 평면도이다.
도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 투명 표시 패널(300)의 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320), VSS 전압 보조 배선부(326), 기준 전압 배선(341), 제1 VDD 전압 배선(331), 제2 VDD 전압 배선(332), 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)은 각각 서로 이격된 상태로 동일한 층에 배치되고, 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성될 수 있다.
다만 앞서 설명한 바와 같이 VDD 전압 배선부(330)와 제1 VDD 전압 배선(331)는 서로 이격되지 않고 일체형으로 형성될 수 있다.
이와 같이 각각의 배선부와 배선들이 서로 동일한 층에 형성되어 있기 때문에 각각의 배선부와 배선들을 전기적으로 연결해주는 연결 전극들은 서로 연결하려고 하는 배선부와 배선, 또는 배선과 배선 사이에 있는 다른 배선들과 단락이 되지 않아야 한다.
예를 들어, 데이터 배선부(311)로부터 분기된 데이터 배선(313)을 점등 테스트부(375)에 연결하기 위해서, 데이터 배선(313)은 서로 다른 층에 있는 제1 데이터 배선(314)과 제2 데이터 배선(315)이 서로 전기적으로 연결되는 형태로 형성될 수 있다.
이 경우 제1 데이터 배선(314)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 데이터 배선(315)은 화소의 구동 박막 트랜지스터(210)의 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
데이터 배선(313)은 표시부(DA)의 화소들에 데이터 신호를 인가하기 때문에, 데이터 배선부(311)로부터 분기된 데이터 배선(313)은 표시부(DA)를 지나기 전까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 데이터 배선(313)은 표시부(DA)를 지나기 전까지는 제2 데이터 배선(315)으로 형성되고, 표시부(DA)를 지나면서 제2 데이터 배선(315)과 다른 층에 있는 제1 데이터 배선(314)으로 변경된다.
그리고 다시 표시부(DA)를 지나고 점등 테스트부(375)에 도달하기 전까지는 제2 데이터 배선(315)으로 변경되고, 점등 테스트부(375)는 다시 제1 데이터 배선(314)으로 변경되어 연결될 수 있다.
다만 데이터 배선(313)이 표시부(DA)를 지나고 점등 테스트부(375)를 도달하기까지 제2 VDD 전압 배선(332) 및 제2 VSS 전압 배선(322)과 중첩되는 영역에서는 서로 단락되지 않도록, 제1 데이터 배선(314)과 제2 데이터 배선(315)이 반복적으로 변경되도록 형성될 수 있다.
즉 데이터 배선(313)은 제2 VDD 전압 배선(332)을 지나가는 경우 단락되지 않도록 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 데이터 배선(314)이 제2 데이터 배선(315)으로 변경되어 제2 VDD 전압 배선(332)과 다른 층에 형성되어 단락되지 않을 수 있다.
여기서 제1 데이터 배선(314)이 제2 데이터 배선(315)으로 변경된다는 의미는 도 11에 도시된 바와 같이 제1 데이터 배선(314)이 제2 데이터 배선(315)과 하나 이상의 컨택홀로 연결됨으로써, 전기적인 연결은 유지하되 데이터 배선(313)의 배치층이나 재질이 변경되는 것을 의미하는 것으로 이하에서 설명하는 다른 배선들에도 동일한 의미로 적용될 수 있다.
그리고 제2 데이터 배선(315)이 제2 VDD 전압 배선(332)을 지나간 이후에는 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 데이터 배선(314)으로 다시 변경될 수 있다. 즉 제1 데이터 배선(314)과 제2 데이터 배선(315)은 서로 다른 층에 배치되어 하나 이상의 제2 데이터 배선 컨택홀(315h)을 통해서 서로 전기적으로 연결된다.
이와 같이 기준 전압 연결 배선(343)도 서로 다른 층에 배치되는 제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)이 서로 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 기준 전압 연결 배선(344)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 기준 전압 연결 배선(345)은 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, 기준 전압 연결 배선(343)은 표시부(DA)의 하단부까지 형성되는데, 서로 다른 층에 형성되는 제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)이 서로 전기적으로 연결되는 형태로 형성될 수 있다. 기준 전압 연결 배선(343)은 표시부(DA)를 통과하되 기준 전압 연결 배선(343)의 끝단부는 최종적으로 컨택되는 별도의 배선이 없을 수 있다.
기준 전압 연결 배선(343)은 표시부(DA)의 화소들에 기준 전압을 인가하기 때문에, 기준 전압 연결 배선(343)이 표시부(DA)를 지나기 전까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 기준 전압 연결 배선(343)은 표시부(DA)를 지나기 전까지 제2 기준 전압 연결 배선(345)으로 형성되고, 표시부(DA)를 지나면서 제2 기준 전압 연결 배선(345)과 다른 층에 있는 제1 기준 전압 연결 배선(344)으로 연결된다.
제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)은 서로 다른 층에 배치되어 하나 이상의 컨택홀을 통해서 전기적으로 연결될 수 있다. 또한 VSS 전압 연결 배선(323)도 서로 다른 층에 배치되는 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 VSS 전압 연결 배선(324)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 VSS 전압 연결 배선(325)은 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, VSS 전압 연결 배선(323)은 제2 VSS 전압 배선(322)까지 연결되기 위하여, 서로 다른 층에 형성되는 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 전기적으로 연결되는 형태로 형성될 수 있다.
VSS 전압 연결 배선(323)은 표시부(DA)를 사이에 둔 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)을 전기적으로 연결하기 때문에, VSS 전압 연결 배선(323)이 제2 VSS 전압 배선(322)에 연결되기까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
본 발명의 일 실시예에서는 표시부(DA)와 제1 VSS 전압 배선(321) 사이에 다른 배선이 배치되지 않는 바, 제1 VSS 전압 배선(321)에서 시작되는 VSS 전압 연결 배선(323)은 제1 VSS 전압 배선(321)과 동일한 층에서 동일한 재질로 일체로 형성되는 제1 VSS 전압 연결 배선(324)으로 형성될 수 있다.
제1 VSS 전압 배선(321)으로부터 분기된 제1 VSS 전압 연결 배선(324)은 표시부(DA)를 가로지르도록 배치되어, 제2 VDD 전압 배선(332)을 지나가는 경우 제2 VDD 전압 배선(332)과 중첩되는 영역에서 서로 단락되지 않도록, 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 반복적으로 변경되도록 형성될 수 있다.
즉 VSS 전압 연결 배선(323)은 제2 VDD 전압 배선(332)을 지나가는 경우 서로 단락되지 않도록 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 VSS 전압 연결 배선(324)이 제2 VSS 전압 연결 배선(325)으로 변경되어 제2 VDD 전압 배선(332)과 단락되지 않도록 지나가게 된다.
제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)은 서로 다른 층에 배치되어 하나 이상의 제2 VSS 전압 연결 배선 컨택홀(325h)을 통해서 서로 전기적으로 연결된다.
제2 VDD 전압 배선(332)을 통과한 VSS 전압 연결 배선(323)은 도 12에 도시된 바와 같이 제1 VSS 전압 연결 배선(324)이 제2 VSS 전압 배선(322)과 연결될 수 있다. 이 경우 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 배선(322)은 하나 이상의 제2 VSS 전압 연결 배선 컨택홀(325h)로 연결되는 제2 VSS 전압 연결 배선(325)에 의해서 전기적으로 연결될 수 있다.
아울러 제2 VSS 전압 배선(322)에서 데이터 배선(313)과 중첩되지 않는 영역들에서는 제2 VSS 전압 배선(322)과 하나 이상의 보조 배선 컨택홀(327h)로 연결되는 보조 배선(327)들이 제2 VSS 전압 배선(322) 하부에 배치될 수 있다.
보조 배선(327)은 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다. 보조 배선(327)은 제2 VSS 전압 배선(322)의 배면에 연결됨으로써 제2 VSS 전압 배선(322)의 전체 저항을 감소시켜주는 역할을 할 수 있다.
또한 VDD 전압 연결 배선(333)도 서로 다른 층에 배치되는 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)이 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 VDD 전압 연결 배선(334)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 VDD 전압 연결 배선(335)은 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, VDD 전압 연결 배선(333)은 제2 VDD 전압 배선(332)까지 연결되기 위하여, 서로 다른 층에 형성되는 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)이 전기적으로 연결되는 형태로 형성될 수 있다.
VDD 전압 연결 배선(333)은 표시부(DA)를 사이에 둔 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)을 전기적으로 연결하기 때문에, VDD 전압 연결 배선(333)이 제2 VDD 전압 배선(332)에 연결되기까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 VDD 전압 연결 배선(333)은 표시부(DA)를 지나기 전까지 제2 VDD 전압 연결 배선(335)으로 형성되고, 표시부(DA)를 지나면서 제2 VDD 전압 연결 배선(335)과 다른 층에 있는 제2 VDD 전압 연결 배선(335)으로 변경된다.
즉 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)은 서로 다른 층에 배치되어 하나 이상의 컨택홀을 통해서 전기적으로 연결된다.
표시부(DA)를 통과한 VDD 전압 연결 배선(333)은 도 11에 도시된 바와 같이 제1 VDD 전압 연결 배선(334)이 제2 VDD 전압 배선(332)과 연결될 수 있다. 이 경우 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 배선(332)은 하나 이상의 제2 VDD 전압 연결 배선 컨택홀(335h)로 연결되는 제2 VDD 전압 연결 배선(335)에 의해서 전기적으로 연결될 수 있다.
아울러 제2 VDD 전압 배선(332)에서 데이터 배선(313) 및 VSS 전압 연결 배선(323)과 중첩되지 않는 영역들에서는 제2 VDD 전압 배선(332)과 하나 이상의 컨택홀로 연결되는 보조 배선(327)들이 배치될 수 있다. 보조 배선(327)은 게이트 전극(214)과 동일한 층에서 동일한 재질로 형성될 수 있다.
VDD 전압 보조 배선(327)은 제2 VDD 전압 배선(332)의 배면에 연결됨으로써 제2 VDD 전압 배선(332)의 전체 저항을 감소시켜주는 역할을 할 수 있다.
도 6은 패시베이션층(218)에 형성되는 패시베이션홀을 추가로 도시한 것이고, 도 7은 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 연결하는 제1 연결 전극(351)과, 기준 전압 배선부(340)와 기준 전압 배선(341)을 연결하는 제2 연결 전극(352)을 추가로 도시한 것이다.
기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320), 기준 전압 배선(341), 제1 VSS 전압 배선(321), 제2 VSS 전압 배선(322), 제1 VDD 전압 배선(331) 및 제2 VDD 전압 배선(332) 상에는 패시베이션층(218)이 형성될 수 있다. 패시베이션층(218)은 PAC과 같은 유기물층으로 이루어진 평탄화층일 수 있다.
패시베이션층(218)은 절연층으로써의 역할도 하기 때문에, 배선부와 배선들간의 전기적 연결을 위해서 각각의 배선부와 배선 상의 일부 영역에는 패시베이션홀, 즉 평탄화홀이 형성될 수 있다. 패시베이션홀은 컨택홀만을 의미하는 것은 아니며, 접촉 면적을 최대한 확보하도록 패시베이션층이 제거되어 오픈된 영역일 수 있다. 패시베이션홀을 통해서 연결되는 연결 전극에 의해서 각각의 배선부와 배선들은 전기적으로 연결될 수 있다.
도 6에서는 각 층들간의 구분을 명확히 하기 위하여 패시베이션층(218)을 별도로 표시하지는 않고, 패시베이션홀이 형성된 영역만 강조하여 도시하였다.
VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 상에는 제1 패시베이션홀(218a)이 형성되고, 제1 연결 전극(351)은 도 7과 도 13에 도시된 바와 같이 제1 패시베이션홀(218a)을 통해서 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 전기적으로 연결한다.
즉 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 사이에 있는 제1 VDD 전압 배선(331)과 기준 전압 배선(341)들과의 단락을 방지하기 위하여, VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 연결하기 위한 전극의 점핑(Jumping) 구조가 필요하다.
따라서 본 발명의 일 실시예에 따르면 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 상에는 패시베이션층(218)이 형성되되, VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 상에는 제1 패시베이션홀(218a)이 형성된다.
이에 따라 패시베이션층(218) 상에 형성되어 제1 패시베이션홀(218a)을 통해 일측이 VSS 전압 배선부(320)와 연결되고 타측이 제1 VSS 전압 배선(321)과 연결되는 제1 연결 전극(351)에 의해서 전극의 점핑 연결 구조가 형성될 수 있다.
제1 연결 전극(351)은 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다. 제1 연결 전극(351)은 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 전기적으로 연결하는 것으로 저항을 최소화하면서도 균일하게 하기 위하여, 최대한 넓은 면적을 갖도록 형성되는 것이 바람직하다. 따라서 제1 연결 전극(351)은 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 및 제1 VSS 전압 배선(321)들을 덮도록 형성되어, 최대한의 넓은 면적을 갖도록 형성될 수 있다.
다만 제1 연결 전극(351)이 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 및 제1 VSS 전압 배선(321)들의 모든 영역을 다 덮는 것은 아니며, 후술하는 제2 연결 전극(352)의 배치 영역이나 제2 연결 전극(352)과의 이격 영역 등과 같이 일부 영역을 제외하여 덮을 수 있다.
또한 VSS 전압 배선부(320) 및 제1 VSS 전압 배선(321)과의 접촉 면적을 최대화하기 위하여 제1 패시베이션홀(218a)은 제1 VSS 전압 배선(321)에 대응되는 형태, 즉 긴 바(Bar) 형태로 형성될 수 있다.
또한 제1 연결 전극(351)의 적어도 일부 영역에는 도 13에 도시된 바와 같이 하나 이상의 가스 배출홀(355)이 형성될 수 있다. 가스 배출홀(355)은 투명 표시 패널(300)의 형성 공정 중에 발생되는 불필요한 가스들을 배출해주는 역할을 하는 것으로, 넓은 면적으로 이루어진 제1 연결 전극(351)에 가스 배출홀(355)들을 형성함으로써 투명 표시 패널(300)의 신뢰성을 높일 수 있다.
제1 연결 전극(351) 상에 형성되는 뱅크층(231)에서 가스 배출홀(355)에 대응되는 영역들이 오픈됨으로써 가스 배출홀(355)의 통로를 확보할 수 있으며, 뱅크층(231)으로 인하여 각각의 가스 배출홀(355)들의 경계가 이루어질 수 있다.
또한 VSS 전압 보조 배선부(326)가 추가로 배치되어 제1 연결 전극(351)에 의해 제1 VSS 전압 배선(321)과 전기적으로 연결될 수 있다.
VSS 전압 보조 배선부(326)는 VSS 전압 배선부(320)와 동일한 재질로 동일한 층에 형성되지만, 서로 이격되어 있고 별도의 배선이 연결되지 않는 섬(Island) 형태를 갖는다.
VSS 전압 보조 배선부(326) 상에도 제1 패시베이션홀(218a)이 형성되어 제1 연결 전극(351)이 연결됨으로써, 제1 연결 전극(351)의 전체 면적을 증가시킴으로써 전체 저항을 감소시키고 저항을 더욱 균일하게 해줄 수 있다.
한편, 기준 전압 배선부(340)와 기준 전압 배선(341) 상에도 패시베이션층(218)이 형성되고, 제2 연결 전극(352)은 도 7과 도 13에 도시된 바와 같이 제2 패시베이션홀(218b)을 통해서 기준 전압 배선부(340)와 기준 전압 배선(341)을 전기적으로 연결한다.
즉 기준 전압 배선부(340)와 기준 전압 배선(341) 사이에 있는 제1 VDD 전압 배선(331)과의 단락을 방지하기 위하여, 기준 전압 배선부(340)와 기준 전압 배선(341)을 연결하기 위한 전극의 점핑(Jumping) 구조가 필요하다.
따라서 본 발명의 일 실시예에 따르면 제1 VDD 전압 배선(331) 상에는 패시베이션층(218)이 형성되되, 기준 전압 배선부(340)와 기준 전압 배선(341) 상에는 도 6에서와 같이 제2 패시베이션홀(218b)이 형성된다.
이에 따라 제2 패시베이션홀(218b)을 통해 일측이 기준 전압 배선부(340)와 연결되고 타측이 기준 전압 배선(341)과 연결되는 제2 연결 전극(352)에 의해서 전극의 점핑 연결 구조가 형성될 수 있다.
제2 연결 전극(352)은 제1 연결 전극(351)과 동일한 재질로 동일한 층에 형성되되, 이격된 섬(Island) 형태를 갖도록 형성된다. 따라서 제2 연결 전극(352)은 화소의 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다.
제2 연결 전극(352)은 기준 전압 배선부(340)와 기준 전압 배선(341)을 전기적으로 연결하는 것으로 저항을 최소화하면서도 균일하게 하기 위하여, 최대한 넓은 면적을 갖도록 형성되는 것이 바람직하다. 또한 기준 전압 배선부(340) 및 기준 전압 배선(341)과의 접촉 면적을 최대화하기 위하여 제2 패시베이션홀(218b)도 최대한 넓은 면적을 갖도록 형성하는 것이 바람직하다.
또한 제2 연결 전극(352)의 일부 영역에는 제1 연결 전극(351)과 같이 하나 이상의 가스 배출홀(355)이 형성될 수 있다.
한편 제2 VSS 전압 배선(322) 상에도 도 6에서와 같이 제3 패시베이션홀(218c)이 형성되고, 도 7에서와 같이 제3 패시베이션홀(218c) 상에 제3 연결 전극(353)이 형성될 수 있다.
제2 VSS 전압 배선(322) 상에 있는 제3 패시베이션홀(218c)은 제2 VSS 전압 배선(322)과 제3 연결 전극(353)을 연결해주기 위한 것으로, 제3 연결 전극(353)은 제3 패시베이션홀(218c)을 통해서 제2 VSS 전압 배선(322)과 전기적으로 연결된다.
제2 VSS 전압 배선(322)과 제3 연결 전극(353)과의 접촉 면적을 최대화하여 저항을 감소시키기 위하여, 제3 패시베이션홀(218c)은 제2 VSS 전압 배선(322)과 대응되는 바 형태로 형성될 수 있다.
또한 투명 표시 패널(300)의 하단부에 제3 연결 전극(353)이 형성됨으로써, 투명 표시 패널(300)의 상단부에 있는 제1 연결 전극(351) 및 제2 연결 전극(352)이 형성되는 영역과의 단차를 맞춰줄 수 있는 효과도 있다.
제3 연결 전극(353)은 제1 연결 전극(351) 및 제 2 연결 전극과 동일한 재질로 동일한 층에 형성되되, 이격된 섬(Island) 형태를 갖도록 형성된다. 따라서 제3 연결 전극(353)은 화소의 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다.
한편, 제1 연결 전극(351), 제2 연결 전극(352) 및 제3 연결 전극(353) 상에는 뱅크층(231)이 형성될 수 있다. 뱅크층(231)은 도 8에 도시된 바와 같이 표시부(DA)의 둘레를 감싸도록 비표시부(NDA)에 형성되는 댐(Dam)부를 형성할 수 있다. 댐부(380)는 하나 이상의 댐부(380)가 패터닝되어 형성될 수 있다.
댐부(380)는 제1 기판(200) 상에 형성되어, 봉지층(250)을 형성하는데 사용되는 봉지 물질이 외부로 흘러나가는 것을 막아주는 역할을 할 수 있다. 댐부(380)는 비표시부(NDA)에 배치되되, 비표시부(NDA)에 배치되는 점등 테스트부(375)와 제1 VDD 전압 배선(331)을 둘러싸도록 배치될 수 있다.
한편 뱅크층(231) 상에는 화소의 제2 전극(225)인 캐소드 전극과 연결되는 제4 연결 전극(354)이 형성된다. 제4 연결 전극(354)은 화소의 캐소드 전극에 VSS 전압을 인가해주기 위해서 VSS 전압 배선과 전기적으로 연결된다. 이 경우 캐소드 전극과 제4 연결 전극(354)은 일체로 형성될 수 있다.
제4 연결 전극(354)의 일단은 VSS 전압이 인가되는 제1 연결 전극(351)과 전기적으로 연결하고, 타단은 제3 연결 전극(353)과 전기적으로 연결함으로써 캐소드 전극에도 VSS 전압을 인가할 수 있다.
도 8, 도 9 및 도 15에 도시된 바와 같이 제1 연결 전극(351) 상에는 뱅크층(231)이 형성되고, 제1 연결 전극(351) 상에는 뱅크층(231)의 일부 영역이 제거된 제1 뱅크홀(231a)이 형성되어 제1 연결 전극(351)을 외부로 노출시킴으로써 제1 뱅크홀(231a)을 통해서 제4 연결 전극(354)의 일단과 전기적으로 연결될 수 있다.
제4 연결 전극(354)에 VSS 전압을 인가하는 경우 제1 VSS 전압 배선(321)과 직접적으로 연결하는 것이 아니라, 애노드 전극으로 이루어진 제1 연결 전극(351)을 통해서 연결되는 바 저항을 감소시킬 수 있다.
제1 연결 전극(351)과 제4 연결 전극(354)의 접촉 면적을 최대화하기 위하여, 제1 연결 전극(351) 상에 있는 뱅크층(231)의 제1 뱅크홀(231a)은 기준 전압 배선(341)과 같이 바(Bar) 형상으로 형성될 수 있다.
또한 제1 뱅크홀(231a)은 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321)에 대응되도록 형성될 수 있다.
예를 들어, 제1 뱅크홀(231a)이 정전기 방지 회로부(371)와 같은 별도의 회로부 상에 형성되는 경우 평탄도가 떨어지는 영역에 뱅크홀이 형성되는 문제점이 있을 수 있다.
또한 제1 뱅크홀(231a)을 제1 VDD 전압 배선(331)과 같이 제1 VSS 전압 배선(321)으로부터 멀리 떨어진 배선 상에 형성하는 경우, 제1 뱅크홀(231a)을 통해 제1 VSS 전압 배선(321)과 전기적으로 연결되는 제4 연결 전극(354)의 전류 패스(Path)가 길어져서 저항이 커지는 문제점이 있을 수 있다.
예를 들어, 제4 연결 전극(354)이 저저항의 애노드 전극이 아니라 고저항의 캐소드 전극인 제4 연결 전극(354)으로 연결되는 길이가 더 길어지는 경우 전체적인 저항이 더 커질 수 있다.
이에 따라 본 발명의 일 실시예에 따른 제1 뱅크홀(231a)은 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321) 상에 형성되는 것이 바람직하다. 제1 뱅크홀(231a)이 기준 전압 배선(341) 상에 형성되는 경우 배선이 형성되지 않은 뱅크층(231)에 뱅크홀을 형성하는 것보다 홀의 경사면을 감소시키고 높은 평탄도도 얻을 수 있어 저항의 변동성을 감소시킬 수 있다. 또한 제1 뱅크홀(231a)이 제1 VSS 전압 배선(321) 상에 형성되는 경우 제4 연결 전극(354)과 제1 VSS 전압 배선(321)의 연결 거리가 더욱 가까워져 저항을 감소시킬 수 있다.
그리고 제2 VSS 전압 배선(322)과 전기적으로 연결된 제3 연결 전극(353) 상에 있는 뱅크층(231)에는, 도 8와 도 9에 도시된 바와 같이 뱅크층(231)의 일부 영역이 제거된 제2 뱅크홀(231b)을 형성하여 제4 연결 전극(354)의 타측을 제3 연결 전극(353)과 전기적으로 연결시킨다.
이 경우 제2 뱅크홀(231b)은 제2 VSS 전압 배선(322) 상에 있는 제3 패시베이션홀(218c)에 대응되도록 형성되어, 제2 VSS 전압 배선(322), 제3 연결 전극(353) 및 제4 연결 전극(354)이 적층된 상태로 한 곳에서 컨택될 수 있다.
아울러 제2 VSS 전압 배선(322)이 캐소드 전극과 직접적으로 연결되는 것이 아니라 저저항의 애노드 전극으로 이루어진 제3 연결 전극(353)을 통해서 연결되는 바, 저항이 감소될 수 있다.
이러한 제4 연결 전극(354)의 연결 구조로 인하여 제4 연결 전극(354)에는 VSS 전압이 인가될 수 있으며, 이를 통해서 유기 발광 소자(220)의 캐소드 전극에도 VSS 전압이 인가될 수 있다. 즉 제4 연결 전극(354)에는 VSS 전압 배선부(320)로부터 인가되는 VSS 전압이 제1 VSS 전압 배선(321)과 제1 연결 전극(351)을 통해서 인가될 수 있다.
제4 연결 전극(354)은 제1 VDD 전압 배선(331), 기준 전압 배선(341), 제2 VSS 전압 배선(322), 제2 VDD 전압 배선(332) 및 제2 VSS 전압 배선(322)을 포함한 표시부(DA) 전면을 덮도록 형성될 수 있다.
예를 들어 캐소드 전극은 도 14에 도시된 바와 같이 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)을 포함한 표시부(DA) 전면을 덮도록 형성되되, 댐부(380) 내측에 형성될 수 있다.
한편 GIP 회로부(360)는 도 16에 도시된 바와 같이, GIP 블록부(361)와 클럭 배선부(363)를 포함한다. GIP 블록부(361)는 게이트 배선(GL)들을 다수의 블록으로 분할하여 다수의 디스플레이 구동 기간에서 다수의 블록을 각각 구동하는 하나 이상의 GIP 블록들을 포함하고, 클럭 배선부(363)는 하나 이상의 클럭 배선들을 포함하여 GIP 회로부(360)의 노드들을 제어할 수 있다.
GIP 블록부(361)와 클럭 배선부(363)는 표시부(DA)로부터 멀어지는 방향으로 교대로 배치될 수 있다. 구체적으로 표시부(DA)의 좌우 측면에는 불투명하고 두꺼운 VSS 전압 배선들을 생략할 수 있기 때문에, VSS 전압 배선들이 생략되는 영역만큼 GIP 회로부(360)가 더 많은 영역을 차지할 수 있다.
따라서 GIP 회로부(360)를 구성하는 GIP 블록부(361)와 클럭 배선부(363)들의 배치를 조밀하게 하지 않아도 되는 바, 이를 통해서 GIP 회로부(360)에서도 투명 영역을 확보할 수 있다.
예를 들어 GIP 회로부(360)의 공간이 협소한 경우 공간 활용의 극대화를 위하여 GIP 블록부(361)와 클럭 배선부(363)들이 매우 조밀하게 배치되어야 하는 바, GIP 회로부(360)에서는 별도의 투명 영역을 확보하기가 어렵다.
이에 반해 본 발명의 일 실시예와 같이 GIP 회로부(360)의 공간이 커지는 경우, GIP 회로부(360)는 불투명 영역이 많은 GIP 블록부(361)와 투명 영역이 많은 클럭 배선부(363)가 서로 구분되도록 교대로 배치할 수 있어 GIP 회로부(360)에서도 투명 영역을 최대로 확보할 수 있다.
즉 본 발명의 일 실시예에 따르면 도 16 및 도 17과 같이 GIP 회로부(360)가 배치되는 표시부(DA)의 일 측면에서 VSS 전압 배선이 생략되기 때문에 불투명한 VSS 전압 배선에 의한 투명 영역의 감소를 최소화할 수 있다.
따라서 댐부(380)와 GIP 회로부(360) 사이에는 점등 테스트부(375)가 배치될 수 있으나, 댐부(380)와 GIP 회로부(360) 사이에는 VSS 전압 배선이 배치되지 않는다.
한편, 투명 표시 장치는 투명한 유리 기판과 같은 성질을 가지면서도 표시하고자 하는 화상 정보를 표시할 수 있어야 한다. 이러한 특성을 갖는 투명 표시 장치는 표시 정보와 투명 표시 장치 뒤의 공간 상황이 겹쳐 보이는 복합적인 투명 표시 장치로 구성할 수도 있다. 대표적인 예로 비행기나 자동차에 사용되는 헤드-업-디스플레이(Head Up Display; HUD)가 있다.
도 18에 도시된 바와 같은 자동차에 사용되는 헤드-업-디스플레이는 자동차의 전면 유리에 장착되어, 운전자의 전방 시야를 확보하면서도 각종 운행 정보를 운전자에게 표시하는 디스플레이를 의미한다.
따라서 헤드-업-디스플레이의 경우 표시 정보에 대한 높은 시인성을 필요로 하는데, 헤이즈(Haze)가 높은 경우 표시 정보의 시인성이 좋지 않기 때문에 헤이즈 값을 최대한 낮추도록 하는 것이 중요하다.
헤이즈는 투명 표시 장치를 통해 보이는 사물의 선명도와 연결된다. 따라서 투과도가 높지만 헤이즈가 큰 투명 표시 장치의 경우 사물이 뿌옇게 보이는 문제점이 있어, 표시 정보의 시인성이 떨어지게 된다. 투명 표시 장치에서 헤이즈의 발생은 다음과 같은 빛의 특성으로부터 기인할 수 있다.
도 19(a)는 단일 슬릿에 의한 원거리 회절 무늬를 도시한 것이고, 도 19(b)는 단일 슬릿에서의 회절 효과에 대한 설명도이다.
파동의 회절은 파동의 진행 방향에 장애물이 있을 때 파면이 휘어지는 현상을 말한다. 단일 슬릿(Single slit)을 이용한 회절에서 슬릿을 빠져나간 일정 파장의 수면파는 무수히 많은 구면파를 형성하게 된다
이와 관련하여 도 19(a)와 같이 빛을 이용한 슬릿 실험에서 회절 현상이 발생된다는 점에서 빛을 파동으로 볼 수도 있다. 빛은 슬릿을 지나면서 수면파와 동일하게 회절이 나타나지만 무수히 많이 형성된 새로운 구면파가 서로 간섭하게 되면서 명암이 있는 회절 무늬가 나타나게 된다.
도 19(b)는 스크린이 장애물로부터 충분히 떨어져 있는 원거리 회절에 대한 프라운호퍼(Fraunhoffer) 회절을 보여주는 것으로, 모든 광선을 평행 광선으로 간주했을 때 발생하며 회절 무늬는 거리에 상관없이 동일하게 된다.
단일 슬릿에서 프라운호퍼 회절이 발생되는 조건은 다음과 같이 계산할 수 있다. 슬릿의 가장자리와 중심에서 진행하는 빛의 경로차를
Figure pat00001
라고 할 때,
Figure pat00002
가 된다. 이때 상쇄 간섭이 발생하는 m번째 상쇄간섭 조건은
Figure pat00003
가 된다. θ가 보통 1보다 상당히 작기 때문에 결국 어둡게 나오는 부분은 중심으로부터
Figure pat00004
인 지점 또는
Figure pat00005
인 지점이 된다.
도 20(a) 내지 도 20(d)는 각각 입자, 파동, 빛, 전자에 대한 이중 슬릿 실험 결과 값을 보여준다.
입자가 이중 슬릿을 통과하는 경우 도 20(a)와 같이 스크린에 맞은 입자의 분포는 단일 슬릿을 통과한 입자의 단일분포의 단순합처럼 나타나게 된다.
즉 이 경우 스크린의 중앙이 아닌 슬릿 위치에 대응되는 스크린에 밝은 띠가 나타나게 된다. 파동이 이중 슬릿을 통과하는 경우 도 20(b)와 같이 파동은 스크린의 중심에서 가장 밝은 띠로 나타나게 된다. 상기와 같은 사실을 통해서 간섭의 존재 여부를 알 수 있으며, 입자는 상호 간섭하지 않기 때문에 슬릿을 가장 잘 통과할 수 있는 위치에서 입자의 분포가 많이 나타나는 것을 알 수 있다.
한편, 도 20(c)와 같이 빛을 이중 슬릿에 통과시키면 입자성이 사라지고 파동이 통과한 결과처럼 간섭 무늬가 발생한다. 전자(Electron)는 일반적으로 입자로 생각되지만 도 20(d)와 같이 빠른 속도로 가속시킨 전자를 이중 슬릿에 통과시키는 경우 파동의 이중 슬릿 실험 결과와 동일하게 나타나게 된다.
즉 입자라고 하더라도 충분히 빠른 속도로 이중 슬릿을 통과하게 되면 파동과 같은 간섭현상이 나타나게 되는 것을 알 수 있다. 결국 이를 통해서 빛은 속도가 충분히 빠른 광자라는 입자가 발생시키는 파동일 수도 있는 빛의 이중성(Wave-particle duality)을 갖는 것을 알 수 있다.
이와 같이 빛은 파동과 입자의 성질을 동시에 갖고 있기 때문에, 주기적인 패턴을 갖는 슬릿을 만나면 중첩과 상쇄가 발생하여 주기적인 형태의 회절(Diffraction)을 일으키게 된다. 결국 빛의 이중성으로 인한 회절 현상은 투명 표시 장치에 있어서 슬릿과 같은 역할을 하는 투과부의 형상에 따라서 다르게 나타날 수 있다.
예를 들어 도 21는 투명 표시 장치에서 일반적인 사각형 형상의 투과부들이 배열된 것을 도시한 것이다.
다수의 투과부(TAij, 이 경우 i는 행 번호이고, j는 열 번호이며, i와 j는 자연수)는 매트릭스 타입으로 배치된다. 따라서 제1 행에 있는 투과부는 TA11, TA12, TA13 … 이고, 제2 행에 있는 투과부는 TA21, TA22, TA23 … 이며, 제3 행에 있는 투과부는 TA31, TA32, TA33 … 로 규정된다. 이와 마찬가지로 제1 열에 있는 투과부는 TA11, TA21, TA31 … 이고, 제2 열에 있는 투과부는 TA12, TA22, TA32 … 이며, 제3 열에 있는 투과부는 TA13, TA23, TA33 … 로 규정된다.
이 경우 각각의 투과부는 모든 내각이 90도인 직사각형의 형상을 갖는다. 이에 따라 투과부 TA22과 동일한 행에 인접해 있는 투과부 TA21과 TA23은 투과부 TA22와 서로 대향하는 변이 평행하다.
또한 투과부 TA22와 동일한 열에 인접해 있는 투과부 TA12와 TA32는 투과부 TA22와 서로 대향하는 변이 평행하다. 즉 투과부 TA22를 이루는 모든 변은 인접한 투과부들의 대향하는 변과 모두 평행하며, 이는 다른 투과부들을 기준으로 하더라도 동일하게 적용될 수 있다.
투과부들은 빛이 투과되는 영역이기 때문에 앞서 이중 슬릿 실험에서 설명한 슬릿과 동일한 역할을 할 수 있다. 따라서 투과부 자체의 형상과 배치 구조에 따라서 빛의 회절 현상의 발생 여부 및 발생 정도가 달라질 수 있다.
빛의 회절은 슬릿을 이루는 라인(Line)들의 주기적인 반복에 의해서 발생되는 것으로, 슬릿을 이루는 서로 인접한 라인들이 서로 평행한 주기성을 갖거나, 슬릿들이 주기적으로 배치되는 경우 더욱 뚜렷하게 발생될 수 있다.
따라서 투명 표시 장치에서 도 21와 같이 직사각형 형상의 투과부들이 평행한 규칙성과 주기성을 갖는 매트릭스 타입으로 배치되는 경우, 빛의 회절 현상이 뚜렷하게 관찰될 수 있다.
도 22은 도 21와 같은 투과부 형상 및 배치 구조를 갖는 투명 표시 장치의 중심부에 빛을 쏘았을 때 발생되는 빛의 회절 현상을 나타내는 것이다.
도 22에서 확인할 수 있는 바와 같이 빛이 쏘이는 중심부를 기준으로 빛의 회절 현상이 매우 뚜렷하게 나타나는 것을 확인할 수 있다. 투명 표시 장치에서 빛의 회절 현상이 뚜렷해질수록 헤이즈도 상승하게 되는 바, 결과적으로는 투명 표시 장치의 선명도나 시인성 등이 감소하게 된다.
따라서 투과부들이 이루는 라인들의 주기적인 반복으로 인해 발생하는 빛의 회절을 최소화할 수 있는 투과부의 형상을 갖는 새로운 화소 구조가 필요하다. 이에 따라 다음과 같이 새로운 투과부 형상과 함께 이러한 투과부들을 포함하는 새로운 화소 구조를 제공한다.
본 발명의 다른 일 실시예에 따른 투명 표시 패널은 복수의 발광부와 복수의 투과부를 포함하는 표시부를 구비한 기판 및 표시부를 통과하도록 기판 상에 배치된 복수의 배선부를 포함하고, 투과부 둘레의 적어도 일부 영역은 곡선으로 이루어진다.
예를 들어 도 23에 도시된 본 발명의 일 실시예의 경우 투과부들이 곡선을 포함하는 형상으로 이루어져 있다. 구체적으로 투과부 TA22의 경우 투과부 내부에 가상의 직사각형을 그렸을 때, 직사각형을 이루는 모든 변에 대응되는 영역에서 변의 외측 방향으로 볼록한 곡선을 갖도록 형성되며, 이는 다른 투과부들에도 동일하게 적용된다.
따라서 투과부 TA22와 동일한 행에 인접해 있는 투과부 TA21과 TA23은 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다. 또한 투과부 TA22와 동일한 열에 인접해 있는 투과부 TA12와 TA32도 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다.
도 24에 도시된 본 발명의 다른 일 실시예의 경우에도 투과부들이 곡선을 갖는 형상으로 이루어져 있다. 구체적으로 투과부 TA22의 경우 투과부 내부에 가상의 육각형을 그렸을 때, 육각형을 이루는 모든 변에 대응되는 영역에서 변의 외측 방향으로 볼록한 곡선을 갖도록 형성되며, 이는 다른 투과부들에도 동일하게 적용된다.
따라서 투과부 TA22와 동일한 행에 인접해 있는 투과부 TA21과 TA23은 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다. 또한 투과부 TA22와 동일한 열에 인접해 있는 투과부 TA12와 TA32도 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다.
도 25에 도시된 본 발명의 다른 일 실시예의 경우 투과부들이 원형의 형상으로 이루어져 있다. 구체적으로 투과부 TA22의 경우 원형의 형상을 갖도록 형성되며, 이는 다른 투과부들에도 동일하게 적용된다.
투과부 TA22와 동일한 행에 인접해 있는 투과부 TA21과 TA23은 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다. 또한 투과부 TA22와 동일한 열에 인접해 있는 투과부 TA12와 TA32도 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다.
즉 도 23 내지 도 25에 따른 투과부 TA22를 이루는 모든 영역은 인접한 투과부들의 대향하는 영역과 평행하도록 배치된 대향하는 변을 갖지 않으며, 이는 다른 투과부들을 기준으로 하더라도 동일하게 적용될 수 있다.
따라서 도 23 내지 도 25과 같은 형상의 투과부들이 매트릭스 타입으로 배치가 된다고 하더라도, 슬릿 역할을 하는 투과부들의 평행한 규칙성과 주기성이 회피되기 때문에 빛의 회절 현상을 최대한 완화할 수 있다.
또한 본 발명의 다른 일 실시예의 경우 투과부들이 타원형의 형상으로 이루어질 수도 있으며, 이러한 타원형의 형상으로 인하여 앞서 설명한 바와 같이 동일하게 슬릿 역할을 하는 투과부들의 평행한 규칙성과 주기성이 회피되기 때문에 빛의 회절 현상을 최대한 완화할 수 있다.
도 23 내지 도 25에서는 투과부 둘레의 모든 영역이 곡선으로 이루어지는 것을 일 예로 도시하였지만, 투과부 둘레의 일부 영역만이라도 곡선으로 이루어지는 경우에도 투과부들의 평행한 규칙성과 주기성을 회피할 수 있기 때문에 빛의 회절 현상이 최대한 완화될 수 있다.
따라서 둘레의 적어도 일부 영역이 곡선으로 이루어지는 투과부들을 포함하는 투명 표시 패널의 경우 빛의 회절 현상을 최소화할 수 있으며, 헤이즈도 감소시킬 수 있는 바, 결과적으로는 투명 표시 장치의 선명도나 시인성 등을 향상시킬 수 있다.
도 26은 도 25과 같이 원형의 투과부 형상 및 배치 구조를 갖는 투명 표시 장치의 중심부에 빛을 쏘았을 때 발생되는 빛의 회절 현상을 나타내는 것이다. 도 26에서 확인할 수 있는 바와 같이 빛이 쏘이는 중심부를 기준으로 빛의 회절 현상이 거의 발생되지 않는 것을 확인할 수 있다.
이는 사각형의 투과부 형상을 갖는 투명 표시 장치의 중심부에 빛을 쏜 결과를 보여준 도 22과 비교하였을 때 빛의 회절 현상의 발생 여부 차이가 더욱 명확함을 알 수 있다.
특히 투과부가 원형의 형상을 갖는 경우 빛의 회절 현상이 가장 최소화되기 때문에, 빛의 회절 간섭을 최소화하기 위해서는 투과부를 원형에 근접한 형상을 갖도록 형성하는 것이 바람직하다. 다만 투과부가 원형으로 이루어지는 것과 같이 투과부 둘레의 적어도 일부 영역이 곡선으로 이루어지는 경우, 투과부의 면적이 감소될 수 있고, 발광부를 포함하는 화소의 설계 및 배선부의 설계에 어려움이 있을 수도 있다.
따라서 이하에서는 빛의 회절 간섭을 최소화하면서도 최적화된 투과부 및 발광부를 설계할 수 있는 본 발명에 따른 또 다른 일 실시예를 설명한다.
본 발명의 또 다른 일 실시예에 따른 투명 표시 패널은 복수의 발광부와 복수의 투과부를 포함하는 표시부를 구비한 기판 및 표시부를 통과하도록 기판 상에 배치된 복수의 배선부를 포함하고, 투과부는 다각형의 형상을 갖되, 다각형의 모든 내각은 둔각이다.
예를 들어 도 27에 도시된 바와 같이 투과부들은 모든 내각이 둔각인 다각형의 형상을 갖도록 형성된다. 즉 모든 내각이 둔각인 다각형은 최소한 5개의 변을 갖는 오각형 이상의 다각형을 모두 포함하며, 정다각형 또한 포함한다.
구체적으로 도 27의 경우 투과부가 육각형, 보다 구체적으로는 정육각형인 것을 일 예로 도시하였다. 도 27에 도시된 바와 같이 투과부 TA22와 동일한 행에 인접해 있는 투과부 TA21과 TA23은 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 갖지 않는다. 다만 투과부 TA22와 동일한 열에 인접해 있는 투과부 TA12와 TA32는 투과부 TA22와 서로 평행하도록 배치된 대향하는 변을 가질 수 있다.
결국 도 27과 같이 육각형의 형상을 갖는 투과부들이 배치되는 경우 동일한 행에 인접하여 배치된 투과부들은 서로 평행하도록 배치된 대향하는 변을 갖지 않기 때문에, 투과부들의 평행한 규칙성과 주기성이 회피되기 때문에 빛의 회절 현상을 최대한 완화할 수 있다.
즉 하나의 행 또는 열의 방향에 인접하여 배치된 투과부들 중 적어도 하나의 행 또는 열이 서로 평행하도록 배치된 대향하는 변을 갖지 않는 경우, 행과 열 모두에서 평행하도록 배치된 대향하는 변을 갖는 경우 대비, 빛의 회절 현상을 더욱 완화할 수 있다.
또한 도 27에 도시된 육각형의 투과부 형상의 경우 동일한 열에 인접해 있는 투과부들의 대향하는 변의 길이가 짧기 때문에, 서로 평행하도록 배치된 대향하는 변을 가진다고 하더라도 빛의 회절 현상은 감소될 수 있다.
따라서 투명 표시 장치에서 도 27과 같은 형상의 투과부들이 매트릭스 타입으로 배치가 된다고 하더라도, 슬릿 역할을 하는 투과부들의 평행한 규칙성과 주기성이 회피되기 때문에 빛의 회절 현상을 최대한 완화할 수 있다.
본 발명의 또 다른 실시예로 도 28에 도시된 바와 같이 투과부들이 모든 내각이 둔각인 다각형의 형상인 팔각형으로 형성되며, 보다 구체적으로는 정팔각형이다. 도 28에 도시된 바와 같이 팔각형의 경우 육각형보다도 더욱 원형에 가까운 형상이기 때문에, 앞서 설명한 바와 같이 빛의 회절 현상을 최소화하는 원형의 형상을 갖는 투과부와 거의 유사한 효과를 얻을 수 있다.
또한 도 28에 도시된 팔각형의 투과부 형상의 경우 동일한 행 및 열에 인접해 있는 투과부들의 대향하는 변의 길이가 짧기 때문에, 서로 평행하도록 배치된 대향하는 변을 가진다고 하더라도 빛의 회절 현상은 더욱 감소될 수 있다.
따라서 투명 표시 장치에서 도 28와 같은 형상의 투과부들이 매트릭스 타입으로 배치가 된다고 하더라도, 슬릿 역할을 하는 투과부들의 평행한 규칙성과 주기성이 회피되기 때문에 빛의 회절 현상을 최대한 완화할 수 있다.
즉 모든 내각이 둔각인 다각형의 형상을 갖는 투과부, 특히 정다각형의 형상을 갖는 투과부의 경우 원형에 더욱 가까워지는 형상을 갖기 때문에 빛의 회절 현상을 최소화할 수 있다.
또한 모든 내각이 둔각인 다각형의 형상을 갖는 투과부의 경우 곡선 또는 원형의 투과부보다도 투과부 면적을 최대한 더 확보할 수 있을 뿐만 아니라, 화소의 설계 및 배선부의 설계도 더욱 용이하게 할 수 있다.
따라서 모든 내각이 둔각인 다각형의 형상을 갖는 투과부를 포함하는 투명 표시 패널은 헤이즈 감소와 함께 최대한의 투과 영역을 확보할 수 있을 뿐만 아니라, 화소 및 배선부의 설계도 용이하게 할 수 있는 장점이 있다.
이하에서는 앞서 설명한 투과부 형상의 다양한 실시예 중에서 투과부가 팔각형인 실시예를 기준으로 해서, 본 발명의 일 실시예에 따른 발광부와 투과부의 배치 형상을 더욱 구체화하여 설명하도록 한다.
도 29에 도시된 바와 같이 본 발명의 일 실시예에 따른 투명 표시 패널은 복수의 발광부와 복수의 투과부를 포함하는 표시부를 구비하는 기판 및 표시부를 통과하도록 기판 상에 배치된 배선부를 포함한다. 이 경우 투과부는 모든 내각이 둔각인 다각형의 형상을 갖는다.
투명 표시 패널은 광이 투과되는 복수의 투과부(TA)를 포함하는 투과 영역과 광이 투과되지 않는 비투과 영역(NTA)으로 이루어질 수 있다. 투과 영역에는 복수의 투과부가 복수의 투과부 행(Row)과 복수의 투과부 열(Column)로 이루어지는 매트릭스 타입으로 배치되어 있다.
이 경우 동일한 행에 배열된 복수의 투과부를 하나의 투과부 행이라고 하고, 동일한 열에 배열된 복수의 투과부를 하나의 투과부 열이라고 한다. 여기서 행 방향은 기판의 수평 방향으로 X축 방향과 일치하며, 열 방향은 기판의 수직 방향으로 Y축 방향과 일치하는 것으로 정의한다.
비투과 영역(NTA)은 빛이 발광되는 발광 영역과 빛이 발광되지 않는 비발광 영역을 포함할 수 있다. 발광 영역은 서브 화소의 발광부(EA)가 배치되는 영역이다. 비발광 영역에는 기판의 수직 방향으로 배열된 복수의 배선부(CLA)들이 배치될 수 있다.
이 경우 복수의 배선부들은 열 방향으로 배치되는 컬럼 배선부(CLA1, CLA2, CLA3, CLA4, …이며, 열 방향으로 배치되는 데이터 배선 및 각종 전압 배선 등을 포함한다. 또한 비발광 영역에는 각각의 서브 화소의 발광부와 연결되는 화소 회로부(PCA)가 배치될 수 있다.
화소 회로부(PCA)는 발광부(EA)의 하부에 배치되어 발광 영역과 일치되도록 배치될 수 있으며, 화소 회로부(PCA)의 일부 영역만이 발광부(EA)와 중첩되도록 발광 영역에 배치되고 나머지 영역은 비발광 영역에 배치될 수 있다.
아울러 배선부(CLA)의 경우에도 비발광 영역에 배치되지만, 발광부(EA)가 배선부(CLA)와 중첩되어 배치되는 경우 발광부(EA)와 중첩되는 영역은 발광 영역이 되는 바, 발광부(EA)와 중첩되는 배선부(CLA)도 발광 영역이 될 수 있다. 다수의 투과부(TAij, 이 경우 i는 행 번호이고, j는 열 번호이며, i와 j는 자연수)는 매트릭스 타입으로 배치된다.
도 29에 따른 투명 표시 패널은 일 예로, RG-BG의 서브 화소 배치 구조를 갖지만 이에 한정되는 것은 아니다. 예를 들어, 제1 색상 서브 화소는 적색 광을 발광하는 제1 색상 발광부를 포함하는 적색 서브 화소이고, 제2 색상 서브 화소는 녹색 광을 발광하는 제2 색상 발광부를 포함하는 녹색 서브 화소이고, 제3 색상 서브 화소는 청색 광을 발광하는 제3 색상 발광부를 포함하는 청색 서브 화소일 수 있지만 이에 한정되는 것은 아니다.
제1 색상 서브 화소(Rij_SP)는 제1 색상 발광부(Rij)와 제1 색상 발광부(Rij)에 전기적으로 연결되어 제1 색상 발광부(Rij)에서 광이 나오도록 해주는 제1 색상 화소 회로부(Rij_PCA)를 포함한다. 제1 색상 화소 회로부(Rij_PCA)는 제1 색상 발광부(Rij)의 하부에 중첩되어 배치될 수 있으며, 적어도 일부 영역은 중첩되지 않아 외부로 노출될 수 있다.
이 경우 제1 색상 화소 회로부(Rij_PCA)가 외부로 노출되는 영역을 제1 색상 발광부(Rij)를 기준으로, 예를 들어 우측과 같이 한 곳으로 몰아서 형성함으로써, 전체적인 화소 배치 구조에 있어서 발광부와 화소 회로부의 배치를 더욱 효율적으로 할 수 있다.
외부로 노출되는 제1 색상 화소 회로부(Rij_PCA)의 영역에는 제1 색상 발광부(Rij)와 제1 색상 화소 회로부(Rij_PCA)를 전기적으로 연결하는 제1 색상 서브 화소 컨택홀(Rij_H)이 형성될 수 있다.
또한 제2 색상 서브 화소(Gij_SP)와 제3 색상 서브 화소(Bij_SP)는 앞서 설명한 제1 색상 서브 화소(Rij_SP)와 같이 동일한 방식으로 발광부, 화소 회로부, 서브 화소 컨택홀 등을 형성할 수 있는 바 중복되는 내용에 대해서는 추가 설명을 생략하도록 한다.
제1 색상 서브 화소는 투과부 행들 사이에 배치된다. 예를 들어, 제1 색상 서브 화소(R11_SP, R12_SP, R13_SP)는 제1 행에 있는 투과부(TA11, TA12, TA13)와 제2 행에 있는 투과부(TA21, TA22, TA23) 사이에 배치되며, 이에 따라 제1 색상 발광부(R11, R12, R13)도 제1 행에 있는 투과부(TA11, TA12, TA13)과 제2 행에 있는 투과부(TA21, TA22, TA23) 사이에 배치된다.
제1 색상 서브 화소는 제2 색상 서브 화소와 제3 색상 서브 화소 사이에 배치되며, 이에 따라 제1 색상 발광부는 제2 색상 발광부와 제3 색상 발광부 사이에 배치된다.
또한 제1 색상 서브 화소는 기판의 수직 방향으로 배열된 복수의 배선부(CLA)들 중 인접한 배선부(CLA)들 사이에 배치되며, 배선부(CLA)들과 중첩되지 않도록 배치된다. 제2 색상 서브 화소와 제3 색상 서브 화소는 배선부(CLA) 상에 배치되어 배선부(CLA)와 중첩되도록 배치된다.
예를 들어, 제2 색상 서브 화소 중 제1 색상 서브 화소(R11_SP, R12_SP, R13_SP)와 동일한 행에 있는 제2 색상 서브 화소(G12_SP, G14_SP)는 각각 제2 컬럼 배선부(CLA2) 및 제4 컬럼 배선부(CLA4)와 중첩되도록 배치되고, 제1 색상 서브 화소(R12_SP, R22_SP, R23_SP)와 동일한 행에 있는 제2 색상 서브 화소(G21_SP, G23_SP)은 각각 제1 컬럼 배선부(CLA1) 및 제3 컬럼 배선부(CLA3)와 중첩되도록 배치된다.
그리고 제3 색상 서브 화소 중 제1 색상 서브 화소(R11_SP, R12_SP, R13_SP)와 동일한 행에 있는 제3 색상 서브 화소(B11_SP, B13_SP)는 각각 제1 컬럼 배선부(CLA1) 및 제3 컬럼 배선부(CLA3)와 중첩되도록 배치되고, 제1 색상 서브 화소(R12_SP, R22_SP, R23_SP)와 동일한 행에 있는 제3 색상 서브 화소(B22_SP, B24_SP)은 각각 제2 컬럼 배선부(CLA2) 및 제4 컬럼 배선부(CLA43)와 중첩되도록 배치된다.
즉 제1 컬럼 배선부(CLA1)에 열 방향으로 제2 색상 서브 화소(B11_SP)와 제3 색상 서브 화소(G21_SP)가 이격되어 배치되는 것처럼, 하나의 컬럼 배선부에는 제2 색상 서브 화소와 제3 색상 서브 화소가 열 방향으로 교번하여 배치된다.
또한 제1 컬럼 배선부(CLA1)와 인접한 제2 컬럼 배선부(CLA2)에는 각각 동일한 행에 제2 색상 서브 화소(B11_SP)와 제3 색상 서브 화소(G12_SP)가 배치되는 것처럼, 각각의 컬럼 배선부에는 각각 제2 색상 서브 화소와 제3 색상 서브 화소가 행 방향으로 교번하여 배치된다.
따라서 제1 행에는 제1 색상 서브 화소(R11_SP), 제2 색상 서브 화소(G12_SP), 제1 색상 서브 화소(R12_SP), 제3 색상 서브 화소(B13_SP)가 연속하여 배치되고, 제1 행과 인접한 제2 행에는 상기 패턴과 대응되도록 제1 색상 서브 화소(R21_SP), 제3 색상 서브 화소(B22_SP), 제1 색상 서브 화소(R22_SP), 제2 색상 서브 화소(G23_SP)가 연속하여 배치된다.
따라서 하나의 투과부(TA22)를 기준으로 제1 행에 연속적으로 배열된 제2 색상 서브 화소(G12_SP), 제12 색상 서브 화소(R12_SP), 제3 색상 서브 화소(B13_SP)와 제2 행에 연속적으로 배열된 제3 색상 서브 화소(B22_SP), 제1 색상 서브 화소(R22_SP), 제2 색상 서브 화소(G23_SP)가 투과부(TA22)를 둘러싸는 형상으로 배치되며, 이러한 배치 형상을 기본 유닛(Unit)으로 하여 복수의 유닛들이 표시부에 매트릭스 방식으로 배치된다.
즉 본 발명의 일 실시예에 따른 투과부는 상기와 같은 기본 유닛을 하나의 화소로 하였을 때, 투과부가 2개 이상으로 분할된 것이 아니라 하나의 투과부를 이루기 때문에 더욱 더 효과적으로 헤이즈의 상승을 억제할 수 있다.
이와 관련하여 도 30과 도 31를 통해서 투과부의 형상 및 투과부의 분할 여부에 따른 헤이즈 값의 변화를 알 수 있다. 구체적으로 도 30(a)는 사각형의 투과부를 갖되 하나의 화소에 3개의 투과부가 대응되도록 형성되고, 도 30(b)는 사각형의 투과부를 갖되 하나의 화소에 2개의 투과부가 대응되도록 형성된 것을 도시한 것이다. 한편 도 30(c)는 본 발명의 일 실시예와 같이 원형의 투과부를 갖는 것으로 하나의 화소에 1개의 투과부가 대응되도록 형성된 것을 도시한 것이다.
도 30(a) 내지 도 30(c)는 모두 145ppi(Pixels per inch)를 기준으로 실험한 결과값으로, 도 30(a)의 경우 2.76%의 헤이즈 값이 측정되었고, 도 30(b)의 경우 2.03%의 헤이즈 값이 측정되었다. 따라서 1개의 화소에 대응되는 투과부의 개수가 3개에서 2개로 감소됨에 따라서 헤이즈 값이 26.4%가 감소하는 것을 확인할 수 있다.
그리고 도 30(c)의 경우 1.33%의 헤이즈 값이 측정되었다. 따라서 도 30(c)의 경우 도 30(b) 대비 헤이즈 값이 34.5%가 감소하였는 바 투과부의 개수가 2개에서 1개로 감소하고, 투과부의 형상이 원형으로 형성됨에 따라 헤이즈 값은 더욱 더 크게 감소하는 것을 명확히 알 수 있다.
도 31는 200ppi, 100ppi, 145ppi 인 경우를 별도로 나누어서, 사각형의 투과부를 갖되 1개의 화소에 대응되는 투과부의 개수가 3개인 경우는 A로 하고, 사각형의 투과부를 갖되 1개의 화소에 대응되는 투과부의 개수가 2개인 경우는 B로 하고, 원형의 투과부를 갖되 1개의 화소에 대응되는 투과부의 개수가 1개인 경우는 C로 하여 각각의 헤이즈 값을 측정한 것을 그래프화한 것이다.
도 31의 그래프 결과 값에서 확인할 수 있는 바와 같이 원형의 투과부를 갖되 1개의 화소에 대응되는 투과부의 개수가 1개인 경우인 C의 경우 모든 ppi에서 최소화된 헤이즈 값을 갖는 것을 명확히 알 수 있다.
제1 색상 발광부, 제2 색상 발광부 및 제3 색상 발광부는 각각 제1 색상 서브 화소, 제2 색상 서브 화소 및 제3 색상 서브 화소에 대응되도록 배치되기 때문에, 발광부들은 앞서 설명한 서브 화소들의 배치 구조와 동일하게 배치된다.
도 29에 도시된 바와 같이, 투과부는 팔각형의 형상을 가지며, 제1 색상 발광부는 직사각형의 형상을 갖는다. 이 경우 제1 색상 발광부의 형상은 도 33에 도시된 바와 같이 뱅크층(231)에 의해서 둘러쌓여 형성되는 것으로, 구체적으로는 뱅크층(231)이 오픈된 발광 영역에 의해서 구분될 수 있다.
또한 제2 색상 발광부와 제3 색상 발광부는 다각형의 형상을 가질 수 있으며, 일 예로 육각형일 수 있다. 제2 색상 발광부와 제3 색상 발광부의 형상 또한 뱅크층(231)에 의해서 둘러쌓여 형성되는 것으로, 구체적으로는 뱅크층(231)이 오픈된 발광 영역에 의해서 구분될 수 있다.
하나의 제1 색상 발광부는 하나의 제2 색상 발광부 및 하나의 제3 색상 발광부의 면적보다 작게 형성될 수 있다. 구체적으로 적색의 발광부는 녹색 및 청색의 발광부 대비 긴 수명을 갖기 때문에 수명 신뢰성이 좋고, 발광 효율도 더 좋다. 따라서 적색의 발광부를 녹색 및 청색의 발광부보다 작은 면적을 갖도록 형성하는 것이 바람직하다. 예를 들어 제1 색상 발광부, 제2 색상 발광부, 제3 색상 발광부는 대략 1:1.8:1.8의 면적비로 형성될 수 있다.
제2 색상 발광부와 제3 색상 발광부는 배선부상에 배선부와 중첩되도록 형성되는데, 이 경우 제2 색상 발광부와 제3 색상 발광부는 각각 배선부를 중심으로 대칭 형상으로 배치될 수 있다. 이와 같은 배치 구조로 인하여 본 발명의 일 실시예에 따른 투명 표시 패널은 발광 면적을 최대한 효율적으로 활용할 수 있는 화소 배치 구조를 가질 수 있다.
한편 본 발명의 다른 일 실시예로 도 32에 도시된 바와 같이 제2 색상 서브 화소와 제3 색상 서브 화소는 배선부의 열 방향으로 배선부를 따라 더욱 확장된 영역까지 발광 영역을 포함하도록 배치될 수 있다.
도 32에 도시된 바와 같이 발광부 면적을 최대한 더 확보하기 위하여, 예를 들어 제1 배선부(CLA1)의 열 방향으로 배치된 제3 색상 서브 화소(B11_SP)와 제2 색상 서브 화소(G21_SP)는 더욱 인접하도록 확장되어 확장되는 영역만큼 발광부의 면적도 확장될 수 있다.
바람직하게는 제1 배선부(CLA1)의 열 방향으로 배치된 제3 색상 서브 화소(B11_SP)와 제2 색상 서브 화소(G21_SP)는 각 서브 화소의 경계부가 서로 맞닿을 정도까지 확장될 수 있으나, 공정 마진(Margin)을 고려하여 소정의 이격 공간을 가질 수 있다.
특히 유기 발광 다이오드의 제2 전극, 예를 들어 캐소드 전극을 면저항이 낮은 Ag와 같은 금속으로 형성하는 경우 캐소드 전극의 저항을 낮추기 위한 별도의 컨택 구조가 필요하지 않은 바, 도 32과 같이 배선부 상에 있는 색상 서브 화소들의 면적을 최대한 확장하여 형성할 수 있다.
도 33와 도 34은 각각 도 29에서 I-I'영역과 J-J'영역의 단면도를 도시한 것이다. 도 33는 제1 색상 서브 화소 영역의 단면도이다.
구체적으로 제1 색상 화소 회로부(R_PCA) 상에 평탄화층인 패시베이션층(218)이 배치되고 패시베이션층(218) 상에는 유기 발광 다이오드(220)의 제1 전극(221), 예를 들어 애노드 전극이 형성된다.
제1 전극(221) 상에는 뱅크층(231)이 형성되며, 발광부에 대응되는 영역의 제1 전극(221)을 외부로 노출시키기 위하여 발광부에 대응되는 영역의 뱅크층(231)은 제거되는 패턴으로 형성된다. 즉 뱅크층(231)은 발광부를 형성하는 경계부 역할을 함으로써 발광부의 발광 영역의 형상을 결정할 수 있으며, 서브 화소와 투과부의 경계부 역할도 할 수 있다.
뱅크층(231)이 형성되는 형상에 따라 제1 전극(221)의 형상이 결정되며, 투과율과 발광 영역을 최대화하기 위하여 뱅크층(231)을 형성하는 마스크(Mask) 공정상 허용 가능한 최소 간격으로 형성하는 것이 바람직하다.
제1 전극(221) 상에는 뱅크층(231)을 덮도록 유기 발광층(223)이 형성되고, 유기 발광층(223) 상에는 제2 전극(225), 예를 들어 캐소드 전극이 형성된다. 제1 전극(221) 상에 유기 발광층(223)과 제2 전극(225)이 중첩되도록 적층되어 유기 발광 다이오드(220)를 형성함에 따라, 제1 전극(221)에 있어서 뱅크층(231)에 의해서 외부로 노출된 영역은 발광 영역이 될 수 있다.
제2 전극(225) 상에는 봉지층(250)이 있으며, 봉지층(250) 상에는 컬러 필터(Color Filter: CF)가 형성될 수 있다. 컬러 필터(CF)는 대응되는 발광부와 동일한 색상을 가질 수 있으며, 제1 색상 서브 화소(R_SP)에 대응되는 제1 색상 컬러 필터(R_CF)는 제1 색상과 동일한 색상을 가질 수 있다.
컬러 필터(CF)를 사용함으로써 반사율 저감과 RGB 색상의 색순도를 높여줄 수 있다. 컬러 필터(CF)는 투과부(TA)와 발광부(EA)의 경계부까지 형성되어 비투과부(NTA)의 영역에 형성될 수 있다. 따라서 컬러 필터(CF)가 형성된 영역을 발광부에 대응되는 영역으로 정의할 수도 있다.
컬러 필터(CF) 상에는 제2 기판(270)인 상부 기판이 합착될 수 있다. 또한 고온에 취약한 유기막층에 손상을 주지 않도록 합착 공정 없이 기판에 저온 컬러 필터 공정을 진행하는 COE(Color-filter On Encap) 방식으로 상부를 마감할 수도 있다.
한편 도 34는 제1 색상 서브 화소(R_SP)와 제2 색상 서브 화소(G_SP)의 경계부 영역의 단면도이다.
화소 회로부(PCA), 구체적으로는 제1 색상 화소 회로부(R_PCA)와 제2 색상 화소 회로부(G_PCA) 상에 평탄화층인 패시베이션층(218)이 배치되고 패시베이션층(218) 상에는 유기 발광 다이오드(220)의 제1 전극(221), 예를 들어 애노드 전극이 형성된다.
제1 색상 서브 화소 영역과 제2 색상 서브 화소 영역에는 각각 서로 이격된 제1 전극(221)이 형성된다. 제1 전극(221) 상에는 뱅크층(231)이 형성되며, 발광부에 대응되는 영역의 제1 전극(221)을 외부로 노출시키기 위하여 발광부에 대응되는 영역의 뱅크층(231)은 제거되는 패턴으로 형성된다.
즉 뱅크층(231)은 서로 인접한 서브 화소들의 경계부 역할을 할 수 있으며, 뱅크층(231)에 대응되는 영역은 비투과 영역(NTA)이 될 수 있다. 제1 전극(221) 상에는 뱅크층(231)을 덮도록 유기 발광층(223)이 형성되고, 유기 발광층(223) 상에는 제2 전극(225)이 형성된다.
제1 전극(221) 상에 유기 발광층(223)과 제2 전극(225)이 중첩되도록 적층되어 유기 발광 다이오드(220)를 형성함에 따라, 제1 전극(221)에 있어서 뱅크층(231)에 의해서 외부로 노출된 영역은 발광 영역이 될 수 있다.
제2 전극(225) 상에는 봉지층(250)이 있으며, 봉지층(250) 상에는 컬러 필터(CF)가 형성될 수 있다.
제1 색상 서브 화소(R_SP)에 대응되는 제1 색상 컬러 필터(R_CF)는 제1 색상과 동일한 색상을 갖고, 제2 색상 서브 화소(G_SP)에 대응되는 제2 색상 컬러 필터(G_CF)는 제2 색상과 동일한 색상을 가질 수 있다. 즉 각각의 색상에 따른 발광부 상에는 해당 발광부 색상에 대응되는 컬러 필터가 배치될 수 있다.
제1 색상 컬러 필터(R_CF)와 제2 색상 컬러 필터(G_CF)는 모두 적어도 일부 영역이 뱅크층(231)과 중첩되어 형성되도록 최대한 넓게 형성될 수 있다.
한편 제1 색상 서브 화소(R_SP)와 제2 색상 서브 화소(G_SP)는 서로 인접해 있는 바, 서로 인접해 있는 서로 다른 색상의 광이 혼색되는 것을 최소화하고 색상 별 발광부의 경계를 명확히 하기 위하여 제1 색상 컬러 필터(R_CF)와 제2 색상 컬러 필터(G_CF) 사이에는 불투명한 블랙 매트릭스(Black Matrix: BM)가 배치될 수 있다.
이와 마찬가지로 하나의 배선부를 기준으로 동일한 배선부 상에 상하 방향으로 배치된 제2 색상 서브 화소(G_SP)와 제3 색상 서브 화소(B_SP) 사이에는, 서로 다른 색상의 광이 혼색되는 것을 최소화하고 색상 별 발광부의 경계를 명확히 하기 위하여 불투명한 블랙 매트릭스(Black Matrix: BM)가 배치될 수 있다. 구체적으로 제2 색상 컬러 필터(G_CF)와 제3 색상 컬러 필터(B_CF) 사이에 불투명한 블랙 매트릭스(Black Matrix: BM)가 배치될 수 있다.
예를 들어, 도 29에 도시된 바와 같이 제2 컬럼 배선부(CLA2)상에 있는 제2 색상 서브 화소(G12_SP)와 제3 색상 서브 화소(B22_SP) 사이에 블랙 매트릭스가 배치되는 것으로, 이에 따라 블랙 매트릭스는 제2 컬럼 배선부(CLA2)와 중첩되도록 배치될 수 있다.
또한 블랙 매트릭스와 중첩되는 제2 컬럼 배선부(CLA2)를 기준으로 양 옆에는 투과부들(TA21, TA22)들이 배치되는 것으로, 하나의 투과부와 해당 투과부와 이웃하는 다른 투과부 사이에 배치된 배선부는 블랙 매트릭스와 중첩될 수 있다. 즉 블랙 매트릭스는 서로 이웃하는 투과부 사이에 배치된 배선부와 중첩되도록 배치될 수 있다.
블랙 매트릭스는 경계부를 형성하는 뱅크층(231)에 대응되는 패턴으로 형성될 수 있으며, 뱅크층(231)보다 좁게 형성되어 뱅크층(231)의 내측에 배치되도록 형성될 수 있다.
한편 도 35에 도시된 바와 같이 기판은 표시부의 주위를 둘러싸는 비표시부를 구비하고, 비표시부는 표시부의 최외각부를 둘러싸도록 배치된 더미 화소 패턴부(DPA)를 포함할 수 있다. 구체적으로 표시부는 복수의 서브 화소(SP)를 포함하되, 더미 화소 패턴부(DPA)는 복수의 더미 화소(DSP)를 포함할 수 있다.
더미 화소(DSP)는 투명 표시 장치의 제조 공정 상 발생될 수 있는 공정 편차나 로딩 이펙트(Loading Effect)와 같은 사이드 이펙트(Side Effect)를 최소화하기 위하여 형성하는 것으로, 서브 화소를 둘러싸도록 형성함으로써 일종의 완충 지역의 역할을 할 수 있다.
더미 화소의 경우에도 서브 화소와 같은 유기 발광 소자층이나 구동 박막 트랜지스터와 같은 회로부들이 형성될 수는 있으나, 각 소자층과 회로부들에 신호가 인가되지 않도록, 서로 전기적인 연결이 이루어지는 별도의 화소 컨택홀(SP_H)을 형성하지 않음으로써 더미 화소들을 형성할 수 있다. 이에 따라 더미 화소 패턴부에 있는 유기 발광 소자층은 발광하지 않으며, 구동 박막 트랜지스터와 같은 회로부들도 작동하지 않는다.
표시부의 최외각부를 둘러싸는 더미 화소 패턴부는 도 36에 도시된 바와 같이 표시부의 상하에는 한 개의 행으로 이루어진 더미 화소 패턴으로 형성될 수 있으며, 표시부의 좌우에는 두 개의 열로 이루어진 더미 화소 패턴으로 형성될 수 있다. 게이트 배선을 통해서 정전기 유입이 더욱 쉽기 때문에, GIP가 위치하는 표시부의 좌우에는 표시부의 상하보다 더미 화소 패턴부를 더욱 두껍게 형성하는 것이 바람직하다.
한편, 이하에서는 표시부 내 배선부의 면적을 최소화하여 투과부 영역을 최대화하면서도, 고전위 전압 강하(VDD drop)나 저전위 전압 상승(VSS rising)의 문제 발생을 최소화하여 휘도 불균일 문제의 발생을 최소화할 수 있는 본 발명의 또 다른 일 실시예에 대해서 자세히 설명하도록 한다.
도 37과 도 38에 도시된 바와 같이 투명 표시 패널은 복수의 발광부와 복수의 투과부를 포함하는 표시부를 구비한 기판 및 표시부를 통과하도록 기판 상에 배치된 복수의 배선부를 포함하고, 배선부는 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)을 교번하여 포함하되, 각각의 배선부는 하나 이상의 데이터 배선(313) 및 하나 이상의 기준 전압 연결 배선(343)을 포함한다.
이 경우 VSS 전압 연결 배선(323) 및 VDD 전압 연결 배선(333)과, 데이터 배선(313) 및 기준 전압 연결 배선(343)은 서로 다른 층에 배치된다. 예를 들어 배선부(CLA)는 표시부의 수직 방향으로 배열되되, 각각의 배선부(CLA)는 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)을 교번하여 포함한다. 구체적으로 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)은 투과부를 사이에 두고 교번하여 배치된다.
VSS 전압 연결 배선(323)을 포함하는 배선부(CLA)는, VSS 전압 연결 배선(323)을 기준으로 대칭 형태로 배치된 복수의 기준 전압 연결 배선(343, Vref)과 복수의 데이터 배선(313, Vdata)을 포함할 수 있다.
이 경우 VSS 전압 연결 배선(323)은 하나 이상의 데이터 배선(313) 및 하나 이상의 기준 전압 연결 배선(343)의 상부에 배치되어 서로 다른 층에 형성되기 때문에, VSS 전압 연결 배선(323), 데이터 배선(313), 기준 전압 연결 배선들이 동일한 층에 배열되는 경우 대비 배선부의 폭을 대폭 감소시킬 수 있다.
특히 VSS 전압 연결 배선(323)이 하나 이상의 데이터 배선(313) 및 하나 이상의 기준 전압 연결 배선(343) 중 적어도 둘 이상의 배선과 중첩되도록 배치되되, 가장 외측에 위치하는 데이터 배선(313)들의 경계를 넘도록 배치되지 않음으로써 전체적인 배선부의 폭을 대폭 감소시킬 수 있다.
또한 VDD 전압 연결 배선(333)을 포함하는 배선부(CLA)는, VDD 전압 연결 배선(333)을 기준으로 대칭 형태로 배치된 복수의 기준 전압 연결 배선(343, Vref)과 복수의 데이터 배선(313, Vdata)을 포함할 수 있다.
이 경우 VDD 전압 연결 배선(333)은 데이터 배선(313) 및 기준 전압 연결 배선(343)의 상부에 배치되어 서로 다른 층에 형성되기 때문에, VDD 전압 연결 배선(333), 데이터 배선(313), 기준 전압 연결 배선(343)들이 동일한 층에 배열되는 경우 대비 배선부의 폭을 대폭 감소시킬 수 있다.
특히 VDD 전압 연결 배선(333)이 하나 이상의 데이터 배선(313) 및 하나 이상의 기준 전압 연결 배선(343) 중 적어도 둘 이상의 배선과 중첩되도록 배치되되, 가장 외측에 위치하는 데이터 배선(313)들의 경계를 넘도록 배치되지 않음으로써 전체적인 배선부의 폭을 대폭 감소시킬 수 있다.
따라서 각각의 배선부의 폭은 하나 이상의 데이터 배선(313) 및 하나 이상의 기준 전압 연결 배선(343)들의 폭과 상기 배선들의 간격의 합에 의해서 결정될 수 있다. 예를 들어, VDD 전압 연결 배선(333)을 포함하는 배선부를 제1 컬럼 배선부(CLA1)로 하는 경우, 제1 컬럼 배선부(CLA1)는 VDD 전압 연결 배선(333)을 기준으로 하부에 있는 2개의 기준 전압 연결 배선(343)과 2개의 데이터 배선(313)이 대칭 형태로 배치될 수 있다.
그리고 제1 컬럼 배선부(CLA1)와 바로 인접한 제2 컬럼 배선부(CLA2)는 VSS 전압 연결 배선(323)을 포함하며, 이 경우 VSS 전압 연결 배선(323)을 기준으로 하부에 있는 2개의 기준 전압 연결 배선(343)과 2개의 데이터 배선(313)이 대칭 형태로 배치될 수 있다. 이러한 방식으로 제3 컬럼 배선부(CLA3)는 VDD 전압 연결 배선(333)을 포함하고, 제4 컬럼 배선부(CLA4)는 VSS 전압 연결 배선(323)을 포함하여 배치될 수 있다.
또한 본 발명은 표시부를 지나는 불투명한 배선들로 이루어진 배선부들을 서로 다른 이중의 층으로 중첩되도록 배치함으로써 전체 배선부의 폭을 최소화할 수 있는 바, 표시부에서 배선부가 차지하는 면적을 축소시킬 수 있다.
배선부의 면적이 축소되는 경우 각각의 서브 화소에 대응되는 화소 회로부의 면적도 축소되게 되는 바, 상대적으로 투과부의 영역이 증가하게 되어 투명 표시 장치의 전체적인 투과율을 증가시킬 수 있다.
한편 본 발명에 따른 VSS 전압 연결 배선(323) 및 VDD 전압 연결 배선(333)은, 데이터 배선(313) 및 기준 전압 연결 배선(343)보다 두꺼운 폭을 가질 수 있다.
VSS 전압 연결 배선(323) 및 VDD 전압 연결 배선(333)은 데이터 배선(313) 및 기준 전압 연결 배선(343)과 같은 다른 배선들과 다른 층에 형성되는 경우, 전체 배선부의 폭을 줄이기 위하여 VSS 전압 연결 배선(323) 및 VDD 전압 연결 배선(333)의 폭을 감소시킬 필요가 없다.
즉 VSS 전압 연결 배선(323) 및 VDD 전압 연결 배선(333)은 데이터 배선(313) 및 기준 전압 연결 배선(343)보다도 두꺼운 폭을 갖도록 형성하여도 불투명한 배선부의 전체 폭이 증가되지 않는다.
예를 들어 도 37에 도시된 바와 같이 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)은 하부에 있는 2개의 데이터 배선(313)과 2개의 기준 전압 연결 배선(343)과 적어도 일부 영역이 중첩되는 배치 구조를 갖는다.
이 경우 가장 외측에 위치하는 데이터 배선(313)들의 경계까지 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)의 폭을 증가시킬 수 있어 상대적으로 매우 두꺼운 폭의 전원 배선을 형성할 수 있다.
투과부 영역을 최대한 확보하기 위하여 VSS 전압 연결 배선과 VDD 전압 연결 배선과 같은 전원 배선의 폭을 감소시키는 경우 고전위 전압 강하(VDD drop)나 저전위 전압 상승(VSS rising)의 문제가 발생될 수 있다.
하지만 본 발명의 일 실시예와 같이 VSS 전압 연결 배선과 VDD 전압 연결 배선과 같은 전원 배선의 폭을 두껍게 형성하는 경우 고전위 전압 강하(VDD drop)나 저전위 전압 상승(VSS rising)의 문제 발생을 최소화할 수 있으며, 이에 따라 구동 전압 및 소비 전력을 증가시키지 않으면서도 투명 표시 장치의 휘도 불균일 문제의 발생을 최소화할 수 있다.
결국 본 발명의 일 실시예에 따라 배선부들을 서로 중첩되는 이중층으로 형성하는 경우 표시부 내의 배선부 면적을 최소화하여 화소 회로부의 면적도 최소화할 수 있는 바, 상대적으로 투과부의 영역이 증가하게 되어 투명 표시 장치의 전체적인 투과율을 증가시킬 수 있다.
또한 전원 배선인 VSS 전압 연결 배선 및 VDD 전압 연결 배선의 폭도 두껍게 형성할 수 있어, 고전위 전압 강하(VDD drop)나 저전위 전압 상승(VSS rising)을 최소화하여 휘도 불균일 문제의 발생도 최소화할 수 있는 것이다.
즉 일반적으로 표시부 내의 배선부의 폭, 특히 전원 배선부 폭의 증가와 투과율의 증가는 트레이드 오프(Trade-off)의 관계를 갖지만, 본 발명의 일 실시예에 따르는 경우 전원부 배선부의 폭을 증가시키면서도 투명 표시 장치의 투과율을 증가시킬 수 있는 장점이 있다.
복수의 발광부는 제1 색상 발광부(Rij), 제2 색상 발광부(Gij) 및 제3 색상 발광부(Bij)를 포함할 수 있다. 제2 색상 발광부와 제3 색상 발광부는 배선부 상에 배선부와 중첩되도록 배치될 수 있다. 따라서 제1 색상 발광부는 서로 인접한 상기 배선부들 사이에 배치되고, 제2 색상 발광부와 제3 색상 발광부는 각각 배선부를 기준으로 대칭 형상으로 배치될 수 있다.
구체적으로 VSS 전압 연결 배선과 VDD 전압 연결 배선은 제2 색상 발광부 또는 제3 색상 발광부와 중첩되도록 배치되되, 동일한 행을 기준으로 VSS 전압 연결 배선과 VDD 전압 연결 배선이 중첩되는 발광부의 색상은 서로 다르게 배치될 수 있다.
한편, 제1 색상 서브 화소(Rij_SP)는 제1 색상 발광부(Rij)와, 제1 색상 발광부(Rij)에 전기적으로 연결되어 제1 색상 발광부(Rij)를 구동시켜 광이 나오도록 해주는 제1 색상 화소 회로부(Rij_PCA)를 포함한다. 제1 색상 발광부(Rij)와 제1 색상 화소 회로부(Rij_PCA)는 제1 색상 서브 화소 컨택홀(Rij_H)을 통해서 전기적으로 연결될 수 있다.
또한 제2 색상 서브 화소(Gij_SP)와 제3 색상 서브 화소(Bij_SP)도 앞서 설명한 제1 색상 서브 화소(Rij_SP)와 같이 동일한 방식으로 발광부, 화소 회로부, 서브 화소 컨택홀 등을 형성할 수 있다.
따라서 기판 상에는 발광부와 전기적으로 연결되어 발광부를 구동시키는 복수의 화소 회로부가 배치되고, 화소 회로부는 제1 색상 발광부와 전기적으로 연결되는 제1 색상 화소 회로부, 제2 색상 발광부와 전기적으로 연결되는 제2 색상 화소 회로부 및 제3 색상 발광부와 전기적으로 연결되는 제3 색상 화소 회로부를 포함할 수 있다.
이 경우 복수의 화소 회로부는 배선부를 기준으로 대칭 형태로 배치될 수 있다. 또한 화소 회로부는 배선부의 중심부로부터 멀어질수록 좁아지는 형태를 가질 수 있다. 구체적으로 제1 색상 화소 회로부는 배선부를 기준으로 제2 색상 화소 회로부 및 제3 색상 화소 회로부와 대칭으로 배치될 수 있다.
예를 들어, 제2 컬럼 배선부(CLA2)를 기준으로 제2 색상 발광부(G12)는 대칭으로 배치될 수 있다. 또한 제2 컬럼 배선부(CLA2)를 기준으로 제1 색상 화소 회로부(R11_PCA)와 제2 색상 화소 회로부(G12_PCA)는 서로 대칭 형태로 배치될 수 있다.
구체적으로 제1 색상 화소 회로부(R11_PCA)는 제2 컬럼 배선부(CLA2)를 기준으로 좌측 방향으로 배선부의 중심부로부터 멀어질수록 좁아지는 형태를 갖고, 제2 색상 화소 회로부(G12_PCA)는 제2 컬럼 배선부(CLA2)를 기준으로 우측 방향으로 배선방향으로 배선부의 중심부로부터 멀어질수록 좁아지는 형태를 가질 수 있다.
이러한 방식으로 제3 컬럼 배선부(CLA3) 를 기준으로 제1 색상 화소 회로부(R12_PCA)와 제3 색상 화소 회로부(B13_PCA)도 서로 대칭 형태로 배치될 수 있다.
또한 제1 색상 화소 회로부는 제1 색상 발광부와 제2 색상 발광부의 적어도 일부 영역, 그리고 제1 색상 발광부와 제3 색상 발광부의 적어도 일부 영역과 중첩되도록 배치될 수 있다.
제2 색상 화소 회로부는 제1 색상 발광부와 제2 색상 발광부의 적어도 일부 영역과 중첩되도록 배치되고, 제3 색상 화소 회로부는 제1 색상 발광부와 제3 색상 발광부의 적어도 일부 영역과 중첩되도록 배치될 수 있다.
상기와 같은 화소 회로부의 배치 형태는 발광부와 투과부의 배치 형태에 기인한 것으로, 발광부의 영역이 하나의 배선부의 중심부에서 멀어질수록 좁아지는 형태를 갖는 바 화소 회로부가 발광부의 영역 내에 배치되어 투과부와 중첩되지 않도록 배치함으로써 표시부의 투과율을 저해하지 않기 위한 것이다.
따라서 본 발명에 따르면 표시부 내의 배선부에서 VSS 전압 연결 배선과 VDD 전압 연결 배선을 교번하여 배치하고, 각 색상별 발광부와 연결되는 각각의 화소 회로부들을 대칭 구조로 설계함으로써, 표시부의 투과율을 저감시키지 않으면서도 베젤부의 투명 영역 최대화 및 헤이즈 값의 최소화 효과들을 얻을 수 있는 새로운 화소 배치 구조를 제공할 수 있다.
한편, 화소 회로부는 구동 박막 트랜지스터, 캐패시터 및 복수의 스위칭 박막 트랜지스터를 포함할 수 있다. 즉 제1 색상 화소 회로부, 제2 색상 화소 회로부 및 제3 색상 화소 회로부는 각각의 구동 박막 트랜지스터, 캐패시터 및 복수의 스위칭 박막 트랜지스터를 포함할 수 있다.
한편, 제1 색상 서브 화소와 연결된 화소 회로부에 포함된 구동 박막 트랜지스터(DR)는 제2 색상 서브 화소의 제2 색상 발광부 또는 제3 색상 서브 화소의 제3 색상 발광부와 중첩되도록 배치될 수 있다.
구체적으로 제1 색상 화소 회로부에 포함된 구동 박막 트랜지스터(DR)는 제2 색상 발광부의 화소 전극인 제1 전극 또는 제3 색상 발광부의 화소 전극인 제1 전극과 중첩되도록 배치될 수 있다.
예를 들어, 도 37에 도시된 바와 같이 제1 색상 서브 화소(R11_SP)와 연결된 제1 색상 화소 회로부(R11_PCA)는 우측에 배치된 제2 색상 서브 화소(G12_SP)의 제2 색상 발광부(G12)와 중첩되도록 배치되며, 구체적으로는 제1 색상 화소 회로부(R11_PCA)에 포함된 구동 박막 트랜지스터(DR)는 제2 색상 발광부(G12)의 제1 전극(221)과 중첩되도록 배치될 수 있다.
이와 마찬가지로 제1 색상 서브 화소(R12_SP)와 연결된 제1 색상 화소 회로부(R12_PCA)는 우측에 배치된 제3 색상 서브 화소(B13_SP)의 제3 색상 발광부(B13)와 중첩되도록 배치되며, 구체적으로는 제1 색상 화소 회로부(R12_PCA)에 포함된 구동 박막 트랜지스터(DR)는 제3 색상 발광부(G13)의 제1 전극(221)과 중첩되도록 배치될 수 있다.
그리고 제2 색상 서브 화소와 연결된 제2 색상 화소 회로부는 제2 색상 발광부와 중첩되도록 배치되며, 구체적으로 제2 색상 화소 회로부의 구동 박막 트랜지스터(DR)는 제2 색상 발광부의 화소 전극인 제1 전극(221)과 중첩되도록 배치될 수 있다.
이와 마찬가지로 제3 색상 서브 화소와 연결된 제3 색상 화소 회로부는 제3 색상 발광부와 중첩되도록 배치되며, 구체적으로 제3 색상 화소 회로부의 구동 박막 트랜지스터(DR)는 제3 색상 발광부의 화소 전극인 제1 전극(221)과 중첩되도록 배치될 수 있다.
또한 화소 회로부들은 하나의 배선부를 기준으로 서로 대칭 형태로 배치되는데, 이 경우 배선부의 일측에는 배선부와 중첩되는 발광부를 구동하는 구동 박막 트랜지스터(DR)를 포함하는 화소 회로부가 배치되고, 배선부의 타측에는 배선부와 이웃하는 다른 배선부 사이의 발광부를 구동하는 구동 박막 트랜지스터(DR)를 포함하는 다른 색상의 화소 회로부가 배치될 수 있다.
즉 하나의 배선부를 기준으로 배선부의 일측에는 배선부와 중첩되는 발광부를 구동하는 구동 박막 트랜지스터가 배치되고, 배선부의 타측에는 배선부와 이웃하는 다른 배선부 사이의 발광부를 구동하는 구동 박막 트랜지스터가 배치될 수 있다.
예를 들어 배선부(CLA2)는 제2 색상 발광부(G12)와 중첩되고, 배선부(CLA2)를 기준으로 배선부(CLA2)의 일측에는 제1 색상 화소 회로부(R11_PCA)와 제2 색상 화소 회로부(G12_PCA)가 서로 대칭으로 배치될 수 있다.
이에 따라 배선부(CLA2)를 기준으로 배선부(CLA2)의 일측에는 배선부(CLA2)와 중첩되는 발광부(G12)를 구동하는 구동 박막 트랜지스터가 배치되고, 배선부(CLA2)의 타측에는 배선부(CLA2)와 이웃하는 다른 배선부(CLA1) 사이의 발광부(R11)를 구동하는 구동 박막 트랜지스터가 배치될 수 있다.
도 38은 도 37에서 O-O'및 P-P'영역에 대한 단면도이다.
도 38에 도시된 바와 같이 제1 기판(200) 상에는 버퍼층(201)이 전면에 형성될 수 있고, 버퍼층(201) 상에는 액티브층(212), 소스 전극(217a), 드레인 전극(217b) 및 게이트 전극(214)을 포함하는 구동 박막 트랜지스터(210)와, 제1 캐패시터 전극(204)과 제2 캐패시터 전극(206)으로 이루어지는 캐패시터(Cst)가 형성될 수 있다.
액티브층(212)과 게이트 전극(214) 및 제1 캐패시터 전극(204) 사이에는 게이트 절연층(213)이 형성될 수 있다. 게이트 전극(214) 및 제1 캐패시터 전극(204) 상에는 제1 층간 절연층(215)이 형성되며, 제1 층간 절연층(215) 상에는 제2 캐패시터 전극(206)이 형성될 수 있다. 제2 캐패시터 전극(206) 상에는 제2 층간 절연층(216)이 형성되고, 제2 층간 절연층(216) 상에는 소스 전극(217a) 및 드레인 전극(217b)이 형성될 수 있다.
또한 제2 층간 절연층(216) 상에는 데이터 배선(313)과 기준 전압 연결 배선(343)이 동일한 층에 형성될 수 있다. 이 경우 데이터 배선(313)과 기준 전압 연결 배선(343)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 물질로 형성될 수 있다. 데이터 배선(313)과 기준 전압 연결 배선(343)은 하나 이상의 배선이 서로 이격된 형태로 배치될 수 있다.
데이터 배선(313), 기준 전압 연결 배선(324), 소스 전극(217a) 및 드레인 전극(217b) 상에는 패시베이션층(218)과 제1 평탄화층(219a)이 형성될 수 있다. 제1 평탄화층(219a)이 형성됨으로써, 제1 평탄화층(219a) 상에 형성되는 VSS 전압 연결 배선(323) 또는 VDD 전압 연결 배선(333)은 평탄화된 층 상에 형성될 수 있다.
도 38에서와 같이 VSS 전압 연결 배선(323)은 제1 평탄화층(219a) 상에, 구체적으로는 복수의 데이터 배선(313)과 복수의 기준 전압 연결 배선(343)과 중첩되도록 형성될 수 있다.
이 경우 VSS 전압 연결 배선(323)의 폭(W1)은 데이터 배선(313)의 폭(W3)과 기준 전압 연결 배선(343)의 폭(W2)보다 훨씬 두껍게 형성할 수 있어, 저전위 전압 상승(VSS rising)의 문제 발생을 최소화할 수 있다. 또한 VDD 전압 연결 배선(333)의 폭도 데이터 배선(313)의 폭(W3)과 기준 전압 연결 배선(343)의 폭(W2)보다 훨씬 두껍게 형성할 수 있어, 고전위 전압 강하(VDD drop)의 문제 발생을 최소화할 수 있다. 이 경우 VSS 전압 연결 배선과 VDD 전압 연결 배선의 폭은 서로 동일한 폭으로 형성할 수 있다.
하나의 배선부(CLA)의 폭은 기준 전압 연결 배선(343)들의 외곽에 배치된 데이터 배선(313)들의 경계부까지가 될 수 있다. 따라서 VSS 전압 연결 배선(323)이 기준 전압 연결 배선(343) 및 데이터 배선(313)과 동일한 층에 형성되는 경우 배선부의 폭은 VSS 전압 연결 배선(323)의 폭까지 포함하게 되지만, 본 발명의 경우 VSS 전압 연결 배선(323)의 폭만큼 배선부의 폭을 감소시킬 수 있는 바 전체적인 배선부의 폭을 감소시킬 수 있는 것이다.
아울러 VSS 전압 연결 배선(323)의 폭을 최대한 기준 전압 연결 배선(343)들의 외곽에 배치된 데이터 배선(313)들의 경계부까지 확장시킬 수도 있어, 전원 배선의 폭 증가에 따른 투과율 감소의 문제를 최소화하면서도 전원 배선의 폭을 최대한 증가시킬 수 있는 것이다.
VSS 전압 연결 배선과 VDD 전압 연결 배선 상에는 제2 평탄화층(219b)이 형성될 수 있다. 제2 평탄화층(219b)상에는 제1 전극(221), 유기 발광층(223) 및 제2 전극(225)으로 이루어지는 유기 발광 소자(220)가 배치될 수 있다.
이 경우 제1 전극(221)과 유기 발광층(223) 사이에는 뱅크층(231)이 형성되며, 뱅크층(231)은 발광부를 형성하는 경계부 역할을 하며, 서브 화소와 투과부의 경계부 역할도 할 수 있다. 뱅크층(231)은 서브 화소 영역에 대응하여 뱅크홀을 형성함으로써 제1 전극(221)을 노출시킨다.
뱅크층(231) 상부와 뱅크홀에 의해 노출된 제1 전극(221)상에는 유기 발광층(223)이 형성된다. 유기 발광층(223)이 제1 전극(221)과 접하는 영역은 서브 화소 영역, 더욱 구체적으로는 발광 영역인 발광부(EA)에 대응될 수 있다.
유기 발광층(223)이 형성된 제1 기판(200) 상부 전면에 제2 전극(225)이 형성된다. 제2 전극(225) 상에는 봉지층(250), 접착층(251), 컬러 필터(CF), 제2 기판(270)이 형성될 수 있다.
한편, 이하에서는 GIP 영역을 투과 영역으로 사용할 수 있고 GIP 영역에서의 투과 영역을 최대화할 수 있는 본 발명의 또 다른 일 실시예의 투명 표시 패널 및 이를 포함하는 투명 표시 장치에 대해서 자세히 설명하도록 한다.
도 39에 도시된 바와 같이 투명 표시 패널은 표시부와 표시부를 둘러싸는 비표시부를 포함하는 기판과, 기판의 비표시부에 배치되고, 하나 이상의 GIP(Gate-In Panel) 블록부, 하나 이상의 GIP 입력 신호 배선부, 하나 이상의 GIP 출력 신호 배선부 및 GIP 입력 신호 배선부와 GIP 블록부를 전기적으로 연결하는 하나 이상의 GIP 입력 신호 연결 배선을 포함하는 GIP 회로부를 포함한다.
GIP 블록부(361)는 표시부의 화소 회로들에 스캔(Scan) 신호 및 발광(EM) 신호와 같은 게이트 신호를 공급한다.
구체적으로, GIP 블록부(361)는 게이트 배선(GL)들을 다수의 블록으로 분할하여 다수의 디스플레이 구동 기간에서 다수의 블록을 각각 구동하는 하나 이상의 GIP 블록들, 예를 들어 시프트 레지스터(Shift Register)와 같은 GIP 트랜지스터 회로들을 포함할 수 있다.
한편 타이밍 컨트롤러는 GIP 블록부와 데이터 드라이버가 적절한 타이밍에 제어 신호들을 생성할 수 있도록 타이밍 신호 및 제어 신호 등을 제공한다.
타이밍 컨트롤러는 수직 동기신호, 수평 동기신호, 클럭신호 및 데이터 인에이블 신호 등의 타이밍 신호들에 기초하여 GIP 블록부와 데이터 드라이버의 동작 타이밍을 제어하기 위한 신호들을 생성하여 공급할 수 있다.
GIP 입력 신호 배선부(365)는 게이트 패드를 통해서 타이밍 컨트롤러로부터 인가되는 게이트 제어 신호를 GIP 블록부(361)에 전달하는 하나 이상의 신호 배선으로, 표시부의 수직 방향으로 배열된 하나 이상의 GIP 입력 신호 배선(365a)들을 포함할 수 있다.
이 경우 GIP 입력 신호 배선부(365)는 GIP 회로부(360)의 노드들을 제어하는 클럭 배선부일 수 있다.
GIP 입력 신호 배선부(365)는 표시부의 구동 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과 동일한 층에서 동일한 재질로 형성될 수 있다.
GIP 출력 신호 배선부(367)는 GIP 블록부(361)의 게이트 신호를 표시부에 전달하는 신호 배선으로, GIP 입력 신호 배선부(365)와 수직한 방향, 즉 표시부의 수평 방향으로 배열된 하나 이상의 GIP 출력 신호 배선(367a, 367b, 367c)를 포함할 수 있다.
GIP 출력 신호 배선부(367)는 게이트 배선(GL)일 수 있으며 도 40에 도시된 바와 같이 별도의 게이트 배선(GL1, GL2, Gl3)과 전기적으로 연결된 신호 배선일 수 있다.
먼저 본 발명의 일 실시예의 경우 앞서 설명한 다른 일 실시예에서와 같이 VSS 전압 인가를 위한 배선을 표시부 내에 배치함으로써 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 GIP 회로부 상부에 배치할 필요가 없어, GIP 영역도 투과 영역으로 사용하여 투명 베젤부를 구현할 수 있다.
구체적으로 비표시부에는 표시부를 사이에 두고 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 배치되고, VSS 전압 연결 배선(323)은 상기 제1 VSS 전압 연결 배선(324)과 상기 제2 VSS 전압 연결 배선(325)을 전기적으로 연결할 수 있다.
또한 비표시부에는 표시부를 사이에 두고 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)이 배치되고, VDD 전압 연결 배선(333)은 상기 제1 VDD 전압 연결 배선(334)과 상기 제2 VDD 전압 연결 배선(335)을 전기적으로 연결할 수 있다.
즉 VSS 전압 연결 배선(323)과 VDD 전압 연결 배선(333)이 모두 표시부의 내부를 가로지르도록 배치됨으로써, 베젤부에서 GIP 회로부를 덮는 두꺼운 연결 배선, 특히 VSS 전압 연결 배선을 제거할 수 있는 바 GIP 회로부도 투과 영역으로 사용할 수 있는 것이다.
또한 베젤부에서 VSS 전압 배선들이 생략되는 영역만큼 GIP 회로부(360)가 차지하는 영역을 더욱 확장할 수 있어, GIP 회로부(360)를 구성하는 GIP 블록부(361)와 GIP 입력 신호 배선부(365)들과 같은 구성들의 배치를 조밀하게 하지 않아도 되는 바, GIP 회로부(360)에서의 투과 영역을 최대한 확보할 수 있다.
본 발명의 일 실시예의 경우 GIP 회로부(360)에서의 투과 영역을 최대한 더 확보하기 위하여, GIP 입력 신호 배선부(365)와 GIP 출력 신호 배선부(367)를 서로 다른 층에 배치한다.
이와 같이 GIP 회로부(360)에서의 투과 영역을 최대한 확보하기 위해서 GIP 블록부(361)와 GIP 입력 신호 배선부(365)들과 같은 구성들의 배치를 최대한 조밀하게 하지 않도록 분산 배치하는 바, GIP 출력 신호 배선부(367)를 GIP 입력 신호 배선부(365)와 다른 층에 형성함으로써 투과 영역을 더욱 확보할 수 있다.
구체적으로 GIP 입력 신호 배선부(365)와 서로 다른 층에 형성되는 GIP 출력 신호 배선부(367)는 GIP 입력 신호 배선부(365)와 다른 층에 형성되기 때문에, 서로 중복되도록 형성될 수 있다.
이렇게 GIP 출력 신호 배선부(367)와 GIP 입력 신호 배선부(365)가 중복되는 영역들이 존재하게 되어, GIP 출력 신호 배선부(367)와 GIP 입력 신호 배선부(365)가 동일한 층에 형성되는 경우 대비 더욱 더 많은 투과 영역을 확보할 수 있다.
한편, GIP 블록부(361)와 GIP 입력 신호 배선부(365)는 서로 교번하여 배치될 수 있다.
복수의 GIP 블록부(361)는 제1 GIP 블록(361a), 제2 GIP 블록(361b) 및 제3 GIP 블록(361c)을 각각 포함하고, 제1 GIP 블록(361a), 제2 GIP 블록(361b) 및 제3 GIP 블록(361c)은 서로 이격되어 배치되며, 제1 GIP 블록(361a)과 제2 GIP 블록(361b) 및 제2 GIP 블록(361b)과 제3 GIP 블록(361c) 사이에는 각각 GIP 입력 신호 배선부(365)가 배치될 수 있다.
제1 GIP 블록(361a)은 제1 스캔 신호를 인가하는 제1 스캔(Scan) 신호 회로일 수 있고, 제2 GIP 블록(361b)은 발광(EM) 신호를 인가하는 발광 회로 일 수 있으며, 제3 GIP 블록(361c)은 제2 스캔(Scan) 신호를 인가하는 제2 스캔 신호 회로일 수 있다.
본 발명의 일 실시예의 경우 GIP 출력 신호 배선부(367)는 GIP 블록부(361)와도 서로 다른 층에 적어도 일부 영역이 중복되도록 형성될 수 있다.
예를 들어, GIP 출력 신호 배선부(367)는 제1 GIP 출력 신호 배선(367a), 제2 GIP 출력 신호 배선(367b) 및 제3 GIP 출력 신호 배선(367c)을 포함할 수 있다.
제1 GIP 출력 신호 배선(367a)은 제1 GIP 블록(361a)과 표시부(DA)를 연결하며, 제2 GIP 출력 신호 배선(367b)은 제2 GIP 블록(361b)과 표시부(DA)를 연결하고, 제3 GIP 출력 신호 배선(367c)은 제3 GIP 블록(361c)과 표시부(DA)를 연결할 수 있다.
또한 본 발명의 다른 일 실시예로 도 40에 도시된 바와 같이 제1 GIP 출력 신호 배선(367a)과 표시부(DA)는 제1 게이트 배선(GL1)에 의해 전기적으로 연결되고, 제2 GIP 출력 신호 배선(367b)과 표시부(DA)는 제2 게이트 배선(GL2)에 의해 전기적으로 연결되며, 제3 GIP 출력 신호 배선(367c)과 표시부(DA)는 제3 게이트 배선(GL3)에 의해 전기적으로 연결될 수 있다.
구체적으로 도 39에 도시된 바와 같이 제1 GIP 출력 신호 배선(367a)은 제2 GIP 블록(361b) 및 제3 GIP 블록(361c)의 일부 영역과 중복되도록 배치될 수 있다.
또한 제2 GIP 출력 신호 배선(367b)은 제3 GIP 블록(361c)의 일부 영역과 중복되도록 배치될 수 있다.
이와 같이 GIP 출력 신호 배선부(367)가 GIP 블록부(361)와 서로 다른 층에 배치되어 적어도 일부 영역이 중복되도록 배치됨에 따라, GIP 출력 신호 배선부(367)와 GIP 블록부(361)가 동일한 층에 배치되는 경우 대비 더욱 더 많은 투과 영역을 확보할 수 있다.
GIP 입력 신호 배선부(365)와 GIP 블록부(361) 사이에는 GIP 입력 신호 배선부(365)와 GIP 블록부(361)를 전기적으로 연결하는 하나 이상의 GIP 입력 신호 연결 배선(366)이 있을 수 있다.
이 경우 GIP 입력 신호 연결 배선(366)은 GIP 입력 신호 배선부(365) 및 GIP 출력 신호 배선부(367)와 서로 다른 층에 있을 수 있다.
구체적으로 GIP 입력 신호 연결 배선(366)은 표시부(DA)의 구동 박막 트랜지스터를 구성하는 게이트 전극과 동일한 층에서 동일한 재질로 형성될 수 있다.
GIP 입력 신호 연결 배선(366)은 표시부(DA)의 수평 방향으로 배열되며, GIP 출력 신호 배선과 평행하게 배열될 수 있다.
제1 GIP 블록(361a) 외측에는 하나 이상의 제1 테스트 배선(375a)이 있고, 제3 GIP 블록(361c)과 표시부(DA) 사이에는 하나 이상의 제2 테스트 배선(375b)이 있을 수 있다.
예를 들어 제1 테스트 배선(375a)은 투명 표시 패널이 제조된 후 모듈 공정 전에 다수의 데이터 배선에 점등 테스트 신호를 공급함으로써 투명 표시 패널의 불량을 검사하는 점등 테스트 배선일 수 있다.
제2 테스트 배선(375b)은 게이트 출력이 제대로 출력되는지 모니터링을 할 수 있는 게이트 출력 테스트 배선일 수 있다.
제2 테스트 배선(375b)의 적어도 일부 영역 상에는 뱅크층(231)이 있고, GIP 회로부 상에는 뱅크층(231)이 있지 않을 수 있다.
본 발명에 따르면 VSS 전압 인가를 위한 불투명하고 두꺼운 배선을 베젤부 영역에 배치할 필요가 없어, GIP 회로부 상에 뱅크층(231)을 형성하지 않아도 된다.
이와 같이 GIP 회로부 상에 뱅크층(231)이 형성되지 않는 경우 GIP 영역에서의 투과도를 향상시킬 수 있다.
또한 뱅크층(231)의 물질 특성으로 인해서 누렇게 빛바랜 색상이 표시되는 현상인 옐로우이시(Yellowish) 현상도 최소화할 수 있다.
다만 뱅크층(231)은 제2 테스트 배선(375b)의 일부 영역을 덮도록 배치될 수 있는데, 표시부(DA)에 뱅크층(231)을 형성하는 경우 공정상의 마진(Margin)을 고려한 것으로 뱅크층(231)은 제2 테스트 배선(375b)의 일부 영역을 덮도록 형성될 수 있다.
따라서 뱅크층(231)은 제2 테스트 배선(375b)의 적어도 일부 영역은 덮을 수는 있지만, GIP 회로부 상에는 뱅크층(231)을 형성하지 않을 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 투명 표시 패널의 GIP 블록부는 적어도 40% 이상의 투과 영역(TA)을 갖고, GIP 입력 신호 배선부는 적어도 50% 이상의 투과 영역(TA)을 가질 수 있는 바, 베젤부에서도 일정 비율 이상의 투과 영역을 가질 수 있는 바 투명 베젤부를 구현할 수 있다.
이 경우 GIP 블록부(361)에서의 투과 영역(TA)은 GIP 블록(361a, 361b, 361c)가 배치되지 않은 영역을 의미할 수 있지만 이에 한정되는 것은 아니며, GIP 블록(361a, 361b, 361c)에서도 투과 영역(TA)이 존재할 수 있다.
다만 본 발명의 일 실시예의 경우 GIP 블록부(361)에서 GIP 블록(361a, 361b, 361c)의 배치를 각각 하나의 블록 별로 최대한 한 곳에 모이도록 배치함으로써 최대한의 투과 영역(TA)을 형성할 수 있다.
한편 GIP 입력 신호 배선부(365)에서의 투과 영역(TA)은 복수의 GIP 입력 신호 배선(365a)들이 배치되지 않은 영역을 의미할 수 있다.
도 41 내지 도 43는 각각 도 40에서의 R-R', S-S', T-T'영역에 대한 단면도를 도시한 것이다.
구체적으로 도 41은 제1 GIP 블록과 제1 GIP 출력 신호 배선이 연결된 것을 도시한 것이고, 도 42는 제2 GIP 블록과 제2 GIP 출력 신호 배선이 연결된 것을 도시한 것이며, 도 43는 제 3 GIP 블록과 제3 GIP 출력 신호 배선이 연결된 것을 도시한 것이다.
제1 기판(200) 상에는 버퍼층(201)이 형성될 수 있다. 버퍼층(201) 상에는 제1 GIP 블록(361a), 제2 GIP 블록(361b), 제3 GIP 블록(361c)가 서로 이격되어 비표시부에 형성될 수 있다.
또한 버퍼층(201) 상에는 게이트 절연층(213), 제1 층간 절연층(215) 및 제2 층간 절연층(216)이 차례대로 적층될 수 있으며, 게이트 절연층(213), 제1 층간 절연층(215) 및 제2 층간 절연층(216)들은 제1 GIP 블록(361a), 제2 GIP 블록(361b) 및 제3 GIP 블록(361c)에 포함되는 트랜지스터들의 사이에 배치되도록 형성될 수 있다.
제2 층간 절연층(216) 상에는 하나 이상의 제1 테스트 배선(375a), 하나 이상의 GIP 입력 신호 배선(365a) 및 하나 이상의 제2 테스트 배선(375b)가 형성될 수 있다.
제1 테스트 배선(375a), GIP 입력 신호 배선(365a) 및 제2 테스트 배선(375b)은 표시부(DA)의 소스 전극 및 데이터 전극과 동일한 층에 동일한 물질로 형성될 수 있다.
하나 이상의 GIP 입력 신호 배선(365a)을 포함하는 GIP 입력 신호 배선부(365)는 GIP 블록부(361a, 361b, 361c)들 사이에 배치될 수 있다.
하나의 GIP 입력 신호 배선부(365)를 구성하는 GIP 입력 신호 배선(365a)들 중에서 인접한 GIP 입력 신호 배선들 간의 간격(d)은 하나의 GIP 입력 신호 배선(365a)의 폭(W4)보다 넓을 수 있다.
이와 같이 GIP 입력 신호 배선들 간의 간격(d)이 하나의 GIP 입력 신호 배선(365a)의 폭(W4)보다 넓게 배치됨으로써 GIP 입력 신호 배선(365a)들이 서로 조밀하게 형성되지 않을 수 있어, GIP 입력 신호 배선부(360)에서의 투과 영역은 더욱 더 많이 확보할 수 있다.
제1 테스트 배선(375a), GIP 입력 신호 배선(365a), 제2 테스트 배선(375b) 및 GIP 블록(361a, 361b, 361c) 상에는 제1 평탄화층(219a)이 형성될 수 있다. 제1 평탄화층이 형성됨으로써, 제1 평탄화층(219a) 상에 형성되는 GIP 출력 신호 배선(367a, 367b, 367c)들은 평탄화된 층 상에 형성될 수 있다.
GIP 출력 신호 배선(367a, 367b, 367c)들 상에는 제2 평탄화층(219b)이 형성될 수 있다. 즉 GIP 입력 신호 배선부(365)와 GIP 출력 신호 배선부(367) 사이에는 제1 평탄화층(219a)이 있고, GIP 출력 신호 배선부(367) 상에는 제2 평탄화층(219b)이 있어, GIP 입력 신호 배선(365a)들과 GIP 출력 신호 배선(367a, 367b, 367c)들은 서로 다른 층에 형성될 수 있다.
제2 평탄화층(219b)상에는 제1 전극(221), 유기 발광층(223) 및 제2 전극(225)으로 이루어지는 유기 발광 소자(220)가 배치될 수 있다.
이 경우 표시부(DA)의 경계부 영역에서는 공정 마진을 고려하여 뱅크층(231), 유기 발광층(223) 및 제2 전극(225)이 제2 테스트 배선(375b)의 적어도 일부 영역을 덮도록 형성될 수 있다.
제2 전극(225) 상에는 봉지층(250)이 형성되고, 봉지층(250) 상에는 OCR(Optical clear adhesive)과 같은 접착층(251)이 형성될 수 있다. 접착층(251)상에는 제2 기판(270)인 상부 기판이 합착될 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 투명 표시 패널은 표시부와 표시부를 둘러싸는 비표시부를 포함하는 기판과, 기판의 비표시부에 배치되고, 하나 이상의 GIP(Gate-In Panel) 블록부, 하나 이상의 GIP 입력 신호 배선부, 하나 이상의 GIP 출력 신호 배선부 및 GIP 입력 신호 배선부와 GIP 블록부를 전기적으로 연결하는 하나 이상의 GIP 입력 신호 연결 배선을 포함하는 GIP 회로부를 포함한다.
이 경우 GIP 입력 신호 배선부와 GIP 출력 신호 배선부는 서로 다른 층에 있다.
GIP 입력 신호 배선부는 GIP 블록부에 게이트 제어 신호를 전달하며, GIP 출력 신호 배선부는 GIP 블록부의 게이트 신호를 표시부에 전달할 수 있다.
GIP 입력 신호 연결 배선은 GIP 입력 신호 배선부 및 GIP 출력 신호 배선부와 서로 다른 층에 있을 수 있다.
GIP 입력 신호 배선부와 GIP 출력 신호 배선부 사이에는 제1 평탄화층이 있고, GIP 출력 신호 배선부 상에는 제2 평탄화층이 있을 수 있다.
GIP 입력 신호 배선부는 하나 이상의 GIP 입력 신호 배선을 포함하여 표시부의 수직 방향으로 배열되고, GIP 출력 신호 배선부는 하나 이상의 GIP 출력 신호 배선을 포함하여 표시부의 수평 방향으로 배열되며, GIP 입력 신호 연결 배선은 GIP 출력 신호 배선과 평행하게 배열될 수 있다.
GIP 블록부와 GIP 입력 신호 배선부는 서로 교번하여 배치될 수 있다.
복수의 GIP 블록부는 제1 GIP 블록, 제2 GIP 블록 및 제3 GIP 블록을 각각 포함하고, 제1 GIP 블록, 제2 GIP 블록 및 제3 GIP 블록은 서로 이격되어 배치되며, 제1 GIP 블록과 제2 GIP 블록 및 제2 GIP 블록과 제3 GIP 블록 사이에는 각각 GIP 입력 신호 배선부가 배치될 수 있다.
제1 GIP 블록은 제1 스캔 신호를 인가하고, 제2 GIP 블록은 발광 신호를 인가하며, 제3 GIP 블록은 제2 스캔 신호를 인가할 수 있다.
제1 GIP 블록 외측에는 하나 이상의 제1 테스트 배선이 있고, 제3 GIP 블록과 표시부 사이에는 하나 이상의 제2 테스트 배선이 있을 수 있다.
제1 테스트 배선은 점등 테스트 배선이고, 제2 테스트 패턴은 게이트 출력 테스트 배선일 수 있다.
제2 테스트 패턴의 적어도 일부 영역 상에는 뱅크층이 있고, GIP 회로부 상에는 뱅크층이 있지 않을 수 있다.
GIP 출력 신호 배선부는 제1 GIP 출력 신호 배선, 제2 GIP 출력 신호 배선 및 제3 GIP 출력 신호 배선을 포함하고, 제1 GIP 출력 신호 배선은 제1 GIP 블록과 표시부를 연결하며, 제2 GIP 출력 신호 배선은 제2 GIP 블록과 표시부를 연결하고, 제3 GIP 출력 신호 배선은 제3 GIP 블록과 표시부를 연결할 수 있다.
제1 GIP 출력 신호 배선과 표시부는 제1 게이트 배선에 의해 전기적으로 연결되고, 제2 GIP 출력 신호 배선과 표시부는 제2 게이트 배선에 의해 전기적으로 연결되며, 제3 GIP 출력 신호 배선과 표시부는 제3 게이트 배선에 의해 전기적으로 연결될 수 있다.
인접한 GIP 입력 신호 배선들 간의 간격은 하나의 GIP 입력 신호 배선의 폭보다 넓을 수 있다.
GIP 블록부는 적어도 40% 이상의 투과 영역을 갖고, GIP 입력 신호 배선부는 적어도 50% 이상의 투과 영역을 가질 수 있다.
이 경우 표시부는 복수의 발광부와 복수의 투과부를 포함하고, 표시부에는 표시부를 통과하도록 기판 상에 배치된 복수의 배선부가 배치되며, 하나 이상의 배선부는 VSS 전압 연결 배선을 포함할 수 있다.
각각의 배선부는 하나 이상의 데이터 배선 및 하나 이상의 기준 전압 연결 배선을 포함하며, VSS 전압 연결 배선과, 데이터 배선 및 기준 전압 연결 배선은 서로 다른 층에 배치될 수 있다.
이 경우 VSS 전압 연결 배선은 하나 이상의 데이터 배선 및 하나 이상의 기준 전압 연결 배선 중 적어도 둘 이상의 배선과 중첩되도록 배치될 수 있다.
하나의 배선부를 기준으로 배선부의 일측에는 배선부와 중첩되는 발광부를 구동하는 구동 박막 트랜지스터가 배치되고, 배선부의 타측에는 배선부와 이웃하는 다른 배선부 사이의 발광부를 구동하는 구동 박막 트랜지스터가 배치될 수 있다.
VSS 전압 연결 배선과 VDD 전압 연결 배선은 투과부를 사이에 두고 교번하여 배치될 수 있다.
발광부는 제1 색상 발광부, 제2 색상 발광부 및 제3 색상 발광부를 포함하고, 제2 색상 발광부와 제3 색상 발광부는 배선부 상에 배치되고, 제1 색상 발광부는 제2 색상 발광부와 제3 색상 발광부 사이에 배치되며, VSS 전압 연결 배선과VDD 전압 연결 배선은 제2 색상 발광부 또는 제3 색상 발광부와 중첩되도록 배치되되, 동일한 행을 기준으로 VSS 전압 연결 배선과 VDD 전압 연결 배선이 중첩되는 발광부의 색상은 서로 다를 수 있다.
기판 상에는 발광부와 전기적으로 연결되어 발광부를 구동시키는 복수의 화소 회로부가 배치되고, 화소 회로부는 제1 색상 발광부와 전기적으로 연결되는 제1 색상 화소 회로부, 제2 색상 발광부와 전기적으로 연결되는 제2 색상 화소 회로부 및 제3 색상 발광부와 전기적으로 연결되는 제3 색상 화소 회로부를 포함하며, 제1 색상 화소 회로부는 배선부를 기준으로 제2 색상 화소 회로부 및 제3 색상 화소 회로부와 대칭으로 배치될 수 있다.
제1 색상 화소 회로부의 구동 박막 트랜지스터는 우측에 배치된 제2 색상 발광부의 화소 전극 또는 제3 색상 발광부의 화소 전극과 중첩되도록 배치되며, 제2 색상 화소 회로부의 구동 박막 트랜지스터는 제2 색상 발광부의 화소 전극과 중첩되도록 배치되고, 제3 색상 화소 회로부의 구동 박막 트랜지스터는 제3 색상 발광부의 화소 전극과 중첩되도록 배치될 수 있다.
발광부는 제1 색상 발광부, 제2 색상 발광부 및 제3 색상 발광부를 포함하고, 제2 색상 발광부와 제3 색상 발광부는 배선부 상에 배치되고, 제1 색상 발광부는 제2 색상 발광부와 제3 색상 발광부 사이에 배치되며. 각각의 발광부 상에는 발광부 색상에 대응되는 컬러 필터가 배치되고, 컬러 필터들 사이에는 블랙 매트릭스가 배치될 수 있다.
블랙 매트릭스는 서로 이웃하는 상투과부 사이에 배치된 배선부와 중첩될 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
300: 투명 표시 패널 301: 베이스 기판
310: 데이터 드라이브 IC 패드부 311: 데이터 배선부
313: 데이터 배선 314: 제1 데이터 배선
315: 제2 데이터 배선 315h: 제2 데이터 배선 컨택홀
320: VSS 전압 배선부 321: 제1 VSS 전압 배선
322: 제2 VSS 전압 배선 323: VSS 전압 연결 배선
324: 제1 VSS 전압 연결 배선 325: 제2 VSS 전압 연결 배선
325h: 제2 VSS 전압 연결 배선 컨택홀
326: VSS 전압 보조 배선부 327: 보조 배선
327h: 보조 배선 컨택홀 330: VDD 전압 배선부
331: 제1 VDD 전압 배선 332: 제2 VDD 전압 배선
333: VDD 전압 연결 배선 334: 제1 VDD 전압 연결 배선
335: 제2 VDD 전압 연결 배선
335h: 제2 VDD 전압 연결 배선 컨택홀
340: 기준 전압 배선부 341: 기준 전압 배선
343: 기준 전압 연결 배선 344: 제1 기준 전압 연결 배선
345: 제2 기준 전압 연결 배선 351: 제1 연결 전극
352: 제2 연결 전극 353: 제3 연결 전극
354: 제4 연결 전극 355: 가스 배출홀
360: GIP 회로부 361: GIP 블록부
361a: 제1 GIP 블록 361b: 제2 GIP 블록
361c: 제3 GIP 블록 365: GIP 입력 신호 배선부
365a: GIP 입력 신호 배선 366: GIP 입력 신호 연결 배선
367: GIP 출력 신호 배선부 367a: 제1 GIP 츨력 신호 배선
367b: 제2 GIP 출력 신호 배선 367c: 제3 GIP 출력 신호 배선
375a: 제1 테스트 배선 375b: 제2 테스트 배선
363: 클럭 배선부 365: GIP 정전기 방지 회로부
371: 정전기 방지 회로부 373: MUX 회로부
375: 점등 테스트부 376: 점등 테스트 신호 인가부
380: 댐부
CLA: 배선부 PCA: 화소 회로부
BM: 블랙 매트릭스 CF: 컬러 필터
DPA: 더미 화소 패턴부 DSP: 더미 화소

Claims (26)

  1. 표시부와 상기 표시부를 둘러싸는 비표시부를 포함하는 기판과,
    상기 기판의 비표시부에 배치되고,
    하나 이상의 GIP(Gate-In Panel) 블록부;
    하나 이상의 GIP 입력 신호 배선부;
    하나 이상의 GIP 출력 신호 배선부; 및
    상기 GIP 입력 신호 배선부와 상기 GIP 블록부를 전기적으로 연결하는 하나 이상의 GIP 입력 신호 연결 배선을 포함하는 GIP 회로부를 포함하며,
    상기 GIP 입력 신호 배선부와 상기 GIP 출력 신호 배선부는 서로 다른 층에 있는 투명 표시 패널.
  2. 제1항에 있어서,
    상기 GIP 입력 신호 배선부는 상기 GIP 블록부에 게이트 제어 신호를 전달하고,
    상기 GIP 출력 신호 배선부는 상기 GIP 블록부의 게이트 신호를 상기 표시부에 전달하는 투명 표시 패널.
  3. 제1항에 있어서,
    상기 GIP 입력 신호 연결 배선은 상기 GIP 입력 신호 배선부 및 상기 GIP 출력 신호 배선부와 서로 다른 층에 있는 투명 표시 패널.
  4. 제1항에 있어서,
    상기 GIP 입력 신호 배선부와 상기 GIP 출력 신호 배선부 사이에는 제1 평탄화층이 있고,
    상기 GIP 출력 신호 배선부 상에는 제2 평탄화층이 있는 투명 표시 패널.
  5. 제1항에 있어서,
    상기 GIP 입력 신호 배선부는 하나 이상의 GIP 입력 신호 배선을 포함하여 상기 표시부의 수직 방향으로 배열되고,
    상기 GIP 출력 신호 배선부는 하나 이상의 GIP 출력 신호 배선을 포함하여 상기 표시부의 수평 방향으로 배열되며,
    상기 GIP 입력 신호 연결 배선은 상기 GIP 출력 신호 배선과 평행하게 배열된 투명 표시 패널.
  6. 제1항에 있어서,
    상기 GIP 블록부와 상기 GIP 입력 신호 배선부는 서로 교번하여 배치된 투명 표시 패널.
  7. 제6항에 있어서,
    복수의 상기 GIP 블록부는 제1 GIP 블록, 제2 GIP 블록 및 제3 GIP 블록을 각각 포함하고,
    상기 제1 GIP 블록, 상기 제2 GIP 블록 및 상기 제3 GIP 블록은 서로 이격되어 배치되며,
    상기 제1 GIP 블록과 상기 제2 GIP 블록 및 상기 제2 GIP 블록과 상기 제3 GIP 블록 사이에는 각각 상기 GIP 입력 신호 배선부가 배치되는 투명 표시 패널.
  8. 제7항에 있어서,
    상기 제1 GIP 블록은 제1 스캔 신호를 인가하고,
    상기 제2 GIP 블록은 발광 신호를 인가하며,
    상기 제3 GIP 블록은 제2 스캔 신호를 인가하는 투명 표시 패널.
  9. 제7항에 있어서,
    상기 제1 GIP 블록 외측에는 하나 이상의 제1 테스트 배선이 있고,
    상기 제3 GIP 블록과 상기 표시부 사이에는 하나 이상의 제2 테스트 배선이 있는 투명 표시 패널.
  10. 제9항에 있어서,
    상기 제1 테스트 배선은 점등 테스트 배선이고,
    상기 제2 테스트 패턴은 게이트 출력 테스트 배선인 투명 표시 패널.
  11. 제10항에 있어서,
    상기 제2 테스트 패턴의 적어도 일부 영역 상에는 뱅크층이 있고,
    상기 GIP 회로부 상에는 뱅크층이 있지 않은 투명 표시 패널.
  12. 제7항에 있어서,
    상기 GIP 출력 신호 배선부는 제1 GIP 출력 신호 배선, 제2 GIP 출력 신호 배선 및 제3 GIP 출력 신호 배선을 포함하고,
    상기 제1 GIP 출력 신호 배선은 상기 제1 GIP 블록과 상기 표시부를 연결하며,
    상기 제2 GIP 출력 신호 배선은 상기 제2 GIP 블록과 상기 표시부를 연결하고,
    상기 제3 GIP 출력 신호 배선은 상기 제3 GIP 블록과 상기 표시부를 연결하는 투명 표시 패널.
  13. 제12항에 있어서,
    상기 제1 GIP 출력 신호 배선과 상기 표시부는 제1 게이트 배선에 의해 전기적으로 연결되고,
    상기 제2 GIP 출력 신호 배선과 상기 표시부는 제2 게이트 배선에 의해 전기적으로 연결되며,
    상기 제3 GIP 출력 신호 배선과 상기 표시부는 제3 게이트 배선에 의해 전기적으로 연결되는 투명 표시 패널.
  14. 제1항에 있어서,
    인접한 상기 GIP 입력 신호 배선들 간의 간격은 하나의 상기 GIP 입력 신호 배선의 폭보다 넓은 투명 표시 패널.
  15. 제1항에 있어서,
    상기 GIP 블록부는 적어도 40% 이상의 투과 영역을 갖는 투명 표시 패널.
  16. 제1항에 있어서,
    상기 GIP 입력 신호 배선부는 적어도 50% 이상의 투과 영역을 갖는 투명 표시 패널.
  17. 제1항에 있어서,
    상기 표시부는 복수의 발광부와 복수의 투과부를 포함하고,
    상기 표시부에는 상기 표시부를 통과하도록 상기 기판 상에 배치된 복수의 배선부가 배치되며,
    하나 이상의 상기 배선부는 VSS 전압 연결 배선을 포함하는 투명 표시 패널.
  18. 제17항에 있어서,
    각각의 상기 배선부는 하나 이상의 데이터 배선 및 하나 이상의 기준 전압 연결 배선을 포함하며,
    상기 VSS 전압 연결 배선과, 상기 데이터 배선 및 상기 기준 전압 연결 배선은 서로 다른 층에 배치된 투명 표시 패널.
  19. 제18항에 있어서,
    상기 VSS 전압 연결 배선은 상기 하나 이상의 데이터 배선 및 상기 하나 이상의 기준 전압 연결 배선 중 적어도 둘 이상의 배선과 중첩되도록 배치되는 투명 표시 패널.
  20. 제17항에 있어서,
    하나의 상기 배선부를 기준으로 상기 배선부의 일측에는 상기 배선부와 중첩되는 발광부를 구동하는 구동 박막 트랜지스터가 배치되고, 상기 배선부의 타측에는 상기 배선부와 이웃하는 다른 배선부 사이의 발광부를 구동하는 구동 박막 트랜지스터가 배치된 투명 표시 패널.
  21. 제17항에 있어서,
    상기 배선부는 VSS 전압 연결 배선과 VDD 전압 연결 배선을 교번하여 포함하되,
    상기 VSS 전압 연결 배선과 상기 VDD 전압 연결 배선은 상기 투과부를 사이에 두고 교번하여 배치된 투명 표시 패널.
  22. 제17항에 있어서,
    상기 발광부는 제1 색상 발광부, 제2 색상 발광부 및 제3 색상 발광부를 포함하고,
    상기 제2 색상 발광부와 상기 제3 색상 발광부는 상기 배선부 상에 배치되고,
    상기 제1 색상 발광부는 상기 제2 색상 발광부와 상기 제3 색상 발광부 사이에 배치되며,
    상기 VSS 전압 연결 배선과 상기 VDD 전압 연결 배선은 상기 제2 색상 발광부 또는 상기 제3 색상 발광부와 중첩되도록 배치되되,
    동일한 행을 기준으로 상기 VSS 전압 연결 배선과 상기 VDD 전압 연결 배선이 중첩되는 발광부의 색상은 서로 다른 투명 표시 패널.
  23. 제17항에 있어서,
    상기 기판 상에는 상기 발광부와 전기적으로 연결되어 상기 발광부를 구동시키는 복수의 화소 회로부가 배치되고,
    상기 화소 회로부는 상기 제1 색상 발광부와 전기적으로 연결되는 제1 색상 화소 회로부, 상기 제2 색상 발광부와 전기적으로 연결되는 제2 색상 화소 회로부 및 상기 제3 색상 발광부와 전기적으로 연결되는 제3 색상 화소 회로부를 포함하며,
    상기 제1 색상 화소 회로부는 상기 배선부를 기준으로 상기 제2 색상 화소 회로부 및 상기 제3 색상 화소 회로부와 대칭으로 배치되고,
  24. 제23항에 있어서,
    상기 제1 색상 화소 회로부의 구동 박막 트랜지스터는 우측에 배치된 상기 제2 색상 발광부의 화소 전극 또는 상기 제3 색상 발광부의 화소 전극과 중첩되도록 배치되며,
    상기 제2 색상 화소 회로부의 구동 박막 트랜지스터는 상기 제2 색상 발광부의 화소 전극과 중첩되도록 배치되고,
    상기 제3 색상 화소 회로부의 구동 박막 트랜지스터는 상기 제3 색상 발광부의 화소 전극과 중첩되도록 배치된 투명 표시 패널.
  25. 제17항에 있어서,
    상기 발광부는 제1 색상 발광부, 제2 색상 발광부 및 제3 색상 발광부를 포함하고,
    상기 제2 색상 발광부와 상기 제3 색상 발광부는 상기 배선부 상에 배치되고,
    상기 제1 색상 발광부는 상기 제2 색상 발광부와 상기 제3 색상 발광부 사이에 배치되며,
    각각의 상기 발광부 상에는 상기 발광부 색상에 대응되는 컬러 필터가 배치되고, 상기 컬러 필터들 사이에는 블랙 매트릭스가 배치된 투명 표시 패널.
  26. 제25항에 있어서,
    상기 블랙 매트릭스는 서로 이웃하는 상기 투과부 사이에 배치된 배선부와 중첩되는 투명 표시 패널.
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