JP2016146506A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016146506A
JP2016146506A JP2016082633A JP2016082633A JP2016146506A JP 2016146506 A JP2016146506 A JP 2016146506A JP 2016082633 A JP2016082633 A JP 2016082633A JP 2016082633 A JP2016082633 A JP 2016082633A JP 2016146506 A JP2016146506 A JP 2016146506A
Authority
JP
Japan
Prior art keywords
film
transistor
insulating film
silicon oxide
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016082633A
Other languages
English (en)
Other versions
JP6127180B2 (ja
Inventor
瞳 佐藤
Hitomi Sato
瞳 佐藤
隆行 齋藤
Takayuki Saito
隆行 齋藤
耕生 野田
Kosei Noda
耕生 野田
高山　徹
Toru Takayama
徹 高山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016146506A publication Critical patent/JP2016146506A/ja
Application granted granted Critical
Publication of JP6127180B2 publication Critical patent/JP6127180B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Abstract

【課題】しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。【解決手段】トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリコン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。【選択図】図１

Description

トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回
路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなど
を含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発
光表示装置等を部品として搭載した電子機器に関する。また、半導体装置に用いられる酸
化物に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置
である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くはアモ
ルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコン
を用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応するこ
とができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラ
ス基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作
製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導
体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表
示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示
されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体はｎ型の導電性を有することが多く、また酸化物半導体膜の酸素欠損は、そ
の一部がドナーとなりキャリアである電子を放出することが知られている。その結果、酸
化物半導体膜をトランジスタの活性層に用いると、酸素欠損が原因でしきい値電圧がマイ
ナス方向にシフトしてしまうことがある。また、酸化物半導体膜中に生じる酸素欠損は、
僅かでもトランジスタのしきい値電圧をマイナスシフトさせるため、ノーマリーオンの電
気特性となりやすい。
そのため、酸化物半導体膜は、酸素欠損が生じないように形成する必要があるが、形成後
の加熱処理や減圧下への暴露における、微量の酸素の放出までも抑制することは困難であ
る。
また、炭化シリコンや窒化ガリウムなどを活性層に用いたトランジスタにおいても、しき
い値電圧の制御が困難であり、ノーマリーオンの電気特性となりやすいことが問題となっ
ている。
上記問題に鑑み、しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに
安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする
。
本発明の一態様は、トランジスタの活性層と接する膜または活性層近傍の膜として、少な
くとも負の固定電荷を有する酸化シリコン膜を用いることを技術的思想とする。
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏ
ｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏ
ｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含ま
れる酸化シリコン膜のことをいう。また、負の固定電荷を有する酸化シリコン膜として、
アルミニウムに代えて、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコ
ン膜に含まれていてもよい。
トランジスタの活性層と接する膜または活性層近傍の膜に負の固定電荷を有する酸化シリ
コン膜を用いることで、負の固定電荷により活性層に負の電界が常に重畳していることに
なり、しきい値電圧をプラスシフトさせることができる。そのため、トランジスタに安定
した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
以下に負の固定電荷を有する酸化シリコン膜の成膜方法を示す。例えば、酸化アルミニウ
ムを酸化シリコン（石英）ターゲットに混ぜてスパッタリング法で成膜すればよい。また
は酸化シリコンターゲット上に酸化アルミニウム焼結体またはアルミニウム金属片を設置
してスパッタリング法で成膜すればよい。または、酸化シリコンターゲットおよび酸化ア
ルミニウムターゲットを用いた多元スパッタリング法によって成膜すればよい。
具体的に、本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート
絶縁膜上の一対の電極と、ゲート絶縁膜を介して、ゲート電極と少なくとも一部が重畳し
、かつ一対の電極と少なくとも一部が接する半導体膜と、半導体膜上の絶縁膜と、を有し
、ゲート絶縁膜および絶縁膜の少なくともいずれかが負の固定電荷を有する酸化シリコン
膜を含む半導体装置である。
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度
が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負
の固定電荷を有する酸化シリコン膜は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％
以下のアルミニウムを含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜
は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリ
コンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された
酸化シリコンターゲットを用いたスパッタリング法により形成される。
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し
、一対の電極は、絶縁膜に設けられた開口部を介して、半導体膜のソース領域およびドレ
イン領域とそれぞれ接する。
また、本発明の一態様は、下地絶縁膜と、下地絶縁膜上の半導体膜と、半導体膜と一部が
接する一対の電極と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して半導体膜と少
なくとも一部が重畳するゲート電極と、を有し、下地絶縁膜およびゲート絶縁膜の少なく
ともいずれかが負の固定電荷を有する酸化シリコン膜を含む半導体装置である。
上記構成において、負の固定電荷を有する酸化シリコン膜は、半導体膜側の表面電荷密度
が１×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。また、負
の固定電荷を有する酸化シリコン膜は、アルミニウムを０．０１ａｔｏｍｉｃ％以上１０
ａｔｏｍｉｃ％以下含むことが好ましい。また、負の固定電荷を有する酸化シリコン膜は
、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下のアルミニウムを含む酸化シリコ
ンターゲットを用いたスパッタリング法、または酸化アルミニウム焼結体が設置された酸
化シリコンターゲットを用いたスパッタリング法により形成される。
上記各構成において、半導体膜は、チャネル領域、ソース領域およびドレイン領域を有し
、一対の電極と半導体膜との間に絶縁膜を有し、一対の電極は、絶縁膜に設けられた開口
部を介して、半導体膜の前記ソース領域およびドレイン領域とそれぞれ接する。
上記各構成において、半導体膜は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎから選ばれた二種以上
を含む酸化物半導体膜であることが好ましい。
しきい値電圧の制御が困難な半導体膜を活性層に用いたトランジスタに、安定した電気的
特性を付与し、信頼性の高い半導体装置を作製することができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびグラフ。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様である電子機器の一例を示す斜視図。 本発明の一形態である負の固定電荷を有する酸化シリコン膜の成膜方法の一例を説明する図。 本発明の一形態におけるＣ−Ｖ特性を示す図。 本発明の一形態における酸化シリコン膜中のアルミニウム濃度とＶｆｂおよび酸化シリコン膜中のアルミニウム濃度とＱＳＳ／ｑの関係を示す図。 本発明の一形態におけるＪ−Ｅ特性を示す図。 本発明の一形態における酸化シリコン膜のＴＤＳスペクトルを示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶ
とき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って
、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示
す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換える
ことが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在している場合だけのこともある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１
を用いて説明する。
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一
点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に
示すＣ−Ｄ断面に対応する。
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲ
ート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１
０４上にある半導体膜１０６と、半導体膜１０６上にあり半導体膜１０６と一部が接する
一対の電極１１６と、ゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆
う層間絶縁膜１１８と、を有する。
ゲート絶縁膜１１２は、少なくとも負の固定電荷を有する酸化シリコン膜を含む。また、
負の固定電荷を有する酸化シリコン膜として、酸化シリコン膜に、アルミニウムに代えて
、ホウ素、ガリウム、インジウムなどの１３族の元素が酸化シリコン膜に含まれていても
よい。
負の固定電荷を有する酸化シリコン膜とは、例えば、アルミニウム濃度が０．０１ａｔｏ
ｍｉｃ％以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏ
ｍｉｃ％以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含ま
れる酸化シリコン膜のことをいう。酸化シリコン膜中で、アルミニウムは負の固定電荷を
生成する。酸化シリコン膜中のアルミニウム濃度が１０ａｔｏｍｉｃ％を超えても酸化シ
リコン膜中の負の固定電荷は大きく増加しない。反対に、アルミニウム濃度が高すぎるこ
とで加熱により放出する酸素の量を低減してしまうこともある。また、アルミニウム濃度
が０．０１ａｔｏｍｉｃ％以下としても酸化シリコン膜中に負の固定電荷を生成すること
は可能であるが、通常酸化シリコンターゲット中に意図せずに含まれるアルミニウムも上
記アルミニウム濃度範囲に含まれるため、しきい値電圧の制御の観点から好ましくない。
ここで、負の固定電荷を有する酸化シリコン膜の半導体膜１０６側の表面電荷密度は、１
×１０１０ｃｍ−２以上５×１０１１ｃｍ−２以下、好ましくは１×１０１１ｃｍ−２以
上３×１０１１ｃｍ−２以下とする。
酸化シリコン膜中のアルミニウムは、酸化シリコン膜を構成する酸素の一部と結合してい
てもよいし、酸化シリコン膜中の格子間に含まれていてもよい。
アルミニウムを含む酸化シリコン膜は、例えば、アルミニウムを０．０１ａｔｏｍｉｃ％
以上１０ａｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％
以下、さらに好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含む酸化シリ
コンターゲットを用いてスパッタリング法で成膜すればよい。または酸化シリコンターゲ
ット上に酸化アルミニウム焼結体またはアルミニウム金属片を適宜設置してスパッタリン
グ法で成膜すればよい。なお、酸化シリコンターゲットに代えて、シリコンターゲットを
用いても構わない。酸化アルミニウム焼結体またはアルミニウム金属片の設置量は、酸化
シリコンターゲット、酸化アルミニウム焼結体またはアルミニウム金属片の成膜レートに
応じて、酸化シリコン膜におけるアルミニウム濃度が０．０１ａｔｏｍｉｃ％以上１０ａ
ｔｏｍｉｃ％以下、好ましくは０．０２ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下、さら
に好ましくは０．０５ａｔｏｍｉｃ％以上２ａｔｏｍｉｃ％以下含まれるように設定すれ
ばよい。または、酸化シリコンターゲットおよび酸化アルミニウムターゲットを用いた多
元スパッタリング法によって成膜すればよい。多元スパッタリング法を用いる場合、酸化
シリコンターゲットおよび酸化アルミニウムターゲットに印加する電力によって成膜レー
トを調整し、アルミニウム濃度が前述の範囲に収まるよう成膜条件を選択すればよい。
アルミニウムを含む酸化シリコン膜の成膜方法は、スパッタリング法に限定されるもので
はない。パルスレーザ堆積法、プラズマＣＶＤ法、分子線エピタキシー法などを適用して
も構わない。
例えば、イオンドーピング法またはイオン注入法などによって、酸化シリコン膜中にアル
ミニウムを添加させる場合、アルミニウムの添加と同時に酸化シリコン膜にダメージが入
ってしまう。そのため、トランジスタの活性層と接する膜としては不適格である。即ち、
ダメージが入った酸化シリコン膜は欠陥を多く含むことにより、トランジスタの電気特性
を悪化させ、かつ信頼性を低下させてしまう。仮に、酸化シリコン膜の欠陥を修復すると
しても、高温の熱処理を行うなど負荷の高いプロセスを行わなくてはならない。よって、
スパッタリング法、パルスレーザ体積法などを用いて、成膜時にアルミニウムを含む酸化
シリコン膜を成膜することにより、酸化シリコン膜にダメージを与えずにアルミニウムを
添加することができるため、好ましい。
また、アルミニウムを含む酸化シリコン膜中に、０．０１ａｔｏｍｉｃ％以上５ａｔｏｍ
ｉｃ％以下の窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン
など）、または炭素が含まれていてもよい。
また、ゲート絶縁膜１１２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成し
てもよいし、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有す
る酸化シリコン膜に加えて、酸化シリコン膜（意図的に負の固定電荷を含ませた酸化シリ
コン膜を除く）、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イット
リウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば、
上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリン
グ法などで形成すればよい。ゲート絶縁膜１１２を積層構造で形成する場合には、半導体
膜１０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、他
の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
また、層間絶縁膜１１８も、少なくとも負の固定電荷を有する酸化シリコン膜を含むこと
が好ましい。ゲート絶縁膜１１２と同様に、層間絶縁膜１１８も、負の固定電荷を有する
酸化シリコン膜の単層で形成してもよいし、積層構造で形成してもよい。積層構造で形成
する場合、負の固定電荷を有する酸化シリコン膜に加えて、窒化シリコン膜、酸化アルミ
ニウム膜、酸化ハフニウム膜、酸化イットリウム膜、または酸化ジルコニウム膜などを組
み合わせて用いることができる。例えば、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣ
ＶＤ法、熱ＣＶＤ法など）、スパッタリング法などで形成すればよい。層間絶縁膜１１８
を積層構造で形成する場合には、半導体膜１０６と接する側の膜に、負の固定電荷を有す
る酸化シリコン膜を設けてもよいし、他の絶縁膜を介して負の固定電荷を有する酸化シリ
コン膜が設けられていてもよい。
なお、負の固定電荷を有する酸化シリコン膜は、ゲート絶縁膜１１２および層間絶縁膜１
１８のいずれか一方に含まれていてもよく、両方に含まれていてもよい。例えば、層間絶
縁膜１１８に、負の固定電荷を有する酸化シリコン膜が含まれている場合には、ゲート絶
縁膜１１２は、他の絶縁膜を用いてもよい。
負の固定電荷を有する酸化シリコン膜をゲート絶縁膜１１２および層間絶縁膜１１８のい
ずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が常
に重畳していることになり、チャネルを形成するためにゲートに印加する電圧を高くする
必要がある。そのため、しきい値電圧をプラスシフトさせることができる。
半導体膜１０６が酸化物半導体膜である場合、ゲート絶縁膜１１２および層間絶縁膜１１
８のいずれか一方または両方に、加熱処理により酸素を放出する膜を用いることが好まし
い。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修
復することができ、トランジスタの電気特性の劣化を抑制できる。また、負の固定電荷を
有する酸化シリコン膜が、加熱処理により酸素を放出する膜を兼ねていてもよいし、負の
固定電荷を有する酸化シリコン膜とは別に、加熱処理により酸素を放出する膜を設けても
よい。
本明細書等において、「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ
Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、
酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは１．０
×１０２０ｃｍ−３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定
したイオン強度の積分値と、標準試料との比により、気体の放出量を計算することができ
る。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当する
イオン強度の積分値に対する当該原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸
素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒ
ｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によ
り測定した値である。
ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方から酸化物半導体
膜である半導体膜１０６に酸素が供給されることで、半導体膜１０６とゲート絶縁膜１１
２との界面準位、半導体膜１０６と層間絶縁膜１１８との界面準位のいずれか一方または
両方を低減できる。この結果、トランジスタの動作などに起因して、半導体膜１０６とゲ
ート絶縁膜１１２との界面、半導体膜１０６と層間絶縁膜１１８との界面のいずれか一方
または両方にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ない
トランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２また
は層間絶縁膜１１８から半導体膜１０６に酸素が十分に供給されることにより、しきい値
電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減すること
ができる。
即ち、ゲート絶縁膜１１２または層間絶縁膜１１８に、加熱処理により酸素を放出する膜
を設けることで、半導体膜１０６とゲート絶縁膜１１２との界面の界面準位、または半導
体膜１０６と層間絶縁膜１１８との界面の界面準位、ならびに酸化物半導体膜である半導
体膜１０６の酸素欠損を低減し、酸化物半導体膜である半導体膜１０６とゲート絶縁膜１
１２または層間絶縁膜１１８との界面におけるキャリア捕獲の影響を小さくすることがで
きる。
負の固定電荷を有する酸化シリコン膜を半導体膜１０６と接してまたは半導体膜１０６の
近傍に設け、さらに、半導体膜１０６のしきい値電圧がマイナスシフトする要因をできる
限り取り除くとより好ましい。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接ト
ランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法として
は、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性
基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジ
スタとの間に剥離層を設けるとよい。
ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金か
ら一以上選択し、単層でまたは積層で用いればよい。また、ゲート電極１０４として酸化
物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×
１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２
０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸
化物膜を用いるとよい。酸化物膜をゲート電極１０４に用いる場合、酸化物膜は金属膜と
比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／
ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３の濃度はＳＩＭ
Ｓ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって
定量化でき、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔ
ｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
なお、図１ではゲート電極１０４が半導体膜１０６よりも縦、横ともに大きい形状にする
ことで半導体膜１０６の光による劣化、電荷の発生を抑制しているが、これに限定される
ものではない。半導体膜１０６がゲート電極１０４よりも、上面図において縦および横と
もに大きい形状としても構わない。
半導体膜１０６として酸化物半導体膜を用いる場合、スパッタリング法、プラズマＣＶＤ
法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃ
ｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ
、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇ
ａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ
−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−
Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材
料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。こ
こで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。ま
た、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学
量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素
欠損に起因するキャリアの生成を抑制することができる。
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数
比で、Ｉｎ：Ｚｎ＝０．５以上５０以下：１、好ましくはＩｎ：Ｚｎ＝１以上２０以下：
１、さらに好ましくはＩｎ：Ｚｎ＝３以上３０以下：２とする。Ｚｎの原子数比を前述の
範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、
化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ま
しい。
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用
いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金
属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａお
よびＣｏなどを用いてもよい。
酸化物半導体膜は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅ
Ｖ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて
、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて
不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用
いたトランジスタはオフ電流を小さくできる。
酸化物半導体膜中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃ
ｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６
ｃｍ−３以下とする。
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場
合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、
酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。
その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン
化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のば
らつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばら
つきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、
酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７
ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、
Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下
、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃
度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする
とよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましく
は１×１０１５ｃｍ−３以下とするとよい。
以上に示した酸化物半導体膜を半導体膜１０６に用いることでトランジスタのオフ電流を
小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１
×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、半導体膜１０６として、酸化物半導体を用いる場合について説明したが、シリコン
半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、炭化シリ
コンや窒化ガリウムなどの化合物半導体を用いてもよい。
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜ま
たは合金膜などを単層でまたは積層で用いればよい。
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置など
でも配線遅延等の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、
基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積
層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、
ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いても
よい。
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電
荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界
が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせること
ができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体
装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタに
ついて説明する。
図２は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図
２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図２（
Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上のゲート電極１０４と、基板１００およびゲ
ート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上の一対の電極２１６
と、ゲート絶縁膜１１２を介してゲート電極１０４上にある一対の電極２１６と一部が接
する半導体膜２０６と、ゲート絶縁膜１１２、一対の電極２１６および半導体膜２０６を
覆う層間絶縁膜２１８と、を有する。ここで、一対の電極２１６、半導体膜２０６および
層間絶縁膜２１８は、実施の形態１で示した一対の電極１１６、半導体膜１０６および層
間絶縁膜１１８と同様の構成とすればよい。
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜１１２および層間絶縁膜２１８の
いずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が
常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのた
め、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製するこ
とができる。
また、ゲート絶縁膜１１２および層間絶縁膜１１８のいずれか一方または両方に、加熱処
理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を
用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気
特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素
を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加
熱処理により酸素を放出する膜を設けてもよい。
図３は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図
３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図３（
Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上
の半導体膜３０６と、半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極
３１６と、半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１２と、ゲート
絶縁膜３１２を介して半導体膜３０６上にあるゲート電極３０４と、を有する。ここで、
一対の電極３１６、半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、実
施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲート
絶縁膜１１２と同様の構成とすればよい。
下地絶縁膜３０２は、負の固定電荷を有する酸化シリコン膜の単層構造で形成してもよい
し、積層構造で形成してもよい。積層構造で形成する場合、負の固定電荷を有する酸化シ
リコン膜に加えて、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イッ
トリウム膜、または酸化ジルコニウム膜などを組み合わせて用いることができる。例えば
、上述の膜は、熱酸化法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法など）、スパッタリ
ング法などで形成すればよい。ゲート絶縁膜３１２を積層構造で形成する場合には、半導
体膜３０６と接する側の膜に、負の固定電荷を有する酸化シリコン膜を設けてもよいし、
他の絶縁膜を介して負の固定電荷を有する酸化シリコン膜が設けられていてもよい。
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜３１２の
いずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が
常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのた
め、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製するこ
とができる。
また、下地絶縁膜３０２およびゲート絶縁膜３１２のいずれか一方または両方に、加熱処
理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を
用いることで、半導体膜３０６に生じる欠陥を修復することができ、トランジスタの電気
特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素
を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加
熱処理により酸素を放出する膜を設けてもよい。
図４は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図
４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図４（
Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上
の一対の電極４１６と、一対の電極４１６上にあり一対の電極４１６と一部が接する半導
体膜４０６と、半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２と、ゲ
ート絶縁膜４１２を介して半導体膜４０６上にあるゲート電極４０４と、を有する。ここ
で、一対の電極４１６、半導体膜４０６、ゲート電極４０４およびゲート絶縁膜４１２は
、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１０４およびゲ
ート絶縁膜１１２と同様の構成とすればよい。
下地絶縁膜３０２およびゲート絶縁膜４１２に実施の形態１で示した負の固定電荷を有す
る酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界が常に重
畳していることになり、しきい値電圧をプラスシフトさせることができる。
なお、図４ではゲート電極４０４が半導体膜４０６よりも縦、横ともに大きい形状にする
ことで半導体膜４０６の光による劣化、電荷の発生を抑制しているが、これに限定される
ものではない。半導体膜４０６がゲート電極４０４よりも、上面図において縦および横と
もに大きい形状としても構わない。なお、図２に示すゲート電極１０４、半導体膜２０６
、図３に示すゲート電極３０４、半導体膜３０６についても同様である。
図５は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図
５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図５（
Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上
の領域５２６および領域５２１を有する半導体膜５０６と、領域５２１上のゲート絶縁膜
５１２と、ゲート絶縁膜５１２上のゲート電極５０４と、下地絶縁膜３０２、領域５２６
、ゲート絶縁膜５１２およびゲート電極５０４を覆う層間絶縁膜５１８と、層間絶縁膜５
１８に設けられた領域５２６を露出する開口部を介して領域５２６と接する一対の電極５
１６と、を有する。ここで、一対の電極５１６、半導体膜５０６、ゲート電極５０４、層
間絶縁膜５１８およびゲート絶縁膜５１２は、実施の形態１で示した一対の電極１１６、
半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様
の構成とすればよい。
負の固定電荷を有する酸化シリコン膜を、下地絶縁膜３０２およびゲート絶縁膜５１２の
いずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が
常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのた
め、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製するこ
とができる。
また、下地絶縁膜３０２およびゲート絶縁膜５１２のいずれか一方または両方に、加熱処
理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を
用いることで、半導体膜５０６に生じる欠陥を修復することができ、トランジスタの電気
特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素
を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加
熱処理により酸素を放出する膜を設けてもよい。
ここで、ゲート絶縁膜５１２およびゲート電極５０４は概略同一の上面形状としてもよい
。この形状は、ゲート電極５０４およびゲート絶縁膜５１２を同一のマスクを用いて加工
することで得られる。なお、ゲート電極５０４およびゲート絶縁膜５１２を形成後、プラ
ズマ処理または薬液処理によってゲート電極５０４の幅を細くしても構わない。
図示しないが、ゲート絶縁膜５１２が半導体膜５０６を覆う形状であっても構わない。
領域５２１は、ゲート絶縁膜５１２またはゲート電極５０４と概略同一の上面形状として
もよい。この形状は、ゲート絶縁膜５１２またはゲート電極５０４をマスクに半導体膜５
０６の領域５２６を形成することで得られる。例えば、ゲート絶縁膜５１２またはゲート
電極５０４をマスクに、半導体膜５０６に直接的にまたは間接的にキャリアを生成する不
純物（ボロン、リン、水素、希ガス、窒素など）を導入し、低抵抗化された領域を領域５
２６とすることができる。なお、領域５２１は、領域５２６以外の領域である。
領域５２１は、トランジスタのチャネル領域としての機能を有する。また、領域５２６は
、トランジスタのソース領域およびドレイン領域としての機能を有する。
図６は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図
６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄのおける断面は、それぞれ図６（
Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
半導体装置は、基板１００と、基板１００上の基板上のゲート電極６０４と、ゲート電極
６０４上のゲート絶縁膜６１２と、ゲート絶縁膜６１２を介してゲート電極６０４上にあ
る領域６２６および領域６２１を有する半導体膜６０６と、該半導体膜６０６およびゲー
ト絶縁膜６１２を覆う層間絶縁膜６１８と、層間絶縁膜６１８に設けられた領域６２６を
露出する開口部を介して領域６２６と接する一対の電極６１６と、を有する。ここで、一
対の電極６１６、半導体膜６０６、ゲート電極６０４、層間絶縁膜６１８およびゲート絶
縁膜６１２は、実施の形態１で示した一対の電極１１６、半導体膜１０６、ゲート電極１
０４、層間絶縁膜１１８およびゲート絶縁膜１１２と同様の構成とすればよい。また、領
域６２１および領域６２６は領域５２１および領域５２６と同様の構成とすればよい。
負の固定電荷を有する酸化シリコン膜を、ゲート絶縁膜６１２および層間絶縁膜６１８の
いずれか一方または両方に用いることで、負の固定電荷によりチャネル領域に負の電界が
常に重畳していることになり、しきい値電圧をプラスシフトさせることができる。そのた
め、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製するこ
とができる。
また、ゲート絶縁膜６１２および層間絶縁膜６１８のいずれか一方または両方に、加熱処
理により酸素を放出する膜を用いることが好ましい。加熱処理により酸素を放出する膜を
用いることで、半導体膜６０６に生じる欠陥を修復することができ、トランジスタの電気
特性の劣化を抑制できる。負の固定電荷を有する酸化シリコン膜が、加熱処理により酸素
を放出する膜を兼ねていてもよいし、負の固定電荷を有する酸化シリコン膜とは別に、加
熱処理により酸素を放出する膜を設けてもよい。
図６は、ゲート絶縁膜６１２およびゲート電極６０４と領域６２１が概略同一の上面形状
として図示されているが、これに限定されない。ゲート絶縁膜６１２およびゲート電極６
０４と領域６２１の形状が異なっていても構わない。
以上のように、半導体膜１０６と接する膜または半導体膜１０６の近傍の膜に負の固定電
荷を有する酸化シリコン膜を用いることで、負の固定電荷によりチャネル領域に負の電界
が常に重畳していることになり、トランジスタのしきい値電圧をプラスシフトさせること
ができる。そのため、トランジスタに安定した電気的特性を付与し、信頼性の高い半導体
装置を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて作製
した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一
形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（
Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用すること
も、当業者であれば容易に想到しうるものである。
図７にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、
ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２００
を有する。画素２００は、トランジスタ２３０と、キャパシタ２２０と、液晶素子２１０
と、を含む。こうした画素２００が複数集まって液晶表示装置の画素部を構成する。なお
、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載
することもある。
トランジスタ２３０は、実施の形態１または実施の形態２で示したトランジスタを用いる
。本発明の一態様であるトランジスタを用いることで、消費電力が小さく、電気特性が良
好かつ信頼性の高い表示装置を得ることができる。
ゲート線ＧＬはトランジスタ２３０のゲートと接続し、ソース線ＳＬはトランジスタ２３
０のソース電極と接続し、トランジスタ２３０のドレイン電極は、キャパシタ２２０の一
方の容量電極および液晶素子２１０の一方の画素電極と接続する。キャパシタ２２０の他
方の容量電極および液晶素子２１０の他方の画素電極は、共通電極と接続する。なお、共
通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電
圧が制御されているため、トランジスタをオン状態にするための電圧を小さくすることが
できる。そのため、消費電力を低減することができる。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
または実施の形態２に示したトランジスタを含んでもよい。該トランジスタはしきい値電
圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするた
めの電圧を小さくすることができる。そのため、消費電力を低減することができる。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２３０のしきい値電圧以上になるように電位を印加すると、
ソース線ＳＬから供給された電荷がトランジスタ２３０のドレイン電流となってキャパシ
タ２２０に電荷が蓄積される。一列分の充電後、該列にあるトランジスタ２３０はオフ状
態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２０に蓄積された電
荷によって必要な電圧を維持することができる。その後、次の列のキャパシタ２２０の充
電に移る。このようにして、１列からａ列の充電を行う。
なお、トランジスタ２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持す
る期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。
）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また
、キャパシタ２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費
電力を低減することができる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい液晶表示装置
を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示したトランジスタを用いて、半
導体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶
を行うフラッシュメモリがある。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態
２で示したトランジスタを適用することができる。
まずは、実施の形態１または実施の形態２で示したトランジスタを適用したＤＲＡＭにつ
いて図８を用いて説明する。
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタ
Ｔｒと、キャパシタＣと、を有する（図８（Ａ）参照。）。
キャパシタに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図８（
Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電さ
れた電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。こ
の期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフ
レッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適
用すると、しきい値電圧が制御されており、かつオフ電流が小さいため、保持期間Ｔ＿１
を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消
費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下
、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲ
ＡＭを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが
可能となる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得
ることができる。
次に、実施の形態１または実施の形態２で示したトランジスタを適用した不揮発性メモリ
について図９を用いて説明する。
図９（Ａ）は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジス
タＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジ
スタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トラン
ジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレイ
ンと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容
量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタ
Ｔｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートＦＧの電圧に応じて
、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、
図９（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ
ｄｓ＿２との関係を説明する図である。
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電圧を調整する
ことができる。例えば、ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート線ＧＬ＿１の
電圧をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすること
で、フローティングゲートＦＧの電圧をＨＩＧＨにすることができる。また、ゲート線Ｇ
Ｌ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、フローテ
ィングゲートＦＧの電圧をＬＯＷにすることができる。
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示した
ＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、Ｖ
ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、
ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを
記憶することができる。
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタ
を適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、フロー
ティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリーク
することを抑制できる。そのため、長期間に渡ってデータを保持することができる。また
、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が制御されるため
、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して
消費電力を低減することができる。
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタ
を適用しても構わない。
次に、図９に示した不揮発性メモリにおいて、キャパシタを含まない構成について図１０
を用いて説明する。
図１０は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴ
ｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタ
Ｔｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジス
タＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと
接続するドレイン線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジス
タＴｒ＿２のゲートと、を有する。
トランジスタＴｒ＿１にオフ電流の小さなトランジスタを用いる場合、キャパシタを設け
なくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を
保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタ
を設けた場合と比べ集積化することができる。
また、本実施の形態では、配線を４本または５本用いるＮＯＲ型不揮発性メモリを示した
が、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン線ＤＬ＿２を
共通にする構成としても構わない。また、ＮＡＮＤ型不揮発性メモリに本発明の一態様を
適用しても構わない。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導
体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
酸化物半導体を活性層に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず
、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態４に記載されている記憶素子を用いることがで
きる。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明
を行う。
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を
示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の
形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各
記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤ
Ｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信
号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャッ
プの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、その
ゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
よい。
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３を適用した電子機器の例について説明
する。
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフ
ォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し
、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ
９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線
回路または記憶回路に本発明の一態様を適用することもできる。
図１２（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する
。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いる
ことで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとす
ることができる。
図１２（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マ
イクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９
３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに
本発明の一態様を適用することもできる。
本発明の一態様を用いることで、電子機器のコストを下げることができる。また表示品位
の高い表示装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、本発明の一態様である負の固定電荷を有する酸化シリコン膜の物性につい
て説明する。
負の固定電荷を有する酸化シリコン膜は、酸化アルミニウム焼結体を設置した酸化シリコ
ンターゲットを用いて作製した。具体的には、図１３（Ａ）に示す配置で直径３００ｍｍ
の円形状の酸化シリコンターゲット４００１上に１０ｍｍ×１０ｍｍの酸化アルミニウム
焼結体４００２を２４個設置した。なお、酸化アルミニウム焼結体４００２の設置箇所は
、酸化シリコンターゲット４００１に形成されることになるエロージョン領域と重畳する
。
ここで、酸化シリコンターゲット４００１、酸化アルミニウム焼結体４００２および基板
４００３の位置関係を示す。図１３（Ｂ）は図１３（Ａ）の一点鎖線Ａ−Ｂに対応した断
面Ａ−Ｂである。基板４００３を図１３（Ａ）および図１３（Ｂ）の位置に設置すること
で、酸化シリコン膜に、アルミニウムを意図的に添加し、基板４００３面内に、アルミニ
ウムの濃度勾配を有する酸化シリコン膜を成膜した。また、比較例として上記と同じ酸化
シリコンターゲット４００１を用い、酸化アルミニウム焼結体を設置せずに、酸化シリコ
ン膜を成膜した基板を用意した。
酸化シリコン膜は、スパッタリング法を用いて、基板４００３上に、１００ｎｍの厚さで
成膜した。基板４００３とターゲット間の距離を６０ｍｍとし、ＤＣ電源を用いて２ｋＷ
の電力とし、圧力０．４Ｐａにて成膜した。また、成膜中の基板温度を、１００℃とし、
スパッタリングガスは、アルゴンの流量を２５ｓｃｃｍ、酸素の流量を２５ｓｃｃｍとし
た。なお、基板４００３は、シリコンウェハを用いた。
基板４００３において、ｐｏｉｎｔ４０１１、ｐｏｉｎｔ４０１２、ｐｏｉｎｔ４０１３
、ｐｏｉｎｔ４０１４での酸化シリコン膜のアルミニウム濃度をそれぞれ、条件１、条件
２、条件３、条件４とした（図１３（Ｃ））。また、アルミニウムが添加されていない酸
化シリコン膜は条件５とした。
条件１から条件５の酸化シリコン膜中のアルミニウム濃度を、ＩＣＰ−ＭＳ（Ｉｎｄｕｃ
ｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）
で定量化し、その結果を表１に示す。なお、ｃｍ−３単位をａｔｏｍｉｃ％に換算する際
に、酸化シリコン膜の膜密度は別途行ったＲＢＳにより導出した値６．４×１０２２ｃｍ
−３を用いた。なお、ＩＣＰ−ＭＳのサンプルは基板面内の平均膜厚が１００ｎｍ程度と
なるように酸化シリコン膜を成膜した。
Figure 2016146506
表１に示すように、酸化シリコンターゲット上に酸化アルミニウム焼結体を設置する位置
や量によって、酸化シリコン膜中のアルミニウム濃度を制御することができることが示さ
れた。また、基板面内において、酸化シリコン膜に含まれるアルミニウムの濃度を異なら
せることができることが示された。
条件１乃至条件４で成膜した酸化シリコン膜を用いて、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを作製し、Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ
−Ｖｏｌｔａｇｅ）測定を行った。なお、ＭＯＳキャパシタは基板面内の平均膜厚が１０
０ｎｍ程度となるように酸化シリコン膜を成膜し、その酸化シリコン膜上に直径が１ｍｍ
の円形状に加工されたアルミニウムチタン（チタン１ｗｅｉｇｈｔ％）を形成することで
作製した。また、比較例として、アルミニウムが添加されていない条件５で成膜した酸化
シリコン膜を用いて、ＭＯＳキャパシタを作製し、Ｃ−Ｖ測定を行った。
それぞれの条件において、基板にｎ型シリコンウェハおよびｐ型シリコンウェハを用いた
２種類のＭＯＳキャパシタを作製した。なお、Ｃ−Ｖ測定前にＭＯＳキャパシタに対し、
１００％水素雰囲気、３５０℃にて１時間の水素化処理を行った。
ここで、図１４（Ａ）はｎ型シリコンウェハを用いたとき、図１４（Ｂ）はｐ型シリコン
ウェハを用いたときのＣ−Ｖカーブである。縦軸は酸化膜の容量値で規格化した容量値（
Ｃ／ＣＯＸ）、横軸はゲート電極であるアルミニウムチタンに印加した電圧（Ｖｇ）を示
す。
図１４（Ａ）において、４０２１は条件１のＣ−Ｖカーブであり、４０２２は条件２のＣ
−Ｖカーブであり、４０２３は条件３のＣ−Ｖカーブであり、４０２４は条件４のＣ−Ｖ
カーブであり、４０２５は条件５のＣ−Ｖカーブである。また、図１４（Ｂ）において、
４０３１が条件１のＣ−Ｖカーブであり、４０３２は条件２のＣ−Ｖカーブであり、４０
３３は条件３のＣ−Ｖカーブであり、４０３４は条件４のＣ−Ｖカーブであり、４０３５
は条件５のＣ−Ｖカーブである。
ｎ型シリコンウェハを用いたときのＣ−Ｖカーブから導出したフラットバンド電圧（Ｖｆ
ｂ）、酸化膜容量値（ＣＯＸ）、酸化膜の膜厚（ｔＯＸ）、比誘電率（εＯＸ）および界
面電荷密度（ＱＳＳ／ｑ）を表２に、ｐ型シリコンウェハを用いたときのＣ−Ｖカーブか
ら導出したＶｆｂ、ＣＯＸ、ｔＯＸ、εＯＸおよびＱＳＳ／ｑを表３にそれぞれ示す。
Figure 2016146506
Figure 2016146506
なお、ＣＯＸ、ｔＯＸおよびεＯＸの関係は数式２に示す通りである。ここでは、Ｃ−Ｖ
測定によりＣＯＸを、光干渉式膜厚測定機（ＮＡＮＯ Ｍｅｔｒｉｃｓ社製ＮａｎｏＳｐ
ｅｃ６１００）にて膜厚測定を行うことによりｔＯＸを導出し、数式２を適用してεＯＸ
を算出した。
Figure 2016146506
ここで、Ｓはゲート電極面積、ε０は真空の誘電率である。
また、ＱＳＳ／ｑとＣＯＸ、ｔＯＸ、Ｖｆｂの関係を数式３に示す。
Figure 2016146506
ここで、ｑは電気素量、φＭＳはゲート電極の仕事関数からシリコンウェハの仕事関数を
引いた値である。なお、ゲート電極であるアルミニウムチタンの仕事関数は大気中光電子
分光装置（理研計器株式会社製 ＡＣ−２）にて測定したところ、４．２６ｅＶであった
。また、ｎ型シリコンウェハおよびｐ型シリコンウェハの仕事関数を抵抗率から導出する
と、それぞれ４．３４ｅＶおよび４．９０ｅＶであった。即ち、φＭＳは、ｎ型シリコン
ウェハでは−０．０８４ｅＶ、ｐ型シリコンウェハでは−０．６４１ｅＶと見積もれる。
ここで、ＶｆｂがφＭＳと一致すると、酸化膜中に固定電荷が存在しないことになる。条
件１から条件４は、ＶｆｂがφＭＳよりも小さいため、負の固定電荷を有することがわか
る。一方、条件５は、ＶｆｂがφＭＳよりも大きいため、正の固定電荷を有することがわ
かる。
次に、酸化シリコン膜中のアルミニウム濃度とＶｆｂの関係および酸化シリコン膜中のア
ルミニウム濃度とＱＳＳ／ｑの関係を、それぞれ図１５（Ａ）および図１５（Ｂ）に示す
。ここで、ｎ型シリコンウェハのＶｆｂを黒抜き丸で、ｐ型シリコンウェハのＶｆｂを黒
丸で示す。
図１５（Ａ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコ
ンウェハ、ｐ型シリコンウェハによらずＶｆｂが高くなることがわかる。また、図１５（
Ｂ）より、酸化シリコン膜中のアルミニウム濃度が高くなるに従い、ｎ型シリコンウェハ
、ｐ型シリコンウェハによらず酸化シリコン膜中の負の固定電荷が増加することがわかる
。
次に、Ｃ−Ｖ測定に使ったＭＯＳ基板を用いて、Ｊ−Ｅ（電流密度−電界強度）測定を行
った。
図１６には、代表的にアルミニウム濃度がもっとも高い条件４の酸化シリコン膜における
Ｊ−Ｅカーブを示す。図１６（Ａ）はｎ型シリコンウェハを用いた場合を、図１６（Ｂ）
はｐ型シリコンウェハを用いた場合である。図１６より、条件４の酸化シリコン膜はトラ
ンジスタの動作に耐える十分な耐圧を有することがわかる。
次に、ガラス基板上にアルミニウムの濃度勾配を有する酸化シリコン膜（条件１乃至条件
４で作製した膜を含む）についてＴＤＳを行い、酸素放出量を調査した。代表として条件
１のＴＤＳスペクトルを図１７に示す。ここで、図１７（Ａ）はｍ／ｚ＝１６におけるＴ
ＤＳスペクトル、図１７（Ｂ）はｍ／ｚ＝３２におけるＴＤＳスペクトルである。
得られたＴＤＳスペクトルより、酸化シリコン膜における単位体積あたりの酸素放出量を
算出すると、条件１は１．７×１０２０ｃｍ−３、条件２は１．５×１０２０ｃｍ−３、
条件３は１．６×１０２０ｃｍ−３、条件４は１．７×１０２０ｃｍ−３であった。この
結果より、条件１から条件４で得られた酸化シリコン膜は加熱処理により酸素放出する膜
であることがわかる。
本実施例より、酸化シリコン膜に添加されるアルミニウムの量を増加させることにより、
負の固定電荷が増加することがわかった。また、酸化シリコン膜の成膜時にアルミニウム
を添加することよって、酸化シリコン膜の特性を低下させないことがわかった。
１００ 基板
１０４ ゲート電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 電極
１１８ 層間絶縁膜
２００ 画素
２０６ 半導体膜
２１０ 液晶素子
２１６ 電極
２１８ 層間絶縁膜
２２０ キャパシタ
２３０ トランジスタ
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 半導体膜
３１２ ゲート絶縁膜
３１６ 電極
４０４ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 電極
５０４ ゲート電極
５０６ 半導体膜
５１２ ゲート絶縁膜
５１６ 電極
５１８ 層間絶縁膜
５２１ 領域
５２６ 領域
６０４ ゲート電極
６０６ 半導体膜
６１２ ゲート絶縁膜
６１６ 電極
６１８ 層間絶縁膜
６２１ 領域
６２６ 領域
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４００１ 酸化シリコンターゲット
４００２ 酸化アルミニウム焼結体
４００３ 基板
４０１１ ｐｏｉｎｔ
４０１２ ｐｏｉｎｔ
４０１３ ｐｏｉｎｔ
４０１４ ｐｏｉｎｔ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (2)

  1. ゲート電極と、
    前記ゲート電極と重なる領域に、チャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜と電気的に接続された、ソース電極と、
    前記酸化物半導体膜と電気的に接続された、ドレイン電極と、
    前記ゲート電極と、前記酸化物半導体膜との間の、第１の絶縁膜及び第２の絶縁膜とを有し、
    前記第１の絶縁膜は、シリコンと、酸素と、アルミニウムと、を有し、
    前記第２の絶縁膜は、ハフニウムと、酸素と、を有し、
    前記第１の絶縁膜のアルミニウムの濃度は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であり、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記酸化物半導体膜は、第１の結晶部と第２の結晶部とを有し、
    前記第１の結晶部のｃ軸は、前記酸化物半導体膜表面の法線ベクトルに平行な方向に沿い、
    前記第２の結晶部のｃ軸は、前記酸化物半導体膜表面の法線ベクトルに平行な方向に沿い、
    前記第１の結晶部のａ軸は、前記第２の結晶部のａ軸と向きが異なり、
    前記第１の結晶部のｂ軸は、前記第２の結晶部のｂ軸と向きが異なることを特徴とする半導体装置。
  2. ゲート電極と、
    前記ゲート電極と重なる領域に、チャネル形成領域を有する酸化物半導体膜と、
    前記酸化物半導体膜と電気的に接続された、ソース電極と、
    前記酸化物半導体膜と電気的に接続された、ドレイン電極と、
    前記ゲート電極と、前記酸化物半導体膜との間の、ゲート絶縁膜とを有し、
    前記ゲート絶縁膜は、第１の絶縁膜及び第２の絶縁膜を有し、
    前記第１の絶縁膜は、シリコンと、酸素と、アルミニウムと、を有し、
    前記第２の絶縁膜は、ハフニウムと、酸素と、を有し、
    前記第１の絶縁膜のアルミニウムの濃度は、０．０１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であり、
    前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記酸化物半導体膜は、第１の結晶部と第２の結晶部とを有し、
    前記第１の結晶部のｃ軸は、前記酸化物半導体膜表面の法線ベクトルに平行な方向に沿い、
    前記第２の結晶部のｃ軸は、前記酸化物半導体膜表面の法線ベクトルに平行な方向に沿い、
    前記第１の結晶部のａ軸は、前記第２の結晶部のａ軸と向きが異なり、
    前記第１の結晶部のｂ軸は、前記第２の結晶部のｂ軸と向きが異なることを特徴とする半導体装置。
JP2016082633A 2011-03-04 2016-04-18 半導体装置 Active JP6127180B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011047098 2011-03-04
JP2011047098 2011-03-04

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012042715A Division JP5923342B2 (ja) 2011-03-04 2012-02-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2016146506A true JP2016146506A (ja) 2016-08-12
JP6127180B2 JP6127180B2 (ja) 2017-05-10

Family

ID=46752765

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012042715A Active JP5923342B2 (ja) 2011-03-04 2012-02-29 半導体装置
JP2016082633A Active JP6127180B2 (ja) 2011-03-04 2016-04-18 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012042715A Active JP5923342B2 (ja) 2011-03-04 2012-02-29 半導体装置

Country Status (5)

Country Link
US (1) US8841664B2 (ja)
JP (2) JP5923342B2 (ja)
KR (1) KR20120100778A (ja)
CN (1) CN102683386B (ja)
TW (1) TWI536569B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8624239B2 (en) * 2010-05-20 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI639235B (zh) * 2013-05-16 2018-10-21 半導體能源研究所股份有限公司 半導體裝置
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9312349B2 (en) * 2013-07-08 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9601591B2 (en) 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102304824B1 (ko) * 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107406966B (zh) 2015-03-03 2020-11-20 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
CN107403732B (zh) * 2017-06-21 2019-10-25 武汉华星光电半导体显示技术有限公司 改善氧化物半导体薄膜晶体管阈值电压的方法
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6379791A (ja) * 1986-09-22 1988-04-09 Matsushita Electric Ind Co Ltd 薄膜製造法
JP2007214319A (ja) * 2006-02-09 2007-08-23 Toppan Printing Co Ltd 薄膜トランジスタ及びその電子ディスプレー
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP2010080617A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
US20100193772A1 (en) * 2009-02-04 2010-08-05 Sony Corporation Thin film transistor and display device
JP2011091375A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2011100979A (ja) * 2009-10-08 2011-05-19 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、および半導体装置
US20120032730A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated device

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0437168A (ja) 1990-06-01 1992-02-07 Fujitsu Ltd 半導体装置及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3386863B2 (ja) * 1993-09-29 2003-03-17 三菱電機株式会社 薄膜トランジスタ及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1010558A (ja) 1996-06-21 1998-01-16 Toyobo Co Ltd 電極基板
JP3556407B2 (ja) 1996-09-19 2004-08-18 株式会社東芝 半導体装置の製造方法
JP3460170B2 (ja) 1997-02-03 2003-10-27 シャープ株式会社 薄膜トランジスタ及びその製造方法
JP3393063B2 (ja) 1998-04-21 2003-04-07 信越石英株式会社 不純物金属遮蔽用耐熱性合成シリカガラス及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002110973A (ja) 2000-09-29 2002-04-12 Seiko Instruments Inc 半導体装置の製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6844604B2 (en) 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4040534B2 (ja) * 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005294A (ja) * 2004-06-21 2006-01-05 Renesas Technology Corp 半導体装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8420483B2 (en) * 2007-01-09 2013-04-16 Maxpower Semiconductor, Inc. Method of manufacture for a semiconductor device
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US20080296567A1 (en) * 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
US8063901B2 (en) * 2007-06-19 2011-11-22 Siemens Aktiengesellschaft Method and apparatus for efficient client-server visualization of multi-dimensional data
WO2009011084A1 (ja) * 2007-07-17 2009-01-22 Sharp Kabushiki Kaisha 薄膜トランジスタを備えた半導体装置およびその製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100976459B1 (ko) * 2007-12-27 2010-08-17 삼성모바일디스플레이주식회사 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5374980B2 (ja) * 2008-09-10 2013-12-25 ソニー株式会社 固体撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032638A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5587591B2 (ja) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
JP5587592B2 (ja) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
JP2010153586A (ja) * 2008-12-25 2010-07-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
JP4924634B2 (ja) 2009-03-04 2012-04-25 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
GB2471128A (en) * 2009-06-18 2010-12-22 Rec Solar As Surface passivation of silicon wafers
WO2011004723A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
CN101853850B (zh) * 2010-03-17 2011-10-26 无锡新洁能功率半导体有限公司 一种超势垒半导体整流器件及其制造方法
KR101806271B1 (ko) * 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101108177B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터의 ｌｄｄ 형성방법, 이를 이용한 박막 트랜지스터 및 유기 전계 발광 장치의 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6379791A (ja) * 1986-09-22 1988-04-09 Matsushita Electric Ind Co Ltd 薄膜製造法
JP2007214319A (ja) * 2006-02-09 2007-08-23 Toppan Printing Co Ltd 薄膜トランジスタ及びその電子ディスプレー
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP2010080617A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 電界効果トランジスタおよびその製造方法
US20100193772A1 (en) * 2009-02-04 2010-08-05 Sony Corporation Thin film transistor and display device
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2011091375A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP2011100979A (ja) * 2009-10-08 2011-05-19 Semiconductor Energy Lab Co Ltd 酸化物半導体膜、および半導体装置
US20120032730A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated device
JP2012257187A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体集積回路

Also Published As

Publication number Publication date
US20120223305A1 (en) 2012-09-06
TWI536569B (zh) 2016-06-01
JP6127180B2 (ja) 2017-05-10
CN102683386A (zh) 2012-09-19
CN102683386B (zh) 2017-10-24
US8841664B2 (en) 2014-09-23
TW201251022A (en) 2012-12-16
JP5923342B2 (ja) 2016-05-24
KR20120100778A (ko) 2012-09-12
JP2012199526A (ja) 2012-10-18

Similar Documents

Publication Publication Date Title
JP6127180B2 (ja) 半導体装置
JP6676742B2 (ja) トランジスタの作製方法
JP6378721B2 (ja) 半導体装置
JP6149141B2 (ja) 半導体装置
JP6375404B2 (ja) 半導体記憶装置
JP6310042B2 (ja) 液晶表示装置
JP6110975B2 (ja) 積層構造体、及びその作製方法
JP5975635B2 (ja) 半導体装置
JP6110593B2 (ja) 半導体装置
JP6259499B2 (ja) 半導体装置
JP2017175169A (ja) 半導体装置
JP6324445B2 (ja) 半導体装置
JP5964090B2 (ja) 半導体装置
JP2013038396A (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170323

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170410

R150 Certificate of patent or registration of utility model

Ref document number: 6127180

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250