JP2016062971A - 半導体装置 - Google Patents

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Abstract

【課題】基板上の配線の破断を抑制することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、基板上に設けられた第1端子と、基板上に設けられ、第1端子の第1方向に位置する第2端子とを備える。前記装置はさらに、基板上に設けられ、第1端子の第1箇所に接続された第1配線と、基板上に設けられ、第2端子の第2箇所に接続された第2配線とを備える。前記装置はさらに、第1および第2端子上に設けられ、第1および第2端子に電気的に接続された部品と、第1および第2端子と、第1および第2配線と、部品とを覆う封止樹脂とを備える。さらに、第1および第2箇所は、第1および第2箇所と部品とが、基板の表面に平行な第1方向に重ならず、かつ、第1および第2箇所と部品とが、基板の表面に平行で第1方向に垂直な第2方向に重ならない位置に設けられている。【選択図】図1

Description

本発明の実施形態は、半導体装置に関する。
半導体パッケージをモールド樹脂で封止する場合、半導体パッケージの内部および外部の温度変化に対する半導体装置の耐性を保証する必要がある。近年、配線基板の表面に設けられた表面実装部品を半導体パッケージ内に実装することが多くなっている。この場合には、半導体パッケージ内の表面実装部品についても、温度変化に対する耐性を保証する必要がある。
配線基板の表面に表面実装部品が設けられる場合、配線基板には、表面実装部品と電気的に接続するための実装端子や、実装端子に接続された配線が設けられる。この配線は、半導体パッケージ内の温度変化が大きいと、配線基板上の部材同士の線膨張係数の違いにより破断することがある。配線基板上の部材は線膨張係数が高い材料で形成されることが多いため、表面実装部品が線膨張係数の低い材料で形成されている場合、表面実装部品の近くで配線が破断する可能性が高い。配線の破断は配線幅を広くすることで抑制することができるが、これにより配線デザインの自由度が低下してしまう。
特開2005−347657号公報
基板上の配線の破断を抑制することが可能な半導体装置を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた第1端子と、前記基板上に設けられ、前記第1端子の第1方向に位置する第2端子とを備える。前記装置はさらに、前記基板上に設けられ、前記第1端子の第1箇所に接続された第1配線と、前記基板上に設けられ、前記第2端子の第2箇所に接続された第2配線とを備える。前記装置はさらに、前記第1および第2端子上に設けられ、前記第1および第2端子に電気的に接続された部品と、前記第1および第2端子と、前記第1および第2配線と、前記部品とを覆う封止樹脂とを備える。さらに、前記第1および第2箇所は、前記第1および第2箇所と前記部品とが、前記基板の表面に平行な前記第1方向に重ならず、かつ、前記第1および第2箇所と前記部品とが、前記基板の表面に平行で前記第1方向に垂直な第2方向に重ならない位置に設けられている。
第1実施形態の半導体装置の構造を示す平面図および断面図である。 第1実施形態の比較例の半導体装置の構造を示す平面図および断面図である。 第1実施形態の半導体装置とその比較例の半導体装置を比較するための平面図である。 第1実施形態の変形例の半導体装置の構造を示す平面図および断面図である。 第2実施形態の半導体装置の構造を示す平面図および断面図である。 第2実施形態の変形例の半導体装置の構造を示す平面図および断面図である。 第3実施形態の半導体装置の構造を示す平面図である。 第4実施形態の半導体装置の構造を示す平面図である。 第5実施形態の半導体装置の構造を示す平面図である。 第6実施形態の半導体装置の構造を示す平面図である。
以下、本発明の実施形態を、図面を参照して説明する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す平面図および断面図である。図1(a)は、半導体装置の構造を示す平面図である。図1(b)は、図1(a)のI−I’線に沿った断面図である。
本実施形態の半導体装置は、基板の例である配線基板1と、第1および第2端子の例である第1および第2の実装端子2a、2bと、第1および第2配線3a、3bと、第1および第2開口部4a、4bを有するソルダーレジスト4と、部品の例である実装部品5とを備えている。
本実施形態の半導体装置はさらに、第1および第2の半田6a、6bと、封止樹脂の例であるモールド樹脂7と、ケーシング8とを備えている。なお、図1(a)は、図を見やすくするために、これらの図示を省略している。
[配線基板1]
配線基板1は、半導体チップや種々の部品を実装するために使用される。配線基板1の例は、絶縁基板である。図1(a)と図1(b)は、配線基板1の表面に平行で互いに垂直なX方向およびY方向と、配線基板1の表面に垂直なZ方向とを示している。X方向とY方向はそれぞれ、第1方向と第2方向の例である。
本明細書においては、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。例えば、配線基板1と実装部品5との位置関係は、配線基板1が実装部品5の下方に位置していると表現される。なお、−Z方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
[実装端子2a、2b]
第1の実装端子2aは、配線基板1上に設けられている。第2の実装端子2bは、配線基板1上に設けられ、第1の実装端子2aのX方向に位置している。第1および第2の実装端子2a、2bの例は、Cu(銅)層、Ni(ニッケル)層、およびAu(金)層を含む積層膜である。
第1の実装端子2aは、第2の実装端子2bに対向する第1端部Aと、第1端部Aの反対側の第2端部Aと、第1端部Aと第2端部Aとの間に位置する1つ以上の第3端部A、Aとを備えている。本実施形態の第1の実装端子2aの形状は、長方形であり、本実施形態の第1の実装端子2aは、4つの端部A〜Aを備えている。第1端部Aと第2端部Aは、Y方向に平行に延びている。第3端部A、Aは、X方向に平行に延びている。なお、第1の実装端子2aの形状は、長方形以外でもよい。
第2の実装端子2bは、第1の実装端子2aに対向する第4端部Bと、第4端部Bの反対側の第5端部Bと、第4端部Bと第5端部Bとの間に位置する1つ以上の第6端部B、Bとを備えている。本実施形態の第2の実装端子2bの形状は、長方形であり、本実施形態の第2の実装端子2bは、4つの端部B〜Bを備えている。第4端部Bと第5端部Bは、Y方向に平行に延びている。第6端部B、Bは、X方向に平行に延びている。なお、第2の実装端子2bの形状は、長方形以外でもよい。
[配線3a、3b]
第1配線3aは、配線基板1上に設けられ、第1の実装端子2aの第1箇所Kaに接続されている。本実施形態の第1箇所Kaは、第1の実装端子2aの第3端部Aに設けられている。本実施形態の第1配線3aは、Y方向に延びている。
第2配線3bは、配線基板1上に設けられ、第2の実装端子2bの第2箇所Kbに接続されている。本実施形態の第2箇所Kbは、第2の実装端子2bの第6端部Bに設けられている。本実施形態の第2配線3bは、Y方向に延びている。
第1および第2配線3a、3bの例は、Cu(銅)層である。本実施形態の第1および第2配線3a、3bは、互いに平行に延びている。また、本実施形態の第1および第2箇所Ka、Kbはそれぞれ、第1および第2の実装端子2a、2bの同じ側の端部A、Bに設けられている。
なお、第1および第2の実装端子2a、2bは例えば、第1および第2配線3a、3bのCu層の一部に、Ni層とAu層とを積層することで形成可能である。
[ソルダーレジスト4]
ソルダーレジスト4は、配線基板1上に、第1および第2配線3a、3bを覆うように形成されている。図1(a)は、ソルダーレジスト4の形成領域をクロスハッチングで示している。
本実施形態のソルダーレジスト4は、NSMD(Non Solder Mask Defined)構造を有している。よって、第1および第2開口部4a、4bはそれぞれ、第1および第2の実装端子3a、3bよりも広い面積を有しており、ソルダーレジスト4は、第1および第2の実装端子3a、3bに接触していない。
[実装部品5]
実装部品5は、第1および第2の実装端子2a、2b上に設けられ、第1および第2の実装端子2a、2bに電気的に接続されている。本実施形態の実装部品5は、セラミックを使用して形成されている。実装部品5の例は、積層セラミックコンデンサや、セラミックを使用したチップ抵抗である。実装部品5は、線膨張係数が低いセラミック以外の材料を使用して形成されていてもよい。
本実施形態の実装部品5の平面形状は、X方向に平行な長辺と、Y方向に平行な短辺とを有する長方形である。ただし、実装部品5の平面形状は、長方形以外でもよい。
[半田6a、6b]
第1の半田6aは、第1開口部4aに設けられ、第1の実装端子2aと実装部品5とを電気的に接続している。第2の半田6bは、第2開口部4bに設けられ、第2の実装端子2bと実装部品5とを電気的に接続している。第1および第2の半田6a、6bの材料は、例えばSn(スズ)合金である。
[モールド樹脂7とケーシング8]
モールド樹脂7とケーシング8は、配線基板1上に、第1および第2の実装端子2a、2b、第1および第2配線3a、3b、ソルダーレジスト4、実装部品5、第1および第2の半田6a、6bを覆うように形成されており、配線基板1とともに半導体パッケージを構成している。モールド樹脂7の例は、エポキシ樹脂を含む。ケーシング8は、モールド樹脂7を覆っている。本実施形態においては、半導体パッケージがモールド樹脂7で封止されている。
このように、本実施形態の実装部品5は、半導体パッケージ内に実装され、モールド樹脂7で覆われている。よって、本実施形態においては、半導体パッケージの内部および外部の温度変化に対する実装部品5の耐性を保証することが求められる。
次に、本実施形態の第1および第2配線3a、3bの配置について詳細に説明する。
図1(a)は、配線基板1上の第1および第2領域R、Rを示している。第1領域Rは、実装部品5とX方向に重なる領域である。第2領域Rは、実装部品5とY方向に重なる領域である。
本実施形態の第1および第2箇所Ka、Kbは、第1および第2箇所Ka、Kbと実装部品5とがX方向に重ならず、かつ、第1および第2箇所Ka、Kbと実装部品5とがY方向に重ならない位置に設けられている。すなわち、第1および第2箇所Ka、Kbは、第1および第2領域R、Rの外部に設けられている。
このように、本実施形態の第1配線3aは、第1および第2領域R、Rの外部で第1の実装端子2aに接続されている。同様に、本実施形態の第2配線3bは、第1および第2領域R、Rの外部で第2の実装端子2bに接続されている。
また、本実施形態の第1および第2配線3a、3bは、Y方向に延びている。よって、本実施形態の第1配線3aは、第1箇所Kaに近い部分だけでなく、第1箇所Kaから離れた部分でも、第1および第2領域R、Rの外部に位置している。同様に、本実施形態の第2配線3bは、第2箇所Kbに近い部分だけでなく、第2箇所Kbから離れた部分でも、第1および第2領域R、Rの外部に位置している。
(1)第1実施形態の比較例
図2は、第1実施形態の比較例の半導体装置の構造を示す平面図および断面図である。
本比較例の第1箇所Kaは、第1の実装端子2aの第2端部Aに設けられ、第1領域Rの内部に位置している。本比較例の第1配線3aは、X方向に延びている。
本比較例の第2箇所Kbは、第2の実装端子2bの第5端部Bに設けられ、第1領域Rの内部に位置している。本比較例の第2配線3bは、X方向に延びている。
図3は、第1実施形態の半導体装置とその比較例の半導体装置を比較するための平面図である。図3(a)は、比較例の半導体装置を示す。図3(b)は、第1実施形態の半導体装置を示す。
図3(a)と図3(b)は、第1実施形態と比較例の半導体装置における応力分布の計算結果を示している。実装部品5が温度変化により膨張または収縮すると、実装端子2a、2bや配線3a、3bに応力がかかる。一般に、実装部品5の線膨張係数と実装端子2a、2bや配線3a、3bの線膨張係数との差が大きいほど、実装端子2a、2bや配線3a、3bにかかる応力が大きくなる。
符号P〜Pは、実装端子2a、2bや配線3a、3bに大きな応力がかかる領域を示す。符号Q〜Qは、実装端子2a、2bや配線3a、3bにさらに大きな応力がかかる領域を示す。なお、その他の領域には、応力がかからないか、領域P〜Pや領域Q〜Qに比べて小さな応力がかかる。
図3(a)は、第1および第2の実装端子2a、2bにおいて、実装部品5の設置領域に大きな応力がかかることを示している。また、図3(a)は、実装部品5の設置領域のX方向やY方向の領域にも大きな応力がかかることを示している。これは、第1および第2の実装端子2a、2bが、互いにX方向に隣接していることに起因していると考えられる。第1および第2の実装端子2a、2bが互いにX方向に隣接しているため、実装部品5のX方向の領域や、X方向に垂直なY方向の領域に大きな応力がかかる。
よって、第1および第2配線3a、3bが、第1および第2領域R、Rの内部で第1および第2の実装端子2a、2bに接続されていると、第1および第2配線3a、3bに大きな応力がかかる。この場合、第1および第2配線3a、3bがそれぞれ、第1および第2の実装端子2a、2bの近くで破断する可能性がある。図3(a)では、第1および第2配線3a、3bの領域P、P(特に領域Q、Q)に大きな応力がかかっている。
一方、本実施形態の第1および第2配線3a、3bは、第1および第2領域R、Rの外部で第1および第2の実装端子2a、2bに接続されている。そのため、本実施形態においては、図3(b)に示すように、第1および第2配線3a、3bに大きな応力がかからない。よって、本実施形態によれば、第1および第2配線3a、3bの破断を抑制することが可能となる。
(2)第1実施形態の変形例
図4は、第1実施形態の変形例の半導体装置の構造を示す平面図および断面図である。
本変形例のソルダーレジスト4は、SMD(Solder Mask Defined)構造を有している。よって、第1および第2開口部4a、4bはそれぞれ、第1および第2の実装端子3a、3bよりも狭い面積を有しており、ソルダーレジスト4は、第1および第2の実装端子3a、3bを部分的に覆っている。
このように、本実施形態は、図1(a)および図1(b)に示すNSMD構造にも、図4(a)および図4(b)に示すSMD構造にも適用可能である。本実施形態をNSMD構造に適用する場合、半田6a、6bが実装端子2a、2bとソルダーレジスト4との間に入り込むため、はんだの接合強度が高くなる。一方、本実施形態をSMD構造に適用する場合、ソルダーレジスト4が第1および第2箇所Ka、Kbを覆っているため、配線3a、3bの強度が高くなる。
以上のように、本実施形態の第1および第2箇所Ka、Kbは、第1および第2箇所Ka、Kbと実装部品5とがX方向に重ならず、かつ、第1および第2箇所Ka、Kbと実装部品5とがY方向に重ならない位置に設けられている。
すなわち、本実施形態の第1配線3aは、第1および第2領域R、Rの外部で第1の実装端子2aに接続され、本実施形態の第2配線3bは、第1および第2領域R、Rの外部で第2の実装端子2bに接続されている。
よって、本実施形態によれば、第1および第2配線3a、3bにかかる応力を低減することができ、第1および第2配線3a、3bの破断を抑制することが可能となる。本実施形態によれば、第1および第2配線3a、3bの配線幅を増大させることなく、第1および第2配線3a、3bの破断を抑制することが可能となる。
(第2実施形態)
図5は、第2実施形態の半導体装置の構造を示す平面図および断面図である。図5(a)は、半導体装置の構造を示す平面図である。図5(b)は、図5(a)のI−I’線に沿った断面図である。
本実施形態の半導体装置は、第1実施形態の半導体装置の構成要素に加え、第3および第4配線3c、3dを備えている。
第3配線3cは、配線基板1上に設けられており、第1の実装端子2aの第3箇所Kcに接続されている。本実施形態の第3箇所Kcは、第1箇所Kaと同様に、第1の実装端子2aの第3端部A、Aに設けられている。ただし、第1箇所Kaが、第3端部Aに設けられているのに対し、第3箇所Kcは、第3端部Aに対向する第3端部Aに設けられている。本実施形態の第3配線3cは、Y方向に延びており、第1配線3aと平行に延びている。
第4配線3dは、配線基板1上に設けられており、第2の実装端子2bの第4箇所Kdに接続されている。本実施形態の第4箇所Kdは、第2箇所Kbと同様に、第2の実装端子2bの第6端部B、Bに設けられている。ただし、第2箇所Kbが、第6端部Bに設けられているのに対し、第4箇所Kdは、第6端部Bに対向する第6端部Bに設けられている。本実施形態の第4配線3dは、Y方向に延びており、第2配線3bと平行に延びている。
本実施形態の第1から第4箇所Ka〜Kdは、第1から第4箇所Ka〜Kdと実装部品5とがX方向に重ならず、かつ、第1から第4箇所Ka〜Kdと実装部品5とがY方向に重ならない位置に設けられている。すなわち、第1から第4箇所Ka〜Kdは、第1および第2領域R、Rの外部に設けられている。
また、本実施形態の第1から第4配線3a〜3dは、Y方向に延びている。よって、本実施形態の第1から第4配線3a〜3dはそれぞれ、第1から第4箇所Ka〜Kdに近い部分だけでなく、第1から第4箇所Ka〜Kdから離れた部分でも、第1および第2領域R、Rの外部に位置している。
図6は、第2実施形態の変形例の半導体装置の構造を示す平面図および断面図である。
図5のソルダーレジスト4は、NSMD構造を有している。一方、図6のソルダーレジスト4は、SMD構造を有している。このように、本実施形態は、NSMD構造にもSMD構造にも適用可能である。
以上のように、本実施形態の第1から第4箇所Ka〜Kdは、第1から第4箇所Ka〜Kdと実装部品5とがX方向に重ならず、かつ、第1から第4箇所Ka〜Kdと実装部品5とがY方向に重ならない位置に設けられている。
よって、本実施形態によれば、第1から第4配線3a〜3dにかかる応力を低減することができ、第1から第4配線3a〜3dの破断を抑制することが可能となる。本実施形態によれば、第1から第4配線3a〜3dの配線幅を増大させることなく、第1から第4配線3a〜3dの破断を抑制することが可能となる。
なお、本実施形態の第3および第4配線3c、3dはそれぞれ、配線基板1上の第3および第4の実装端子(不図示)と接続されていてもよい。この場合、第1および第2の実装端子2a、2b上の実装部品5を、第3および第4の実装端子上の実装部品(不図示)と並列接続することが可能となる。
(第3〜第6実施形態)
図7は、第3実施形態の半導体装置の構造を示す平面図である。
第1実施形態の第1および第2箇所Ka、Kbはそれぞれ、第1および第2の実装端子2a、2bの同じ側の端部A、Bに設けられている。一方、第3実施形態の第1および第2箇所Ka、Kbはそれぞれ、第1および第2の実装端子2a、2bの異なる側の端部A、Bに設けられている。この場合、第1および第2の実装端子2a、2b上の実装部品5を、第3および第4の実装端子上の実装部品と直列接続することが可能となる。
図8は、第4実施形態の半導体装置の構造を示す平面図である。
第4実施形態の第1および第2箇所Ka、Kbは、第1実施形態と同様に、第1および第2領域R、Rの外部に位置している。ただし、第1実施形態の第1および第2配線3a、3bがY方向に延びているのに対し、第4実施形態の第1および第2配線3a、3bはX方向に延びている。
なお、第4実施形態の第1および第2箇所Ka、Kbはそれぞれ、第3実施形態と同様に、第1および第2の実装端子2a、2bの異なる側の端部A、Bに設けられていてもよい。
図9は、第5実施形態の半導体装置の構造を示す平面図である。
第5実施形態の第1および第2箇所Ka、Kbは、第1実施形態と同様に、第1および第2領域R、Rの外部に位置している。ただし、第1実施形態の第1および第2箇所Ka、Kbがそれぞれ、第3および第6端部A、Bに設けられているのに対し、第5実施形態の第1および第2箇所Ka、Kbはそれぞれ、第2および第5端部A、Bに設けられている。また、第4実施形態の第1および第2配線3a、3bは、第4実施形態と同様に、X方向に延びている。
なお、第5実施形態の第1および第2配線3a、3bはそれぞれ、第1実施形態と同様に、Y方向に延びていてもよい。
図10は、第6実施形態の半導体装置の構造を示す平面図である。
第6実施形態の第1および第2箇所Ka、Kbは、第1実施形態と同様に、第1および第2領域R、Rの外部に位置している。ただし、第6実施形態の第1箇所Kaは、第2端部Aと第3端部Aとの境界部に設けられ、第6実施形態の第2箇所Kaは、第5端部Bと第6端部Bとの境界部に設けられている。また、第6実施形態の第1および第2配線3a、3bは、X方向およびY方向に非平行な方向に延びている。また、第6実施形態の第1および第2配線3a、3bは、互いに非平行に延びている。
なお、第6実施形態の第1および第2配線3a、3bはそれぞれ、第1〜第5実施形態と同様に、X方向またはY方向に延びていてもよい。
第3〜第6実施形態によれば、第1および第2実施形態と同様に、第1および第2配線3a、3bにかかる応力を低減することができ、第1および第2配線3a、3bの破断を抑制することが可能となる。
なお、第1〜第6実施形態の半導体装置の構造は、互いに組み合わせて用いてもよい。例えば、第2実施形態の配線3a〜3dの各々は、第3〜第6実施形態のいずれかの配線3a、3bと同様の構造を有していてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:配線基板、2a:第1の実装端子、2b:第2の実装端子、
3a:第1配線、3b:第2配線、3c:第3配線、3c:第4配線、
4:ソルダーレジスト、4a:第1開口部、4b:第2開口部、
5:実装部品、6a:第1の半田、6b:第2の半田、
7:モールド樹脂、8:ケーシング

Claims (6)

  1. 基板と、
    前記基板上に設けられた第1端子と、
    前記基板上に設けられ、前記第1端子の第1方向に位置する第2端子と、
    前記基板上に設けられ、前記第1端子の第1箇所に接続された第1配線と、
    前記基板上に設けられ、前記第2端子の第2箇所に接続された第2配線と、
    前記第1および第2端子上に設けられ、前記第1および第2端子に電気的に接続された部品と、
    前記第1および第2端子と、前記第1および第2配線と、前記部品とを覆う封止樹脂とを備え、
    前記第1および第2箇所は、前記第1および第2箇所と前記部品とが、前記基板の表面に平行な前記第1方向に重ならず、かつ、前記第1および第2箇所と前記部品とが、前記基板の表面に平行で前記第1方向に垂直な第2方向に重ならない位置に設けられている、
    半導体装置。
  2. 前記第1端子は、前記第2端子と対向する第1端部と、前記第1端部の反対側の第2端部と、前記第1端部と前記第2端部との間に位置する1つ以上の第3端部とを備え、
    前記第2端子は、前記第1端子と対向する第4端部と、前記第4端部の反対側の第5端部と、前記第4端部と前記第5端部との間に位置する1つ以上の第6端部とを備え、
    前記第1箇所は、前記第3端部のいずれかに設けられており、
    前記第2箇所は、前記第6端部のいずれかに設けられている、
    請求項1に記載の半導体装置。
  3. 前記第1および第2配線は、前記第2方向に延びている、請求項1または2に記載の半導体装置。
  4. さらに、
    前記基板上に設けられ、前記第1端子の第3箇所に接続された第3配線と、
    前記基板上に設けられ、前記第2端子の第4箇所に接続された第4配線とを備え、
    前記第3および第4箇所は、前記第3および第4箇所と前記部品とが前記第1方向に重ならず、かつ、前記第3および第4箇所と前記部品とが前記第2方向に重ならない位置に設けられている、
    請求項1に記載の半導体装置。
  5. 前記第1端子は、前記第2端子と対向する第1端部と、前記第1端部の反対側の第2端部と、前記第1端部と前記第2端部との間に位置する1つ以上の第3端部とを備え、
    前記第2端子は、前記第1端子と対向する第4端部と、前記第4端部の反対側の第5端部と、前記第4端部と前記第5端部との間に位置する1つ以上の第6端部とを備え、
    前記第1および第3箇所は、前記第3端部に含まれる互いに対向する端部の一方と他方とにそれぞれ設けられており、
    前記第2および第4箇所は、前記第6端部に含まれる互いに対向する端部の一方と他方とにそれぞれ設けられている、
    請求項4に記載の半導体装置。
  6. 前記第1、第2、第3、および第4配線は、前記第2方向に延びている、請求項4または5に記載の半導体装置。
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