JP2014225315A5 - - Google Patents

Claims (8)

1. 第１のトランジスタと、第２のトランジスタと、第１の信号が入力される論理素子と、半導体素子と、を有し、
   前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
   前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
   前記半導体素子は、前記第１のトランジスタのソース又はドレインの他方を浮遊状態にする機能を有し、
   前記第２の電位は、前記第１の電位よりも低く、
   前記第３の電位は、前記第２の電位よりも低い記憶装置。
2. 第１のトランジスタと、第２のトランジスタと、第１のインバータと、第２のインバータと、半導体素子と、を有し、
   前記第２のトランジスタは、前記第１のトランジスタのゲートへの第１の信号の供給を制御する機能を有し、
   前記第１のインバータは、前記第１の信号が入力されると第２の信号を生成する機能を有し、
   前記第３のインバータは、前記第２の信号の電位が入力されると第３の信号を生成する機能を有し、
   前記第３の信号の電位は、前記第１のトランジスタのソース又はドレインの一方に供給され、
   前記半導体素子は、前記第１のトランジスタのソース又はドレインの他方を浮遊状態にする機能を有し、
   前記第１のインバータは、ｎチャネル型である第３のトランジスタを有し、
   前記第２のインバータは、ｎチャネル型である第４のトランジスタを有し、
   前記第４のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長の２倍より大きい記憶装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する記憶装置。
4. 請求項３において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む記憶装置。
5. 記憶装置を備えた論理ブロックを有し、
   前記記憶装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の信号が入力される論理素子と、を有し、
   前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
   前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
   前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続されており、
   前記第２の電位は、前記第１の電位よりも低く、
   前記第３の電位は、前記第２の電位よりも低く、
   前記論理ブロックは、前記第３のトランジスタにより、入力される信号の論理レベルと出力される信号の論理レベルとの関係が定められる半導体装置。
6. 記憶装置と、複数の論理ブロックと、を有し、
   前記記憶装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の信号が入力される論理素子と、を有し、
   前記第２のトランジスタは、前記第１のトランジスタのゲートへの第２の信号の供給を制御する機能を有し、
   前記論理素子は、前記第１の信号が第１の電位から第２の電位に変化すると、前記第１のトランジスタのソース又はドレインの一方を前記第２の電位から第３の電位に変化させた後、前記第１のトランジスタのソース又はドレインの一方を前記第３の電位から前記第１の電位に変化させる機能を有し、
   前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続されており、
   前記第２の電位は、前記第１の電位よりも低く、
   前記第３の電位は、前記第２の電位よりも低く、
   前記複数の論理ブロックは、前記第３のトランジスタにより互いの電気的な接続が制御される半導体装置。
7. 請求項５または請求項６において、
   前記第１のトランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。
8. 請求項７において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。