JP2014199402A - 半導体装置 - Google Patents

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Abstract

【課題】駆動回路を有する半導体装置において、開口率が高く、電荷容量を大きくした容量素子を有し、消費電力を低減した半導体装置を提供する。
【解決手段】半導体膜に重畳して当該半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタとを含む画素と、該画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、当該一対の電極の一方の電極と電気的に接続されている容量線と、を有し、第１のトランジスタの半導体膜上に設けられているゲート電極と、容量線とが、電気的に接続されている
【選択図】図２

Description

本明細書などで開示する発明は半導体装置に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。フラットパネルディスプレイなどの表示装置において、行方向及び列方向に配設された画素内には、スイッチング素子であるトランジスタと、当該トランジスタと電気的に接続された液晶素子と、当該液晶素子と並列に接続された容量素子とが設けられている。
当該トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）シリコン又はポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す。）は、トランジスタの半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくとも一方の電極は、トランジスタを構成するゲート電極、ソース電極又はドレイン電極など遮光性を有する導電膜で形成されていること多い。
また、容量素子の容量値を大きくするほど、電界を加えた状況において、液晶素子の液晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示させる表示装置において、当該期間を長くできることは、画像データを書き換える回数を低減することができ、消費電力の低減が望める。
容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら、上記表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有する導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
また、表示装置の画素内の設けられるトランジスタを形成する工程を利用して、表示装置の駆動回路を構成するトランジスタを形成することができる。そして、駆動回路を構成するトランジスタには、画素内に設けられるトランジスタの動作速度よりも速い動作速度が求められ、駆動回路を構成するトランジスタとして、半導体膜に重畳して当該半導体膜の上下にゲート電極を設けたトランジスタ（以下、デュアルゲートトランジスタともいう。）を適用することでトランジスタの動作速度を向上させることができる。しかしながら、デュアルゲートトランジスタを適用するということは、半導体膜に重畳して当該半導体膜の上下にゲート電極の電位を制御する構成（配線、端子及び電源など）が必要となり、駆動回路の消費電力が増大し、表示装置の消費電力も増大する可能性がある。
そこで、本発明の一態様は、駆動回路を有する半導体装置において、開口率が高く、且つ電荷容量を増大させることが可能な容量素子を有する半導体装置を提供することを課題の一とする。また、本発明の一態様は、駆動回路を有する半導体装置において、開口率が高く、電荷容量を増大させることが可能な容量素子を有し、消費電力を低減した半導体装置を提供することを課題の一とする。
上記課題に鑑みて、本発明の一態様は、半導体膜に重畳して当該半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、当該一対の電極の一方の電極と電気的に接続されている容量線と、を有し、第１のトランジスタの半導体膜上に設けられているゲート電極と、容量線とが、電気的に接続されていることを特徴とする半導体装置である。
また、より具体的には、本発明の一態様は、半導体膜に重畳して当該半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、当該一対の電極の一方の電極と電気的に接続されている容量線と、第２のトランジスタと電気的に接続された画素電極と、を有し、第１のトランジスタの半導体膜上に設けられているゲート電極と、容量線とが、電気的に接続されており、容量素子は、第２のトランジスタの半導体膜と同一表面上に形成される半導体膜を有し、該半導体膜は、一対の電極の一方の電極として機能し、画素電極は一対の電極の他方の電極として機能し、誘電体膜は第２のトランジスタの半導体膜上に設けられた絶縁膜であることを特徴とする半導体装置である。
容量素子において、一方の電極は第２のトランジスタの透光性を有する半導体膜で構成され、他方の電極は、第２のトランジスタと電気的に接続されている透光性を有する画素電極で構成され、誘電体膜は第２のトランジスタの透光性を有する半導体膜上に設けられた透光性を有する絶縁膜で構成される。つまり、容量素子は透光性を有するため、画素内のトランジスタが形成される箇所以外の領域に大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
また、第１のトランジスタのように、チャネル形成領域である半導体膜の上に設けられるゲート電極（以下、バックゲート電極という。）が、容量素子の一方の電極と電気的に接続されている容量線と電気的に接続されていることで、容量線の電位を制御することでバックゲート電極の電位を制御することができる。つまり、バックゲート電極の電位を制御する構成を省略することができ、第１のトランジスタをデュアルゲートトランジスタとして動作させることができるため駆動回路の動作速度を速くできる。別言すると、デュアルゲートトランジスタとして第１のトランジスタを駆動させた場合、第１のトランジスタの移動度を高くすることができる。従って、動作速度の増大と消費電力の低減との両立が可能な半導体装置を得ることができる。
また、透光性を有する半導体膜は、酸化物半導体を用いて形成することができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きいためである。以下において、透光性を有する半導体膜は単に酸化物半導体膜と言い換えることができる。そこで、第２のトランジスタは酸化物半導体膜を用いたトランジスタであり、容量素子の一方の電極は酸化物半導体膜である。
透光性を有する容量素子は、第２のトランジスタの形成工程を利用することで作製できる。容量素子の一方の電極は、第２のトランジスタの酸化物半導体膜を形成する工程を利用でき、容量素子の誘電体膜は、第２のトランジスタの半導体膜上に設けられる絶縁膜を形成する工程を利用でき、容量素子の他方の電極は、第２のトランジスタと電気的に接続される画素電極を形成する工程を利用することができる。
駆動回路を構成する第１のトランジスタも第２のトランジスタの形成工程を利用することで形成できる。また、第１のトランジスタのバックゲート電極は第２のトランジスタと電気的に接続される画素電極の形成工程を利用することで形成できる。別言すると、バックゲート電極は画素電極と同じ材料で形成される導電膜である。
上記において、第２のトランジスタの酸化物半導体膜上に設けられる絶縁膜を酸化絶縁膜及び窒化絶縁膜の積層構造とすることで、誘電体膜を酸化絶縁膜及び窒化絶縁膜の積層構造とすることができる。
また、第２のトランジスタの半導体膜上に設けられる絶縁膜を酸化絶縁膜及び窒化絶縁膜の積層構造とする場合、容量素子上の領域のみ当該酸化絶縁膜を除去することで、容量素子の誘電体膜を当該窒化絶縁膜のみの単層構造にすることができる。別言すると、当該窒化絶縁膜は容量素子の一方の電極として機能する酸化物半導体膜に接する。窒化絶縁膜と酸化物半導体膜が接することで、当該窒化絶縁膜と当該酸化物半導体膜の界面に欠陥準位（界面準位）が形成される。または／及び、窒化絶縁膜をプラズマＣＶＤ法またはスパッタリング法で成膜すると、当該半導体膜がプラズマに曝され、酸素欠損が生成される。更には、当該窒化絶縁膜に含まれる窒素又は／及び水素が当該半導体膜に移動する。欠陥準位または酸素欠損に窒化絶縁膜に含まれる水素が入ることで、キャリアである電子が生成される。この結果、当該半導体膜は、導電率が増大し、ｎ型となり、導電性を有する膜となる。当該酸化物半導体膜を十分且つ容易に容量素子の一方の電極として機能させることができる。また、誘電体膜の厚さを薄くすることが可能であるため、容量素子の電荷容量を増大させることができる。
本発明の一態様は、半導体膜に重畳して当該半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、当該一対の電極の一方の電極と電気的に接続されている容量線と、第２のトランジスタと電気的に接続された画素電極と、を有し、第１のトランジスタの半導体膜上に設けられているゲート電極と、容量線とが、電気的に接続されており、少なくとも第２のトランジスタにおいて、前記半導体膜上には酸化絶縁膜及び窒化絶縁膜の積層構造である絶縁膜が設けられており、容量素子は、第２のトランジスタの半導体膜と同一表面上に形成される半導体膜を有し、該半導体膜は、一対の電極の一方の電極として機能し、画素電極は一対の電極の他方の電極として機能し、誘電体膜は窒化絶縁膜であることを特徴とする半導体装置である。
第２のトランジスタの酸化物半導体膜上に設けられる絶縁膜を、酸化絶縁膜及び窒化絶縁膜の積層構造とする場合、当該酸化絶縁膜は窒素を透過させにくい、すなわち窒素に対するバリア性を有していることが好ましい。
このようにすることで、第２のトランジスタの酸化物半導体膜に窒素が拡散することを抑制でき、第２のトランジスタの電気特性変動を抑制することができる。なお、第１のトランジスタにも酸化物半導体膜を用いる場合は、当該酸化絶縁膜は窒素を透過させにくい、すなわち窒素に対するバリア性を有していることが好ましい。このようにすることで、第１のトランジスタの電気特性変動を抑制することができる。
また、容量素子において、一方の電極は、第２のトランジスタのソース電極又はドレイン電極を形成する工程で形成される導電膜を用いて容量線と電気的に接続させることができる。また、容量線に、一方の電極として機能する酸化物半導体膜を直に接して形成することで、一方の電極と容量線とを電気的に接続させることができる。
なお、容量素子において、一方の電極と容量線とを電気的に接続させる導電膜は、一方の電極として機能する酸化物半導体膜の端部に接して設けてもよく、例えば、当該酸化物半導体膜の外周に沿って接して設けることができる。このようにすることで、当該酸化物半導体膜の導電性を増大させることができる。当該酸化物半導体膜の導電性を増大させることで、当該酸化物半導体膜を容易に容量素子の一方の電極として機能させることができる。
上記において、容量線は、第２のトランジスタのゲート電極としても機能する走査線に対して平行方向に延伸し、同一表面上に設けられていてもよく、第２のトランジスタのソース電極又はドレイン電極としても機能する信号線に対して平行方向に延伸し、同一表面上に設けられていてもよい。
上記において、第２のトランジスタと電気的に接続された画素電極と、第２のトランジスタの酸化物半導体膜上に設けられた絶縁膜との間に有機絶縁膜が設けられていてもよい。このようにすることで、画素電極と、第２のトランジスタのソース電極又はドレイン電極など他の導電膜との寄生容量を低減することができ、半導体装置の電気特性を良好にすることができる。例えば、半導体装置の信号遅延などを低減することができる。
このとき、容量素子の容量を大きくするためには誘電体膜の厚さは薄くすることが有効なため、容量素子が形成される領域上の有機絶縁膜は除去しておくことが好ましい。そして、当該有機絶縁膜に含まれる水素、水などが、第２のトランジスタの酸化物半導体膜に拡散することを抑制するために、第２のトランジスタの酸化物半導体膜と重畳する領域の有機絶縁膜は除去しておくことが好ましい。
上記において、容量素子の一方の電極として、第２のトランジスタの酸化物半導体膜を形成する工程で形成した酸化物半導体膜を用いる場合、当該酸化物半導体膜の導電率を増大させることが好ましい。つまり、容量素子において、一方の電極は、第２のトランジスタの酸化物半導体膜と同一表面上に形成され、且つ当該酸化物半導体膜よりも導電率が高い領域を有する酸化物半導体膜であることが好ましい。このようにすることで、当該酸化物半導体膜を容量素子の一方の電極として十分且つ容易に機能させることができる。
導電率を増大させるためには、例えば、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上を当該酸化物半導体膜に添加することが好ましい。なお、上記元素を当該酸化物半導体膜に添加する方法としては、イオン注入法又はイオンドーピング法などがあり、当該酸化物半導体膜を上記元素含むプラズマに曝すことでも上記元素を添加することができる。この場合、容量素子の一方の電極として機能する酸化物半導体膜の導電率は、１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。
なお、上記のように、容量素子において、一方の電極として機能する酸化物半導体膜上に設けられる絶縁膜の窒化絶縁膜が酸化物半導体膜に接する構造とすることで、イオン注入法又はイオンドーピング法など、導電率を増大させる元素を添加する工程を省略することができ、半導体装置の歩留まりを向上させ、作製コストを低減することができる。
なお、本発明の一態様である半導体装置を作製する作製方法についても本発明の一態様に含まれる。
本発明の一態様より、駆動回路を有する半導体装置において、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を提供することができる。また、駆動回路を有する半導体装置において、開口率が高く、電荷容量を大きくした容量素子を有し、消費電力を低減した半導体装置を提供することができる。
本発明の一態様である半導体装置を示す図、及び画素の回路図。 本発明の一態様である半導体装置を示す上面図及び断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置に適用できるトランジスタを示す断面図。 本発明の一態様である半導体装置に適用できるトランジスタを示す断面図。 本発明の一態様である半導体装置に適用できるトランジスタを示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置の作製方法を示す断面図。 本発明の一態様である半導体装置に適用できるトランジスタを示す断面図。 本発明の一態様である半導体装置を示す上面図。 本発明の一態様である半導体装置を示す断面図。 本発明の一態様である半導体装置を示す上面図及び断面図。 本発明の一態様である半導体装置を用いた電子機器を示す図。 本発明の一態様である半導体装置を用いた電子機器を示す図。 試料構造を説明する図である。 シート抵抗を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 シート抵抗を説明する図である。 シート抵抗を説明する図である。 ＩｎＧａＺｎＯ４のバルクモデルを説明する図。 ＶｏＨの形成エネルギー及び熱力学的遷移レベルを説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書などにおいて発明を特定するための事項として固有の名称を示すものではない。
また、本発明における「ソース」及び「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」及び「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ処理を行った後にエッチング処理を行う場合は、フォトリソグラフィ処理で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。
＜半導体装置の構成＞
図１（Ａ）に、半導体装置の一例を示す図を示す。図１（Ａ）に示す半導体装置は、画素部１００と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行又は略平行に配設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各々が平行又は略平行に配設され、且つ信号線駆動回路１０６によって電位が制御されるｎ本の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配設された複数の画素１０１を有する。また、走査線１０７に沿って、各々が平行又は略平行に配設された容量線１１５を有する。なお、当該容量線は、信号線１０９に沿って、各々が平行又は略平行に配設されていてもよい。また、ｍ、ｎは、ともに１以上の整数である。
各走査線１０７は、画素部１００においてｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。また、各信号線１０９は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。また、各容量線１１５は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行又は略平行に配設されている場合は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。
図１（Ｂ）は、図１（Ａ）に示す半導体装置が有する画素１０１の回路図の一例である。図１（Ｂ）に示す画素１０１は、走査線１０７及び信号線１０９と電気的に接続されたトランジスタ１０３と、一方の電極が一定の電位を供給する容量線１１５と電気的に接続され、他方の電極がトランジスタ１０３のドレイン電極と電気的に接続された容量素子１０５と、画素電極がトランジスタ１０３のドレイン電極及び容量素子１０５の他方の電極に電気的に接続され、画素電極と対向して設けられる電極（対向電極）が対向電位を供給する配線に電気的に接続された液晶素子１０８と、を有する。
トランジスタのチャネル形成領域を有する半導体膜において、適切な条件にて処理した酸化物半導体膜を用いるとトランジスタのオフ電流を極めて低減することができる。従って、トランジスタ１０３に含まれる半導体膜は酸化物半導体膜１１１とする。
また、容量素子１０５は、トランジスタ１０３の形成工程を利用して形成することができる。容量素子１０５の一方の電極は、透光性を有する半導体膜、具体的には酸化物半導体膜１１９である。つまり、容量素子１０５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタと見なすことができる。
液晶素子１０８は、トランジスタ１０３及び画素電極１２１が形成される基板と、対向電極１５４が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む。）によって制御される。
走査線駆動回路１０４及び信号線駆動回路１０６は、論理回路部と、スイッチ部又はバッファ部とに大別される。走査線駆動回路１０４及び信号線駆動回路１０６の詳細な構成については省略するが、走査線駆動回路１０４及び信号線駆動回路１０６にはトランジスタが含まれている。
走査線駆動回路１０４及び信号線駆動回路１０６の一方又は双方に含まれるトランジスタは、画素１０１が有するトランジスタ１０３の形成工程を利用して形成することができる。つまり、走査線駆動回路１０４及び信号線駆動回路１０６一方又は双方は、画素１０１のトランジスタ１０３及び画素電極１２１が設けられる基板に設けることができる。このように、走査線駆動回路１０４及び信号線駆動回路１０６一方又は双方を当該基板に一体形成することで、半導体装置の部品点数を削減することができ、作製コストを低減することができる。
また、画素１０１を走査する速度を増大させるためには、走査線駆動回路１０４の動作速度を増大させる必要があり、具体的には走査線駆動回路１０４に含まれるトランジスタの動作速度の増大、当該トランジスタの導通時に流れるドレイン電流（オン電流）の増大、及び当該トランジスタの電界効果移動度の増大が必要である。これらを実現するために、走査線駆動回路１０４に含まれるトランジスタをデュアルゲートトランジスタとする。なお、デュアルゲートトランジスタは、半導体膜に重畳して当該半導体膜の上下にゲート電極が設けられていることから、トランジスタの動作速度を増大させることができる。また、半導体膜の上下から電界が加わるため、十分にチャネルを形成することができ、トランジスタのオン電流及び電界効果移動度を増大させることができる。なお、信号線駆動回路１０６に含まれるトランジスタについてもデュアルゲートトランジスタとすることができる。
次いで、本発明の一態様である半導体装置において、画素部１００に設けられる容量線と走査線駆動回路１０４に含まれるデュアルゲートトランジスタのバックゲート電極を含む配線との積層構造について説明する。図２に、当該積層構造を説明する図を示す。図２（Ａ）は半導体装置の一部の上面図であり、図２（Ｂ）は図２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面及び一点鎖線Ｙ１−Ｙ２間の断面を示す断面図である。
図２（Ａ）には、画素部１００と、容量線１１５と、走査線駆動回路１０４と、走査線駆動回路１０４に含まれるデュアルゲートトランジスタ１５のバックゲート電極を含む配線９２と、が図示されている。なお、図面の明瞭化のため、画素部１００において容量線１１５以外の構成要素（画素、信号線、トランジスタ、容量素子及び液晶素子など）は適宜、省略している。また、走査線駆動回路１０４において、図面の明瞭化のため、適宜、構成要素は省略している。
図２（Ａ）が示すように、本発明の一態様である半導体装置は、容量線１１５と配線９２とが開口９４を通じて電気的に接続されている。つまり、容量線１１５及び配線９２は同電位となり、さらには、デュアルゲートトランジスタ１５のバックゲート電極、及び容量線１１５と電気的に接続している容量素子１０５の一方の電極として機能する酸化物半導体膜１１９は同電位となる（図１（Ｂ）参照）。
図２（Ｂ）には、デュアルゲートトランジスタ１５及び開口９４の構造が図示されている。なお、デュアルゲートトランジスタ１５は、トランジスタ１０３の形成工程を利用して形成できる。
図２（Ｂ）が示すように、本発明の一態様である半導体装置は、断面Ｘ１−Ｘ２において、基板１０２上にゲート電極１７ａが設けられており、ゲート電極１７ａ上にはゲート絶縁膜１２が設けられており、ゲート絶縁膜１２のゲート電極１７ａと重畳する領域上に酸化物半導体膜１１が設けられており、酸化物半導体膜１１に接してソース電極１９ａ及びドレイン電極１３ａが設けられており、ゲート絶縁膜１２、ソース電極１９ａ、酸化物半導体膜１１、及びドレイン電極１３ａ上に絶縁膜２９、絶縁膜３１及び絶縁膜３２が設けられており、絶縁膜３２の酸化物半導体膜１１と重畳する領域上にバックゲート電極を含む配線９２とが設けられている。
また、本発明の一態様である半導体装置は、断面Ｙ１−Ｙ２において、基板１０２上にゲート電極１７ａと同一表面上に設けられる容量線１１５が設けられており、容量線１１５上には導電膜１６、絶縁膜２９、絶縁膜３１及び絶縁膜３２が設けられており、ゲート絶縁膜１２、絶縁膜２９、絶縁膜３１及び絶縁膜３２に形成され、導電膜１６に達する開口９４が設けられており、当該開口９４に配線９２が設けられている。なお、容量線１１５及び配線９２は、導電膜１６によって電気的に接続されており、導電膜１６は、ソース電極１９ａ及びドレイン電極１３ａの形成工程を利用して形成できる。
なお、容量線１１５と配線９２とを電気的に接続する構成としては、上記のように導電膜１６を通じて電気的に接続させる構成の他に、導電膜１６を設けず容量線１１５と配線９２とが直接接する構成とすることができる。
なお、基板１０２と、ゲート電極１７ａ及び容量線１１５並びにゲート絶縁膜１２との間には下地絶縁膜が設けられていてもよい。
また、ここでは、容量線１１５と、走査線駆動回路１０４に含まれるデュアルゲートトランジスタ１５のバックゲート電極を含む配線９２とが電気的に接続される構成を説明したが、本発明の一態様である半導体装置は、当該構成に限定されず、容量線１１５は信号線駆動回路１０６に含まれるデュアルゲートトランジスタのバックゲート電極を含む配線と電気的に接続される構成とすることができる。
上記より、本発明の一態様である半導体装置は、容量線１１５とデュアルゲートトランジスタ１５のバックゲート電極を含む配線９２とが電気的に接続されていることで、容量線１１５の電位を制御することで当該バックゲート電極の電位を制御することができる。つまり、本発明の一態様により、当該バックゲート電極の電位を制御する構成の省略が可能であり、走査線駆動回路１０４に含まれるトランジスタをデュアルゲートトランジスタ１５として動作させることができるため駆動回路の動作速度を速くできる。従って、動作速度の増大と消費電力の低減との両立が可能な半導体装置を得ることができる。また、当該バックゲート電極の電位を制御する構成を省略できるため、半導体装置の部品点数を削減することができ、本発明の一態様である半導体装置の作製コストを低減することができる。
次いで、本発明の一態様である半導体装置に含まれる画素１０１の具体的な構成例について説明する。画素１０１の上面図を図３に示す。なお、図３は、図面の明瞭化のため、当該半導体装置の構成要素（例えば、液晶素子１０８など）の一部を省略している。
図３において、走査線１０７は、信号線１０９に略直交する方向（図中左右方向）に延伸して設けられている。信号線１０９は、走査線１０７に略直交する方向（図中上下方向）に延伸して設けられている。容量線１１５は、走査線１０７と平行方向に延伸して設けられている。なお、走査線１０７及び容量線１１５は、走査線駆動回路１０４に含まれるデュアルゲートトランジスタ１５のバックゲート電極を含む配線９２（図２（Ａ）参照）と電気的に接続されており、信号線１０９は、信号線駆動回路１０６（図１（Ａ）参照）と電気的に接続されている。
トランジスタ１０３は、走査線１０７及び信号線１０９が交差する領域に設けられている。トランジスタ１０３は、少なくとも、チャネル形成領域を有する酸化物半導体膜１１１と、ゲート電極と、ゲート絶縁膜（図３に図示せず）と、ソース電極と、及びドレイン電極とを含む。
トランジスタ１０３は酸化物半導体膜１１１を用いているため、トランジスタのオフ電流を極めて低減することができ、半導体装置の消費電力を低減することができる。
また、走査線１０７はトランジスタ１０３のゲート電極として機能する領域を含み、信号線１０９はトランジスタ１０３のソース電極として機能する領域を含む。導電膜１１３は、トランジスタ１０３のドレイン電極として機能する領域を含み、開口１１７を通じて画素電極１２１と電気的に接続されている。なお、図３において、画素電極１２１はハッチングを省略して図示している。
ゲート電極として機能する領域は、走査線１０７において少なくとも酸化物半導体膜１１１と重畳する領域である。ソース電極として機能する領域は、信号線１０９において少なくとも酸化物半導体膜１１１と重畳する領域である。ドレイン電極として機能する領域は、導電膜１１３において少なくとも酸化物半導体膜１１１と重畳する領域である。なお、以下において、トランジスタ１０３のゲート電極をゲート電極１０７ａと記載し、トランジスタ１０３のソース電極をソース電極１０９ａと記載し、トランジスタ１０３のドレイン電極をドレイン電極１１３ａと指し示す場合がある。さらに、トランジスタ１０３のゲート電極を指し示す場合でも走査線１０７と記載し、トランジスタ１０３のソース電極を指し示す場合でも信号線１０９と記載する場合がある。
容量素子１０５は、画素１０１内の容量線１１５及び信号線１０９で囲まれる領域に設けられている。容量素子１０５は、開口１２３に設けられた導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子１０５は、透光性を有する酸化物半導体膜１１９と、透光性を有する画素電極１２１と、誘電体膜として、トランジスタ１０３に含まれ、透光性を有する絶縁膜（図３に図示せず）とで構成されている。即ち、容量素子１０５は透光性を有する。
容量素子１０５は透光性を有することから、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
容量素子１０５は、一対の電極が重畳している面積に応じて蓄積される電荷容量は変化する。解像度を高くするために画素の大きさを小さくすると、それだけ容量素子の大きさも小さくなり、蓄積される電荷容量も小さくなる。その結果、液晶素子を十分に動作させることができない可能性がある。容量素子１０５は透光性を有するため、液晶素子１０８が動作する範囲全体に容量素子１０５を形成することができ、画素内にできる限り大きく（大面積に）容量素子１０５を形成することができる。液晶素子１０８を十分に動作させることができる電荷容量を確保できる限り、画素密度を大きく、解像度を高くすることができる。
そこで、本発明の一態様は、画素密度が２００ｐｐｉ以上さらには３００ｐｐｉ以上である高解像度の表示装置に好適に用いることができる。また、本発明の一態様は、高解像度の表示装置においても、開口率を向上させることができるため、バックライトなどの光源装置の光を効率よく利用することができ、表示装置の消費電力を低減することができる。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる酸素欠損はキャリアを生成することがあり、トランジスタの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことをノーマリーオン特性という。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリーオフ特性という。
そこで、酸化物半導体膜を用いる際、酸化物半導体膜に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（酸化物半導体膜に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好ましい。酸化物半導体膜に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、トランジスタがノーマリーオン特性となることを抑制することができ、半導体装置の電気特性及び信頼性を向上させることができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物半導体膜に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることがある。酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（又は酸素が脱離した部分）に欠損（酸素欠損ともいえる）を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしまう。従って、水素が含まれている酸化物半導体膜を有するトランジスタはノーマリーオン特性となりやすい。
そこで、トランジスタ１０３の酸化物半導体膜１１１は水素をできる限り低減されていることが好ましい。具体的には、酸化物半導体膜１１１において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１１１は、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタ１０３のオフ電流を増大させることがある。
また、酸化物半導体膜に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を有するトランジスタはノーマリーオン特性となりやすい。従って、酸化物半導体膜１１１において、窒素はできる限り低減されていることが好ましい、例えば、窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜にシリコン及び炭素などの第１４族元素含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。そこで、酸化物半導体膜１１１を有するトランジスタ１０３において、特に、ゲート絶縁膜１２７（図３に図示せず）と当該酸化物半導体膜１１１の界面において、二次イオン質量分析法により得られるシリコン濃度は、３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、当該界面において、二次イオン質量分析法により得られる炭素濃度は、３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
上記より、不純物（水素、窒素、シリコン、炭素、アルカリ金属又はアルカリ土類金属など）をできる限り低減させ、高純度化させた酸化物半導体膜１１１を用いることで、トランジスタ１０３がノーマリーオン特性となることを抑制でき、トランジスタ１０３のオフ電流を極めて低減することができる。従って、良好な電気特性に有する半導体装置を作製できる。また、信頼性を向上させた半導体装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
次いで、図３の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図４に示す。なお、図４には液晶素子１０８を含めた構成を示す。
画素１０１の断面構造は以下の通りである。基板１０２上に、ゲート電極１０７ａを含む走査線１０７と、走査線１０７と同一表面上に設けられる容量線１１５とが設けられている。走査線１０７及び容量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に酸化物半導体膜１１１が設けられており、ゲート絶縁膜１２７上に酸化物半導体膜１１９が設けられている。酸化物半導体膜１１１上、及びゲート絶縁膜１２７上にソース電極１０９ａを含む信号線１０９と、ドレイン電極１１３ａとして機能する導電膜１１３とが設けられている。ゲート絶縁膜１２７には容量線１１５に達する開口１２３が設けられており、導電膜１２５は、容量線１１５及び酸化物半導体膜１１９に接して且つ開口１２３に設けられている。ゲート絶縁膜１２７上、信号線１０９上、酸化物半導体膜１１１上、導電膜１１３上、導電膜１２５上、及び酸化物半導体膜１１９上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２が設けられている。絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２には導電膜１１３に達する開口１１７が設けられており、開口１１７には画素電極１２１が設けられている。なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
また、画素１０１は液晶素子１０８を有する。液晶素子１０８の断面構造は以下の通りである。基板１５０の基板１０２と対向している面の少なくともトランジスタ１０３と重畳する領域に遮光膜１５２が設けられており、遮光膜１５２を覆うように透光性を有する導電膜である対向電極１５４が設けられており、遮光膜１５２及び対向電極１５４を覆うように配向膜１５６が設けられている。画素電極１２１及び絶縁膜１３２上に配向膜１５８が設けられている。基板１０２及び基板１５０に挟持されて液晶１６０が設けられている。液晶１６０は基板１５０側に設けられた配向膜１５６及び基板１０２側に設けられた配向膜１５８に接している。
なお、本発明の一態様である半導体装置を液晶表示装置とする場合、バックライトなどの光源装置、基板１０２側及び基板１５０側にそれぞれ設けられる偏光板などの光学部材（光学基板）、基板１０２と基板１５０とを固定するシール材などが必要となるが、これらについては後述する。
本実施の形態に示す容量素子１０５において、一対の電極のうち一方の電極は酸化物半導体膜１１９であり、一対の電極のうち他方の電極は画素電極１２１であり、一対の電極の間に設けられた誘電体膜は絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２である。
ここで、容量素子１０５の動作原理について説明する。
酸化物半導体膜１１９は、酸化物半導体膜１１１と同一の構成であっても、容量素子１０５の一方の電極として機能する。これは、画素電極１２１をゲート電極、絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２をゲート絶縁膜、容量線１１５をソース電極又はドレイン電極と見なすことが可能であり、この結果、容量素子１０５をトランジスタと同様に動作させ、酸化物半導体膜１１９を導通状態にすることができるためである。即ち、容量素子１０５をＭＯＳキャパシタとすることが可能であり、容量線１１５に印加する電位を制御することで酸化物半導体膜１１９を導通状態とさせ、酸化物半導体膜１１９を容量素子の一方の電極として機能させることができる。この場合、容量線１１５に印加する電位を以下のようにする。画素電極１２１の電位は、液晶素子１０８を動作させるために、プラス方向及びマイナス方向に変動する。容量素子１０５（ＭＯＳキャパシタ）を常に導通状態にさせておくためには、容量線１１５の電位を、常に、画素電極１２１に印加する電位よりも容量素子１０５（ＭＯＳキャパシタ）のしきい値電圧分以上低くしておく必要がある。つまり、酸化物半導体膜１１９と酸化物半導体膜１１１は同一の構成であるため、容量線１１５の電位をトランジスタ１０３のしきい値電圧分以上低くしておけばよい。このようにすることで、酸化物半導体膜１１９にチャネルが形成されるため、容量素子３０５（ＭＯＳキャパシタ）を常に導通状態とすることができる。
以下に、上記構造の構成要素について詳細を記載する。
基板１０２の材質などに大きな制限はないが、少なくとも、半導体装置の作製工程において行う熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、ステンレス合金などに透光性を有していない基板を用いることもできる。その場合は、基板表面に絶縁膜を設けることが好ましい。なお、基板１０２として石英基板、サファイア基板、単結晶半導体基板、多結晶半導体基板、化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることもできる。
走査線１０７及び容量線１１５は、は大電流を流すため、金属膜で形成することが好ましく、代表的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料又はこれらを主成分とする合金材料を用いた、単層構造又は積層構造で設ける。
走査線１０７及び容量線１１５の一例としては、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、銅−マグネシウム−アルミニウム合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造などがある。
また、走査線１０７及び容量線１１５の材料として、画素電極１２１に適用可能な透光性を有する導電性材料を用いることができる。なお、本発明の一態様である半導体装置を反射型の表示装置とする場合、画素電極１２１に透光性を有していない導電性材料（例えば金属材料）を用いることができる。その際は基板１０２も透光性を有していない基板を用いることができる。
さらに、走査線１０７及び容量線１１５の材料として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含むＳｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有する。これら窒素を含む金属酸化物を走査線１０７（ゲート電極１０７ａ）として用いることで、トランジスタ１０３のしきい値電圧をプラス方向に変動させることができ、所謂ノーマリーオフ特性を有するトランジスタを実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、少なくとも酸化物半導体膜１１１より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。
走査線１０７及び容量線１１５において、低抵抗材料であるアルミニウムや銅を用いることが好ましい。アルミニウムや銅を用いることで、信号遅延を低減し、表示品位を高めることができる。なお、アルミニウムは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。アルミニウムのマイグレーションを防ぐため、アルミニウムに、モリブデン、チタン、タングステンなどの、アルミニウムよりも融点の高い金属材料を積層することが好ましい。また、銅を用いる場合も、マイグレーションによる不良や銅元素の拡散を防ぐため、銅に、モリブデン、チタン、タングステンなどの、銅よりも融点の高い金属材料を積層することが好ましい。
また、図３及び図４に示したように、走査線１０７（ゲート電極１０７ａ）は、酸化物半導体膜１１１を走査線１０７（ゲート電極１０７ａ）の領域内に設けることができる形状として設けることが好ましい。図３のように酸化物半導体膜１１１は走査線１０７の内側に設けられるようにすることが好ましい。このようにすることで、基板１０２の走査線１０７が設けられている面とは反対の面（基板１０２の裏面）から照射される光（液晶表示装置においてはバックライトなどの光源装置の光）を、走査線１０７が遮光するため、トランジスタ１０３の電気特性（例えばしきい値電圧など）が変動又は低下を抑制することができる。
ゲート絶縁膜１２７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などの絶縁材料を用いた、単層構造又は積層構造で設ける。なお、酸化物半導体膜１１１との界面特性を向上させるため、ゲート絶縁膜１２７において少なくとも酸化物半導体膜１１１と接する領域は酸化絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１２７に、酸素、水素、水などに対するバリア性を有する絶縁膜を設けることで、酸化物半導体膜１１１に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１１１への水素、水などの侵入を防ぐことができる。酸素、水素、水などに対するバリア性を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜、窒化シリコン膜などがある。
また、ゲート絶縁膜１２７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素を有するハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素を有するハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタ１０３のゲートリークを低減できる。
また、ゲート絶縁膜１２７は、以下の積層構造とすることが好ましい。第１の窒化シリコン膜として、欠陥量が少ない窒化シリコン膜を設け、第１の窒化シリコン膜上に第２の窒化シリコン膜として、水素脱離量及びアンモニア脱離量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に、上記ゲート絶縁膜１２７で羅列した酸化絶縁膜のいずれかを設けることが好ましい。
第２の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が５×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下である窒化絶縁膜を用いることが好ましい。上記第１の窒化シリコン膜及び第２の窒化シリコン膜をゲート絶縁膜１２７の一部として用いることで、ゲート絶縁膜１２７として、欠陥量が少なく、且つ水素及びアンモニアの脱離量の少ないゲート絶縁膜を形成することができる。この結果、ゲート絶縁膜１２７に含まれる水素及び窒素の、酸化物半導体膜１１１への移動量を低減することが可能である。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜及びゲート絶縁膜の界面又はゲート絶縁膜に捕獲準位（界面準位ともいう。）が存在すると、トランジスタのしきい値電圧の変動、代表的にはしきい値電圧のマイナス方向への変動、及びトランジスタがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサブスレッショルド係数（Ｓ値）の増大の原因となる。この結果、トランジスタごとに電気特性がばらつくという問題がある。このため、ゲート絶縁膜として、欠陥量の少ない窒化シリコン膜を用いることで、また、酸化物半導体膜１１１と接する領域に酸化絶縁膜を設けることで、しきい値電圧のマイナスシフトを低減すると共に、Ｓ値の増大を抑制することができる。
ゲート絶縁膜１２７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体膜１１１は、非晶質構造、単結晶構造、又は多結晶構造とすることができる。また、酸化物半導体膜１１１の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることである。
酸化物半導体膜１１１に適用可能な酸化物半導体として、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０３のオフ電流を低減することができる。
酸化物半導体膜１１１に適用可能な酸化物半導体は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。又は、ＩｎとＺｎの双方を含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一又は複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）などがある。
酸化物半導体膜１１１に適用できる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧、等）に応じて適切な原子数比のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより、電界効果移動度を上げることができる。
酸化物半導体膜１１９は、酸化物半導体膜１１１に適用可能な酸化物半導体を用いることができる。酸化物半導体膜１１１を形成すると共に酸化物半導体膜１１９を形成することができることから、酸化物半導体膜１１９は酸化物半導体膜１１１を構成する酸化物半導体の金属元素を含む。
信号線１０９、導電膜１１３、及び容量素子１０５の酸化物半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５は、走査線１０７及び容量線１１５に適用できる材料を用いた、単層構造又は積層構造で設ける。
トランジスタ１０３の保護絶縁膜、及び容量素子１０５の誘電体膜として機能する絶縁膜１２９と、絶縁膜１３１と、絶縁膜１３２とは、ゲート絶縁膜１２７に適用できる材料を用いた絶縁膜である。特に、絶縁膜１２９及び絶縁膜１３１は酸化絶縁膜とし、絶縁膜１３２は窒化絶縁膜とすることが好ましい。また、絶縁膜１３２を窒化絶縁膜とすることで外部から水素や水などの不純物がトランジスタ１０３（特に酸化物半導体膜１１１）に侵入することを抑制できる。なお、絶縁膜１２９は設けない構造であってもよい。
また、絶縁膜１２９及び絶縁膜１３１の一方又は双方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜で有ることが好ましい。このようにすることで、酸化物半導体膜１１１からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を酸化物半導体膜１１１に移動させ、酸素欠損を補填することが可能となる。例えば、昇温脱離ガス分析（以下、ＴＤＳ分析とする。）によって測定される酸素分子の放出量が、１．０×１０１８分子／ｃｍ３以上ある酸化絶縁膜を用いることで、酸化物半導体膜１１１に含まれる酸素欠損を補填することができる。なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方において、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）が部分的に存在している酸化絶縁膜であってもよく、少なくとも酸化物半導体膜１１１と重畳する領域に酸素過剰領域が存在することで、酸化物半導体膜１１１からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を酸化物半導体膜１１１に移動させ、酸素欠損を補填することが可能となる。
絶縁膜１３１が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である場合、絶縁膜１２９は、酸素を透過する酸化絶縁膜とすることが好ましい。なお、絶縁膜１２９において、外部から絶縁膜１２９に入った酸素は、全て絶縁膜１２９を通過して移動せず、絶縁膜１２９にとどまる酸素もある。また、あらかじめ絶縁膜１２９に含まれており、絶縁膜１２９から外部に移動する酸素もある。そこで、絶縁膜１２９は酸素の拡散係数が大きい酸化絶縁膜であることが好ましい。
また、絶縁膜１２９は酸化物半導体膜１１１と接することから、酸素を透過させるだけではなく、酸化物半導体膜１１１との界面準位が低くなる酸化絶縁膜であることが好ましい。例えば、絶縁膜１２９は絶縁膜１３１よりも膜中の欠陥密度が低い酸化絶縁膜であることが好ましい。具体的には、電子スピン共鳴測定によるｇ値＝２．００１（Ｅ´−ｃｅｎｔｅｒ）のスピン密度が３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５．０×１０１６ｓｐｉｎｓ／ｃｍ３以下の酸化絶縁膜である。なお、電子スピン共鳴測定によるｇ値＝２．００１のスピン密度は、絶縁膜１２９に含まれるダングリングボンドの存在量に対応する。
絶縁膜１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１３１の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
また、酸化物半導体膜１１１上に設けられる絶縁膜１２９を、酸素を透過させると共に、酸化物半導体膜１１１との界面準位が低くなる酸化絶縁膜とし、絶縁膜１３１を、酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、酸化物半導体膜１１１へ酸素を供給することが容易になり、酸化物半導体膜１１１からの酸素の脱離を防止すると共に、絶縁膜１３１に含まれる酸素を酸化物半導体膜１１１に移動させ、酸化物半導体膜１１１に含まれる酸素欠損を補填することが可能となる。この結果、トランジスタ１０３がノーマリーオン特性となることを抑制することができると共に、容量素子１０５（ＭＯＳキャパシタ）が、常に導通状態となるように、容量線１１５に印加する電位を制御することが可能であるため、半導体装置の電気特性及び信頼性を向上させることができる。
なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方を、酸化窒化シリコン又は窒化酸化シリコンなど、窒素を含む酸化絶縁膜とする場合、ＳＩＭＳより得られる窒素濃度は、ＳＩＭＳ検出下限以上３×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。このようにすることで、トランジスタ１０３に含まれる酸化物半導体膜１１１への窒素の移動量を少なくすることができる。また、このようにすることで、窒素を含む酸化絶縁膜自体の欠陥量を少なくすることができる。
絶縁膜１３２を窒化絶縁膜とする場合、絶縁膜１２９及び絶縁膜１３１の一方又は双方が窒素に対するバリア性を有する絶縁膜であることが好ましい。例えば、緻密な酸化絶縁膜とすることで窒素に対するバリア性を有することができ、具体的には、２５℃において０．５重量％のフッ酸を用いた場合のエッチング速度が１０ｎｍ／分以下である酸化絶縁膜とすることが好ましい。
絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けることができる。当該窒化絶縁膜としては、例えば、ＴＤＳ分析によって測定される水素分子の放出量が、５．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、好ましくは３．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、さらに好ましくは１．０×１０２１ａｔｏｍｓ／ｃｍ３未満である窒化絶縁膜である。
絶縁膜１３２は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
また、絶縁膜１３１上に設けられる絶縁膜１３２として、窒化絶縁膜を用いることで、外部から水素や水などの不純物が、酸化物半導体膜１１１及び酸化物半導体膜１１９に侵入することを抑制できる。さらには、絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けることで、トランジスタ１０３及び容量素子１０５（ＭＯＳキャパシタ）の電気特性変動を抑制することができる。
画素電極１２１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料で設ける。
基板１５０は、基板１０２に適用できる基材を用いることができる。
遮光膜１５２は、ブラックマトリクスとも呼ばれ、液晶表示装置においてバックライトなどの光源装置の光漏れの抑制や、カラーフィルタを用いてカラー表示を行う際に生じる混色によるコントラスト低下の抑制などのために設けられる。遮光膜１５２は、汎用されているものを用いて設けることができる。例えば、遮光性を有する材料として金属や、顔料を含む有機樹脂などが挙げられる。なお、遮光膜１５２は、画素１０１のトランジスタ１０３上の他、走査線駆動回路１０４、信号線駆動回路１０６（図１（Ａ）参照）などの画素部１００以外の領域に設けてもよい。
また、隣り合う遮光膜１５２の間に、所定の波長の光を透過させる機能を有する着色膜を設けてもよい。さらには、遮光膜１５２及び着色膜と、対向電極１５４の間にオーバーコート膜を設けてもよい。
対向電極１５４は、画素電極１２１に適用できる材料を適宜用いて設ける。
配向膜１５６及び配向膜１５８は、ポリアミドなどの汎用されているものを用いて設けることができる。
液晶１６０は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
また、液晶１６０は、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いる。なお、配向膜は有機樹脂で構成されており、有機樹脂は水素又は水などを含むことから、本発明の一態様である半導体装置のトランジスタの電気特性を低下させるおそれがある。そこで、液晶１６０として、ブルー相を用いることで、有機樹脂を用いずに本発明の一態様である半導体装置を作製することができ、信頼性の高い半導体装置を得ることができる。
なお、液晶素子１０８は、液晶素子の１０８の表示モードにもとづいて、画素電極１２１及び対向電極１５４などの形状の変形や、リブと呼ばれる突起の形成など、適宜構成を変えることができる。
また、本発明の一態様である半導体装置において、偏光部材（偏光基板）の偏光軸を遮光膜１５２に対して平行になるように設け、当該半導体装置の表示モードを、電圧を加えていない状態で液晶素子１０８がバックライトなどの光源装置の光を透過させないノーマリーブラックすることで、画素１０１の遮光膜１５２を設ける領域を縮小できる、又は無くすことができる。この結果、画素密度が２００ｐｐｉ以上さらには３００ｐｐｉ以上である高解像度の表示装置のように１画素が小さい場合でも、開口率を向上させることができる。また、透光性を有する容量素子を用いることでさらに開口率を向上させることができる。
＜半導体装置の作製方法＞
次に、上記の半導体装置の作製方法について、図５及び図６を用いて説明する。
また、ここでは、画素部１００が設けられる基板と同一の基板に半導体装置の走査線駆動回路１０４に含まれるデュアルゲートトランジスタ１５を形成するものとして、デュアルゲートトランジスタ１５の形成工程についても記載する。デュアルゲートトランジスタ１５のゲート電極１７ａはトランジスタ１０３のゲート電極１０７ａと同一の材料で形成される。デュアルゲートトランジスタ１５のゲート絶縁膜１２は、トランジスタ１０３のゲート絶縁膜１２７と同一の材料で形成される。デュアルゲートトランジスタ１５の酸化物半導体膜１１は、トランジスタ１０３の酸化物半導体膜１１１と同一の材料で形成される。デュアルゲートトランジスタ１５のソース電極１９ａ及びドレイン電極１３ａは、トランジスタ１０３のソース電極１０９ａ及びドレイン電極１１３ａと同一の材料で形成される。デュアルゲートトランジスタ１５の絶縁膜２９、絶縁膜３１及び絶縁膜３２のそれぞれは、トランジスタ１０３の絶縁膜１２９、絶縁膜１３１及び絶縁膜１３２のそれぞれと同一の材料で形成される。
まず、基板１０２に、ゲート電極１０７ａを含む走査線１０７及び容量線１１５を形成し、走査線１０７及び容量線１１５を覆うように後にゲート絶縁膜１２７に加工される絶縁膜１２６を形成し、絶縁膜１２６の走査線１０７と重畳する領域に酸化物半導体膜１１１を形成し、後に画素電極１２１が形成される領域と重畳するように酸化物半導体膜１１９を絶縁膜１２６上に形成する（図５（Ａ）参照）。
なお、この工程を行うことで、デュアルゲートトランジスタ１５のゲート電極１７ａ、ゲート絶縁膜１２、及び酸化物半導体膜１１を形成することができる（図５（Ｂ）参照）。
走査線１０７及び容量線１１５は、上記列挙した材料を用いて導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該導電膜は、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、当該導電膜の厚さは特に限定されず、形成する時間や所望の抵抗率などを考慮して決めることができる。当該マスクは、例えばフォトリソグラフィ工程によって形成したレジストマスクとすることができる。また、当該導電膜の加工はドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。
絶縁膜１２６は、ゲート絶縁膜１２７に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法を用いて形成することができる。
また、ゲート絶縁膜１２７に酸化ガリウムを適用する場合は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁膜１２６を形成することができる。
酸化物半導体膜１１１及び酸化物半導体膜１１９は、上記列挙した酸化物半導体を用いて酸化物半導体膜を形成し、当該酸化物半導体膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該酸化物半導体膜は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することができる。印刷法を用いることで、素子分離された酸化物半導体膜１１１及び酸化物半導体膜１１９を絶縁膜１２６上に直接形成することができる。スパッタリング法で当該酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置又はＤＣ電源装置などを適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。なお、当該マスクは、例えばフォトリソグラフィ工程によって形成したレジストマスクとすることができる。また、当該酸化物半導体膜の加工はドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度など）を適宜設定する。
酸化物半導体膜１１１及び酸化物半導体膜１１９を形成した後に加熱処理をし、酸化物半導体膜１１１及び酸化物半導体膜１１９の脱水素化又は脱水化をすることが好ましい。当該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。なお、当該加熱処理は酸化物半導体膜１１１及び酸化物半導体膜１１９に加工する前の酸化物半導体膜に行ってもよい。
当該加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、又は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
当該加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、又は希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、又は希ガスに水素、水などが含まれないことが好ましい。不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、処理時間は３分〜２４時間とする。
なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜を設ける場合、当該下地絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムなどで形成することができる。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウムなどで形成することで、基板１０２から不純物、代表的にはアルカリ金属、水、水素などが酸化物半導体膜１１１に拡散することを抑制できる。下地絶縁膜は、スパッタリング法又はＣＶＤ法を用いて形成することができる。
次に、絶縁膜１２６に容量線１１５に達する開口１２３を形成してゲート絶縁膜１２７を形成した後、ソース電極１０９ａを含む信号線１０９、ドレイン電極１１３ａとして機能する導電膜１１３、及び酸化物半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５を形成する（図５（Ｂ）参照）。
なお、この工程を行うことで、デュアルゲートトランジスタ１５のソース電極１９ａ、ドレイン電極１３ａ、導電膜１６を形成することができる（図２（Ｂ）参照）。また、開口１２３を形成する際、容量線１１５に達する開口をゲート絶縁膜１２に形成することで導電膜１６を容量線１１５に接して形成することができる。
開口１２３は、絶縁膜１２６の容量線１１５と重畳する領域の一部が露出されるようにマスクを形成し、当該マスクを用いて加工することで形成できる。なお、当該マスク及び当該加工は、走査線１０７及び容量線１１５と同じようにして行うことができる。
信号線１０９、導電膜１１３及び導電膜１２５は、信号線１０９、導電膜１１３及び導電膜１２５に適用できる材料を用いて導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該マスク及び当該加工は、走査線１０７及び容量線１１５と同じようにして行うことができる。
次に、酸化物半導体膜１１１、酸化物半導体膜１１９、信号線１０９、導電膜１１３、導電膜１２５、及びゲート絶縁膜１２７上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成し、絶縁膜１３０上に絶縁膜１３３を形成する（図６（Ａ）参照）。なお、絶縁膜１２８、絶縁膜１３０及び絶縁膜１３３は連続して形成することが好ましい。このようにすることで、絶縁膜１２８、絶縁膜１３０及び絶縁膜１３３のそれぞれの界面に不純物が混入することを抑制できる。
絶縁膜１２８は、絶縁膜１２９に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法を用いて形成することができる。絶縁膜１３０は、絶縁膜１３１に適用可能な材料を用いて形成できる。絶縁膜１３３は、絶縁膜１３２に適用可能な材料を用いて形成できる。
絶縁膜１２９に酸化物半導体膜１１１との界面準位が低くなる酸化絶縁膜を適用する場合、絶縁膜１２８は以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスのシリコンを含む堆積性気体及び酸化性気体を導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に高周波電力を供給する条件である。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シランなどがある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜１２８（絶縁膜１２９）に含まれる水素含有量を低減することが可能であると共に、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドを低減することができる。絶縁膜１３０（絶縁膜１３１）から移動する酸素は、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドが低減されていると、少なくとも酸化物半導体膜１１１に、絶縁膜１３０（絶縁膜１３１）に含まれる酸素を効率よく移動させることができ、酸化物半導体膜１１１に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜１１１に混入する水素量を低減できると共に酸化物半導体膜１１１に含まれる酸素欠損を低減させることが可能である。
絶縁膜１３１を上記の酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とする場合、絶縁膜１３０は以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する、ことである。
絶縁膜１３０の原料ガスは、絶縁膜１２８の形成に適用できる原料ガスとすることができる。
絶縁膜１３０の形成条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１３０中における酸素含有量が化学量論的組成よりも多くなる。また、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱い。したがって、後の工程の加熱処理によって膜中の酸素の一部を脱離させることができる。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物半導体膜１１１上に絶縁膜１２８が設けられている。このため、絶縁膜１３０の形成工程において、絶縁膜１２８が酸化物半導体膜１１１の保護膜となる。この結果、パワー密度の高い高周波電力を用いて絶縁膜１３０を形成しても、酸化物半導体膜１１１へのダメージを抑制できる。
また、絶縁膜１３０は膜厚を厚くすることで加熱によって脱離する酸素の量を多くすることができることから、絶縁膜１３０は絶縁膜１２８より厚く設けることが好ましい。絶縁膜１２８を設けることで絶縁膜１３０を厚く設ける場合でも被覆性を良好にすることができる。
絶縁膜１３２はスパッタリング法、ＣＶＤ法等を用いて形成することができる。絶縁膜１３２を水素含有量が少ない窒化絶縁膜で設ける場合、絶縁膜１３２は以下の形成条件を用いて形成できる。なお、ここでは当該窒化絶縁膜として、窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に高周波電力を供給する、ことである。
絶縁膜１３２の原料ガスとしては、シリコンを含む堆積性気体、窒素、及びアンモニアを用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シランなどがある。また、窒素の流量は、アンモニアの流量に対して５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とすることが好ましい。なお、原料ガスとしてアンモニアを用いることで、シリコンを含む堆積性気体及び窒素の分解を促すことができる。これは、アンモニアがプラズマエネルギーや熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性気体分子の結合及び窒素分子の結合の分解に寄与するためである。このようにすることで、水素含有量が少なく、外部から水素や水などの不純物の侵入を抑制することが可能な窒化シリコン膜を形成することができる。
少なくとも絶縁膜１３０を形成した後に加熱処理を行い、絶縁膜１２８又は絶縁膜１３０に含まれる酸素を少なくとも酸化物半導体膜１１１に移動させ、酸化物半導体膜１１１の酸素欠損を補填することが好ましい。なお、当該加熱処理は、酸化物半導体膜１１１及び酸化物半導体膜１１９の脱水素化又は脱水化を行う加熱処理の詳細を参照して適宜行うことができる。
次に、絶縁膜１２８、絶縁膜１３０及び絶縁膜１３３の導電膜１１３と重畳する領域に、導電膜１１３に達する開口１１７を形成して絶縁膜１２９、絶縁膜１３１及び絶縁膜１３２を形成し、開口１１７及び絶縁膜１３２上に画素電極１２１を形成する（図６（Ｂ）参照）。
なお、この工程を行うことで、デュアルゲートトランジスタ１５の絶縁膜２９、絶縁膜３１、絶縁膜３２、開口９４、及び配線９２を形成することができる（図２（Ｂ）参照）。この工程により、容量線１１５と、走査線駆動回路１０４に含まれるデュアルゲートトランジスタ１５のバックゲート電極を含む配線９２とが導電膜１６を通じて電気的に接続される。
開口１１７は、開口１２３と同様にして形成することができる。画素電極１２１は、上記列挙した材料を用い、開口１１７を通じて導電膜１１３に接する導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。なお、当該マスク及び当該加工は、走査線１０７及び容量線１１５と同じようにして行うことができる。
次に、絶縁膜１３２上及び画素電極１２１上に配向膜１５８を形成し、基板１５０上に遮光膜１５２を形成する。また、遮光膜１５２を覆うように対向電極１５４を形成し、対向電極１５４上に配向膜１５６を形成する。配向膜１５８上に液晶１６０を設けて、配向膜１５６が液晶１６０に接するように基板１５０を基板１０２上に設けてシール材（図示せず）によって基板１０２と基板１５０とを固定する。
配向膜１５６及び配向膜１５８は、上記した材料を用いてスピンコート法や印刷法など各種成膜方法を適宜利用することで形成できる。
遮光膜１５２は、上記列挙した材料を用いて、スパッタリング法で成膜し、マスクを用いて加工することで形成できる。また、遮光膜１５２として樹脂を用いる場合はフォトリソグラフィ工程によって形成できる。
対向電極１５４は、画素電極１２１に適用できる材料を用いて、ＣＶＤ法やスパッタリング法などの各種成膜方法を利用して形成できる。
液晶１６０は、配向膜１５８上にディスペンサ法（滴下法）で直接設けることができる。また、基板１０２と基板１５０とを貼り合わせてから毛細管現象などを用いて液晶１６０を注入させてもよい。また、液晶１６０は、配向させやすくするために、配向膜１５６及び配向膜１５８にラビング工程を行うことが好ましい。
以上の工程により、本発明の一態様である半導体装置を作製することができる（図４参照）。
＜変形例１＞
本発明の一態様である半導体装置において、容量素子を構成する一方の電極である半導体膜（具体的には酸化物半導体膜）と容量線との接続を適宜変更することができる。例えば、さらに開口率を高めるために、導電膜を介せず、容量線に半導体膜が直接接する構造とすることができる。
なお、以下、変形例を示す図面においては、図面の明瞭化のため、基板１５０、遮光膜１５２、対向電極１５４、配向膜１５６、配向膜１５８、及び液晶１６０を省略している。
本構造について、図７及び図８を用いて説明する。図７は本構造の画素１４１の上面図であり、図８は図７の一点鎖線Ａ１−Ａ２間、及び一点鎖線Ｂ１−Ｂ２間の断面図である。なお、ここでは、図３及び図４で説明した容量素子１０５と異なる容量素子１４５についてのみ説明する。なお、図７及び図８の画素１４１おいて、他の構成は図３及び図４と同様である。
画素１４１において、容量素子１４５の一方の電極として機能する酸化物半導体膜１１９は、容量線１１５と開口１４３において直接接している。図４に示す容量素子１０５のように、導電膜１２５を介さずに酸化物半導体膜１１９及び容量線１１５が直接接しており、遮光膜となる導電膜１２５を設けないため、画素１４１の開口率をさらに高めることができる。
また、本発明の一態様である半導体装置において、容量線に半導体膜が直接接する構造は、ゲート絶縁膜に開口を設けず、容量線及び基板のそれぞれ一部を露出させた領域を設ける構造としてもよい。図９は本構造の画素１０１の上面図であり、図１０は図９の一点鎖線Ａ１−Ａ２間、及び一点鎖線Ｂ１−Ｂ２間の断面図である。
図９及び図１０より、本構造の画素１０１は、ゲート絶縁膜１２７の一部が除去されており、容量線１１５及び基板１０２のそれぞれ一部が露出されており、この露出されている領域において容量線１１５と酸化物半導体膜１１９とが直接接している。このようにすることで、容量線１１５と酸化物半導体膜１１９とが接する面積を増大することができる。従って、開口率を高めることができると共に、容量素子１４６を容易に導通状態とすることができる。
＜変形例２＞
また、本発明の一態様である半導体装置において、容量素子を構成する一方の電極である半導体膜（具体的には酸化物半導体膜）と容量線とを電気的に接続する導電膜は、適宜変更することができる。例えば、当該半導体膜の導電性を増大させるために、当該導電膜を当該半導体膜の外周に沿って接して設けることができる。本構造の具体例について、図１１及び図１２を用いて説明する。なお、ここでは、図３及び図４で説明した導電膜１２５と異なる導電膜１６７についてのみ説明する。図１１は画素１６１の上面図であり、図１２（Ａ）は図１１の一点鎖線Ａ１−Ａ２間、及び一点鎖線Ｂ１−Ｂ２間の断面図であり、図１２（Ｂ）は図１１の一点鎖線Ｄ１−Ｄ２間の断面図である。
画素１６１において、導電膜１６７は、酸化物半導体膜１１９の外周に沿って接しており、開口１２３を通じて容量線１１５と接して設けられている（図１１参照）。導電膜１６７は、トランジスタ１０３のソース電極１０９ａを含む信号線１０９及びトランジスタ１０３のドレイン電極１１３ａ（図示せず）として機能する導電膜１１３と同じ形成工程で形成されることから遮光性を有する場合があるため、ループ状に形成することが好ましい。
図１２（Ａ）及び図１２（Ｂ）に示すように、本構成の画素１６１において、導電膜１６７は、容量素子１０５の酸化物半導体膜１１９の端部を覆うように設けられる。なお、図１１及び図１２の画素１６１おいて、他の構成は図３及び図４と同様である。
また、図１１及び図１２に示した構成は、導電膜１６７がループ状に形成されている構成であるが、導電膜１６７の酸化物半導体膜１１９と接している全ての部分が容量線１１５と電気的に接続されていなくてもよい。つまり、導電膜１６７と同じ形成工程で形成される導電膜が、導電膜１６７とは分離された状態で酸化物半導体膜１１９に接して設けられていてもよい。
＜変形例３＞
また、本発明の一態様である半導体装置において、容量素子を構成する一方の電極である半導体膜（具体的には酸化物半導体膜）と容量線との接続を適宜変更することができる。本構造の具体例について、図１３及び図１４を用いて説明する。なお、ここでは、図３及び図４で説明した酸化物半導体膜１１９及び容量線１１５と異なる、酸化物半導体膜１７７及び容量線１７５についてのみ説明する。図１３は画素１７１の上面図であり、容量線１７５は、信号線１０９と平行方向に延伸して設けられている。なお、信号線１０９及び容量線１７５は、信号線駆動回路１０６（図１（Ａ）参照）に電気的に接続されている。
容量素子１７３は、信号線１０９と平行方向に延伸して設けられた容量線１７５と接続されている。容量素子１７３は、酸化物半導体膜１１１の形成工程を利用して形成された透光性を有する酸化物半導体膜１７７と、透光性を有する画素電極１２１と、誘電体膜として、トランジスタ１０３に含まれ、透光性を有する絶縁膜（図１３に図示せず）とで構成されている。即ち、容量素子１７３は透光性を有する。
次いで、図１３の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図１４に示す。
容量素子１７３において、一対の電極のうち一方の電極は酸化物半導体膜１７７であり、一対の電極のうち他方の電極は画素電極１２１であり、一対の電極の間に設けられた誘電体膜は絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２である。
容量線１７５は、信号線１０９及び導電膜１１３の形成工程を利用して形成することができる。容量線１７５を酸化物半導体膜１７７に接して設けることで、酸化物半導体膜１７７及び容量線１７５の接触面積を増大させることが可能である。酸化物半導体膜１７７を容量素子１７３の一方の電極として容易に機能させることができる。
また、図１３に示す画素１７１は、走査線１０７の延伸方向の長さよりも信号線１０９の延伸方向の長さの方が長い形状をしているが、図１５に示す画素１７２のように、信号線１０９との延伸方向の長さよりも走査線１０７の延伸方向の長さの方が長い形状とし、且つ容量線１７６が、信号線１０９と平行方向に延伸して設けられていてもよい。なお、信号線１０９及び容量線１７６は、信号線駆動回路１０６（図１（Ａ）参照）に電気的に接続されている。
容量素子１７４は、信号線１０９と平行方向に延伸して設けられた容量線１７６と接続されている。容量素子１７４は、酸化物半導体膜１１１の形成工程を利用して形成された透光性を有する酸化物半導体膜１７８と、透光性を有する画素電極１２１と、誘電体膜として、トランジスタ１０３に含まれ、透光性を有する絶縁膜（図１５に図示せず）とで構成されている。即ち、容量素子１７４は透光性を有する。
次いで、図１５の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図１６に示す。
容量素子１７４は、一対の電極のうち一方の電極は酸化物半導体膜１７８であり、一対の電極のうち他方の電極は画素電極１２１であり、一対の電極の間に設けられた誘電体膜は絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２である。
容量線１７６は、信号線１０９及び導電膜１１３の形成工程を利用して形成することができる。容量線１７６を酸化物半導体膜１７８に接して設けることで、酸化物半導体膜１７８及び容量線１７６の接触面積を増大させることが可能である。また、画素１７２において、走査線１０７の延伸方向の長さの方が信号線１０９の延伸方向の長さよりも長い形状であるため、図１３に示す画素１７１と比較して、画素電極１２１及び容量線１７６が重なる面積を縮小することが可能であり、開口率を向上させることができる。
＜変形例４＞
また、上記の画素１０１、画素１４１、画素１６１、画素１７１、画素１７２において、画素電極１２１と導電膜１１３との間に生じる寄生容量、又は画素電極１２１と導電膜１２５との間に生じる寄生容量を低減するため、図１７の断面図に示すように当該寄生容量が生じる領域に有機絶縁膜１３４を設けることができる。なお、図１７において、有機絶縁膜１３４以外の構成は図４と同じである。ここでは、図４で説明した構成と異なる有機絶縁膜１３４についてのみ説明する。
有機絶縁膜１３４としては、感光性、非感光性の有機樹脂を適用でき、例えば、アクリル樹脂、ベンゾシクロブテン系樹脂、エポキシ樹脂、又はシロキサン系樹脂などを用いることができる。また、有機絶縁膜１３４としては、ポリアミドを用いることができる。
有機絶縁膜１３４は、上記列挙した材料を用いて有機樹脂膜を形成し、当該有機樹脂膜を加工することで形成できる。また、有機絶縁膜１３４として感光性の有機樹脂を用いることで、有機絶縁膜１３４を形成する際にレジストマスクが不要となり、工程を簡略化できる。それゆえ、当該有機絶縁膜の形成方法は特に限定されず、用いる材料に応じて適宜選択できる。例えば、ＣＶＤ法やスパッタリング法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷などを適用することができる。
一般に、有機樹脂は水素や水を多く含んでおり、有機樹脂がトランジスタ１０３（特に酸化物半導体膜１１１）上に設けられると、有機樹脂に含まれる水素や水がトランジスタ１０３（特に酸化物半導体膜１１１）に拡散し、トランジスタ１０３の電気特性を劣化させる可能性がある。従って、少なくとも、絶縁膜１３２の酸化物半導体膜１１１に重畳する上には有機絶縁膜１３４を設けないことが好ましい。別言すれば、少なくとも酸化物半導体膜１１１に重畳する領域上の有機樹脂膜は除去しておくことが好ましい。
図１７に示した画素１０１の上面図を図１８に示す。図１７の断面図は、図１８の一点鎖線Ａ１−Ａ２間、及び一点鎖線Ｂ１−Ｂ２間、及び一点鎖線Ｃ１−Ｃ２間の断面に相当する。図１８において、有機絶縁膜１３４は明瞭化のために図示していないが、二点鎖線内の領域は有機絶縁膜１３４が設けられていない領域である。
＜変形例５＞
本発明の一態様である半導体装置において、容量素子を構成する一方の電極、及び容量線を半導体膜（具体的には酸化物半導体膜）とすることができる。具体例を図１９を用いて説明する。なお、ここでは、図３で説明した酸化物半導体膜１１９及び容量線１１５と異なる、酸化物半導体膜１９８ついてのみ説明する。図１９は、上面図であり、画素１９６において、容量素子１９７の一方の電極及び容量線を兼ねる酸化物半導体膜１９８が設けられている。酸化物半導体膜１９８において、信号線１０９と平行方向に延伸した領域を有し、当該領域は容量線として機能する。酸化物半導体膜１９８において、画素電極１２１と重畳する領域は容量素子１９７の一方の電極として機能する。なお、酸化物半導体膜１９８は、電界を加えることで最大空乏層幅が極めて広くなるため、導通状態となる。
また、酸化物半導体膜１９８は画素１９６に設けられるトランジスタ１０３の酸化物半導体膜１１１を形成する工程を利用して形成することができる。
酸化物半導体膜１９８は、画素１９６のそれぞれにおいて走査線１０７と重畳するように１つの酸化物半導体膜として設けることができる。つまり、１行分全ての画素１９６において離間せず一続きの酸化物半導体膜として設けることができる。
また、酸化物半導体膜１９８を、１行分全ての画素１９６において離間せず一続きの酸化物半導体膜として設ける場合、酸化物半導体膜１９８は走査線１０７と重畳するため、走査線１０７の電位変化の影響により十分に容量線及び容量素子１９７の一方の電極として機能しない可能性がある。従って、酸化物半導体膜１９８は、図１９に示すように、各画素１９６において離間して設け、離間して設けられた酸化物半導体膜を信号線１０９及び導電膜１１３の形成工程を利用して形成できる導電膜１９９を用いて電気的に接続させることが好ましい。
図１９では、酸化物半導体膜１９８の容量線と機能する領域が信号線１０９と平行方向に延伸した構成であるが、容量線と機能する領域は、走査線１０７と平行方向に延伸させる構成であってもよい。なお、酸化物半導体膜１９８の容量線と機能する領域が走査線１０７と平行方向に延伸させる構成とする場合、トランジスタ１０３及び容量素子１９７において、酸化物半導体膜１１１と及び酸化物半導体膜１９８と、信号線１０９及び導電膜１１３との間に絶縁膜を設けて電気的に分離させることが必要である。
上記より、画素１９６のように、画素に設けられる容量素子の一方の電極及び容量線を、透光性を有する酸化物半導体膜が設けることで画素の開口率を向上させることができる。
＜変形例６＞
また、本発明の一態様である半導体装置において、容量線の構成を適宜変更することができる。本構造について、図２０を用いて説明する。なお、ここでは、図２で説明した容量線１１５と比較して、隣接する２つの画素の間において、容量線が位置する点が異なる。
図２０は、信号線４０９の伸張方向に隣接する画素４０１＿１及び画素４０１＿２の上面図である。
走査線４０７＿１及び走査線４０７＿２は、互いに平行であって、且つ信号線４０９に略直交する方向に延伸して設けられている。走査線４０７＿１及び走査線４０７＿２の間に、走査線４０７＿１及び走査線４０７＿２と互いに平行に容量線４１５が設けられている。なお、容量線４１５は、画素４０１＿１に設けられる容量素子４０５＿１、及び画素４０１＿２に設けられる容量素子４０５＿２と接続する。画素４０１＿１及び画素４０１＿２の上面形状、及び構成要素の配置位置は、容量線４１５に対して対称である。
画素４０１＿１には、トランジスタ４０３＿１及び当該トランジスタ４０３＿１と接続する容量素子４０５＿１が設けられる。
トランジスタ４０３＿１は、走査線４０７＿１及び信号線４０９が交差する領域に設けられている。トランジスタ４０３＿１は、少なくとも、チャネル形成領域を有する半導体膜４１１＿１と、ゲート電極と、ゲート絶縁膜（図２０に図示せず）と、ソース電極と、及びドレイン電極とを含む。なお、走査線４０７＿１において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のゲート電極として機能する。信号線４０９において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のソース電極として機能する。導電膜４１３＿１において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のドレイン電極として機能する。導電膜４１３＿１及び画素電極４２１＿１が開口４１７＿１において接続する。
容量素子４０５＿１は、開口４２３に設けられた導電膜４２５を通じて容量線４１５と電気的に接続されている。容量素子４０５＿１は、透光性を有する酸化物半導体で形成される半導体膜４１９＿１と、透光性を有する画素電極４２１＿１と、誘電体膜として、トランジスタ４０３＿１に含まれ、透光性を有する絶縁膜（図２０に図示せず）とで構成されている。即ち、容量素子４０５＿１は透光性を有する。
画素４０１＿２には、トランジスタ４０３＿２及び当該トランジスタ４０３＿２と接続する容量素子４０５＿２が設けられる。
トランジスタ４０３＿２は、走査線４０７＿２及び信号線４０９が交差する領域に設けられている。トランジスタ４０３＿２は、少なくとも、チャネル形成領域を有する半導体膜４１１＿２と、ゲート電極と、ゲート絶縁膜（図２０に図示せず。）と、ソース電極と、及びドレイン電極とを含む。なお、走査線４０７＿２において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のゲート電極として機能する。信号線４０９において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のソース電極として機能する。導電膜４１３＿２において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のドレイン電極として機能する。導電膜４１３＿２及び画素電極４２１＿２が開口４１７＿２において接続する。
容量素子４０５＿２は、容量素子４０５＿１と同様に、開口４２３に設けられた導電膜４２５を通じて容量線４１５と電気的に接続されている。容量素子４０５＿２は、透光性を有する酸化物半導体で形成される半導体膜４１９＿２と、透光性を有する画素電極４２１＿２と、誘電体膜として、トランジスタ４０３＿２に含まれ、透光性を有する絶縁膜（図２０に図示せず）とで構成されている。即ち、容量素子４０５＿２は透光性を有する。
なお、トランジスタ４０３＿１及びトランジスタ４０３＿２、並びに容量素子４０５＿１及び容量素子４０５＿２の断面構造はそれぞれ、図３に示すトランジスタ１０３及び容量素子１０５同様であるため、ここでは省略する。
上面形状において、隣接する２つ画素の間に容量線を設け、それぞれの画素に含まれる容量素子及び当該容量線を接続することで、容量線の数を削減することが可能である。この結果、各画素に容量線を設ける構造と比較して、画素の開口率をさらに高めることが可能である。例えば、本発明の一態様である半導体装置において、１画素の大きさを２８μｍ（Ｈ）×８４μｍ（Ｖ）とし、画素密度を３０２ｐｐｉとし、画素のレイアウトを図２０に示すレイアウトとすることで、画素の開口率を６１．７％とすることができる。
＜変形例７＞
上記の画素１０１、画素１４１、画素１６１、画素１７１、画素１７２、画素１９６、画素４０１＿１及び画素４０１＿２において、画素内に設けられるトランジスタの形状は図３及び図４に示したトランジスタの形状に限定されず、適宜変更することができる。例えば、画素１５１において、トランジスタ１６９は、信号線１０９に含まれるソース電極１０９ａ（図示せず）がＵ字型（Ｃ字型、コの字型、又は馬蹄型）であり、ドレイン電極１１３ａ（図示せず）として機能する導電膜１１３を囲む形状のトランジスタであってもよい（図２１参照）。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタのオン電流の量を増やすことが可能となる。なお、図２１の画素１５１おいて、他の構成は図３と同様である。
＜変形例８＞
また、上記の画素１０１、画素１４１、画素１６１、画素１７１、画素１７２、画素１９６、画素４０１＿１及び画素４０１＿２において、トランジスタは、酸化物半導体膜が、ゲート絶縁膜とソース電極を含む信号線及びドレイン電極として機能する導電膜との間に位置するトランジスタを用いている。当該トランジスタは、図２２に示すように、酸化物半導体膜１９５が、ソース電極１９１ａを含む信号線１９１及びドレイン電極１９３ａとして機能する導電膜１９３と、絶縁膜１２９の間に位置するトランジスタ１９０を用いることができる。なお、図２２において、酸化物半導体膜１９５の位置以外の構成は図４と同じである。
図２２に示すトランジスタ１９０は、信号線１９１及び導電膜１９３を形成した後、酸化物半導体膜１９５を形成する。このため、酸化物半導体膜１９５の表面は、信号線１９１及び導電膜１９３の形成工程で用いるエッチャントやエッチングガスに曝されず、酸化物半導体膜１９５及び絶縁膜１２９の間の不純物を低減できる。この結果、トランジスタ１９０のソース電極１９１ａ及びドレイン電極１９３ａの間に流れるリーク電流を低減することができる。
＜変形例９＞
また、上記の画素１０１、画素１４１、画素１６１、画素１７１、画素１７２、画素１９６、画素４０１＿１及び画素４０１＿２において、トランジスタとして、チャネルエッチ構造のトランジスタを用いている。当該トランジスタは、図２３に示すように、チャネル保護型のトランジスタ１８３を用いることができる。なお、図２３において、酸化物半導体膜１１１と、ソース電極１０９ａを含む信号線１０９及びドレイン電極１１３ａとして機能する導電膜１１３との間にチャネル保護膜１８２が設けられている点以外の構成は図４と同じである。
図２３に示すチャネル保護型のトランジスタ１８３は、酸化物半導体膜１１１上にチャネル保護膜１８２を形成した後、信号線１０９及び導電膜１１３を形成する。チャネル保護膜１８２はトランジスタ１０３の絶縁膜１２９の材料で形成することができる。このようにすることで、チャネル保護型のトランジスタ１８３において、トランジスタ１０３の絶縁膜１２９に相当する絶縁膜を別途設ける必要がなくなる。このため、酸化物半導体膜１１１の表面は、信号線１９１及び導電膜１９３の形成工程で用いるエッチャントやエッチングガスに曝されず、酸化物半導体膜１１１及びチャネル保護膜１８２の間の不純物を低減できる。この結果、チャネル保護型のトランジスタ１８３のソース電極１０９ａ及びドレイン電極１１３ａの間に流れるリーク電流を低減することが可能である。また、チャネル保護膜１８２を有することで、信号線１０９及び導電膜１１３を形成する際に行う加工によって、酸化物半導体膜１１１（特にチャネル形成領域）にダメージが入ることを抑制することができる。
＜変形例１０＞
また、上記の画素１０１、画素１４１、画素１６１、画素１７１、画素１７２、画素１９６、画素４０１＿１及び画素４０１＿２において、トランジスタとして、１つのゲート電極を有するトランジスタを示したが、その代わりに、図２４に示すように、酸化物半導体膜１１１を介して走査線１０７に含まれるゲート電極と対向する導電膜１８７を有するトランジスタ１８５を用いることができる。
トランジスタ１８５は、本実施の形態で説明したトランジスタ１０３、トランジスタ１６９、トランジスタ１９０の絶縁膜１３２上に導電膜１８７を有するデュアルゲートトランジスタである。導電膜１８７はバックゲート電極といえる。導電膜１８７は、少なくとも酸化物半導体膜１１１のチャネル形成領域と重なる。導電膜１８７を酸化物半導体膜１１１のチャネル形成領域と重なる位置に設けることによって、信頼性試験（例えば、ＢＴ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）前後におけるトランジスタ１８５のしきい値電圧の変動量をさらに低減することができる。また、導電膜１８７の電位は、共通電位、ＧＮＤ電位、若しくは任意の電位とすればよい。又は、導電膜１８７は、フローティング状態であってもよい。また、導電膜１８７の電位を制御することでトランジスタ１８５のしきい値電圧を制御することができる。又は、ゲート電極１０７ａ及び導電膜１８７を接続し、これらを同電位としてもよい。導電膜１８７を設けることで、周囲の電界の変化が酸化物半導体膜１１１へ与える影響を軽減し、トランジスタの信頼性を向上させることができる。
導電膜１８７は、走査線１０７、信号線１０９、画素電極１２１などと同様の材料及び方法により形成することができる。
以上より、駆動回路を有する半導体装置において、駆動回路に含まれるトランジスタをデュアルゲートトランジスタとし、当該デュアルゲートトランジスタのバックゲート電極を容量素子と電気的に接続されている容量線と電気的に接続することで、消費電力を低減させつつ、駆動回路の動作速度を速くさせることでき、表示品位の優れた半導体装置を得ることができる。
また、容量素子の一方の電極として、トランジスタの半導体膜（具体的には酸化物半導体膜）と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタの半導体膜（具体的には酸化物半導体膜）は酸素欠損が低減され、水素、窒素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置であり、上記実施の形態と異なる構造の半導体装置について、図面を用いて説明する。本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。また、本実施の形態で説明する半導体装置は、上記実施の形態と比較して容量素子の構造が異なる。なお、本実施の形態で説明する半導体装置において、上記実施の形態で説明した半導体装置と同様の構成は、上記実施の形態を参照することができる。
＜半導体装置の構成＞
本実施の形態で説明する画素２０１の上面図を図２５に示す。図２５に示した画素２０１は、図３に示した画素１０１と比較して、二点鎖線内の領域において絶縁膜２２９（図示せず）及び絶縁膜２３１（図示せず）が設けられていない。従って、図２５に示した画素２０１の容量素子２０５は、一方の電極として機能する酸化物半導体膜１１９と、他方の電極である画素電極２２１と、誘電体膜である絶縁膜２３２（図示せず）とで構成されている。
次いで、図２５の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図２６に示す。
本実施の形態における画素２０１の断面構造は以下の通りである。基板１０２上に、ゲート電極１０７ａを含む走査線１０７と、走査線１０７と同一表面上に設けられている容量線１１５とが設けられている。走査線１０７及び容量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に酸化物半導体膜１１１が設けられており、ゲート絶縁膜１２７上に酸化物半導体膜１１９が設けられている。酸化物半導体膜１１１上、及びゲート絶縁膜１２７上に、ソース電極１０９ａを含む信号線１０９と、ドレイン電極１１３ａとして機能する導電膜１１３とが設けられている。ゲート絶縁膜１２７には容量線１１５に達する開口１２３が設けられており、開口１２３、ゲート絶縁膜１２７上、及び酸化物半導体膜１１９上に導電膜１２５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、酸化物半導体膜１１１上、導電膜１１３上、導電膜１２５上、酸化物半導体膜１１９上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜２２９、絶縁膜２３１、及び絶縁膜２３２が設けられている。絶縁膜２２９、絶縁膜２３１、及び絶縁膜２３２には導電膜１１３に達する開口１１７が設けられており、開口１１７及び絶縁膜２３２上に画素電極２２１が設けられている。なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
絶縁膜２２９は、実施の形態１で説明した絶縁膜１２９と同様の絶縁膜である。絶縁膜２３１は、実施の形態１で説明した絶縁膜１３１と同様の絶縁膜である。絶縁膜２３２は、実施の形態１で説明した絶縁膜１３２と同様の絶縁膜である。画素電極２２１は、実施の形態１で説明した画素電極１２１と同様の画素電極である。
本実施の形態における容量素子２０５のように、一方の電極として機能する酸化物半導体膜１１９と他方の電極である画素電極２２１との間に設けられる誘電体膜を絶縁膜２３２とすることで、誘電体膜の厚さを、実施の形態１における容量素子１０５の誘電体膜に比べて薄くすることができる。従って、本実施の形態における容量素子２０５は、実施の形態１における容量素子１０５よりも電荷容量を増大させることができる。
また、絶縁膜２３２は、実施の形態１の絶縁膜１３２と同様に窒化絶縁膜であることが好ましい。絶縁膜２３２は酸化物半導体膜１１９と接することから、当該窒化絶縁膜に含まれる窒素または／及び水素を酸化物半導体膜１１９に移動させることができ、酸化物半導体膜１１９の導電率を増大させることができる。また、絶縁膜２３２を窒化絶縁膜とし、絶縁膜２３２が酸化物半導体膜１１９に接した状態で加熱処理を行うことで、当該窒化絶縁膜に含まれる窒素または／及び水素を酸化物半導体膜１１９に移動させることができる。この結果、酸化物半導体膜１１９の導電率を増大し、ｎ型となる。酸化物半導体膜１１９は導電率が酸化物半導体膜１１１と比較して高いため、酸化物半導体膜１１９は導電性を有する膜ということができる。
上記より、本実施の形態における半導体装置において、酸化物半導体膜１１９は酸化物半導体膜１１１よりも導電率が高い領域を有する。少なくとも酸化物半導体膜１１９の絶縁膜２３２と接する領域は、酸化物半導体膜１１１の絶縁膜２２９と接する領域よりも導電率が高い。
なお、酸化物半導体膜１１９は、酸化物半導体膜１１１より水素濃度が高いことが好ましい。酸化物半導体膜１１９において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体膜１１１において、二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
また、酸化物半導体膜１１９は、酸化物半導体膜１１１より抵抗率が低い。酸化物半導体膜１１９の抵抗率が、酸化物半導体膜１１１の抵抗率の１×１０−８倍以上１×１０−１倍以下で有ることが好ましく、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
＜半導体装置の作製方法＞
次いで、本実施の形態における半導体装置の作製方法について、図２７及び図２８を用いて説明する。
まず、基板１０２上に、ゲート電極１０７ａを含む走査線１０７及び容量線１１５を形成し、基板１０２、走査線１０７及び容量線１１５上にゲート絶縁膜１２７に加工される絶縁膜を形成し、当該絶縁膜上に酸化物半導体膜１１１及び酸化物半導体膜１１９を形成し、容量線１１５に達する開口１２３を当該絶縁膜に形成してゲート絶縁膜１２７を形成した後、ソース電極１０９ａを含む信号線１０９、導電膜１１３、及び導電膜１２５を形成し、ゲート絶縁膜１２７、信号線１０９、導電膜１１３、導電膜１２５、及び酸化物半導体膜１１９上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成する（図２７（Ａ）参照）。なお、ここまでの工程は、実施の形態１を参照して行うことができる。
次に、少なくとも酸化物半導体膜１１９と重畳する絶縁膜１３０の領域上にマスクを形成し、当該マスクを用いて加工して絶縁膜２２８及び絶縁膜２３０を形成すると共に酸化物半導体膜１１９を露出させ、露出させた領域上及び絶縁膜１３０上に絶縁膜２３３を形成する（図２７（Ｂ）参照）。当該マスクは、フォトリソグラフィ工程により形成したレジストマスクを用いることができ、当該加工は、ドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。また、絶縁膜２３３は、実施の形態１で説明した絶縁膜１３３と同様の絶縁膜である。また、絶縁膜２３３を形成した後など、絶縁膜２３３が酸化物半導体膜１１９に接した状態で加熱処理を行ってもよい。なお、ここまでの工程についても実施の形態１を参照して行うことができる。
窒化絶縁膜で形成される絶縁膜２３３をプラズマＣＶＤ法またはスパッタリング法で成膜すると、酸化物半導体膜１１９がプラズマに曝され、酸化物半導体膜１１９に酸素欠損が生成される。また、酸化物半導体膜１１９と窒化絶縁膜で形成される絶縁膜２３３が接することで、絶縁膜２３３から、窒素又は／及び水素が酸化物半導体膜１１９に移動する。酸素欠損に絶縁膜２３３に含まれる水素が入ることで、キャリアである電子が生成される。または、絶縁膜２３２を窒化絶縁膜とし、絶縁膜２３２が酸化物半導体膜１１９に接した状態で加熱処理を行うことで、当該窒化絶縁膜に含まれる窒素又は／及び水素を酸化物半導体膜１１９に移動する。これらの結果、酸化物半導体膜１１９の導電率が増大し、ｎ型となる。また、導体特性を有する金属酸化物膜で構成される透光性を有する導電膜となる。酸化物半導体膜１１９は導電率が酸化物半導体膜１１１と比較して高い。
次に、絶縁膜２２８及び絶縁膜２３０並びに絶縁膜２３３に、導電膜１１３に達する開口１１７を形成して、絶縁膜２２９、絶縁膜２３１及び絶縁膜２３２を形成し（図２８（Ａ）参照）、開口１１７を通じて導電膜１１３に接する画素電極２２１を形成する（図２８（Ｂ）参照）。なお、ここまでの工程についても実施の形態１を参照して行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
＜変形例＞
本発明の一態様である半導体装置において、容量素子の構造を適宜変更することができる。本構造の具体例について、図２９を用いて説明する。なお、ここでは、図３及び図４で説明した容量素子２０５と異なる容量素子２４５についてのみ説明する。
ゲート絶縁膜２１８を、窒化絶縁膜である絶縁膜２２６と、酸化絶縁膜である絶縁膜２２７との積層構造とし、少なくとも酸化物半導体膜１１９が設けられる領域において絶縁膜２２６のみを設ける構成である。このようにすることで絶縁膜２２６である窒化絶縁膜が酸化物半導体膜１１９の下面と接することになり、酸化物半導体膜１１９の導電率を増大させることができる（図２９参照）。図２９は断面図であり、図２９に対応する上面図としては図３を参照できる。この場合、容量素子１０５の誘電体膜は絶縁膜１２９、絶縁膜１３１及び絶縁膜１３２である。なお、絶縁膜２２６及び絶縁膜２２７は、ゲート絶縁膜１２７に適用できる絶縁膜を適宜用いることができ、絶縁膜２２７は絶縁膜１３２と同様の絶縁膜としてもよい。また、本構成とするためには、実施の形態１を参照して適宜、絶縁膜２２７を加工すればよい。
なお、図２９に示す構成において、酸化物半導体膜１１９の上面は絶縁膜１３２と接する構成であってもよい。つまり、図２９に示す構成において、絶縁膜１２９及び絶縁膜１３１の酸化物半導体膜１１９と接する領域は除去してもよい。この場合、容量素子１０５の誘電体膜は絶縁膜１３２である。酸化物半導体膜１１９の上面及び下面を窒化絶縁膜と接する構成とすることで、片面のみ窒化絶縁膜と接する場合よりも効率よく十分に酸化物半導体膜１１９の導電率を増大させることができる。
以上、本発明の一態様により、駆動回路を有する半導体装置において、駆動回路に含まれるトランジスタをデュアルゲートトランジスタとし、当該デュアルゲートトランジスタのバックゲート電極を容量素子と電気的に接続されている容量線と電気的に接続することで、消費電力を低減させつつ、駆動回路の動作速度を速くさせることでき、表示品位の優れた半導体装置を得ることができる。
また、容量素子の一方の電極として、トランジスタの半導体膜（具体的には酸化物半導体膜）と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
また、トランジスタの半導体膜（具体的には酸化物半導体膜）は酸素欠損が低減され、水素、窒素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成及びその変形例と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置であり、上記実施の形態と異なる構造の半導体装置について、図面を用いて説明する。本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。また、本実施の形態で説明する半導体装置は、上記実施の形態と比較して容量素子の一方の電極である半導体膜が異なる。なお、本実施の形態で説明する半導体装置において、上記実施の形態で説明した半導体装置と同様の構成は、上記実施の形態を参照することができる。
＜半導体装置の構成＞
本実施の形態で説明する液晶表示装置の画素部に設けられる画素３０１の具体的な構成例について説明する。画素３０１の上面図を図３０に示す。図３０に示す画素３０１は、容量素子３０５を有し、容量素子３０５は、画素３０１内の容量線１１５及び信号線１０９で囲まれる領域に設けられている。容量素子３０５は、開口１２３に設けられた導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子３０５は、酸化物半導体膜１１１よりも導電率が高く、透光性を有する酸化物半導体膜３１９と、透光性を有する画素電極１２１と、誘電体膜として、トランジスタ１０３に含まれ、透光性を有する絶縁膜（図３０に図示せず）とで構成されている。即ち、容量素子３０５は透光性を有する。
酸化物半導体膜３１９の導電率は、１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。
このように酸化物半導体膜３１９は導電率が高いため、容量素子を構成する電極として十分に機能する。つまり、画素３０１内に容量素子３０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができる。
次いで、図３０の一点鎖線Ａ１−Ａ２間及び一点鎖線Ｂ１−Ｂ２間における断面図を図３１に示す。
画素３０１の断面構造は以下の通りである。基板１０２上に、ゲート電極１０７ａを含む走査線１０７が設けられている。走査線１０７上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に酸化物半導体膜１１１が設けられており、ゲート絶縁膜１２７上に酸化物半導体膜３１９が設けられている。酸化物半導体膜１１１上、及びゲート絶縁膜１２７上にソース電極１０９ａを含む信号線１０９と、ドレイン電極１１３ａとして機能する導電膜１１３とが設けられている。また、ゲート絶縁膜１２７及び酸化物半導体膜３１９上に容量線１１５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、酸化物半導体膜１１１上、導電膜１１３上、酸化物半導体膜３１９及び容量線１１５上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２が設けられている。絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２には導電膜１１３に達する開口１１７が設けられており、開口１１７及び絶縁膜１３２上に画素電極１２１が設けられている。なお、基板１０２と、走査線１０７及びゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
本実施の形態での容量素子３０５は、一対の電極のうち一方の電極が酸化物半導体膜１１１よりも導電率が高い酸化物半導体膜３１９であり、一対の電極のうち他方の電極が画素電極１２１であり、一対の電極の間に設けられた誘電体膜が絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２である。
酸化物半導体膜３１９は、酸化物半導体膜１１１に適用可能な酸化物半導体を用いることができる。酸化物半導体膜１１１を形成すると共に酸化物半導体膜３１９を形成することができることから、酸化物半導体膜３１９は酸化物半導体膜１１１を構成する酸化物半導体の金属元素を含む。そして、酸化物半導体膜３１９は、酸化物半導体膜１１１よりも導電率が高いことが好ましいことから、導電率を増大させる元素（ドーパント）が含まれていることが好ましい。具体的には酸化物半導体膜３１９にはドーパントとして、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上が含まれている。酸化物半導体膜３１９に含まれるドーパント濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。このようにすることで、酸化物半導体膜３１９の導電率を１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることができ、酸化物半導体膜３１９を容量素子３０５の一方の電極として十分に機能させることができる。なお、酸化物半導体膜３１９は酸化物半導体膜１１１よりも導電率が高い領域を有する。本実施の形態において、少なくとも、酸化物半導体膜３１９の絶縁膜１３２と接する領域は、酸化物半導体膜１１１の絶縁膜１２９と接する領域よりも導電率が高い。また、酸化物半導体膜３１９は、上記元素（ドーパント）を含むためｎ型であり、導電率が高いため、導電性を有する膜ということもできる。
＜半導体装置の作製方法＞
次いで、本実施の形態における半導体装置の作製方法について、図３２及び図３３を用いて説明する。
まず、基板１０２上にゲート電極１０７ａを含む走査線１０７及び容量線１１５を形成し、基板１０２、走査線１０７及び容量線上にゲート絶縁膜１２７に加工される絶縁膜を形成し、当該絶縁膜上に酸化物半導体膜１１１及び酸化物半導体膜１１９を形成する（図３２（Ａ）参照）。なお、ここまでの工程は、実施の形態１を参照して行うことができる。
次に、酸化物半導体膜１１９にドーパントを添加して酸化物半導体膜３１９を形成した後、絶縁膜１２６に容量線１１５に達する開口１２３を形成してゲート絶縁膜１２７を形成した後、ソース電極１０９ａを含む信号線１０９、ドレイン電極１１３ａとして機能する導電膜１１３、酸化物半導体膜３１９と容量線１１５とを電気的に接続する導電膜１２５を形成する（図３２（Ｂ）参照）。
酸化物半導体膜１１９にドーパントを添加する方法は、酸化物半導体膜１１９以外の領域にマスクを設けて、当該マスクを用いて、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上のドーパントをイオン注入法又はイオンドーピング法などで添加する。また、イオン注入法又はイオンドーピング法の代わりに当該ドーパントの含むプラズマに酸化物半導体膜１１９を曝すことで、当該ドーパントを添加してもよい。なお、ドーパントを添加した後、加熱処理をおこなってもよい。当該加熱処理は、実施の形態１に記載した、酸化物半導体膜１１１及び酸化物半導体膜１１９の脱水素化又は脱水化を行う加熱処理の詳細を参照して適宜行うことができる。
なお、ドーパントを添加する工程は、信号線１０９、導電膜１１３及び導電膜１２５を形成した後に行ってもよい。その場合、酸化物半導体膜３１９の信号線１０９、導電膜１１３及び導電膜１２５に接する領域にはドーパントは添加されない。
次に、ゲート絶縁膜１２７、信号線１０９、酸化物半導体膜１１１、導電膜１１３、導電膜１２５、及び酸化物半導体膜３１９上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成し、絶縁膜１３０上に絶縁膜１３３を形成する（図３３（Ａ）参照）。なお、当該工程は、実施の形態１を参照して行うことができる。
次に、絶縁膜１２８及び絶縁膜１３０並びに絶縁膜１３３に、導電膜１１３に達する開口１１７を形成して、絶縁膜１２９、絶縁膜１３１及び絶縁膜１３２を形成し（図３３（Ｂ）参照）、開口１１７を通じて導電膜１１３に接する画素電極１２１を形成する（図３１参照）。なお、当該工程についても実施の形態１を参照して行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
以上、本発明の一態様により、駆動回路を有する半導体装置において、駆動回路に含まれるトランジスタをデュアルゲートトランジスタとし、当該デュアルゲートトランジスタのバックゲート電極を容量素子と電気的に接続されている容量線と電気的に接続することで、消費電力を低減させつつ、駆動回路の動作速度を速くさせることでき、表示品位の優れた半導体装置を得ることができる。
また、容量素子の一方の電極として、トランジスタの半導体膜（具体的には酸化物半導体膜）と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
また、トランジスタの半導体膜（具体的には酸化物半導体膜）は酸素欠損が低減され、水素、窒素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ及び容量素子において、半導体膜である酸化物半導体膜に適用可能な一態様について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
なお、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
例えば、ＣＡＡＣ−ＯＳの形成方法としては、三つ挙げられる。
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜することで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。
また、ＣＡＡＣ−ＯＳは、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子が、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ−ＯＳを成膜することができる。
また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。成膜時の被成膜面の温度を高めることで、平板状又はペレット状のスパッタリング粒子が被成膜面に到達した場合、当該被成膜面上でマイグレーションが起こり、スパッタリング粒子の平らな面が被成膜面に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる原子数比の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物のうち一つを用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物を用いてもよい。
酸化物半導体膜を２層構造とし、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の原子数比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとするとよい。これらの積層構造により、電界効果移動度の高いトランジスタを作製することができる。一方、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとし、バックチャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物ターゲットを用いたスパッタリング法によって形成できる。基板温度を室温とし、スパッタリングガスにアルゴン、又はアルゴンと酸素の混合ガスを用いて形成することができる。原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である第２の酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である酸化物ターゲットを用い、第１の酸化物半導体膜と同様にして形成できる。
また、酸化物半導体膜を３層構造とし、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの原子数比を異ならせてもよい。酸化物半導体膜を３層構造とする構成について、図３４を用いて説明する。
図３４に示すトランジスタ２９７は、第１の酸化物半導体膜２９９ａ、第２の酸化物半導体膜２９９ｂ、及び第３の酸化物半導体膜２９９ｃがゲート絶縁膜１２７側から順に積層されている。第１の酸化物半導体膜２９９ａ及び第３の酸化物半導体膜２９９ｃを構成する材料は、ＩｎＭ１ｘＺｎｙＯｚ（ｘ≧１、ｙ＞１、ｚ＞０、Ｍ１＝Ｇａ、Ｈｆなど）で表記できる材料を用いる。ただし、第１の酸化物半導体膜２９９ａ及び第３の酸化物半導体膜２９９ｃを構成する材料にＧａを含ませる場合、含ませるＧａの割合が多い、具体的にはＩｎＭ１ＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、不適である。なお、トランジスタ２９７において、第１の酸化物半導体膜２９９ａ、第２の酸化物半導体膜２９９ｂ、及び第３の酸化物半導体膜２９９ｃ以外の構成は、上記実施の形態に記載したトランジスタ（例えば、実施の形態１に記載したトランジスタ１０３）と同様の構成である。
また、第２の酸化物半導体膜２９９ｂを構成する材料は、ＩｎＭ２ｘＺｎｙＯｚ（ｘ≧１、ｙ≧ｘ、ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
第１の酸化物半導体膜２９９ａの伝導帯及び第３の酸化物半導体膜２９９ｃの伝導帯に比べて第２の酸化物半導体膜２９９ｂの伝導帯が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体膜の材料を適宜選択する。
なお、実施の形態１で記載したように、酸化物半導体膜において第１４族元素の一つであるシリコンや炭素はキャリアである電子を生成し、キャリア密度を増大させる。このため、シリコンや炭素が酸化物半導体膜に含まれると、酸化物半導体膜はｎ型化してしまう。このため、各酸化物半導体膜に含まれるシリコン濃度及び炭素濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に、第２の酸化物半導体膜２９９ｂに第１４族元素が多く混入しないように、第１の酸化物半導体膜２９９ａ及び第３の酸化物半導体膜２９９ｃで、キャリアパスとなる第２の酸化物半導体膜２９９ｂを挟む、又は囲む構成とすることが好ましい。即ち、第１の酸化物半導体膜２９９ａ及び第３の酸化物半導体膜２９９ｃは、シリコン、炭素などの第１４族元素が第２の酸化物半導体膜２９９ｂに混入することを防ぐバリア膜とも呼べる。
例えば、第１の酸化物半導体膜２９９ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜２９９ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜２９９ｃの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。なお、第３の酸化物半導体膜２９９ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である酸化物ターゲットを用いたスパッタリング法によって形成できる。
または、第１の酸化物半導体膜２９９ａを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とし、第２の酸化物半導体膜２９９ｂを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１又はＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とし、第３の酸化物半導体膜２９９ｃを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とした、３層構造としてもよい。
第１の酸化物半導体膜２９９ａ乃至第３の酸化物半導体膜２９９ｃの構成元素は同一であるため、第２の酸化物半導体膜２９９ｂは、第１の酸化物半導体膜２９９ａとの界面における欠陥準位（トラップ準位）が少ない。詳細には、当該欠陥準位（トラップ準位）は、ゲート絶縁膜１２７と第１の酸化物半導体膜２９９ａとの界面における欠陥準位よりも少ない。このため、上記のように酸化物半導体膜が積層されていることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜２９９ａの伝導帯及び第３の酸化物半導体膜２９９ｃの伝導帯に比べて第２の酸化物半導体膜２９９ｂの伝導帯が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体膜の材料を適宜選択することで、トランジスタの電界効果移動度を高めることが可能であると共に、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜２９９ａ乃至第３の酸化物半導体膜２９９ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜２９９ａ乃至第３の酸化物半導体膜２９９ｃのいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、またトランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、少なくともチャネル形成領域となりうる第２の酸化物半導体膜２９９ｂはＣＡＡＣ−ＯＳであることが好ましい。また、バックチャネル側の酸化物半導体膜、本実施の形態では、第３の酸化物半導体膜２９９ｃは、アモルファス又はＣＡＡＣ−ＯＳであることが好ましい。このような構造とすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
上記実施の形態で一例を示したトランジスタ及び容量素子を用いて表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。本実施の形態では、上記実施の形態で一例を示したトランジスタを用いた表示装置の例について、図３５乃至図３７を用いて説明する。なお、図３６（Ａ）、図３６（Ｂ）は、図３５（Ｂ）中でＭ−Ｎの一点鎖線で示した部位の断面構成を示す断面図である。なお、図３６において、画素部の構造は一部のみ記載している。
図３５（Ａ）において、第１の基板９０１上に設けられた画素部９０２を囲むようにして、シール材９０５が設けられ、第２の基板９０６によって封止されている。図３５（Ａ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路９０３、及び走査線駆動回路９０４が実装されている。また、信号線駆動回路９０３、走査線駆動回路９０４、又は画素部９０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）９１８ａ、ＦＰＣ９１８ｂから供給されている。
図３５（Ｂ）及び図３５（Ｃ）において、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４とを囲むようにして、シール材９０５が設けられている。また画素部９０２と、走査線駆動回路９０４の上に第２の基板９０６が設けられている。よって画素部９０２と、走査線駆動回路９０４とは、第１の基板９０１とシール材９０５と第２の基板９０６とによって、表示素子と共に封止されている。図３５（Ｂ）及び図３５（Ｃ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路９０３が実装されている。図３５（Ｂ）及び図３５（Ｃ）においては、信号線駆動回路９０３、走査線駆動回路９０４、又は画素部９０２に与えられる各種信号及び電位は、ＦＰＣ９１８から供給されている。
また、図３５（Ｂ）及び図３５（Ｃ）においては、信号線駆動回路９０３を別途形成し、第１の基板９０１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図３５（Ａ）は、ＣＯＧ方法により信号線駆動回路９０３、走査線駆動回路９０４を実装する例であり、図３５（Ｂ）は、ＣＯＧ方法により信号線駆動回路９０３を実装する例であり、図３５（Ｃ）は、ＴＡＢ方法により信号線駆動回路９０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む。）を指す。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。図３６に、表示素子として液晶素子を用いた液晶表示装置の例を示す。
図３６（Ａ）に示す液晶表示装置は、縦電界方式の液晶表示装置である。液晶表示装置は、接続端子電極９１５及び端子電極９１６を有しており、接続端子電極９１５及び端子電極９１６はＦＰＣ９１８が有する端子と異方性導電剤９１９を介して、電気的に接続されている。
接続端子電極９１５は、第１の電極９３０と同じ導電膜から形成され、端子電極９１６は、トランジスタ９１０、９１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、トランジスタを複数有しており、図３６（Ａ）及び図３６（Ｂ）では、画素部９０２に含まれるトランジスタ９１０と、走査線駆動回路９０４に含まれるトランジスタ９１１とを例示している。トランジスタ９１０及びトランジスタ９１１上には実施の形態１に示す絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２に相当する絶縁膜９２４が設けられている。なお、絶縁膜９２３は下地膜として機能する絶縁膜である。
本実施の形態では、トランジスタ９１０、トランジスタ９１１として、上記実施の形態で示したトランジスタのいずれかを適用することができる。また、酸化物半導体膜９２７、絶縁膜９２４、及び第１の電極９３０を用いて、容量素子９２６を構成する。なお、酸化物半導体膜９２７は、電極膜９２８を介して、容量線９２９と接続する。電極膜９２８は、トランジスタ９１０、トランジスタ９１１のソース電極及びドレイン電極と同じ導電膜から形成される。容量線９２９は、トランジスタ９１０、トランジスタ９１１のゲート電極と同じ導電膜から形成される。なお、ここでは、容量素子９２６として実施の形態１に示した容量素子を図示しているが、適宜他の実施の形態に示した容量素子を用いることができる。
また、絶縁膜９２４上において、走査線駆動回路に含まれるトランジスタ９１１の酸化物半導体膜のチャネル形成領域と重なる位置に導電膜９１７が設けられている例を示している。つまり、トランジスタ９１１は実施の形態１で記載したデュアルゲートトランジスタである。また、図示していないが、導電膜９１７は容量線９２９と電気的に接続されている。本実施の形態では、導電膜９１７を第１の電極９３０と同じ導電膜で形成する。このようにすることで、導電膜９１７の電位を制御する構成の省略が可能である。また、導電膜９１７を酸化物半導体膜のチャネル形成領域と重なる位置に設けることによって、信頼性試験前後におけるトランジスタ９１１のしきい値電圧の変動量をさらに低減することができる。また、トランジスタ９１１の動作速度を速くすることができ、駆動回路の動作速度を速くすることができる。また、導電膜９１７の電位は、トランジスタ９１１のゲート電極と同じでもよいし、異なっていてもよく、導電膜９１７を第２のゲート電極（バックゲート電極）として機能させることもできる。また、導電膜９１７とトランジスタ９１１のソース電極に対する電位差は、０Ｖであってもよい。上記より、表示装置の動作速度の増大と消費電力の低減を両立することができる。
また、導電膜９１７は外部の電場を遮蔽する機能も有する。すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電膜９１７の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを抑制することができる。また、トランジスタのしきい値電圧を制御することができる。なお、図３６においては、走査線駆動回路に含まれるトランジスタを図示したが、信号線駆動回路に含まれるトランジスタもトランジスタ９１１と同様に、絶縁膜９２４上において、酸化物半導体膜のチャネル形成領域と重なる位置に導電膜が設けられている構造であってもよい。
画素部９０２に設けられたトランジスタ９１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
表示素子である液晶素子９１３は、第１の電極９３０、第２の電極９３１、及び液晶９０８を含む。なお、液晶９０８を挟持するように配向膜として機能する絶縁膜９３２、絶縁膜９３３が設けられている。また、第２の電極９３１は第２の基板９０６側に設けられ、第１の電極９３０と第２の電極９３１とは液晶９０８を介して重なる構成となっている。液晶素子９１３は実施の形態１に記載した液晶素子１０８を参照することができる。第１の電極９３０は、実施の形態１に記載した画素電極１２１に相当し、第２の電極９３１は、実施の形態１に記載した対向電極１５４に相当し、液晶９０８は実施の形態１に記載した液晶１６０に相当し、絶縁膜９３２は実施の形態１に記載した配向膜１５８に相当し、絶縁膜９３３は実施の形態１に記載した配向膜１５６に相当する。
表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、共通電極、対向電極などともいう）においては、取り出す光の方向、電極が設けられる場所、及び電極のパターン構造によって透光性、反射性を選択すればよい。
第１の電極９３０及び第２の電極９３１は、実施の形態１に示す画素電極１２１及び対向電極１５４と同様の材料を適宜用いることができる。
また、スペーサ９３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極９３０と第２の電極９３１との間隔（セルギャップ）を制御するために設けられている。なお、球状のスペーサを用いていてもよい。
第１の基板９０１及び第２の基板９０６はシール材９２５によって固定されている。シール材９２５は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。また、シール材９２５は、絶縁膜９２４と接している。なお、シール材９２５は図３５に示すシール材９０５に相当する。
また、液晶表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどの光源装置を用いてもよい。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
次に、横電界方式の液晶表示装置について、図３６（Ｂ）を用いて説明する。図３６（Ｂ）は、横電界方式の一例である、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置である。図３６（Ａ）に示す縦電界方式の液晶表示装置と異なる構造について、説明する。
図３６（Ｂ）に示す液晶表示装置において、接続端子電極９１５は、第１の電極９４０と同じ導電膜から形成され、端子電極９１６は、トランジスタ９１０、９１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
また、液晶素子９４３は、絶縁膜９２４上に形成される第１の電極９４０、第２の電極９４１、及び液晶９０８を含む。液晶素子９４３は、実施の形態１に示す液晶素子１０８の構成を適宜用いることができる。第１の電極９４０は、図３６（Ａ）に示す第１の電極９３０に示す材料を適宜用いることができる。また、第１の電極９４０は、平面形状が、櫛歯状、階段状、梯子状等である。第２の電極９４１は共通電極として機能し、実施の形態１に示す酸化物半導体膜１１９と同様に形成することができる。第１の電極９４０及び第２の電極９４１の間には絶縁膜９２４が設けられている。図３６（Ｂ）に示す液晶表示装置において、容量素子は、一対の電極である第１の電極９４０及び第２の電極と、誘電体膜である絶縁膜９２４とで構成される。
第２の電極９４１は、導電膜９４５を介して、容量線９４６と接続する。なお、導電膜９４５は、トランジスタ９１０、トランジスタ９１１のソース電極及びドレイン電極と同じ導電膜から形成される。容量線９４６は、トランジスタ９１０、トランジスタ９１１のゲート電極と同じ導電膜から形成される。なお、ここでは、液晶素子９４３として実施の形態１に示した容量素子を用いて説明したが、適宜他の実施の形態に示した容量素子を用いることができる。
図３７に、図３６（Ａ）に示す液晶表示装置において、第２の基板９０６に設けられた第２の電極９３１と電気的に接続するための共通接続部（パッド部）を、第１の基板９０１上に形成する例を示す。
共通接続部は、第１の基板９０１と第２の基板９０６とを接着するためのシール材と重なる位置に配置され、シール材に含まれる導電性粒子を介して第２の電極９３１と電気的に接続される。又は、シール材と重ならない箇所（但し、画素部を除く）に共通接続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて第２の電極９３１と電気的に接続してもよい。
図３７（Ａ）は、共通接続部の断面図であり、図３７（Ｂ）に示す上面図のＩ−Ｊに相当する。
共通電位線９７５は、ゲート絶縁膜９２２上に設けられ、図３６に示すトランジスタ９１０のソース電極９７１又はドレイン電極９７３と同じ材料及び同じ工程で作製される。
また、共通電位線９７５は、絶縁膜９２４で覆われ、絶縁膜９２４は、共通電位線９７５と重なる位置に複数の開口を有している。この開口は、トランジスタ９１０のソース電極９７１又はドレイン電極９７３の一方と、第１の電極９３０とを接続するコンタクトホールと同じ工程で作製される。
また、共通電位線９７５及び共通電極９７７が開口において接続する。共通電極９７７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と同じ材料及び同じ工程で作製される。
このように、画素部９０２のスイッチング素子の作製工程と共通させて共通接続部を作製することができる。
共通電極９７７は、シール材に含まれる導電性粒子と接触する電極であり、第２の基板９０６の第２の電極９３１と電気的に接続が行われる。
また、図３７（Ｃ）に示すように、共通電位線９８５を、トランジスタ９１０のゲート電極と同じ材料、同じ工程で作製してもよい。
図３７（Ｃ）に示す共通接続部において、共通電位線９８５は、ゲート絶縁膜９２２及び絶縁膜９２４の下層に設けられ、ゲート絶縁膜９２２及び絶縁膜９２４は、共通電位線９８５と重なる位置に複数の開口を有する。該開口は、トランジスタ９１０のソース電極９７１又はドレイン電極９７３の一方と第１の電極９３０とを接続するコンタクトホールと同じ工程で絶縁膜９２４をエッチングした後、さらにゲート絶縁膜９２２を選択的にエッチングすることで形成される。
また、共通電位線９８５及び共通電極９８７が開口において接続する。共通電極９８７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と同じ材料及び同じ工程で作製される。
以上より、駆動回路を有する半導体装置において、駆動回路に含まれるトランジスタをデュアルゲートトランジスタとし、当該デュアルゲートトランジスタのバックゲート電極を容量素子と電気的に接続されている容量線と電気的に接続することで、消費電力を低減させつつ、駆動回路の動作速度を速くさせることでき、表示品位の優れた半導体装置を得ることができる。
また、容量素子の一方の電極として、トランジスタの半導体膜（具体的には酸化物半導体膜）と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
また、トランジスタの半導体膜（具体的には酸化物半導体膜）は酸素欠損が低減され、水素、窒素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置である。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図３８に示す。
図３８（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能である。それゆえ、表示部９００３の表示品位を高くすることができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図３８（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図３８（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いることが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図３８（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６などを含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能である。それゆえ、コンピュータの表示品位を向上させることができる。
図３９（Ａ）及び図３９（Ｂ）は２つ折り可能なタブレット型端末である。図３９（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることができる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図３９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図３９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図３９（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図３９（Ａ）及び図３９（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図３９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図３９（Ｃ）にブロック図を示し説明する。図３９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図３９（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜、及び多層膜の抵抗について、図４０及び図４１を用いて説明する。
はじめに、試料の構造について図４０を用いて説明する。
図４０（Ａ）は、試料１乃至試料４の上面図であり、図４０（Ａ）の一点破線Ａ１−Ａ２の断面図を図４０（Ｂ）、（Ｃ）、（Ｄ）に示す。なお、試料１至試料４は、上面図が同一であり、断面の積層構造が異なるため、断面図が異なる。試料１の断面図を図４０（Ｂ）に、試料２の断面図を図４０（Ｃ）に、試料３及び試料４の断面図を図４０（Ｄ）に、それぞれ示す。
試料１は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。また、酸化物半導体膜１９０５の両端を電極として機能する導電膜１９０７、１９０９が覆い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１０、１９１１が覆う。なお、絶縁膜１９１０、１９１１には、開口部１９１３、１９１５が設けられており、それぞれ当該開口部１９１３、１９１５において、導電膜１９０７、１９０９が露出している。
試料２は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。また、酸化物半導体膜１９０５の両端を電極として機能する導電膜１９０７、１９０９が覆い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。なお、絶縁膜１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
試料３及び試料４は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に多層膜１９０６が形成される。また、多層膜１９０６の両端を電極として機能する導電膜１９０７、１９０９が覆い、多層膜１９０６及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。なお、絶縁膜１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
このように、試料１乃至試料４は、酸化物半導体膜１９０５、または多層膜１９０６上に接する絶縁膜の構造が異なる。試料１は、酸化物半導体膜１９０５と絶縁膜１９１０が接しており、試料２は、酸化物半導体膜１９０５と絶縁膜１９１１が接しており、試料３及び試料４は、多層膜１９０６と絶縁膜１９１１が接している。
次に、各試料の作製方法について説明する。
はじめに、試料１の作製方法について説明する。
ガラス基板１９０１上に、絶縁膜１９０３として、プラズマＣＶＤ法により厚さ４００ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９０３上に、絶縁膜１９０４として、プラズマＣＶＤ法により厚さ５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、絶縁膜１９０４上に、酸化物半導体膜１９０５として、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、酸化物半導体膜１９０５を形成した。
次に、絶縁膜１９０４及び酸化物半導体膜１９０５上に、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、導電膜１９０７及び導電膜１９０９を形成した。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。
次に、絶縁膜１９１０上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１０、及び絶縁膜１９１１に開口部１９１３、１９１５を形成した。
以上の工程により試料１を作製した。
次に、試料２の作製方法について説明する。
試料１の絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。その後、絶縁膜１９１０の除去を行った。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１１に開口部１９１７、１９１９を形成した。
以上の工程により試料２を作製した。
次に、試料３の作製方法について、説明する。
試料３は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、多層膜１９０６を形成した。
以上の工程により試料３を作製した。
次に、試料４の作製方法について、説明する。
試料４は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ２０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１５ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、多層膜１９０６を形成した。
以上の工程により試料４を作製した。
次に、試料１乃至試料４に設けられた酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。試料１においては、開口部１９１３及び開口部１９１５にプローブを接触させ、酸化物半導体膜１９０５のシート抵抗を測定した。また、試料２乃至試料４においては、開口部１９１７及び開口部１９１９にプローブを接触させ、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。なお、試料１乃至試料４の酸化物半導体膜１９０５、及び多層膜１９０６において、導電膜１９０７及び導電膜１９０９が対向する幅を１ｍｍ、導電膜１９０７と導電膜１９０９との間の距離を１０μｍとした。また、試料１乃至試料４において、導電膜１９０７を接地電位とし、導電膜１９０９に１Ｖを印加した。
試料１乃至試料４のシート抵抗を図４１に示す。
試料１のシート抵抗は、約１×１０１１Ω／ｓｑであった。また、試料２のシート抵抗は、２６２０Ω／ｓｑであった。また、試料の３のシート抵抗は、約４４１０Ω／ｓｑであった。また、試料４のシート抵抗は、約２９３０Ω／ｓｑであった。
このように、酸化物半導体膜１９０５、及び多層膜１９０６に接する絶縁膜の違いにより、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗は、異なる値を示す。
なお、上述した試料１乃至試料４のシート抵抗を抵抗率に換算した場合、試料１は、３．９×１０５Ωｃｍ、試料２は、９．３×１０−３Ωｃｍ、試料３は、１．３×１０−２Ωｃｍ、試料４は、１．３×１０−２Ωｃｍであった。
試料１は、酸化物半導体膜１９０５上に接して絶縁膜１９１０として用いる酸化窒化シリコン膜が形成されており、絶縁膜１９１１として用いる窒化シリコン膜と離れて形成されている。一方、試料２乃至試料４は、酸化物半導体膜１９０５、及び多層膜１９０６上に接して絶縁膜１９１１として用いる窒化シリコン膜が形成されている。このように、酸化物半導体膜１９０５、及び多層膜１９０６は、絶縁膜１９１１として用いる窒化シリコン膜に接して設けると、酸化物半導体膜１９０５、及び多層膜１９０６に欠陥、代表的には酸素欠損が形成されると共に、該窒化シリコン膜に含まれる水素が、酸化物半導体膜１９０５、及び多層膜１９０６へ移動または拡散する。これらの結果、酸化物半導体膜１９０５、及び多層膜１９０６の導電性が向上する。
例えば、トランジスタのチャネル形成領域に酸化物半導体膜を用いる場合、試料１に示すように酸化物半導体膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容量素子の電極に用いる透光性を有する導電膜としては、試料２乃至試料４に示すように酸化物半導体膜または多層膜に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いる酸化物半導体膜または多層膜と、容量素子の電極に用いる酸化物半導体膜または多層膜と、を同一工程で作製しても酸化物半導体膜、及び多層膜の抵抗率を変えることができる。
次に、試料２及び試料３において、高温高湿環境で保存した試料のシート抵抗値について測定した。ここで用いた各試料の条件について、以下に説明する。なお、ここでは、一部の条件において、試料２及び試料３と異なる条件を用いている。このため、試料２及び試料３と構造が同じであり、作製条件が異なる試料をそれぞれ試料２ａ及び試料３ａとする。
はじめに、試料２ａの作製方法について説明する。
ガラス基板１９０１上に、絶縁膜１９０３及び絶縁膜１９０４を成膜した。
絶縁膜１９０４上に、酸化物半導体膜１９０５として、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行った後、３５０℃または４５０℃で加熱処理を行い、酸化物半導体膜１９０５を形成した。
絶縁膜１９０４及び酸化物半導体膜１９０５上に、スパッタリング法により厚さ５０ｎｍのチタン膜、及び厚さ４００ｎｍの銅膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、導電膜１９０７及び導電膜１９０９を形成した。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。なお、窒化シリコン膜の成膜温度を２２０℃または３５０℃とした。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１０、及び絶縁膜１９１１に開口部１９１７、１９１９を形成した。
以上の工程により試料２ａを作製した。
次に、試料３ａの作製方法について、説明する。
試料３ａは、試料２ａの酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行った後、３５０℃または４５０℃で加熱処理を行い、多層膜１９０６を形成した。
以上の工程により試料３ａを作製した。
次に、試料２ａ及び試料３ａに設けられた酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。試料２ａ及び試料３ａにおいては、開口部１９１７及び開口部１９１９にプローブを接触させ、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。なお、試料２ａ及び試料３ａの酸化物半導体膜１９０５、及び多層膜１９０６において、導電膜１９０７及び導電膜１９０９が対向する幅を１．５ｍｍ、導電膜１９０７と導電膜１９０９との間の距離を１０μｍとした。また、試料２ａ及び試料３ａにおいて、導電膜１９０７を接地電位とし、導電膜１９０９に１Ｖを印加した。また、温度６０℃、湿度９５％の雰囲気において、試料２ａ及び試料３ａを、６０時間及び１３０時間保管した後、各試料のシート抵抗値を測定した。
試料２ａ及び試料３ａのシート抵抗値を図４５に示す。なお、図４５において、実線は、各試料において絶縁膜１９１１として形成した窒化シリコン膜の成膜温度が２２０℃であり、破線は３５０℃であることを示す。また、黒塗りマーカは、各試料において、酸化物半導体膜１９０５または多層膜１９０６を形成した後、３５０℃で加熱処理を行ったことを示し、白塗りマーカは、酸化物半導体膜１９０５または多層膜１９０６を形成した後、４５０℃で加熱処理を行ったことを示す。三角マーカは、各試料が酸化物半導体膜１９０５を有する、即ち、試料２ａであることを示し、丸マーカは、試料が多層膜１９０６を有する、即ち試料３ａであることを示す。
図４５より、試料２ａ及び試料３ａは、シート抵抗値が低く、容量素子の電極として好ましいシート抵抗値、０．２Ｍ／ｓ．ｑ．以下を満たしていることが分かる。また、試料２ａ及び試料３ａは、シート抵抗値の時間変動量が少ないことがわかる。以上のことから、窒化シリコン膜に接する酸化物半導体膜または多層膜は、高温高湿環境において、シート抵抗値の変動量が少ないため、容量素子の電極に用いる透光性を有する導電膜として用いることができる。
次に、試料２ａ及び試料３ａにおいて、基板温度を２５℃、６０℃、及び１５０℃として、それぞれのシート抵抗値を測定した結果を図４６に示す。なお、ここでは、試料２ａ及び試料３ａとして、絶縁膜１９１１として形成した窒化シリコン膜の成膜温度が２２０℃であり、多層膜１９０６を形成した後、３５０℃で加熱処理を行った試料を用いた。
図４６より、基板温度を高くしても多層膜１９０６のシート抵抗値は変動しないことが分かる。即ち、窒化シリコン膜に接する酸化物半導体膜または多層膜は、縮退半導体ともいえる。窒化シリコン膜に接する酸化物半導体膜または多層膜は、基板温度が変化してもシート抵抗値の変動量が少ないため、容量素子の電極に用いる透光性を有する導電膜として用いることができる。
本実施例に示す構成は、他の実施の形態、または実施例に示す構成と適宜組み合わせて用いることができる。
本実施例は、酸化物半導体膜と、酸化物半導体膜上に形成された絶縁膜との不純物分析について、図４２を用いて説明する。
本実施例においては、不純物分析用のサンプルとして、２種類のサンプル（以下、試料５、及び試料６）を作製した。
まず、はじめに試料５の作製方法を以下に示す。
試料５は、ガラス基板上にＩＧＺＯ膜を成膜し、その後窒化シリコン膜を成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で１００ｎｍの厚さＩＧＺＯ膜を成膜した。
また、窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝２２０℃の条件で１００ｎｍの厚さの窒化シリコン膜を成膜した。
次に、試料６の作製方法を以下に示す。
ガラス基板上にＩＧＺＯ膜を成膜し、その後酸化窒化シリコン膜及び窒化シリコン膜を積層して成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件、及び窒化シリコン膜の成膜条件としては、試料５と同様の条件を用いた。また、酸化窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの酸化窒化シリコン膜を成膜し、その後、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で４００ｎｍの厚さの酸化窒化シリコン膜を成膜した。
試料５及び試料６の不純物分析結果を図４２に示す。
なお、不純物分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、図４２に示す矢印の方向から分析を行った。すなわち、ガラス基板側からの測定である。
また、図４２（Ａ）は、試料５の測定により得られた水素（Ｈ）の濃度プロファイルである。図４２（Ｂ）は、試料６の測定により得られた水素（Ｈ）の濃度プロファイルである。
図４２（Ａ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３であることがわかる。また、窒化シリコン膜中の水素（Ｈ）濃度は、１．０×１０２３ａｔｏｍｓ／ｃｍ３であることがわかる。また、図４２（Ｂ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、５．０×１０１９ａｔｏｍｓ／ｃｍ３であることがわかる。また、酸化窒化シリコン膜中の水素（Ｈ）濃度は、３．０×１０２１ａｔｏｍｓ／ｃｍ３であることがわかる。
なお、ＳＩＭＳ分析は、その測定原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素（Ｈ）の厚さ方向の分布を、ＳＩＭＳで分析する場合、対象となる膜の存在する範囲において、極端な変動が無く、ほぼ一定の強度が得られる領域における平均値を採用する。
このように、ＩＧＺＯ膜に接する絶縁膜の構成を変えることにより、ＩＧＺＯ膜中の水素（Ｈ）濃度に差が確認された。
例えば、トランジスタのチャネル形成領域に上述したＩＧＺＯ膜を用いる場合、試料６に示すようにＩＧＺＯ膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容量素子の電極に用いる透光性を有する導電膜としては、試料５に示すようにＩＧＺＯ膜に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いるＩＧＺＯ膜と、容量素子の電極に用いるＩＧＺＯ膜と、を同一工程で作製してもＩＧＺＯ膜中の水素濃度を変えることができる。
本実施例では、酸化物半導体膜及び多層膜の欠陥量について、図４３及び図４４を用いて説明する。
はじめに、試料の構造について説明する。
試料７は、石英基板上に形成された厚さ３５ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。
試料８及び試料９は、石英基板上に形成された厚さ３０ｎｍの多層膜と、多層膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。なお、試料８の多層膜は、厚さ１０ｎｍの第１の酸化物膜、厚さ１０ｎｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物膜が順に積層されている。また、試料９は、厚さ２０ｎｍの第１の酸化物膜、厚さ１５ｎｍの酸化物半導体膜、及び厚さ１０ｎｍの第２の酸化物膜が順に積層されている。試料８及び試料９は、試料７と比較して、酸化物半導体膜の代わりに多層膜を有する点が異なる。
試料１０は、石英基板上に形成された厚さ１００ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ２５０ｎｍの酸化絶縁膜と、酸化絶縁膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。試料１０は、試料７乃至試料９と比較して酸化物半導体膜が窒化絶縁膜と接しておらず、酸化絶縁膜と接している点が異なる。
次に、各試料の作製方法について説明する。
はじめに、試料７の作製方法について説明する。
石英基板上に、酸化物半導体膜として厚さ３５ｎｍのＩＧＺＯ膜を成膜した。ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００ｓｃｃｍ／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件を用いた。
次に、第１の加熱処理として、４５０℃の窒素雰囲気で１時間の加熱処理を行った後、４５０℃の窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）で１時間の加熱処理を行った。
次に、酸化物半導体膜上に、窒化絶縁膜として厚さ１００ｎｍの窒化シリコン膜を成膜した。窒化シリコン膜の成膜条件としては、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝３５０℃の条件を用いた。
次に、第２の加熱処理として、２５０℃の窒素雰囲気で１時間の加熱処理を行った。
以上の工程により試料７を作製した。
次に、試料８の作製方法について説明する。
試料８は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、石英基板上に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第１の酸化物膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で厚さ１０ｎｍの酸化物半導体膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第２の酸化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料８を形成した。
次に、試料９の作製方法について説明する。
試料９は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、石英基板上に、試料８に示す第１の酸化物膜と同じ条件を用いて、厚さ２０ｎｍの第１の酸化物膜を成膜した。次に、スパッタリング法にて、試料８に示す酸化物半導体膜と同じ条件を用いて、厚さ１５ｎｍの酸化物半導体膜を成膜した。次に、試料８に示す第２の酸化物膜と同じ条件を用いて、厚さ１０ｎｍの第２の酸化物膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料９を形成した。
次に、試料１０の作製方法について説明する。
試料１０は、試料７と同じ条件を用いて石英基板上に厚さ１００ｎｍの酸化物半導体膜を形成した。
次に、試料７と同様の条件を用いて、第１の加熱処理を行った。
次に、酸化物半導体膜上に、酸化絶縁膜として、厚さ５０ｎｍの第１の酸化窒化シリコン膜及び厚さ２００ｎｍの第２の酸化窒化シリコン膜を形成した。ここでは、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの第１の酸化窒化シリコン膜を成膜し、その後、ＰＥ−ＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で２００ｎｍの厚さの第２の酸化窒化シリコン膜を成膜した。なお、第２の酸化窒化シリコン膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む膜である。
次に、試料７と同じ条件を用いて、酸化絶縁膜上に厚さ１００ｎｍの窒化シリコン膜を形成した。
次に、試料７と同様の条件を用いて、第２の加熱処理を行った。
以上の工程により試料１０を形成した。
次に、試料７乃至試料１０についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。
試料７乃至試料９に含まれる酸化物半導体膜及び多層膜をＥＳＲ測定して得られた一次微分曲線を図４３に示す。図４３（Ａ）は、試料７の測定結果であり、図４３（Ｂ）は、試料８の測定結果であり、図４３（Ｃ）は、試料９の測定結果である。
試料１０に含まれる酸化物半導体膜をＥＳＲ測定して得られた一次微分曲線を図４４に示す。
図４３（Ａ）乃至図４３（Ｃ）において、試料７は、ｇ値が１．９３において、酸化物半導体膜中の欠陥に起因する対称性を有する信号が検出されている。試料８及び試料９は、ｇ値が１．９５において、多層膜中の欠陥に起因する対称性を有する信号が検出されている。試料７におけるｇ値が１．９３のスピン密度は、２．５×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料８におけるｇ値が１．９３及び１．９５のスピン密度の総和は、１．６×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料９におけるｇ値が１．９３及び１．９５のスピン密度の総和は、２．３×１０１９ｓｐｉｎｓ／ｃｍ３であった。即ち、酸化物半導体膜及び多層膜には、欠陥が含まれることが分かる。なお、酸化物半導体膜及び多層膜の欠陥の一例としては酸素欠損がある。
図４４において、試料１０は、試料７の酸化物半導体膜、試料８及び試料９の多層膜と比較して、酸化物半導体膜の厚さが厚いにも関わらず、欠陥に起因する対称性を有する信号が検出されず、即ち、検出下限以下（ここでは、検出下限を３．７×１０１６ｓｐｉｎｓ／ｃｍ３とする。）であった。このことから、酸化物半導体膜に含まれる欠陥量が検出できないことが分かる。
酸化物半導体膜または多層膜に窒化絶縁膜、ここではＰＥ−ＣＶＤで形成された窒化シリコン膜が接すると、酸化物半導体膜または多層膜に欠陥、代表的には酸素欠損が形成されることが分かる。一方、酸化物半導体膜に酸化絶縁膜、ここでは、酸化窒化シリコン膜を設けると、酸化窒化シリコン膜に含まれる過剰酸素、即ち化学量論的組成を満たす酸素よりも多くの酸素が酸化物半導体膜に拡散し、酸化物半導体膜中の欠陥が増加しない。
以上のことから、試料７乃至試料９に示すように、窒化絶縁膜に接する酸化物半導体膜または多層膜は欠陥、代表的には酸素欠損量が多く、導電性が高いため、容量素子の電極として用いることができる。一方、試料１０に示すように、酸化絶縁膜に接する酸化物半導体膜は、酸素欠損量が少なく、導電性が低いため、トランジスタのチャネル形成領域として用いることができる。
ここで、窒化絶縁膜と接する酸化物半導体膜及び多層膜の抵抗率が低減する原因について、以下に説明する。
＜Ｈの存在形態間のエネルギーと安定性＞
はじめに、酸化物半導体膜に存在するＨの形態のエネルギー差と安定性について、計算した結果を説明する。ここでは、酸化物半導体膜としてＩｎＧａＺｎＯ４を用いた。
計算に用いた構造は、ＩｎＧａＺｎＯ４結晶の六方晶の単位格子をａ軸及びｂ軸方向に２倍ずつにした８４原子バルクモデルを基本とした。
バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個をＨ原子に置換したモデルを用意した（図４７（Ａ）参照）。また、図４７（Ａ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図４７（Ｂ）に示す。３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除いた領域を、酸素欠損Ｖｏと示し、図４７（Ａ）及び図４７（Ｂ）において破線で示す。また、酸素欠損Ｖｏ中に位置するＨ原子をＶｏＨと表記する。
また、バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除き、酸素欠損（Ｖｏ）を形成する。該Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子と２個のＺｎ原子と結合したＯ原子にＨ原子が結合したモデルを用意した（図４７（Ｃ）参照）。また、図４７（Ｃ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図４７（Ｄ）に示す。図４７（Ｃ）及び図４７（Ｄ）において、酸素欠損Ｖｏを破線で示す。また、Ｖｏを有し、且つ酸素欠損Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子及び２個のＺｎ原子と結合したＯ原子に結合したＨ原子を有するモデルをＶｏ＋Ｈと表記する。
上記２つのモデルに対して、格子定数を固定しての最適化計算を行い、全エネルギーを算出した。なお、全エネルギーの値が小さいほどその構造はより安定といえる。
計算には、第一原理計算ソフトウェアＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃｋａｇｅ）を用いた。計算条件を表１に示す。

電子状態擬ポテンシャル計算にはＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ（ＰＡＷ）法により生成されたポテンシャルを、汎関数にはＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
また、計算により算出された２つのモデルの全エネルギーを表２に示す。
表２より、ＶｏＨの方がＶｏ＋Ｈよりも全エネルギーが０．７８ｅＶ小さい。よって、ＶｏＨの方がＶｏ＋Ｈよりも安定であるといえる。したがって、酸素欠損（Ｖｏ）にＨ原子が近づくと、Ｈ原子はＯ原子と結合するよりも、酸素欠損（Ｖｏ）中に取り込まれやすいと考えられる。
＜ＶｏＨの熱力学的状態＞
次に、酸素欠損（Ｖｏ）中にＨ原子が取り込まれたＶｏＨの形成エネルギーと荷電状態について、計算した結果を説明する。ＶｏＨは荷電状態によって形成エネルギーが異なり、フェルミエネルギーにも依存する。よって、ＶｏＨはフェルミエネルギーに依存して安定な荷電状態が異なる。ここでは、ＶｏＨが電子を１つ放出した状態を（ＶｏＨ）＋と示し、電子を１つ捕獲した状態を（ＶｏＨ）−と示し、電子の移動のない状態を、（ＶｏＨ）０と示す。（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを計算した。
計算には、第一原理計算ソフトウェアＶＡＳＰを用いた。計算条件を表３に示す。
電子状態擬ポテンシャル計算にはＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ（ＰＡＷ）法により生成されたポテンシャルを、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。
なお、酸素欠損の形成エネルギーの算出では酸素欠損濃度の希薄極限を仮定し、電子および正孔の伝導帯、価電子帯への過剰な広がりを補正してエネルギーを算出した。また、完全結晶の価電子帯上端をエネルギー原点とし、欠陥構造に由来する価電子帯のズレは、平均静電ポテンシャルを用いて補正した。
図４８（Ａ）に、（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを示す。横軸はフェルミレベルであり、縦軸は形成エネルギーである。実線は（ＶｏＨ）＋の形成エネルギーを示し、一点鎖線は（ＶｏＨ）０の形成エネルギーを示し、破線は（ＶｏＨ）−の形成エネルギーを示す。また、ＶｏＨの電荷が、（ＶｏＨ）＋から（ＶｏＨ）０を経て（ＶｏＨ）−に変わる遷移レベルをε（＋／−）と示す。
図４８（Ｂ）に、ＶｏＨの熱力学的遷移レベルを示す。計算結果から、ＩｎＧａＺｎＯ４のエネルギーギャップは２．７３９ｅＶであった。また、価電子帯のエネルギーを０ｅＶとすると、遷移レベル（ε（＋／−））は２．６２ｅＶであり、伝導帯の直下に存在する。このことから、酸素欠損（Ｖｏ）中にＨ原子が取り込まれることにより、ＩｎＧａＺｎＯ４がｎ型になることが分かる。
酸化物半導体膜がプラズマに曝されると、酸化物半導体膜はダメージを受け、酸化物半導体膜に、欠陥、代表的には酸素欠損が生成される。また、酸化物半導体膜に窒化絶縁膜が接すると、窒化絶縁膜に含まれる水素が酸化物半導体膜に移動する。これらの結果、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、酸化物半導体膜中にＶｏＨが形成され、酸化物半導体膜がｎ型となり、抵抗率が低下する。以上のことから、窒化絶縁膜に接する酸化物半導体膜を容量素子の電極として用いることができる。
１１ 酸化物半導体膜
１２ ゲート絶縁膜
１３ａ ドレイン電極
１５ デュアルゲートトランジスタ
１６ 導電膜
１７ａ ゲート電極
１９ａ ソース電極
２９ 絶縁膜
３１ 絶縁膜
３２ 絶縁膜
９２ 配線
９４ 開口
１００ 画素部
１０１ 画素
１０２ 基板
１０３ トランジスタ
１０４ 走査線駆動回路
１０５ 容量素子
１０６ 信号線駆動回路
１０７ 走査線
１０７ａ ゲート電極
１０８ 液晶素子
１０９ 信号線
１０９ａ ソース電極
１１１ 酸化物半導体膜
１１３ 導電膜
１１３ａ ドレイン電極
１１５ 容量線
１１７ 開口
１１９ 酸化物半導体膜
１２１ 画素電極
１２３ 開口
１２５ 導電膜
１２６ 絶縁膜
１２７ ゲート絶縁膜
１２８ 絶縁膜
１２９ 絶縁膜
１３０ 絶縁膜
１３１ 絶縁膜
１３２ 絶縁膜
１３３ 絶縁膜
１３４ 有機絶縁膜
１４１ 画素
１４３ 開口
１４５ 容量素子
１４６ 容量素子
１５０ 基板
１５１ 画素
１５２ 遮光膜
１５４ 対向電極
１５６ 配向膜
１５８ 配向膜
１６０ 液晶
１６１ 画素
１６７ 導電膜
１６９ トランジスタ
１７１ 画素
１７２ 画素
１７３ 容量素子
１７４ 容量素子
１７５ 容量線
１７６ 容量線
１７７ 酸化物半導体膜
１７８ 酸化物半導体膜
１８２ チャネル保護膜
１８３ トランジスタ
１８５ トランジスタ
１８７ 導電膜
１９０ トランジスタ
１９１ 信号線
１９１ａ ソース電極
１９３ 導電膜
１９３ａ ドレイン電極
１９５ 酸化物半導体膜
１９６ 画素
１９７ 容量素子
１９８ 酸化物半導体膜
１９９ 導電膜
２０１ 画素
２０５ 容量素子
２１８ ゲート絶縁膜
２２１ 画素電極
２２６ 絶縁膜
２２７ 絶縁膜
２２８ 絶縁膜
２２９ 絶縁膜
２３０ 絶縁膜
２３１ 絶縁膜
２３２ 絶縁膜
２３３ 絶縁膜
２４５ 容量素子
２９７ トランジスタ
２９９ａ 酸化物半導体膜
２９９ｂ 酸化物半導体膜
２９９ｃ 酸化物半導体膜
３０１ 画素
３０５ 容量素子
３１９ 酸化物半導体膜
４０１＿１ 画素
４０１＿２ 画素
４０３＿１ トランジスタ
４０３＿２ トランジスタ
４０５＿１ 容量素子
４０５＿２ 容量素子
４０７＿１ 走査線
４０７＿２ 走査線
４０９ 信号線
４１１＿１ 半導体膜
４１１＿２ 半導体膜
４１３＿１ 導電膜
４１３＿２ 導電膜
４１５ 容量線
４１７＿１ 開口
４１７＿２ 開口
４１９＿１ 半導体膜
４１９＿２ 半導体膜
４２１＿１ 画素電極
４２１＿２ 画素電極
４２３ 開口
４２５ 導電膜
９０１ 基板
９０２ 画素部
９０３ 信号線駆動回路
９０４ 走査線駆動回路
９０５ シール材
９０６ 基板
９０８ 液晶
９１０ トランジスタ
９１１ トランジスタ
９１３ 液晶素子
９１５ 接続端子電極
９１６ 端子電極
９１７ 導電膜
９１８ ＦＰＣ
９１８ｂ ＦＰＣ
９１９ 異方性導電剤
９２２ ゲート絶縁膜
９２３ 絶縁膜
９２４ 絶縁膜
９２５ シール材
９２６ 容量素子
９２７ 酸化物半導体膜
９２８ 電極膜
９２９ 容量線
９３０ 電極
９３１ 電極
９３２ 絶縁膜
９３３ 絶縁膜
９３５ スペーサ
９４０ 電極
９４１ 電極
９４３ 液晶素子
９４５ 導電膜
９４６ 容量線
９７１ ソース電極
９７３ ドレイン電極
９７５ 共通電位線
９７７ 共通電極
９８５ 共通電位線
９８７ 共通電極
１９０１ ガラス基板
１９０３ 絶縁膜
１９０４ 絶縁膜
１９０５ 酸化物半導体膜
１９０６ 多層膜
１９０７ 導電膜
１９０９ 導電膜
１９１０ 絶縁膜
１９１１ 絶縁膜
１９１３ 開口部
１９１５ 開口部
１９１７ 開口部
１９１９ 開口部
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (14)

  1. 半導体膜に重畳して前記半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、前記画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、前記一対の電極の一方の電極と電気的に接続されている容量線と、を有し、
    前記第１のトランジスタの半導体膜上に設けられているゲート電極と、前記容量線とが、電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記容量素子は、前記第２のトランジスタの半導体膜と同一表面上に形成される半導体膜を有し、該半導体膜と前記容量線は接していることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記容量線は、前記第２のトランジスタのソース電極又はドレイン電極と電気的に接続された信号線に対して平行方向に延伸し、前記第２のトランジスタのソース電極又はドレイン電極と同一表面上に設けられていることを特徴とする半導体装置。
  4. 半導体膜に重畳して前記半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、前記画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、前記一対の電極の一方の電極と電気的に接続され
    ている容量線と、前記第２のトランジスタと電気的に接続された画素電極と、を有し、
    前記第１のトランジスタの半導体膜上に設けられているゲート電極と、前記容量線とが、電気的に接続されており、
    前記容量素子は、前記第２のトランジスタの半導体膜と同一表面上に形成される半導体膜を有し、該半導体膜は、前記一対の電極の一方の電極として機能し、
    前記画素電極は、前記一対の電極の他方の電極として機能し、
    前記誘電体膜は、前記第２のトランジスタの半導体膜上に設けられた絶縁膜であることを特徴とする半導体装置。
  5. 請求項４において、
    前記絶縁膜は、酸化絶縁膜及び窒化絶縁膜の積層構造であることを特徴とする半導体装置。
  6. 半導体膜に重畳して前記半導体膜の上下にゲート電極を有する第１のトランジスタを含む駆動回路と、半導体膜を含む第２のトランジスタを含む画素と、前記画素に設けられた一対の電極の間に誘電体膜が設けられている容量素子と、前記一対の電極の一方の電極と電気的に接続されている容量線と、前記第２のトランジスタと電気的に接続された画素電極と、を有し、
    前記第１のトランジスタの半導体膜上に設けられているゲート電極と、前記容量線とが、電気的に接続されており、
    少なくとも前記第２のトランジスタにおいて、前記半導体膜上には酸化絶縁膜及び窒化絶縁膜の積層構造である絶縁膜が設けられており、
    前記容量素子は、前記第２のトランジスタの半導体膜と同一表面上に形成される半導体膜を有し、該半導体膜は、前記一対の電極の一方の電極として機能し、
    前記画素電極は、前記一対の電極の他方の電極として機能し、
    前記誘電体膜は、前記窒化絶縁膜であることを特徴とする半導体装置。
  7. 請求項４乃至請求項６のいずれか一において、
    前記容量線、及び前記第２のトランジスタの半導体膜と同一表面上に形成される半導体膜は接していることを特徴とする半導体装置。
  8. 請求項４乃至請求項７のいずれか一において、
    前記容量線は、前記第２のトランジスタのソース電極又はドレイン電極と電気的に接続された信号線に対して平行方向に延伸し、前記第２のトランジスタのソース電極又はドレイン電極と同一表面上に設けられていることを特徴とする半導体装置。
  9. 請求項４乃至請求項８のいずれか一において、
    前記第１のトランジスタの半導体膜上に設けられたゲート電極は、前記画素電極と同じ材料で形成される導電膜であることを特徴とする半導体装置。
  10. 請求項４乃至請求項９のいずれか一において、
    前記絶縁膜の前記第１のトランジスタ及び前記第２のトランジスタ並びに前記容量素子と重畳する領域を除く領域上に有機絶縁膜が設けられていることを特徴とする半導体装置。
  11. 請求項４乃至請求項１０のいずれか一において、
    前記容量素子の半導体膜の端部には、前記第２のトランジスタのソース電極又はドレイン電極と同じ材料で形成される導電膜が設けられていることを特徴とする半導体装置。
  12. 請求項４乃至請求項１１のいずれか一において、
    前記トランジスタの前記半導体膜は、酸化物半導体で構成されていることを特徴とする半導体装置。
  13. 請求項４乃至請求項１２のいずれか一において、
    前記容量素子の半導体膜は、前記第２のトランジスタの半導体膜よりも導電率が高い領域を有することを特徴とする半導体装置。
  14. 請求項１３において、
    前記容量素子の半導体膜には、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上が含まれていることを特徴とする半導体装置。
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