KR20220151034A - 반도체 장치 및 전자 기기 - Google Patents

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KR20220151034A
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conductive film
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타카히로 후쿠토메
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

개구율을 향상시키는 반도체 장치를 제공한다. 또한, 소비전력을 저감할 수 있는 반도체 장치를 제공한다. 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 1 구동 회로와, 제 2 구동 회로와, 셀 어레이를 가지고, 셀 어레이는 트랜지스터와, 유지 용량을 포함하는 셀을 복수로 가지는 반도체 장치이다. 제 1 배선은 제 1 구동 회로에 전기적으로 접속되고, 제 2 배선은 제 2 구동 회로에 전기적으로 접속되고, 트랜지스터는 제 2 배선 상방에 배치되고, 제 2 배선은 트랜지스터와 중첩되는 영역에, 트랜지스터의 제 1 게이트 전극으로서 기능하는 영역을 가지고, 제 3 배선은 트랜지스터 상방에 배치되며 제 2 배선과 중첩되는 영역을 가지고, 제 2 배선이, 셀 어레이 이외의 영역에서 제 3 배선과 전기적으로 접속된다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC APPARATUS}
본 발명의 일 형태는 반도체 장치에 관한 것이다. 또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에 개시된 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 및 이들의 구동 방법 또는 이들의 제조 방법을 일례로 들 수 있다.
근년, 액정 디스플레이(LCD) 등의 플랫 패널 디스플레이가 널리 보급되어지고 있다. 플랫 패널 디스플레이 등의 표시 장치에 있어서, 행방향 및 열방향으로 배치된 화소 내에는 스위칭 소자인 트랜지스터와, 상기 트랜지스터와 전기적으로 접속된 액정 소자와, 상기 액정 소자와 병렬로 접속된 용량 소자가 제공되어 있다.
상기 트랜지스터의 반도체막을 구성하는 반도체 재료로서는 어모퍼스(비정질) 실리콘 또는 폴리실리콘 등의 실리콘 반도체가 범용되고 있다.
또한, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 기재함)은 트랜지스터의 반도체막에 적용할 수 있는 반도체 재료이다. 예를 들어, 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조). 산화물 반도체는 표시 장치 외에, 메모리나 CPU 등, 다양한 디바이스에 사용되고 있다(특허문헌 3 참조).
일본 공개특허공보 특개2014-63141호 일본 공개특허공보 특개2014-199402호 일본 공개특허공보 특개2012-257187호
본 발명의 일 형태는 개구율이 높은 화소부를 가지는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 고정세(高精細)의 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 소비전력이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 온 전류가 높은 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 고속으로 동작하는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치를 가지는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치 또는 상기 모듈을 가지는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 1 구동 회로와, 제 2 구동 회로와, 셀 어레이를 가지는 반도체 장치이다. 셀 어레이는 트랜지스터와, 유지 용량을 포함하는 셀을 복수로 가진다. 트랜지스터는 제 1 절연막과, 산화물 반도체막과, 제 2 절연막을 가진다. 산화물 반도체막은 제 1 절연막을 개재(介在)하여 제 2 배선과 중첩되는 영역과, 제 2 절연막을 개재하여 제 3 배선과 중첩되는 영역을 가진다. 제 1 배선은 제 1 구동 회로에 전기적으로 접속되고, 제 2 배선은 제 2 구동 회로에 전기적으로 접속된다. 트랜지스터는 제 2 배선 상방에 배치되고, 제 2 배선은 트랜지스터와 중첩되는 영역에, 트랜지스터의 제 1 게이트 전극으로서 기능하는 영역을 가진다. 또한, 제 3 배선은 트랜지스터 상방에 배치되며, 트랜지스터와 중첩되는 영역에, 트랜지스터의 제 2 게이트 전극으로서 기능하는 영역을 가진다. 또한, 제 3 배선은 제 2 배선과 중첩되는 영역을 가지고, 셀 어레이 이외의 영역에서 제 2 배선과 제 3 배선이 전기적으로 접속되어 있다.
제 2 배선 및 제 3 배선은 셀 중 적어도 하나에 있어서 전기적으로 접속되어 있어도 좋다.
본 발명의 일 형태는 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 1 구동 회로와, 제 2 구동 회로와, 제 3 구동 회로와, 셀 어레이를 가지는 반도체 장치이다. 제 2 구동 회로와 제 3 구동 회로 사이에 셀 어레이가 배치된다. 셀 어레이는 트랜지스터와, 유지 용량을 포함하는 셀을 복수로 가진다. 트랜지스터는 제 1 절연막과, 산화물 반도체막과, 제 2 절연막을 가진다. 산화물 반도체막은 제 1 절연막을 개재하여 제 2 배선과 중첩되는 영역과, 제 2 절연막을 개재하여 제 4 배선과 중첩되는 영역을 가진다. 제 1 배선은 제 1 구동 회로에 전기적으로 접속되고, 제 2 배선은 제 2 구동 회로 또는 제 3 구동 회로에 전기적으로 접속된다. 트랜지스터는 제 2 배선 상방에 배치되고, 제 2 배선은 트랜지스터와 중첩되는 영역에, 트랜지스터의 제 1 게이트 전극으로서 기능하는 영역을 가진다. 또한, 제 3 배선은 트랜지스터 상방에 배치되며, 트랜지스터와 중첩되는 영역에, 트랜지스터의 제 2 게이트 전극으로서 기능하는 영역을 가진다. 또한, 제 3 배선은 제 2 배선과 중첩되는 영역을 가지고, 셀 어레이 이외의 영역에서 제 2 배선과 제 3 배선이 전기적으로 접속되어 있다.
셀 어레이와 제 2 구동 회로 사이의 영역에 있어서, 제 2 배선과 제 3 배선이 전기적으로 접속되어 있어도 좋다.
제 2 배선과 제 3 배선의 접속부에서의 제 2 배선의 폭은 셀과 중첩되는 영역에서의 제 2 배선의 폭보다 넓어도 좋다.
제 3 배선의 전기 저항은 제 2 배선의 전기 저항 이하이어도 좋다.
제 3 배선은 구리를 가져도 좋다.
또한, 셀을 화소로 하고, 셀 어레이를 화소부로 하여도 좋다.
본 발명의 일 형태는 상기 반도체 장치를 가지는 전자 기기이다.
본 발명의 일 형태에 의하여 개구율이 높은 화소부를 가지는 표시 장치를 제공할 수 있다. 또는, 고정세의 표시 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력이 작은 반도체 장치를 제공할 수 있다. 또는, 온 전류가 높은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 고속으로 동작하는 반도체 장치를 제공할 수 있다.
또는, 신규 반도체 장치를 제공할 수 있다. 또는, 상기 반도체 장치를 가지는 모듈을 제공할 수 있다. 또는, 상기 반도체 장치 또는 상기 모듈을 가지는 전자 기기를 제공할 수 있다. 또는, 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과의 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출하는 것이 가능하다.
도 1은 표시 장치의 일 형태를 도시한 상면도.
도 2는 표시 장치의 일 형태를 도시한 상면도.
도 3은 표시 장치의 일 형태를 도시한 상면도.
도 4는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 6은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 8은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 9는 밴드 구조를 설명하는 도면.
도 10은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 11은 CAAC-OS의 단면 TEM 이미지, 그리고 평면 TEM 이미지 및 그 화상 해석상.
도 12는 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 13은 a-like OS의 단면 TEM 이미지.
도 14는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 15는 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 16은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 17은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 18은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 19는 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 20은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 21은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 22는 반도체 장치의 일 형태를 도시한 단면도.
도 23은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 24는 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 25는 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 26은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 27은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 28은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 29는 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 30은 반도체 장치의 제작 공정의 일례를 도시한 상면도 및 단면도.
도 31은 표시 장치의 일 형태를 도시한 단면도.
도 32는 기억 장치의 일 형태를 도시한 회로도.
도 33은 기억 장치의 일 형태를 도시한 회로도.
도 34는 기억 장치의 일 형태를 도시한 단면도.
도 35는 기억 장치의 일 형태를 도시한 단면도.
도 36은 기억 장치의 일 형태를 도시한 단면도.
도 37은 표시 모듈을 설명하는 도면.
도 38은 전자 기기를 설명하는 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 기재된 실시형태의 기재 내용에만 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 상이한 도면 간에서도 공통적으로 사용한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있을 수 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이므로 도면에 나타낸 형상 또는 값 등에 한정되지 않는다.
본 명세서에서 사용하는 제 1, 제 2, 제 3 내지 제 n(n은 자연수)이라는 용어는 구성 요소의 혼동을 피하기 위하여 부여한 것이며 수적으로 한정하는 것이 아님을 부기한다.
본 명세서에 있어서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에 있어서 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에 있어서 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 이 때문에 본 명세서 등에 있어서는, 소스나 드레인의 용어는 바꿔 사용할 수 있는 것으로 한다.
본 명세서 등에 있어서, "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상간에서의 전기 신호의 수수(授受)를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 가지는 소자 등이 포함된다.
"막"이라는 용어와, "층"이라는 용어는 경우에 따라서는 또는 상황에 따라 서로 바꾸는 것이 가능하다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경하는 것이 가능한 경우가 있다.
본 명세서 등에 있어서 산화물 도전막은, 캐리어 밀도가 높고 저저항의 산화물 반도체막, 도전성을 가지는 산화물 반도체막, 또는 도전성이 높은 산화물 반도체막 등으로 바꿔 말할 수도 있다.
본 명세서에 있어서 화소부는, 주사선, 신호선, 선택 스위치로서 기능하는 트랜지스터, 유지 용량, 화소 전극 및 대향 전극을 포함하는 영역으로, RGB의 상을 광학 변조하기 위한 영역을 가리킨다.
또한, "화소"라는 용어와 "화소부"라는 용어는 경우에 따라서는 또는 상황에 따라 서로 바꾸는 것이 가능하다.
또한, 본 명세서에 있어서 "화소"를 "셀"이라고 하는 것도, "셀"을 "화소"라고 하는 것도 경우에 따라서는 또는 상황에 따라 가능하다. 또한, "화소부"를 "셀 어레이"라고 하는 것도, "셀 어레이"를 "화소부"라고 하는 것도 경우에 따라서는 또는 상황에 따라 가능하다.
(실시형태 1)
본 실시형태에서는 트랜지스터를 가지는 반도체 장치의 일례에 대하여 도 1 내지 도 3을 사용하여 이하에서 설명을 행한다.
도 1의 (A)는 반도체 장치의 일례를 도시한 상면도이다. 도 1의 (A)에 도시된 반도체 장치(700)는 제 1 기판(701)과, 화소부(702)와, 소스 드라이버(704)와, 제 2 기판(705)과, 게이트 드라이버(706)와, FPC 단자부(708)(FPC: Flexible Printed Circuit)와, 배선(710)과, 실재(712)와, FPC(716)와, 주사선(717)과, 배선(718)과, 콘택트 홀(719)과, 신호선(720)을 가진다.
화소부(702), 소스 드라이버(704), 게이트 드라이버(706), FPC 단자부(708), 배선(710), FPC(716), 주사선(717) 및 신호선(720)은 제 1 기판(701) 위에 제공된다. 또한, 제 2 기판(705)은 제 1 기판(701)과 대향하도록 제공된다. 또한, 도 1의 (A)에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다. 또한, 제 1 기판(701)과 제 2 기판(705)은 실재(712)에 의하여 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버(704), 및 게이트 드라이버(706)는 제 1 기판(701)과 실재(712)와 제 2 기판(705)에 의하여 밀봉되어 있다.
화소부(702)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스상으로 배치된 복수의 화소(703)를 가지고, 도시하지 않았지만 화소(703)의 선택 스위치로서 기능하는 트랜지스터가 주사선(717) 위에 배치되어 있다. 또한, 배선(718)은 주사선(717)과 중첩되도록 제공된다.
FPC 단자부(708)는 화소부(702), 소스 드라이버(704) 및 게이트 드라이버(706)와 전기적으로 접속된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버(704), 및 게이트 드라이버(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버(704), 게이트 드라이버(706), 및 FPC 단자부(708)에는 배선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 배선(710)을 통하여 화소부(702), 소스 드라이버(704), 게이트 드라이버(706), 및 FPC 단자부(708)에 공급된다.
주사선(717)은 게이트 드라이버(706)에, 신호선(720)은 소스 드라이버(704)에 각각 접속되어 있다.
주사선(717)과 배선(718)은 화소부(702) 이외의 영역에 제공된 콘택트 홀(719)에 의하여 전기적으로 접속되어 있다. 이에 의하여, 화소(703)에 주사선(717)과 배선(718)을 전기적으로 접속시키기 위한 콘택트 홀을 제공할 필요가 없고, 화소부(702)의 개구율을 향상시킬 수 있다.
또한, 콘택트 홀(719)이 화소부(702)와 배선(710) 사이의 영역(722)에 제공되어 있지만, 이에 한정되지 않는다. 예를 들어, 화소부(702)와 게이트 드라이버(706) 사이의 영역(721)에 콘택트 홀(719)을 제공할 수도 있다.
도 1의 (B)에, 도 1의 (A)에 도시된 영역(730)의 확대도를 나타내었다. 또한 도 1의 (C)에, 콘택트 홀(719)의 위치가 도 1의 (A) 및 (B)와 다른 경우의 영역(730)의 확대도를 나타내었다. 도 1의 (B)에서는, 화소(703)와 콘택트 홀(719)이 떨어져 있지만, 도 1의 (C)에 도시된 바와 같이 화소(703)와 콘택트 홀(719)이 접촉되어 있어도 좋다.
주사선(717)은 화소(703)에 설치된, 선택 스위치로서 기능하는 트랜지스터의 제 1 게이트 전극으로서의 기능을 가지고, 또한 배선(718)은 제 2 게이트 전극으로서의 기능을 가진다. 자세한 사항은 실시형태 2에서 후술하지만, 제 2 게이트 전극을 형성하는 것에 의하여 트랜지스터의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높이는 것이 가능하기 때문에, 트랜지스터를 미세화하는 것이 가능해진다.
주사선(717) 및 배선(718)은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 주사선(717) 및 배선(718)은 단층 구조로 하여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과, 그 타이타늄막 위에 알루미늄막을 적층하고, 그 위에 타이타늄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 배선 저항을 작게 할 수 있다.
또한, 인듐 주석 산화물, 인듐 텅스텐 산화물, 인듐 아연 텅스텐 산화물, 인듐 타이타늄 산화물, 인듐 주석 타이타늄 산화물, 인듐 아연 산화물, 인듐 주석 실리콘 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 특히, 인듐 텅스텐 산화물, 인듐 아연 텅스텐 산화물, 인듐 타이타늄 산화물, 인듐 주석 타이타늄 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 인듐 주석 실리콘 산화물(ITSO) 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한, 저저항화된 산화물 반도체막을 사용하여도 좋다. 산화물 반도체막으로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체막을 사용할 수 있다. 또한, 실시형태 2에서 후술하는 산화물 반도체막과 같은 재료를 사용할 수 있다. 저저항화하는 방법으로서, 수소를 다량으로 포함하는 절연막을 산화물 반도체막에 접촉하도록 형성하는 것 등을 들 수 있다. 산화물 반도체막은 투명 전극으로서의 기능을 가질 수 있기 때문에, 배선(718)에 사용하여도 개구율이 저하되지 않는다.
또한, 주사선(717) 및 배선(718)은 같은 재료로 형성하여도 좋고, 상이한 재료로 형성하여도 좋다. 하지만, 주사선(717)과 배선(718)의 저항이 다르면 신호 지연이 발생되기 때문에, 주사선(717) 및 배선(718)의 폭 등을 조절하여 같은 저항으로 하는 것이 바람직하다. 또한, 배선(718)의 저항을 주사선(717)보다 낮게 하여도 좋다.
또한, 도 2의 (A)에 도시된 바와 같이, 주사선(717)과 배선(718)을 전기적으로 접속하기 위한 콘택트 홀(719)을 복수로 제공하는 것에 의하여 신호 지연을 경감할 수 있다. 예를 들어, 콘택트 홀(719a)과 콘택트 홀(719b)을 제공하는 경우, 콘택트 홀(719a)은 영역(721)에, 콘택트 홀(719b)은 영역(722)에 제공할 수 있다.
또한, 콘택트 홀(719a) 및 콘택트 홀(719b) 외에, 화소부(702)에 콘택트 홀을 제공할 수도 있다. 도 2의 (B)는 콘택트 홀(719a) 및 콘택트 홀(719b) 외에, 화소부(702) 내의 화소(703[2,n])에 콘택트 홀(719c)을 제공한 경우의 반도체 장치(700)의 상면도이다. 콘택트 홀(719c)은 주사선(717)과 배선(718)이 중첩되어 있는 위치라면 임의의 위치에 제공할 수 있다. 또한, 본 명세서에 있어서, 예를 들어 m행째(m은 p 이하의 자연수), n열째(n은 q 이하의 자연수)의 화소(703)를 화소(703[m,n])라고 기재한다.
또한, 콘택트 홀(719a) 및 콘택트 홀(719b) 외에, 복수의 화소마다 콘택트 홀을 제공할 수도 있다. 예를 들어, 임의의 m행째 화소(703[m,n])에 콘택트 홀을 제공할 수도 있다. 예를 들어, 모든 홀수행의 화소(703[(1, 3, 5 등의 홀수),n]) 또는 모든 짝수행의 화소(703[(2, 4, 6 등의 짝수),n])에 콘택트 홀을 제공할 수도 있다. 또한, 예를 들어 모든 3의 배수의 행의 화소(703[(3, 6, 9 등의 3의 배수),n])에 콘택트 홀을 제공할 수도 있다. 또한, 예를 들어 모든 4의 배수의 행의 화소(703[(4, 8, 12 등의 4의 배수),n])에 콘택트 홀을 제공할 수도 있다. 또한, 예를 들어 모든 x의 배수(x는 p 이하의 자연수)의 행의 화소(703[(x, 2x, 3x 등의 x의 배수),n])에 콘택트 홀을 제공할 수도 있고, 모든 "x의 배수+y"(x는 p 이하의 자연수, y는 x 이하의 자연수)행째 화소(703[(x+y, 2x+y, 3x+y 등),n])에 콘택트 홀을 제공할 수도 있다.
또한, 상기 콘택트 홀의 형성 위치는 조합할 수도 있다. 예를 들어 모든 3의 배수의 행과 4의 배수의 행의 화소(703[(3, 4, 6, 8, 9, 12 등, 3의 배수 또는 4의 배수),n])에 콘택트 홀을 제공할 수도 있다.
콘택트 홀 간의 거리가 짧을수록 신호 지연을 저감할 수 있기 때문에, 콘택트 홀(719a)과 콘택트 홀(719b) 외에, 화소부(702)에 콘택트 홀을 제공함으로써, 화소부(702)에 콘택트 홀을 제공하지 않는 경우보다 주사선(717)과 배선(718)의 신호 지연을 저감할 수 있다. 콘택트 홀의 수가 많을수록 콘택트 홀 간의 거리를 짧게 할 수 있기 때문에, 신호 지연을 저감할 수 있다. 또한, 각 콘택트 홀 간의 거리는 가능한 한 같은 것이 바람직하지만, 같지 않아도 된다.
본 발명의 일 형태에서는, 주사선(717)과 배선(718)을 전기적으로 접속하기 위한 콘택트 홀을 모든 화소(703)에 제공하지는 않기 때문에, 화소부(702)에 콘택트 홀을 제공하더라도, 모든 화소(703)에 콘택트 홀을 제공하는 경우보다 화소부(702)의 개구율을 높일 수 있다.
또한, 도 3에 도시된 바와 같이, 반도체 장치(700)에 게이트 드라이버를 복수로 제공하여도 좋다. 예를 들어, 게이트 드라이버(706a)와 게이트 드라이버(706b)를 제공하고, 예를 들어 홀수행의 화소(703[(1, 3, 5 등의 홀수),n])와 접속된 주사선(717a)을 게이트 드라이버(706a)에, 짝수행의 화소(703[(2, 4, 6 등의 짝수),n])에 접속된 주사선(717b)을 게이트 드라이버(706b)에 각각 접속함으로써, 콘택트 홀(719)의 면적을 확대시킬 수 있다. 또한, 도 2의 경우와 마찬가지로 콘택트 홀(719)을 복수로 제공하여도 좋다.
또한, 도 3에서는 콘택트 홀(719) 주변의 주사선(717) 및 배선(718)의 폭이, 콘택트 홀(719)의 주변 이외보다 크다. 한편, 주사선(717)만 콘택트 홀(719) 주변의 폭을 크게 하고, 콘택트 홀(719) 주변의 배선(718)의 폭은 콘택트 홀(719) 주변 이외의 배선(718)의 폭과 같게 할 수도 있다.
또한, 반도체 장치(700)로서는 소스 드라이버(704) 및 게이트 드라이버(706)를 화소부(702)와 같은 제 1 기판(701)에 형성한 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(706)만을 제 1 기판(701)에 형성하여도 좋다. 또는 소스 드라이버(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 반도체 장치(700)가 가지는 화소부(702), 소스 드라이버(704) 및 게이트 드라이버(706)는 복수의 트랜지스터를 가지고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 반도체 장치(700)는 다양한 형태를 사용하는 것, 또는 다양한 표시 소자를 가지는 것이 가능하다. 표시 소자는 예를 들어, 액정 소자, LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등) 등을 포함하는 EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전기 영동 소자, 그레이팅 라이트 밸브(GLV)나 디지털 마이크로미러 디바이스(DMD), DMS(디지털 마이크로셔터) 소자, MIRASOL(등록 상표) 디스플레이, IMOD(인터피어런스 모듈레이션) 소자, 압전 세라믹 디스플레이 등의 MEMS(마이크로 일렉트로 메커니컬 시스템)를 사용한 표시 소자, 일렉트로웨팅 소자 등을 들 수 있다. 이들 외에도, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가지고 있어도 좋다. 또한, 표시 소자로서 퀀텀닷(quantum dot)을 사용하여도 좋다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 퀀텀닷을 사용한 표시 장치의 일례로서는 퀀텀닷 디스플레이 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은, 등을 가지도록 하면 좋다. 또한, 그 경우 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이에 의하여, 소비전력을 더 저감할 수 있다.
또한, 반도체 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라 상이한 2색을 선택하여 구성하여도 좋다. 또는 RGB에, 옐로, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시된 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀컬러 표시시키기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 옐로(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색의 재현성을 높일 수 있다. 이때, 착색층을 가지는 영역과, 착색층을 가지지 않는 영역을 배치함으로써, 착색층을 가지지 않는 영역에서의 백색광을 직접 표시에 이용하여도 상관없다. 일부에 착색층을 가지지 않는 영역을 배치함으로써, 밝은 표시를 할 때에 착색층에 기인하는 휘도의 저하를 줄일 수 있고, 소비전력을 2할에서 3할 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, 화이트(W)를, 각각의 발광색을 가지는 소자로부터 발광시켜도 상관없다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 더 소비전력을 저감할 수 있는 경우가 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 4 내지 도 30을 참조하여 설명한다.
<반도체 장치의 구성예>
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(500)의 상면도이고, 도 4의 (B)는 도 4의 (A)에 나타낸 일점쇄선 X1-X2 간에서의 절단면의 단면도, 도 4의 (C)는 일점쇄선 Y1-Y2 간에서의 절단면의 단면도에 상당한다.
또한, 도 4의 (A)에서는 번잡해지는 것을 피하기 위하여 트랜지스터(500)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터의 상면도에 있어서는, 이후의 도면에 있어서도 도 4의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시하고 있는 경우가 있다.
트랜지스터(500)는 기판(502)과, 도전막(504)과, 절연막(506)과, 절연막(507)과, 산화물 반도체막(508)과, 도전막(512a)과, 도전막(512b)과, 절연막(514)과, 절연막(516)과, 절연막(518)과, 도전막(520a)과, 도전막(520b)을 가진다. 또한, 산화물 반도체막(508)은 도전막(504) 측의 산화물 반도체막(508a)과, 산화물 반도체막(508a) 위의 산화물 반도체막(508b)을 가진다.
도전막(504)은 기판(502) 위에, 절연막(506)은 기판(502) 및 도전막(504) 위에, 절연막(507)은 절연막(506) 위에, 산화물 반도체막(508)은 절연막(507) 위에, 도전막(512a)은 절연막(507) 및 산화물 반도체막(508) 위에, 도전막(512b)은 절연막(507) 및 산화물 반도체막(508) 위에, 절연막(514)은 산화물 반도체막(508), 도전막(512a) 및 도전막(512b) 위에, 절연막(516)은 절연막(514) 위에, 절연막(518)은 절연막(516) 위에, 도전막(520b)은 절연막(518) 위에 각각 배치된다. 또한, 절연막(514), 절연막(516) 및 절연막(518)에 제공되며 도전막(512b)에 도달하는 콘택트 홀(542c)을 통하여, 도전막(520a)은 도전막(512b) 및 절연막(518) 위에 배치된다.
산화물 반도체막(508)은 도전막(512a) 및 도전막(512b)과 전기적으로 접속된다. 또한, 도전막(520a)은 도전막(512b)과 전기적으로 접속된다.
도전막(504)은 제 1 게이트 전극으로서의, 도전막(520b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서의 기능을 각각 가진다. 또한, 도전막(512a)은 소스 전극 및 드레인 전극 중 한쪽으로서의, 도전막(512b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 각각 가진다. 또한, 도전막(520a)은 예를 들어, 표시 장치에 사용하는 화소 전극으로서의 기능을 가진다.
또한, 실시형태 1에서 전술한 바와 같이, 도전막(504)은 도 1 내지 도 3에 도시된 주사선(717)의 일부이고, 도전막(520b)은 도 1 내지 도 3에 도시된 배선(718)의 일부이다.
여기서 비교예로서, 화소마다 콘택트 개구를 행하여 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속한 트랜지스터(570)를 도 5에 도시하였다.
트랜지스터(500)의 경우, 도전막(504) 및 도전막(520b)을, 화소부 이외의 영역에서 전기적으로 접속함으로써, 도전막(504) 및 도전막(520b)을 같은 전위로 하고 있다. 한편, 트랜지스터(570)의 경우, 콘택트 홀(542a) 및 콘택트 홀(542b)에 의하여 도전막(504) 및 도전막(520b)을 전기적으로 접속하여, 도전막(504) 및 도전막(520b)을 같은 전위로 하고 있다. 트랜지스터(500)만 콘택트 홀(542a) 및 콘택트 홀(542b)을 가지지 않기 때문에, 트랜지스터(500)의 개구율은 트랜지스터(570)의 개구율보다 높다는 특징을 가진다.
또한, 트랜지스터(500) 및 트랜지스터(570)에 포함되는 산화물 반도체막(508)은, 도전막(504)과 도전막(520b)의 각각과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워져 있다. 도전막(520b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체막(508)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 각각 길고, 산화물 반도체막(508) 전체는 절연막(514), 절연막(516) 및 절연막(518)을 개재하여 도전막(520b)으로 덮여 있다.
이와 같은 구조로 함으로써, 트랜지스터(500) 및 트랜지스터(570)에 포함되는 산화물 반도체막(508)을, 도전막(504) 및 도전막(520b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(500) 및 트랜지스터(570)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(500) 및 트랜지스터(570)는 s-channel 구조를 가지기 때문에, 도전막(504)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 산화물 반도체막(508)에 인가할 수 있으므로, 실시형태 1에서 전술한 바와 같이, 도전막(520b)을 가지지 않는 경우보다 트랜지스터(500) 및 트랜지스터(570)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻는 것이 가능해진다. 또한, 온 전류를 높이는 것이 가능하기 때문에, 트랜지스터(500) 및 트랜지스터(570)를 미세화하는 것이 가능해진다.
도 6에 본 실시형태의 변화예인 트랜지스터(600)를 도시하였다. 트랜지스터(600)는 기판(602)과, 도전막(604)과, 절연막(606)과, 산화물 반도체막(608)과, 도전막(612a)과, 도전막(612b)과, 절연막(614)과, 도전막(616)과, 절연막(618)을 가진다. 또한, 산화물 반도체막(608)은 도전막(604) 측의 산화물 반도체막(608a)과, 산화물 반도체막(608a) 위의 산화물 반도체막(608b)을 가진다.
도전막(604)은 기판(602) 위에, 절연막(606)은 기판(602) 및 도전막(604) 위에, 산화물 반도체막(608)은 절연막(606) 위에, 도전막(612a)은 절연막(606) 및 산화물 반도체막(608) 위에, 도전막(612b)은 절연막(606) 및 산화물 반도체막(608) 위에, 절연막(614)은 산화물 반도체막(608), 도전막(612a) 및 도전막(612b) 위에, 도전막(616)은 절연막(614) 위에, 절연막(618)은 절연막(606), 도전막(612a) 및 도전막(612b) 위에 각각 배치된다. 또한, 산화물 반도체막(608)은 도전막(612a) 및 도전막(612b)과 전기적으로 접속되고, 도전막(612a)은 소스 전극 및 드레인 전극 중 한쪽으로서의, 도전막(612b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 각각 가진다.
트랜지스터(600)는 제 1 게이트 전극으로서 기능하는 도전막(616) 하방에 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능하는 도전막(604)이 형성되는, 톱 게이트 구조를 가진다는 특징이 있다.
산화물 반도체막(608)은 도전막(616)과 도전막(604)의 각각과 대향하도록 위치하며 도전막(616) 및 도전막(604)에 끼워져 있다. 즉, 트랜지스터(600)는 전술한 s-channel 구조를 가진다. 그러므로, 높은 온 전류 특성을 얻는 것이 가능해진다.
또한, 도전막(616)은 도 1 내지 도 3에 도시된 주사선(717)의 일부이고, 도전막(604)은 도 1 내지 도 3에 도시된 배선(718)의 일부이다. 즉, 주사선(717) 하방에 배선(718)이 형성된다.
트랜지스터(600)는 도 7에 도시된 구조로 하여도 좋다. 상기 구조는 도전막(616)과, 도전막(612a) 및 도전막(612b)이 중첩되는 영역을 가지지 않는 셀프 얼라인 구조이다. 셀프 얼라인 구조의 트랜지스터는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과, 제 1 게이트 전극으로서 기능하는 도전막 사이의 기생 용량이 매우 작기 때문에 고속 동작 용도에 적합하다.
또한, 트랜지스터(600)는 도 8에 도시된 구조로 하여도 좋다. 상기 구조는 절연막(614) 및 도전막(616)이, 절연막(618)에 제공된 산화물 반도체막(608b) 및 절연막(606)에 도달하는 콘택트 홀에 제공되어 있다.
도 8에 도시된 트랜지스터(600)의 구성은, 전술한 그 외의 트랜지스터의 구성과 비교하여, 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 제 1 게이트 전극으로서 기능하는 도전막이 중첩되는 영역이 적기 때문에, 기생 용량을 작게 할 수 있다. 따라서, 상기 트랜지스터는 고속 동작을 필요로 하는 회로의 요소로서 적합하다. 또한, 상기 트랜지스터의 상면은 도 8의 (B) 및 (C)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만, 평탄화하지 않는 구성으로 할 수도 있다.
이하에서, 트랜지스터(500)에 포함되는 구성 요소에 대하여 자세히 설명한다. 또한, 도전막(504) 및 도전막(520b)은 각각 실시형태 1에서 전술한 주사선(717) 및 배선(718)과 마찬가지의 재료를 사용할 수 있다.
<기판>
기판(502)으로서는, 예를 들어 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등, 적어도 후의 열 처리에 견딜 수 있을 정도의 내열성을 가지는 기판을 사용하면 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(502)으로서 사용하여도 좋다. 또한, 기판(502)으로서 유리 기판을 사용하는 경우, 제 6세대, 제 7세대, 제 8세대, 제 9세대, 제 10세대 등의 대면적 기판을 사용함으로써, 대형의 표시 장치를 제작할 수 있다. 이러한 대면적 기판을 사용함으로써 제조 비용을 저감시킬 수 있으므로 바람직하다. 또한, 기판(502)으로서 가요성 기판을 사용하여도 좋다.
<제 1 게이트 절연막으로서 기능하는 절연막>
트랜지스터(500)의 제 1 게이트 절연막으로서 기능하는 절연막(506) 및 절연막(507)으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막 및 산화 네오디뮴막을 1종류 이상 포함하는 절연막을, 각각 사용할 수 있다. 또한, 절연막(506) 및 절연막(507)의 적층 구조로 하지 않고, 상술한 재료 중에서 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용하여도 좋다.
또한, 절연막(506)은 산소의 투과를 억제하는 블로킹막으로서의 기능을 가진다. 예를 들어, 절연막(507), 절연막(514), 절연막(516) 및/또는 산화물 반도체막(508) 내에 과잉의 산소를 공급하는 경우에 있어서, 절연막(506)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(500)의 채널 영역으로서 기능하는 산화물 반도체막(508)과 접촉되는 절연막(507)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉의 산소를 함유하는 영역(산소 과잉 영역)을 가지는 것이 더 바람직하다. 환언하면, 절연막(507)은 산소를 방출할 수 있는 절연막이다.
또한, 절연막(507)으로서 산화 하프늄을 사용한 경우, 이하의 효과가 나타난다. 산화 하프늄은, 산화 실리콘이나 산화 질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연막(507)의 막 두께를 크게 할 수 있기 때문에 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은, 비정질 구조를 가지는 산화 하프늄과 비교하여 높은 비유전율을 가진다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 본 실시형태에서는 절연막(506)으로서 질화 실리콘막을 형성하고, 절연막(507)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 트랜지스터(500)의 게이트 절연막으로서 질화 실리콘막을 포함함으로써 절연막을 물리적으로 후막화할 수 있다. 따라서, 트랜지스터(500)의 절연 내압의 저하를 억제, 나아가서는 절연 내압을 향상시켜서 트랜지스터(500)의 정전 파괴를 억제할 수 있다.
<산화물 반도체막>
산화물 반도체막(508)으로서는, 상술한 재료를 사용할 수 있다. 산화물 반도체막(508)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M(In의 원자수는 M의 원자수 이상), Zn≥M(Zn의 원자수는 M의 원자수 이상)을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 또한, 산화물 반도체막(508)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 가지는 산화물 반도체막(508)을 형성하기 쉬워진다. 또한, 성막되는 산화물 반도체막(508)의 원자수비는 각각 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 스퍼터링 타깃으로서 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체막(508)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
예를 들어, 산화물 반도체막(508a)으로서는, 상술한 In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등의 스퍼터링 타깃을 사용하여 형성하면 좋다. 바람직하게는, 산화물 반도체막(508a)은 In:M:Zn=4:α1(1.5≤α1≤2.5)(α1은 1.5 이상 2.5 이하):α2(2.5≤α2≤3.5)(α2는 2.5 이상 3.5 이하)[원자수비]이면 바람직하다.
또한, 산화물 반도체막(508b)으로서는 상술한 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2 등의 스퍼터링 타깃을 사용하여 형성하면 좋다. 바람직하게는, 산화물 반도체막(508b)은 In:M:Zn=1:β1(0.8≤β1≤1.2)(β1은 0.8 이상 1.2 이하):β2(0.8≤β2≤1.2)(β2는 0.8 이상 1.2 이하)[원자수비]이면 바람직하다. 또한, 산화물 반도체막(508b)에 사용하는 스퍼터링 타깃의 금속 원소의 원자수비로서는, In≥M(In의 원자수는 M의 원자수 이상), Zn≥M(Zn의 원자수는 M의 원자수 이상)을 만족할 필요는 없고, In<M 및/또는 Zn<M을 만족하는 조성이어도 좋다. 구체적으로는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6 등을 들 수 있다.
또한, 산화물 반도체막(508)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(500)의 오프 전류를 저감할 수 있다. 특히, 산화물 반도체막(508a)에는 에너지 갭이 2.0eV 이상, 바람직하게는 2.0eV 이상 3.0eV 이하인 산화물 반도체막을 사용하고, 산화물 반도체막(508b)에는 에너지 갭이 2.5eV 이상 3.5eV 이하인 산화물 반도체막을 사용하면 적합하다. 또한, 산화물 반도체막(508a)보다 산화물 반도체막(508b)의 에너지 갭이 큰 것이 더 바람직하다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508b)의 두께는 각각 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체막(508a)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(508a)은 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상으로 하면 좋다. 또한, 산화물 반도체막(508b)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(508b)은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하로 하면 좋다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(508a) 및 산화물 반도체막(508b)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(508a), 산화물 반도체막(508b)으로서는, 각각 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있으므로 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고, 채널 폭이 1×106μm이고 채널 길이 L이 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V에서 10V의 범위에 있어서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 상기 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 요하는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 됨과 함께 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체막(508)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(508)에 있어서, SIMS 분석에 의하여 얻어지는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체막(508a)은 산화물 반도체막(508b)보다 수소 농도가 적은 부분을 가지면 바람직하다. 산화물 반도체막(508a)이, 산화물 반도체막(508b)보다 수소 농도가 적은 부분을 가지는 것에 의하여, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 산화물 반도체막(508a)에 있어서 제14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(508a)에 있어서 산소 결손이 증가되어 n형화하게 된다. 그러므로, 산화물 반도체막(508a)에서의 실리콘이나 탄소의 농도와, 산화물 반도체막(508a)과의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체막(508a)에 있어서, SIMS 분석에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체막(508a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(508a)에 질소가 포함되어 있으면, 캐리어인 전자가 발생되어 캐리어 밀도가 증가되는 것에 의하여 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에 있어서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS 분석에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(508a) 및 산화물 반도체막(508b)은 각각 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
여기서, 산화물 반도체막(508), 및 산화물 반도체막(508)에 접촉되는 절연막의 밴드 구조에 대하여 도 9를 사용하여 설명한다.
도 9는 절연막(507), 산화물 반도체막(508a), 산화물 반도체막(508b), 및 절연막(514)을 가지는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조는 이해하기 쉽게 하기 위하여 절연막(507), 산화물 반도체막(508a), 산화물 반도체막(508b), 및 절연막(514)의 전도대 하단의 에너지 준위(Ec)를 나타내고 있다.
또한, 도 9에 나타낸 밴드 구조에서는 절연막(507) 및 절연막(514)으로서 산화 실리콘막을 사용하고, 산화물 반도체막(508a)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(508b)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용하여 형성되는 금속 산화막을 사용하는 구성의 밴드도이다.
도 9에 나타낸 바와 같이, 산화물 반도체막(508a), 산화물 반도체막(508b)에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 환언하면, 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이러한 밴드 구조를 가지기 위해서는, 산화물 반도체막(508a)과 산화물 반도체막(508b)의 계면에 있어서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 그런 불순물이 존재하지 않도록 한다.
산화물 반도체막(508a) 및 산화물 반도체막(508b)에 연속 접합을 형성하기 위해서는 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속적으로 적층하면 좋다.
도 9에 나타낸 구성으로 함으로써 산화물 반도체막(508a)이 웰(우물)이 되어, 상기 적층 구조를 사용한 트랜지스터에 있어서 채널 영역이 산화물 반도체막(508a)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체막(508b)을 형성하지 않는 경우, 산화물 반도체막(508a)에는 트랩 준위가 형성될 수 있다. 한편, 상기 적층 구조로 함으로써 상기 트랩 준위는 산화물 반도체막(508b)에 형성될 수 있다. 따라서, 산화물 반도체막(508a)으로부터 트랩 준위를 멀리 할 수 있다.
또한, 트랩 준위가, 채널 영역으로서 기능하는 산화물 반도체막(508a)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 떨어지게 되는 경우가 있고, 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써 마이너스의 고정 전하가 되어, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 따라서, 트랩 준위가 산화물 반도체막(508a)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 그런 구성으로 하면 바람직하다. 이로써, 트랩 준위에 전자가 축적되기 어려워지고, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께, 전계 효과 이동도를 높일 수 있다.
또한, 도 9에 있어서 산화물 반도체막(508b)은 산화물 반도체막(508a)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(508a)의 전도대 하단의 에너지 준위와, 산화물 반도체막(508b)의 전도대 하단의 에너지 준위의 차가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(508b)의 전자 친화력과, 산화물 반도체막(508a)의 전자 친화력의 차가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구성을 가짐으로써, 산화물 반도체막(508a)이 전류의 주된 경로가 되어, 채널 영역으로서 기능한다. 또한, 산화물 반도체막(508b)은 채널 영역이 형성되는 산화물 반도체막(508a)을 구성하는 금속 원소 중 1종류 이상으로 구성되는 산화물 반도체막이기 때문에, 산화물 반도체막(508a)과 산화물 반도체막(508b)의 계면에 있어서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에 있어서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 산화물 반도체막(508b)은 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 또는, 산화물 반도체막(508b)에는 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차)이 산화물 반도체막(508a)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(508a)의 전도대 하단의 에너지 준위와 차분(밴드 오프셋)을 가지는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차가 생기는 것을 억제하기 위해서는, 산화물 반도체막(508b)의 전도대 하단의 에너지 준위가, 산화물 반도체막(508a)의 전도대 하단의 에너지 준위보다 0.2eV 이상 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, 산화물 반도체막(508b)은 막 내에 스피넬형 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(508b)의 막 내에 스피넬형 결정 구조를 포함하는 경우, 상기 스피넬형 결정 구조와 다른 영역의 계면에 있어서 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508a)으로 확산되는 경우가 있다. 또한, 산화물 반도체막(508b)이 후술하는 CAAC-OS인 경우, 도전막(512a) 및 도전막(512b)의 구성 원소, 예를 들어 구리의 블로킹성이 높아지므로 바람직하다.
산화물 반도체막(508b)의 막 두께는 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508b)으로 확산되는 것을 억제할 수 있는 막 두께 이상이며, 절연막(514)으로부터 산화물 반도체막(508b)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들어, 산화물 반도체막(508b)의 막 두께가 10nm 이상이면, 도전막(512a) 및 도전막(512b)의 구성 원소가 산화물 반도체막(508a)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(508b)의 막 두께를 100nm 이하로 하면, 절연막(514) 및 절연막(516)으로부터 산화물 반도체막(508a)으로 효과적으로 산소를 공급할 수 있다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에 있어서 "평행"이란, 두 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "대략 평행"이란, 두 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 두 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "대략 수직"이란, 두 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또 다른 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로, 등방적이며 불균질 구조를 가지지 않는 것, 준안정 상태이며 원자의 배치가 고정화되어 있지 않은 것, 결합 각도가 유연한 것, 단거리 질서를 가지지만 장거리 질서를 가지지 않는 것 등이 알려져 있다.
즉, 안정적인 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에 있어서 주기 구조를 가지는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 한편, a-like OS는 등방적이지 않지만 공동(보이드라고도 함)을 가지는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는, c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 가지는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 행하면, 도 10의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS에서는 결정이 c축 배향성을 가지고, c축이 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면에 대략 수직인 방향을 향해 있음을 확인할 수 있다. 또한, 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에서도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 10의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여, 2θ를 56° 근방에 고정하고 φ스캔한 경우, 도 10의 (C)에 도시된 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음으로, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 가지는 CAAC-OS에 대하여, CAAC-OS의 피형성면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 10의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향해 있음을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 10의 (E)에 도시하였다. 도 10의 (E)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자선을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 가지지 않음을 알 수 있다. 또한, 도 10의 (E)에서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 10의 (E)에서의 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿들의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확히 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 11의 (A)에, 시료면에 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는, 예를 들어 일본 전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의하여 관찰할 수 있다.
도 11의 (A)로부터, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상의 것이나 3nm 이상의 것이 있는 것을 알 수 있다. 따라서 펠릿을, 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한 CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면에 평행이 된다.
또한, 도 11의 (B) 및 (C)에, 시료면에 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸다. 도 11의 (D) 및 (E)는 각각 도 11의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 먼저, 도 11의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에 있어서 원점을 기준으로 2.8nm-1에서 5.0nm-1 사이의 범위를 남기는 마스크 처리를 한다. 다음에, 마스크 처리한 FFT 이미지를 역 고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이와 같이 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지로부터 주기 성분을 추출한 이미지이고, 격자 배열을 나타내고 있다.
도 11의 (D)에서는 격자 배열이 흐트러진 개소를 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 개소가 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에, 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고 비정육각형상인 경우가 많다.
도 11의 (E)에서는 격자 배열이 정렬되어 있는 영역과, 다른 격자 배열이 정렬되어 있는 영역 사이에서 격자 배열의 방향이 변화하고 있는 개소를 점선으로 나타내고, 격자 배열의 방향의 변화를 파선으로 나타내었다. 점선 근방에 있어서도 명확한 결정립계를 확인할 수는 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면, 변형된 육각형이나 오각형 또는/및 칠각형 등이 형성될 수 있다. 즉, 격자 배열이 변형됨으로써 결정립계의 형성이 억제되고 있는 것을 알 수 있다. 이는 CAAC-OS가 a-b면 방향에 있어서 원자 배열이 조밀하지 않은 것이나, 금속 원소가 치환함으로써 원자간의 결합 거리가 변화하는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에 있어서 복수의 펠릿(나노 결정)이 연결되어 있고, 변형을 가지는 결정 구조가 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)이라고 부를 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있으므로, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어 실리콘 등, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
<nc-OS>
다음으로, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 가지지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 가지는 nc-OS를 박편화하고, 두께 34nm의 영역에 대하여 피형성면에 평행하게 프로브 직경이 50nm인 전자선을 입사시키면, 도 12의 (A)에 나타낸 바와 같은 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자선을 입사시켰을 때의 회절 패턴(나노빔 전자 회절 패턴)을 도 12의 (B)에 나타내었다. 도 12의 (B)로부터, 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자선을 입사시키는 것에 의해서는 질서성이 확인되지 않지만 프로브 직경이 1nm인 전자선을 입사시키는 것에 의해서는 질서성이 확인된다.
또한, 두께 10nm 미만의 영역에 대하여 프로브 직경이 1nm인 전자선을 입사시키면, 도 12의 (C)에 나타낸 바와 같이 스폿이 대략 정육각상으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에 있어서 nc-OS가 질서성이 높은 영역, 즉 결정을 가지는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 12의 (D)에 피형성면에 대략 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. nc-OS는, 고분해능 TEM 이미지에 있어서, 보조선으로 나타낸 개소 등과 같이 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하의 크기이고, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어, 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이 nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS는, 상이한 펠릿 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 간에서 결정 방위가 규칙성을 가지지 않는 것으로부터, nc-OS를, RANC(Random Aligned nanocrystals)를 가지는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는, a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮게 된다. 다만, nc-OS는, 상이한 펠릿 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는, CAAC-OS에 비하여 결함 준위 밀도가 높게 된다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다.
도 13에, a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 13의 (A)는 전자 조사 개시 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 13의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에 있어서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 13의 (A) 및 (B)로부터, a-like OS는 전자 조사 개시 시부터, 세로 방향으로 연장되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역인 것으로 추측된다.
공동을 가지기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 모든 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여, 각 시료는 모두 결정부를 가진다.
또한, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 가지고, 또한 Ga-Zn-O층을 6층 가지는, 총 9층이 c축 방향으로 층상으로 겹쳐진 구조를 가지는 것이 알려져 있다. 이들 근접하는 층들의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부로 간주하였다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 14는, 각 시료의 결정부(22개소 내지 30개소)의 평균의 크기를 조사한 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 14로부터, a-like OS는, TEM 이미지의 취득 등에 따른 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 도 14로부터, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가, 전자(e-)의 누적 조사량이 4.2×108e-/nm2에 있어서는 1.9nm 정도의 크기까지 성장해 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 14로부터, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰은, 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는, 전자 조사에 의하여 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 보이지 않는다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 가지기 때문에, a-like OS는, nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이다. 단결정의 밀도의 78% 미만인 산화물 반도체는, 성막하는 것 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성의 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 상이한 단결정을 조합하는 것에 의하여, 원하는 조성의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여, 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종류 이상을 가지는 적층막이어도 좋다.
<산화물 반도체의 캐리어 밀도>
다음으로, 산화물 반도체의 캐리어 밀도에 대하여 이하에서 설명을 행한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 인자로서는, 산화물 반도체 내의 산소 결손(Vo) 또는 산화물 반도체 내의 불순물 등을 들 수 있다.
산화물 반도체 내의 산소 결손이 많아지면, 상기 산소 결손에 수소가 결합(이 상태를 VoH라고도 함)되었을 때에, 결함 준위 밀도가 높아진다. 또는, 산화물 반도체 내의 불순물이 많아지면, 상기 불순물에 기인하여 결함 준위 밀도가 높아진다. 따라서, 산화물 반도체 내의 결함 준위 밀도를 제어함으로써 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체를 채널 영역에 사용하는 트랜지스터를 생각한다.
트랜지스터의 문턱 전압의 마이너스 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 더 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는, 산화물 반도체 내의 불순물 농도를 낮게 하여, 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에 있어서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성인 산화물 반도체의 캐리어 밀도로서는, 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×10-9cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류의 향상, 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 높게 하는 것이 더 바람직하다. 산화물 반도체의 캐리어 밀도를 높게 하는 경우에는, 산화물 반도체의 불순물 농도를 약간 높이거나, 또는 산화물 반도체의 결함 준위 밀도를 약간 높이면 좋다. 또는, 산화물 반도체의 밴드갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비가 얻어지는 범위에 있어서, 불순물 농도가 약간 높은, 또는 결함 준위 밀도가 약간 높은 산화물 반도체는 실질적으로 진성인 것으로 간주할 수 있다. 또한, 전자 친화력이 크고, 그에 따라 밴드갭이 작아지고, 그 결과 열여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체는 실질적으로 진성인 것으로 간주할 수 있다. 또한, 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는 트랜지스터의 문턱 전압이 더 낮아진다.
상술한 캐리어 밀도가 높아진 산화물 반도체는 약간 n형화되어 있다. 따라서, 캐리어 밀도가 높아진 산화물 반도체를 "Slightly-n"이라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 더 바람직하다.
<트랜지스터의 보호 절연막 및 제 2 게이트 절연막으로서 기능하는 절연막>
절연막(514) 및 절연막(516)은 산화물 반도체막(508)에 산소를 공급하는 기능을 가진다. 또한, 절연막(518)은 트랜지스터(500)의 보호 절연막 및 제 2 게이트 절연막으로서의 기능을 가진다. 또한, 절연막(514) 및 절연막(516)은 산소를 가진다. 또한, 절연막(514)은 산소를 투과시킬 수 있는 절연막이다. 또한, 절연막(514)은 후에 형성하는 절연막(516)을 형성할 때에, 산화물 반도체막(508)에 대한 대미지 완화막으로도 기능한다.
절연막(514)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(514)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(514)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합하게 되어, 절연막(514)에서의 산소의 투과율이 감소되기 때문이다.
또한, 절연막(514)에 있어서는, 외부에서 절연막(514)에 들어간 산소가 모두 절연막(514)의 외부로 이동하지는 않고, 절연막(514)에 머무르는 산소도 있다. 또한, 절연막(514)에 산소가 들어감과 함께, 절연막(514)에 포함되는 산소가 절연막(514)의 외부로 이동함으로써, 절연막(514)에 있어서 산소의 이동이 일어나는 경우도 있다. 절연막(514)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(514) 위에 제공되는 절연막(516)으로부터 이탈되는 산소를, 절연막(514)을 통하여 산화물 반도체막(508)으로 이동시킬 수 있다.
또한, 절연막(514)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(EV_OS)와 산화물 반도체막의 전도대 하단의 에너지(EC_OS) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, 승온 이탈 가스 분석법에 있어서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아 분자의 방출량이 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(514) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(508)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연막(514) 및 산화물 반도체막(508)의 계면에 확산되면, 상기 준위가 절연막(514) 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(514) 및 산화물 반도체막(508)의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압이 플러스 방향으로 시프트된다.
또한, 질소 산화물은 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(514)에 포함되는 질소 산화물은 가열 처리에 있어서 절연막(516)에 포함되는 암모니아와 반응하기 때문에, 절연막(514)에 포함되는 질소 산화물이 저감된다. 이 때문에, 절연막(514) 및 산화물 반도체막(508)의 계면에 있어서 전자가 트랩되기 어렵다.
절연막(514)으로서 상기 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)의 가열 처리에 의하여 절연막(514)은 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿폭, 그리고 제 2 시그널 및 제 3 시그널의 스플릿폭은 X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하) 기인의 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 적을수록 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이고, 실레인 및 일산화 이질소를 사용한 PECVD법을 사용하여 상기 산화물 절연막을 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(516)은 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(516)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(516)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 나아가서는 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(516)은 절연막(514)과 비교하여 산화물 반도체막(508)에서 떨어져 있기 때문에, 절연막(514)보다 결함 밀도가 많아도 좋다.
또한, 절연막(514) 및 절연막(516)에는 같은 종류의 재료의 절연막을 사용할 수 있기 때문에, 절연막(514)과 절연막(516)의 계면을 명확히 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막(514)과 절연막(516)의 계면을 파선으로 도시하였다. 또한, 본 실시형태에서는 절연막(514)과 절연막(516)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고 예를 들어, 절연막(514) 또는 절연막(516)의 단층 구조로 하여도 좋다.
절연막(518)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 가진다. 절연막(518)을 제공함으로써, 산화물 반도체막(508)으로부터 산소가 외부로 확산되는 것과, 절연막(514) 및 절연막(516)에 포함되는 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체막(508)으로 수소, 물 등이 침입하는 것을 방지할 수 있다. 절연막(518)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 특히, 절연막(518)으로서는, 질화 산화 실리콘 또는 질화 실리콘막을 사용하면, 산소가 외부로 확산되는 것을 억제할 수 있으므로 적합하다.
또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막을 절연막(518)으로서 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다. 또한, 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막은, 특히 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨이면 바람직하다.
<반도체 장치의 제작 방법 1>
다음으로, 본 발명의 일 형태의 반도체 장치인 트랜지스터(500)의 제작 방법에 대하여 도 15 내지 도 30을 사용하여 자세히 설명한다.
먼저, 기판(502) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 행하여 가공함으로써, 게이트 전극으로서 기능하는 도전막(504)을 형성한다. 다음에, 도전막(504) 위에 게이트 절연막으로서 기능하는 절연막(506) 및 절연막(507)을 형성한다(도 15 참조).
다음에 절연막(507) 위에, 산화물 반도체막(509)을 예를 들어 스퍼터링법 등에 의하여 제 1 온도에서 성막한다. 또한, 산화물 반도체막(509)으로서는, 절연막(509a)을 성막하고, 이어서 산화물 반도체막(509b)을 성막한다(도 16 참조).
산화물 반도체막(509)을 성막하는 제 1 온도로서는, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 더 바람직하게는 100℃ 이상 250℃ 이하, 더 바람직하게는 100℃ 이상 200℃ 이하이다. 산화물 반도체막(509)을 가열하여 성막함으로써, 산화물 반도체막(509)의 결정성을 높일 수 있다. 한편, 기판(502)으로서 대형의 유리 기판(예를 들어, 제 6세대 내지 제 10세대)을 사용하는 경우, 제 1 온도를 150℃ 이상 340℃ 미만으로 한 경우, 기판(502)이 변형되는 경우가 있다. 따라서, 대형의 유리 기판을 사용하는 경우에는, 제 1 온도를 100℃ 이상 150℃ 미만으로 함으로써, 유리 기판의 변형을 억제할 수 있다.
또한, 절연막(509a)과 산화물 반도체막(509b)의 성막 시의 기판 온도는 같아도 좋고 달라도 좋다. 다만, 절연막(509a)과 산화물 반도체막(509b)의 기판 온도를 같게 함으로써, 제조 비용을 저감할 수 있으므로 적합하다.
스퍼터링법으로 산화물 반도체막(509)을 성막하는 경우, 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써 산화물 반도체막(509)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링 장치의 체임버는 산화물 반도체막(509)에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공(5×10-7Pa 이상 1×10-4Pa 이하 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내로 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류되지 않도록 해 두는 것이 바람직하다.
이어서, 산화물 반도체막(509)을 가공하여 섬 형상의 산화물 반도체막(508)을 형성한다. 또한, 절연막(509a)은 섬 형상의 산화물 반도체막(508a)이 되고, 산화물 반도체막(509b)은 섬 형상의 산화물 반도체막(508b)이 된다(도 17 참조).
다음에, 상기 제 1 온도보다 높은 온도에서 행하는 공정을 하지 않고, 절연막(507) 및 산화물 반도체막(508) 위에 소스 전극 및 드레인 전극이 되는 도전막(512)을 형성한다(도 18 참조).
이어서, 도전막(512) 위의 원하는 영역에 마스크(536a) 및 마스크(536b)를 형성한다(도 19 참조).
본 실시형태에서는 감광성의 수지막을 도전막(512) 위에 도포하고, 상기 감광성의 수지막을 리소그래피 공정에 의하여 패터닝함으로써 마스크(536a) 및 마스크(536b)를 형성한다.
이어서, 도전막(512), 및 마스크(536a) 및 마스크(536b) 위에서 에천트(538)를 사용하여 도전막(512)을 가공함으로써, 각각 서로 분리된 도전막(512a) 및 도전막(512b)을 형성한다(도 20 참조).
또한 본 실시형태에서는, 건식 에칭 장치를 사용하여 도전막(512)을 가공한다. 다만, 도전막(512)의 형성 방법은 이에 한정되지 않고 예를 들어, 에천트(538)에 약액을 사용함으로써, 습식 에칭 장치를 사용하여 도전막(512) 및 산화물 반도체막(508b)을 가공하여도 좋다. 또한, 습식 에칭 장치를 사용하여 도전막(512)을 가공하는 것보다, 건식 에칭 장치를 사용하여 도전막(512)을 가공하는 것이, 더 미세한 패턴을 형성할 수 있다. 한편, 건식 에칭 장치를 사용하여 도전막(512)을 가공하는 것보다, 습식 에칭 장치를 사용하여 도전막(512)을 가공하는 것이, 제조 비용을 저감할 수 있다.
이어서, 산화물 반도체막(508b), 도전막(512a) 및 도전막(512b), 및 마스크(536a) 및 마스크(536b) 위에서 에천트(539)를 사용하여, 산화물 반도체막(508b)의 표면을 세정한다(도 21 참조).
상술한 세정 방법으로서는, 예를 들어 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용하여 세정을 행함으로써, 산화물 반도체막(508b)의 표면에 부착된 불순물(예를 들어, 도전막(512a) 및 도전막(512b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 상기 세정을 반드시 행할 필요는 없고, 경우에 따라서는 세정을 행하지 않아도 된다.
또한, 도전막(512a) 및 도전막(512b)의 형성 시, 및/또는 상기 세정 공정에 있어서, 산화물 반도체막(508b)에서 도전막(512a) 및 도전막(512b)으로부터 노출된 영역은 산화물 반도체막(508a)보다 얇아지는 경우가 있다.
또한, 도전막(512a) 및 도전막(512b)의 형성 시, 및/또는 상기 세정 공정에 있어서, 산화물 반도체막(508b)에서 도전막(512a) 및 도전막(512b)으로부터 노출된 영역이 얇아지지 않는 경우도 있다. 이 경우의 일례를 도 22에 도시하였다. 도 22는 반도체 장치의 일례를 도시한 단면도이다. 도 22의 (A) 및 (B)는 도 4에 도시된 트랜지스터(500)의 산화물 반도체막(508b)이 얇아지지 않는 경우의 일례이다. 또한, 도 22의 (C) 및 (D)에 도시된 바와 같이, 산화물 반도체막(508b)의 막 두께를 미리 산화물 반도체막(508a)보다 얇게 형성하고, 도전막(512a) 및 도전막(512b)으로부터 노출된 영역의 막 두께를, 도 4에 도시된 트랜지스터(500)와 동등한 막 두께로 하여도 좋다. 또한, 도 22의 (E) 및 (F)에 도시된 바와 같이, 산화물 반도체막(508b)의 막 두께를 미리 산화물 반도체막(508a)보다 얇게 형성하고, 또한 산화물 반도체막(508b) 및 절연막(507) 위에 절연막(519)을 형성하여도 좋다. 이 경우, 절연막(519)에는 산화물 반도체막(508b)과, 도전막(512a) 및 도전막(512b)을 전기적으로 접속하기 위한 콘택트 홀을 형성한다. 절연막(519)은 절연막(514)과 마찬가지의 재료 및 형성 방법으로 형성할 수 있다.
다음에, 마스크(536a) 및 마스크(536b)를 제거함으로써, 산화물 반도체막(508b) 위의 소스 전극으로서 기능하는 도전막(512a)과, 드레인 전극으로서 기능하는 도전막(512b)이 형성된다. 또한, 산화물 반도체막(508)은 산화물 반도체막(508a)과 산화물 반도체막(508b)의 적층 구조가 된다(도 23 참조).
이어서, 산화물 반도체막(508), 및 도전막(512a) 및 도전막(512b) 위에 절연막(514) 및 절연막(516)을 성막한 후, 배리어막(531)을 성막한다(도 24 참조).
또한, 절연막(514)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(516)을 형성하는 것이 바람직하다. 절연막(514)을 형성한 후, 대기 개방을 하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여 절연막(516)을 연속적으로 형성함으로써, 절연막(514)과 절연막(516)의 계면에 있어서 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 절연막(514) 및 절연막(516)에 포함되는 산소를 산화물 반도체막(508)으로 이동시킬 수 있게 되어, 산화물 반도체막(508)의 산소 결손량을 저감하는 것이 가능해진다.
예를 들어, 절연막(514)으로서 PECVD법을 사용하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 있다. 산화성 기체로서는, 일산화 이질소, 이산화 질소 등이 있다. 또한, 상기 퇴적성 기체의 유량에 대하여 산화성 기체의 유량을 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하는 PECVD법을 사용함으로써, 절연막(514)은 질소를 포함하고 결함량이 적은 절연막이 된다.
절연막(516)으로서는, 예를 들어 PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 350℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연막(516)의 성막 조건으로서는, 상기 압력의 반응실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써 플라스마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 절연막(516) 내에서의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도를 상기 온도로 하여 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에 후의 공정의 가열 처리에 의하여 막 내의 산소의 일부가 이탈된다. 그 결과, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(516)의 형성 공정에 있어서 절연막(514)은 산화물 반도체막(508)의 보호막이 된다. 따라서, 산화물 반도체막(508)에 대한 대미지를 저감하면서 파워 밀도가 높은 고주파 전력을 사용하여 절연막(516)을 형성할 수 있다.
또한, 절연막(516)의 성막 조건에 있어서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연막(516)의 결함량을 저감하는 것이 가능하다. 대표적으로는, ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 바람직하게는 1.5×1017spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 절연막(514) 및 절연막(516)을 성막한 후(환언하면, 절연막(516)을 성막하고 나서 배리어막(531)을 성막하기 전)에, 가열 처리를 행하여도 좋다. 상기 가열 처리에 의하여 절연막(514) 및 절연막(516)에 포함되는 질소 산화물을 저감할 수 있다. 또한, 상기 가열 처리에 의하여 절연막(514) 및 절연막(516)에 포함되는 산소의 일부를 산화물 반도체막(508)으로 이동시켜, 산화물 반도체막(508)에 포함되는 산소 결손량을 저감할 수 있다.
절연막(514) 및 절연막(516)에 대한 가열 처리의 온도는 대표적으로, 400℃까지, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 360℃ 미만, 더 바람직하게는 350℃ 이상 360℃ 이하로 한다. 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
배리어막(531)은 산소와, 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 몰리브데넘, 하프늄, 또는 이트륨 중에서 선택되는 적어도 하나 이상)을 가진다. 배리어막(531)은 인듐 주석 산화물(ITO: Indium Tin Oxide라고도 함), 인듐 주석 실리콘 산화물(ITSO라고도 함) 또는 산화 인듐으로 하면, 요철에 대한 피복성이 양호하므로 바람직하다.
또한, 배리어막(531)은 예를 들어 스퍼터링법을 사용하여 형성할 수 있다. 배리어막(531)이 얇은 경우, 절연막(516)으로부터 외부로 방출될 수 있는 산소를 억제하는 것이 어려워지는 경우가 있다. 한편, 배리어막(531)이 두꺼운 경우, 절연막(516) 내에 바람직하게 산소를 첨가할 수 없는 경우가 있다. 따라서, 배리어막(531)의 두께는 바람직하게는 1nm 이상 20nm 이하, 더 바람직하게는 2nm 이상 10nm 이하로 한다. 본 실시형태에서는, 배리어막(531)으로서 두께 5nm의 ITSO를 성막한다.
이어서, 배리어막(531)을 통하여 산소(540)를 절연막(516)에 첨가한다. 또한, 도면에서는 절연막(516) 내에 첨가되는 산소를 산소(540a)로서 모식적으로 도시하였다(도 25 참조). 또한, 산소(540)는 절연막(514)에 첨가되는 경우도 있다.
배리어막(531)을 통하여 절연막(516)에 산소(540)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라스마 처리법 등이 있다. 또한, 산소(540)로서는 과잉 산소 또는 산소 라디칼 등을 들 수 있다. 또한, 산소(540)를 첨가할 때, 기판 측에 바이어스를 인가함으로써 효과적으로 산소(540)를 절연막(516)에 첨가할 수 있다. 상기 바이어스로서는, 예를 들어 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 하면 좋다. 절연막(516) 위에 배리어막(531)을 제공하고 산소를 첨가함으로써, 배리어막(531)이 절연막(516)으로부터 산소가 이탈되는 것을 억제하는 보호막으로서 기능한다. 그러므로, 절연막(516)에 더 많은 산소를 첨가할 수 있다.
다음에, 배리어막(531) 또는 배리어막(531)의 일부, 및 절연막(516)의 일부를, 에천트(542)에 의하여 제거한다(도 26 참조).
배리어막(531)과, 절연막(516)의 일부의 제거 방법으로서는, 건식 에칭법, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 방법 등을 들 수 있다. 또한, 에천트(542)는 건식 에칭법의 경우에는 에칭 가스이고, 습식 에칭법의 경우에는 약액이다. 본 실시형태에서는, 습식 에칭법을 사용하여 배리어막(531)을 제거한다. 배리어막(531)의 제거 방법으로서 습식 에칭법을 사용하면 제조 비용을 더 억제할 수 있으므로 적합하다.
이어서, 절연막(516) 위에 절연막(518)을 성막한다(도 27 참조).
절연막(518)을 PECVD법으로 성막하는 경우, 기판 온도는 400℃까지, 바람직하게는 375℃ 미만, 더 바람직하게는 340℃ 이상 360℃ 이하로 한다. 절연막(518)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 상술한 과잉 산소 또는 상술한 산소 라디칼을 산화물 반도체막(508)으로 확산시킬 수 있다. 또한, 절연막(518)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있으므로 바람직하다.
예를 들어, 절연막(518)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라스마 중에서 암모니아가 해리되어, 활성종이 발생된다. 상기 활성종이, 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존하게 되어, 결함이 증대된 거친 질화 실리콘막이 형성된다. 이러한 이유로, 원료 가스에 있어서 암모니아에 대한 질소의 유량비를 5배 이상 50배 이하, 10배 이상 50배 이하로 하는 것이 바람직하다.
또한, 절연막(518)의 형성 후에 가열 처리를 행하여도 좋다. 절연막(518) 형성 후의 가열 처리에 의하여, 절연막(516)에 포함되는 과잉 산소, 또는 산소 라디칼을 산화물 반도체막(508) 내로 확산시켜, 산화물 반도체막(508) 내의 산소 결손을 보전할 수 있다. 또는, 절연막(518)을 가열 성막함으로써, 절연막(516)에 포함되는 과잉 산소, 또는 산소 라디칼을 산화물 반도체막(508) 내로 확산시켜, 산화물 반도체막(508) 내의 산소 결손을 보전할 수 있다.
다음에, 절연막(518) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(514), 절연막(516) 및 절연막(518)의 원하는 영역에, 도전막(512b)에 도달하도록 콘택트 홀(542c)을 형성한다(도 28 참조).
다음에, 콘택트 홀(542c)을 덮도록 절연막(518) 위에 도전막(520)을 형성한다(도 29 참조).
다음에, 도전막(520) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 도전막(520)을 원하는 형상으로 가공함으로써, 도전막(520a) 및 도전막(520b)을 형성한다(도 30 참조). 도전막(520a) 및 도전막(520b)의 형성 방법에 대해서는, 건식 에칭법, 습식 에칭법, 또는 건식 에칭법과 습식 에칭법을 조합한 방법 등을 들 수 있다.
또한, 상술한 도전막, 절연막, 산화물 반도체막 등의 다양한 막은 상술한 방법뿐만 아니라 다른 방법, 예를 들어 열CVD법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법에 의하여 형성하여도 좋다. 열CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다.
열CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지로 인한 결함이 생성되지 않는다는 이점을 가진다.
열CVD법은 원료 가스와 산화제를 동시에 체임버 내로 공급하고, 체임버 내를 대기압 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버로 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버로 공급하는 경우, 복수 종류의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시에 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출시킨 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착됨으로써 제 1 층이 성막되고, 후에 도입되는 제 2 원료 가스와 반응하여, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입의 순서를 제어하면서 원하는 두께가 얻어질 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법 등의 열CVD법에 의하여 상술한 실시형태의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 다양한 막을 형성할 수 있고, 예를 들어, In-Ga-ZnO막을 성막하는 경우에는, 트라이메틸 인듐, 트라이메틸 갈륨, 및 다이메틸 아연을 사용한다. 또한, 트라이메틸 인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸 갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸 아연의 화학식은 Zn(CH3)2이다. 또한, 이들 조합에 한정되지 않고, 트라이메틸 갈륨 대신에 트라이에틸 갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸 아연 대신에 다이에틸 아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용한 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드, 테트라키스다이메틸아마이드 하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아마이드) 하프늄 등이 있다.
예를 들어, ALD를 이용한 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸 알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(다이메틸아마이드) 알루미늄, 트라이아이소뷰틸 알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용한 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용한 성막 장치에 의하여 텅스텐막을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입하여 초기 텅스텐막을 형성하고, 그 후 WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 이용한 성막 장치에 의하여 산화물 반도체막, 예를 들어In-Ga-ZnO막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 In-O층을 형성하고, 그 후 Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성하고, 그 후 Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
이상의 공정으로 도 4에 도시된 트랜지스터(500)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음으로 도 15 내지 도 30에 도시된 트랜지스터(500)의 제작 방법과는 다른 제작 방법에 대하여 이하 설명한다.
먼저, <반도체 장치의 제작 방법 1>과 마찬가지로 도 15 내지 도 24에 도시된 공정까지 행한다. 그 후, 도 25 내지 도 27에 도시된 공정을 행하지 않고 도 28 내지 도 30에 도시된 공정을 행한다.
이 경우, 배리어막(531)으로서는 금속 산화막을 사용하고, 상기 금속 산화막으로서는 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 성막하면 바람직하다.
또한, 배리어막(531)으로서 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 스퍼터링법으로 성막하는 경우, 스퍼터링 가스는 적어도 산소를 포함하면 바람직하다. 배리어막(531)의 형성 시에 있어서 스퍼터링 가스에 산소를 사용함으로써, 상기 산소가 플라스마 중에서 산소 라디칼이 되어, 상기 산소 및 상기 산소 라디칼 중 어느 한쪽 또는 양쪽 모두가 절연막(516) 내에 첨가되는 경우가 있다. 따라서, 도 25에 도시된 산소(540)를 첨가하는 공정을 행하지 않아도 된다. 환언하면, 배리어막(531)의 성막 시에 있어서 산소 첨가 처리와 배리어막(531)의 성막을 동시에 행하는 것이 가능해진다. 또한, 배리어막(531)은 제 1 배리어막의 성막 시(특히 성막 초기)에는 산소를 첨가하는 기능을 가지지만, 배리어막(531)의 형성 후에는 산소를 블록하는 기능을 가진다.
또한, 배리어막(531)으로서 예를 들어, 산화 알루미늄을 스퍼터링법으로 성막하는 경우, 절연막(516)과 배리어막(531)의 계면 근방에 혼합층이 형성되는 경우가 있다. 절연막(516)이 산화 질화 실리콘막인 경우, 상기 혼합층으로서 AlxSiyOz이 형성될 수 있다.
또한, 배리어막(531)으로서 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용하는 경우, 산화 알루미늄, 산화 하프늄, 및 산화 이트륨은 높은 절연성을 가지고 높은 산소 배리어성을 가진다. 따라서, 도 26에 도시된 배리어막(531)을 제거하는 공정, 및 도 27에 도시된 절연막(518)을 성막하는 공정을 행하지 않아도 된다. 따라서, 배리어막(531)은 절연막(518)과 마찬가지의 기능을 가진다.
또한, 배리어막(531)의 성막 시의 기판 온도를 400℃까지, 바람직하게는 375℃ 미만, 더 바람직하게는 340℃ 이상 360℃ 이하의 가열 성막으로 함으로써, 절연막(516) 내에 첨가된 과잉 산소 또는 산소 라디칼을 산화물 반도체막(508) 내로 확산시킬 수 있다. 또는, 배리어막(531)을 성막한 후에 400℃까지, 바람직하게는 375℃ 미만, 더 바람직하게는 340℃ 이상 360℃ 이하의 가열 처리를 행하면, 절연막(516) 내에 첨가된 과잉 산소 또는 산소 라디칼을 산화물 반도체막(508) 내로 확산시킬 수 있다.
이와 같이, 배리어막(531)으로서 산화 알루미늄, 산화 하프늄, 또는 산화 이트륨을 사용함으로써 반도체 장치의 제조 공정을 짧게 할 수 있게 되어, 제조 비용을 억제할 수 있다.
이상, 본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 표시 소자로서 액정 소자를 사용한 표시 장치의 구성에 대하여 설명한다.
도 31은, 도 1의 (A)에 나타낸 일점쇄선 Q-R에서의 단면도이다. 도 31에 도시된 반도체 장치(700)는 리드 배선부(711)와, 영역(722)과, 화소부(702)와, 소스 드라이버(704)와, FPC 단자부(708)를 가진다. 또한, 리드 배선부(711)는 배선(710)을 가진다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한, 소스 드라이버(704)는 트랜지스터(752)를 가진다. FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다.
트랜지스터(750) 및 트랜지스터(752)로서는 실시형태 2에 기재된 트랜지스터를 사용할 수 있다.
트랜지스터(750)는 도 1 내지 도 3에 도시된 주사선(717) 위에 설치된다. 주사선(717)의 일부는 트랜지스터(750)의 제 1 게이트 전극으로서 기능한다. 또한, 주사선(717)과 중첩되도록 설치된 배선(718)의 일부는 트랜지스터(750)의 제 2 게이트 전극으로서 기능한다.
주사선(717)과 배선(718)은 영역(722)에 형성된 콘택트 홀(719)에 의하여 전기적으로 접속되어 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화하고 산소 결손의 형성을 억제한 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써 화소부의 트랜지스터와 구동 회로부의 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도로 구동 회로로서 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없기 때문에 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에도 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극 사이에 유전체를 가지는 구조이다. 더 자세하게는 용량 소자(790)의 한쪽 전극으로서는 주사선(717)과 동일 공정에서 형성된 도전막을 사용하고, 용량 소자(790)의 다른 쪽 전극으로서는 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극 사이에 협지(挾持)되는 유전체로서는 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 31에 있어서 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 절연막(764), 절연막(766), 절연막(768), 및 평탄화 절연막(770)이 제공되어 있다.
절연막(764), 절연막(766) 및 절연막(768)으로서는 각각 실시형태 2에 기재된 절연막(514), 절연막(516) 및 절연막(518)과 마찬가지의 재료 및 제작 방법에 의하여 형성할 수 있다. 또한, 평탄화 절연막(770)으로서는 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시킴으로써 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
배선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 배선(710)으로서 예를 들어, 구리를 포함하는 재료를 사용한 경우, 배선 저항을 저감할 수 있다.
접속 전극(760)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 또한, 접속 전극(760)은 FPC(716)가 가지는 단자와, 이방성 도전막(780)을 통하여 전기적으로 접속된다.
제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서로, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구상(球狀)의 스페이서를 사용하여도 좋다.
본 실시형태에서는, 구조체(778)를 제 1 기판(701) 측에 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 제 2 기판(705) 측에 구조체(778)를 제공하는 구성, 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽 모두에 구조체(778)를 제공하는 구성으로 하여도 좋다.
블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색층(736)과, 차광막(738) 및 착색층(736)에 접촉되는 절연막(734)이, 제 2 기판(705) 측에 제공된다.
반도체 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은 제 2 기판(705) 측에 제공되고, 대향 전극으로서의 기능을 가진다. 반도체 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태가 달라지는 것에 의하여 광의 투과, 비투과가 제어됨으로써 화상을 표시할 수 있다. 도전막(774) 위에는 돌기(744)가 제공된다.
도전막(772)은 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되며 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 가진다. 반도체 장치(700)는 외광을 이용하여 도전막(772)으로 광을 반사시켜 착색층(736)을 통하여 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에 대하여 투광성이 있는 도전막, 또는 가시광에 대하여 반사성이 있는 도전막을 사용할 수 있다. 가시광에 대하여 투광성이 있는 도전막으로서는, 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성이 있는 도전막으로서는, 예를 들어 알루미늄, 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는, 도전막(772)으로서 가시광에 대하여 반사성이 있는 도전막을 사용한다.
또한, 도전막(772)으로서 가시광에 대하여 반사성이 있는 도전막을 사용하는 경우, 상기 도전막을 적층 구조로 하여도 좋다. 예를 들어, 하층에 막 두께 100nm의 알루미늄막을 형성하고, 상층에 두께 30nm의 은 합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 형성한다. 상술한 구조로 함으로써, 이하의 우수한 효과가 나타난다.
(1) 하지막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 약액에 의하여 알루미늄막과, 은 합금막을 일괄적으로 에칭하는 것이 가능하다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어, 테이퍼 형상)으로 할 수 있다. (3)의 이유는, 알루미늄막은 은 합금막보다 약액에 의한 에칭 속도가 느리거나, 또는 상층의 은 합금막의 에칭 후 하층의 알루미늄막이 노출된 경우에, 은 합금막보다 비(卑)의 금속, 환언하면 이온화 경향이 높은 금속인 알루미늄으로부터 전자가 추출되기 때문에, 은 합금막의 에칭이 억제되고, 하층의 알루미늄막의 에칭의 진행이 빨라지기 때문이다.
또한, 도 31에 도시된 반도체 장치(700)는 반사형 컬러 액정 표시 장치에 대하여 예시한 것이지만, 이에 한정되지 않는다. 예를 들어, 도전막(772)으로서 가시광에 대하여 투광성이 있는 도전막을 사용함으로써 투과형 컬러 액정 표시 장치로 하여도 좋다. 반도체 장치(700)를 투과형 액정 표시 장치로 하는 경우에는, 용량 소자(790)가 가지는 한 쌍의 전극을 도전막(772)과 중첩되지 않는 위치에 제공한다. 또한, 기판(701)으로부터 입사하여 액정 소자(775) 및 착색층(736)을 경유하여 사출되는 광의 경로에 제공되는 각 층을, 가시광에 대하여 투광성이 있는 층으로 하는 것이 바람직하다.
또한, 도 31에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 가지는 기억 장치에 대하여 도 32 내지 도 36을 사용하여 설명을 행한다.
도 32의 (A)에 본 실시형태에서의 기억 장치가 가지는 셀(1000)의 회로도를 도시하였다. 트랜지스터(1200), 트랜지스터(600) 및 용량 소자(1400)를 가진다.
실시형태 2에서 기재한 바와 같이, 트랜지스터(600)는 산화물 반도체를 사용한 것이기 때문에, 오프 전류가 작다. 그러므로, 반도체 장치의 특정의 노드에 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않는 것, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능해지기 때문에, 소비전력이 낮은 반도체 장치가 된다.
셀(1000)에 있어서, 제 1 배선(1001)은 트랜지스터(1200)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 제 2 배선(1002)은 트랜지스터(1200)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다. 또한, 제 3 배선(1003)은 트랜지스터(600)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 제 4 배선(1004)은 트랜지스터(600)의 제 1 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(1200)의 게이트 전극, 및 트랜지스터(600)의 소스 전극 및 드레인 전극 중 다른 쪽은, 용량 소자(1400)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(1005)은 용량 소자(1400)의 전극의 다른 쪽과 전기적으로 접속되어 있다. 또한, 제 6 배선(1006)은 트랜지스터(600)의 제 2 게이트 전극(백 게이트 전극이라고도 함)과 전기적으로 접속되어 있다.
셀(1000)을 가지는 기억 장치는, 트랜지스터(1200)의 게이트의 전위를 유지할 수 있다는 특성을 가짐으로써, 이하에 기재된 바와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(1004)의 전위를, 트랜지스터(600)가 도통 상태가 되는 전위로 하여, 트랜지스터(600)를 도통 상태로 한다. 이에 의하여, 제 3 배선(1003)의 전위가, 트랜지스터(1200)의 게이트, 및 용량 소자(1400)의 전극의 한쪽과 전기적으로 접속하는 노드(FG)에 공급된다. 즉, 트랜지스터(1200)의 게이트에는, 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 한쪽이 공급되는 것으로 한다. 그 후, 제 4 배선(1004)의 전위를, 트랜지스터(600)가 비도통 상태가 되는 전위로 하여, 트랜지스터(600)를 비도통 상태로 하는 것에 의하여, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(600)의 오프 전류가 작기 때문에, 노드(FG)의 전하는 장기간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제 1 배선(1001)에 소정의 전위(정전위)를 공급한 상태에서, 제 5 배선(1005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(1002)은, 노드(FG)에 유지된 전하량에 따른 전위를 취한다. 이는, 트랜지스터(1200)를 n채널형으로 하면, 트랜지스터(1200)의 게이트에 High 레벨 전하가 공급되고 있는 경우의 외견상 문턱 전압 Vth_H는, 트랜지스터(1200)의 게이트에 Low 레벨 전하가 공급되고 있는 경우의 외견상 문턱 전압 Vth_L보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(1200)를 "도통 상태"로 하기 위하여 필요한 제 5 배선(1005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(1005)의 전위를 Vth_H와 Vth_L 사이의 전위(V0)로 하는 것에 의하여, 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, 노드(FG)에 High 레벨 전하가 공급된 경우에는, 제 5 배선(1005)의 전위가 V0(>Vth_H)가 되면, 트랜지스터(1200)는 "도통 상태"가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는, 제 5 배선(1005)의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(1200)는 "비도통 상태"로 유지된다. 이 때문에, 제 2 배선(1002)의 전위를 판별하는 것에 의하여, 노드(FG)에 유지되고 있는 정보를 판독할 수 있다.
또한, 판독 시에는, 원하는 셀의 정보를 판독하여야 한다. 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(1200)가 "비도통 상태"가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선(1005)에 공급하면 좋다. 또는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(1200)가 "도통 상태"가 되는 전위, 즉 Vth_L보다 높은 전위를 제 5 배선(1005)에 공급하면 좋다.
도 32의 (B)에 도시된 셀(1100)은 트랜지스터(1200)를 가지지 않는 점에서 셀(1000)과 다르다. 이 경우에도 셀(1000)과 마찬가지의 동작에 의하여 정보의 기록 및 유지 동작이 가능하다.
셀(1100)에서의, 정보의 판독에 대하여 설명한다. 트랜지스터(600)가 도통 상태가 되면, 부유 상태인 제 3 배선(1003)과 용량 소자(1400)가 도통되고, 제 3 배선(1003)과 용량 소자(1400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(1003)의 전위가 변화한다. 제 3 배선(1003)의 전위의 변화량은, 용량 소자(1400)의 전극의 한쪽의 전위(또는 용량 소자(1400)에 축적된 전하)에 따라, 다른 값을 취한다.
예를 들어, 용량 소자(1400)의 전극의 한쪽의 전위를 V, 용량 소자(1400)의 용량을 C, 제 3 배선(1003)이 가지는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(1003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(1003)의 전위는, (CB×VB0+CV)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(1400)의 전극의 한쪽의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취하는 것으로 하면, 전위(V1)를 유지하고 있는 경우의 제 3 배선(1003)의 전위(=(CB×VB0+CV1)/(CB+C))는, 전위(V0)를 유지하고 있는 경우의 제 3 배선(1003)의 전위(=(CB×VB0+CV0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 제 3 배선(1003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
셀(1000) 또는 셀(1100)을 가지는 기억 장치는, 정보의 기록에 높은 전압이 불필요하기 때문에, 소자의 열화가 일어나기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행하지 않기 때문에, 절연막의 열화 등의 문제가 생기지 않는다. 즉, 본 발명의 일 형태에 따른 기억 장치는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라 정보의 기록이 행해지기 때문에, 고속의 동작이 가능해진다.
도 32의 (A)에 도시된 셀(1000)을 매트릭스상으로 배열한 셀 어레이(1010)를 도 33에 도시하였다. 배선(1001) 및 배선(1003)은 배선(1011)과, 배선(1002)은 배선(1012)과, 배선(1004)은 배선(1014)과, 배선(1005)은 배선(1015)과, 배선(1006)은 배선(1016)과 각각 접속되어 있다. 즉, 배선(1014)은 트랜지스터(600)의 제 1 게이트 전극에, 배선(1016)은 트랜지스터(600)의 제 2 게이트 전극에 각각 전기적으로 접속되어 있다.
도 33에 도시된 바와 같이 배선(1014)과 배선(1015)을, 셀 어레이(1010) 이외의 영역에서 배선(1017)에 의하여 전기적으로 접속함으로써, 셀(1000)에 배선(1014)과 배선(1015)을 전기적으로 접속하기 위한 콘택트 홀을 제공할 필요가 없고, 이에 의하여 셀(1000)의 밀도를 높일 수 있다.
또한, 일부의 셀(1000)에 콘택트 홀을 제공하여, 배선(1014)과 배선(1015)을 전기적으로 접속하여도 좋다. 예를 들어, 1칩마다 셀(1000)에 콘택트 홀을 제공하여도 좋다. 셀 어레이(1010) 이외의 영역 외에 셀(1000)에 콘택트 홀을 제공함으로써, 콘택트 홀들 사이의 거리를 짧게 할 수 있다. 이에 의하여, 배선들(1014, 1015) 간의 신호 지연을 저감할 수 있다. 또한, 각 콘택트 홀들 사이의 거리는 가능한 한 같은 것이 바람직하지만, 같게 하지 않아도 된다.
일부의 셀(1000)에 배선(1014)과 배선(1015)을 전기적으로 접속하기 위한 콘택트 홀을 제공하더라도, 모든 셀(1000)에 콘택트 홀을 제공하는 경우보다 셀(1000)의 밀도를 높일 수 있다.
도 34는 도 32의 (A)에 대응하는 셀(1000)의 단면도이다. 또한, 도 34의 (A), (B) 및 (C)는, 각각 다른 장소의 단면도이다.
도 34에 도시된 반도체 장치는 트랜지스터(1200)와, 트랜지스터(600)와, 용량 소자(1400)를 가진다. 또한, 트랜지스터(600) 및 용량 소자(1400)는 트랜지스터(1200) 상방에 배치한다.
트랜지스터(1200)는, 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(1200)는, 반도체 기판(450) 내의 영역(472a)과, 반도체 기판(450) 내의 영역(472b)과, 절연막(462)과, 도전막(454)을 가진다.
트랜지스터(1200)에 있어서, 영역(472a) 및 영역(472b)은, 소스 영역 및 드레인 영역으로서의 기능을 가진다. 또한, 절연막(462)은, 게이트 절연막으로서의 기능을 가진다. 또한, 도전막(454)은, 게이트 전극으로서의 기능을 가진다. 따라서, 도전막(454)에 인가하는 전위에 의하여, 채널 형성 영역의 저항을 제어할 수 있다. 즉, 도전막(454)에 인가하는 전위에 의하여, 영역(472a)과 영역(472b) 사이의 도통·비도통을 제어할 수 있다.
반도체 기판(450)으로서는, 예를 들어, 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨을 재료로 한 화합물 반도체 기판 등을 사용하면 좋다. 바람직하게는, 반도체 기판(450)으로서 단결정 실리콘 기판을 사용한다.
반도체 기판(450)은, n형의 도전형을 부여하는 불순물을 가지는 반도체 기판을 사용한다. 다만, 반도체 기판(450)으로서, p형의 도전형을 부여하는 불순물을 가지는 반도체 기판을 사용하여도 좋다. 그 경우, 트랜지스터(1200)가 되는 영역에는, n형의 도전형을 부여하는 불순물을 가지는 웰을 배치하면 좋다. 또는, 반도체 기판(450)이 i형이어도 좋다.
반도체 기판(450)의 상면은, (110)면을 가지는 것이 바람직하다. 이로써, 트랜지스터(1200)의 온 특성을 향상시킬 수 있다.
영역(472a) 및 영역(472b)은, p형의 도전형을 부여하는 불순물을 가지는 영역이다. 이와 같이, 트랜지스터(1200)는 p채널형 트랜지스터를 구성한다.
또한, 트랜지스터(1200)는 영역(460) 등에 의하여, 인접한 트랜지스터와 분리된다. 영역(460)은, 절연성을 가지는 영역이다.
도 34에 도시된 셀(1000)은, 절연막(464)과, 절연막(466)과, 절연막(468)과, 절연막(422)과, 도전막(480a)과, 도전막(480b)과, 도전막(480c)과, 도전막(478a)과, 도전막(478b)과, 도전막(478c)과, 도전막(476a)과, 도전막(476b)과, 도전막(474a)과, 도전막(474b)과, 도전막(474c)과, 도전막(496a)과, 도전막(496b)과, 도전막(496c)과, 도전막(496d)과, 도전막(498a)과, 도전막(498b)과, 도전막(498c)과, 도전막(498d)과, 절연막(490)과, 절연막(492)과, 절연막(428)과, 절연막(409)과, 절연막(494)을 가진다.
여기서, 절연막(422), 절연막(428) 및 절연막(409)은, 배리어성을 가지는 절연막이다. 즉, 도 34에 도시된 반도체 장치는, 트랜지스터(600)가 배리어성을 가지는 절연막으로 둘러싸인 구조를 가진다. 다만, 절연막(422), 절연막(428) 및 절연막(409) 중 어느 하나 이상을 가지지 않아도 된다.
절연막(464)은 트랜지스터(1200) 위에 배치한다. 또한, 절연막(466)은 절연막(464) 위에 배치한다. 또한, 절연막(468)은 절연막(466) 위에 배치한다. 또한, 절연막(490)은 절연막(468) 위에 배치한다. 또한, 트랜지스터(600)는 절연막(490) 위에 배치한다. 또한, 절연막(492)은 트랜지스터(600) 위에 배치한다. 또한, 절연막(494)은 절연막(492) 위에 배치한다.
절연막(464)은, 영역(472a)에 도달하는 콘택트 홀과, 영역(472b)에 도달하는 콘택트 홀과, 도전막(454)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는, 각각 도전막(480a), 도전막(480b) 또는 도전막(480c)이 매립되어 있다.
또한, 절연막(466)은, 도전막(480a)에 도달하는 콘택트 홀과, 도전막(480b)에 도달하는 콘택트 홀과, 도전막(480c)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는, 각각 도전막(478a), 도전막(478b) 또는 도전막(478c)이 매립되어 있다.
또한, 절연막(468) 및 절연막(422)은, 도전막(478b)에 도달하는 콘택트 홀과, 도전막(478c)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는, 각각 도전막(476a) 또는 도전막(476b)이 매립되어 있다.
또한, 절연막(490)은, 트랜지스터(600)의 채널 형성 영역과 중첩되는 콘택트 홀과, 도전막(476a)에 도달하는 콘택트 홀과, 도전막(476b)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는, 각각 도전막(474a), 도전막(474b) 또는 도전막(474c)이 매립되어 있다.
도전막(474a)은, 트랜지스터(600)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서의 기능을 가진다. 즉, 트랜지스터(600)는 실시형태 2에 기재된 s-channel 구조를 가진다. 따라서, 트랜지스터(600)의 온 전류를 크게 할 수 있다. 또한, 펀치스루 현상을 억제할 수 있으므로, 트랜지스터(600)의 포화 영역에서의 전기 특성을 안정시킬 수 있다.
또한, 절연막(409) 및 절연막(492)은, 트랜지스터(600)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지는 도전막(612a)과 절연막(615)을 개재하여 중첩되는 도전막(617)에 도달하는 콘택트 홀과, 트랜지스터(600)의 게이트 전극으로서의 기능을 가지는 도전막(616)에 도달하는 콘택트 홀과, 트랜지스터(600)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 가지는 도전막(612b)을 통하여 도전막(474b)에 도달하는 콘택트 홀과, 트랜지스터(600)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 가지는 도전막(612a)을 통하여 도전막(474c)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는 각각 도전막(496a), 도전막(496b), 도전막(496c) 또는 도전막(496d)이 매립되어 있다. 다만, 각 콘택트 홀은 트랜지스터(600) 등의 구성 요소 중 어느 것이 가지는 콘택트 홀을 더 통하는 경우가 있다.
또한, 절연막(494)은 도전막(496a)에 도달하는 콘택트 홀과, 도전막(496b)에 도달하는 콘택트 홀과, 도전막(496c)에 도달하는 콘택트 홀과, 도전막(496d)에 도달하는 콘택트 홀을 가진다. 또한, 콘택트 홀에는 각각 도전막(498a), 도전막(498b), 도전막(498c) 또는 도전막(498d)이 매립되어 있다.
절연막(464), 절연막(466), 절연막(468), 절연막(490), 절연막(492) 및 절연막(494)으로서는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연막을, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 절연막(401)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다.
절연막(464), 절연막(466), 절연막(468), 절연막(490), 절연막(492) 또는 절연막(494) 중 하나 이상은, 배리어성을 가지는 절연막을 가지면 바람직하다.
수소 등의 불순물 및 산소를 블록하는 기능을 가지는 절연막으로서는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연막을, 단층으로, 또는 적층으로 사용하면 좋다.
도전막(480a), 도전막(480b), 도전막(480c), 도전막(478a), 도전막(478b), 도전막(478c), 도전막(476a), 도전막(476b), 도전막(474a), 도전막(474b), 도전막(474c), 도전막(496a), 도전막(496b), 도전막(496c), 도전막(496d), 도전막(498a), 도전막(498b), 도전막(498c), 및 도전막(498d)으로서는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종류 이상 포함하는 도전막을, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋고, 알루미늄을 포함하는 도전막, 구리 및 타이타늄을 포함하는 도전막, 구리 및 망가니즈를 포함하는 도전막, 인듐, 주석 및 산소를 포함하는 도전막, 타이타늄 및 질소를 포함하는 도전막 등을 사용하여도 좋다. 도전막(480a), 도전막(480b), 도전막(480c), 도전막(478a), 도전막(478b), 도전막(478c), 도전막(476a), 도전막(476b), 도전막(474a), 도전막(474b), 도전막(474c), 도전막(496a), 도전막(496b), 도전막(496c), 도전막(496d), 도전막(498a), 도전막(498b), 도전막(498c), 및 도전막(498d) 중 하나 이상은, 배리어성을 가지는 도전막을 가지면 바람직하다.
트랜지스터(1200)의 소스 전극 또는 드레인 전극은 도전막(480b)과, 도전막(478b)과, 도전막(476a)과, 도전막(474b)과, 도전막(496c)을 통하여 트랜지스터(600)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 가지는 도전막(612b)과 전기적으로 접속된다. 또한, 트랜지스터(1200)의 게이트 전극으로서 기능하는 도전막(454)은 도전막(480c)과, 도전막(478c)과, 도전막(476b)과, 도전막(474c)과, 도전막(496d)을 통하여 트랜지스터(600)의 소스 및 드레인 중 한쪽으로서의 기능을 가지는 도전막(612a)과 전기적으로 접속된다.
용량 소자(1400)는 절연막(615)과 도전막(617)을 가진다. 또한, 절연막(615)은 트랜지스터(600)의 게이트 절연막으로서 기능하는 절연막(614)과 동일 공정을 거쳐 형성될 수 있기 때문에 생산성을 높일 수 있으므로 바람직한 경우가 있다. 또한, 도전막(617)으로서 트랜지스터(600)의 게이트 전극으로서 기능하는 도전막(616)과 동일 공정을 거쳐 형성한 층을 사용하면, 생산성을 높일 수 있으므로 바람직한 경우가 있다. 다만, 이들을 각각 다른 공정으로 형성하여도 상관없다.
또한, 도 35에 도시된 셀(1000)은, 도 34에 도시된 셀(1000)의 트랜지스터(1200)의 구조가 다를 뿐이다. 따라서, 도 35에 도시된 셀(1000)에 대해서는, 도 34에 도시된 셀(1000)에 관한 기재를 참작한다. 구체적으로는, 도 35에 도시된 셀(1000)은, 트랜지스터(1200)가 Fin형인 경우를 나타내고 있다. 트랜지스터(1200)를 Fin형으로 함으로써, 실효상의 채널 폭이 증대되는 것에 의하여 트랜지스터(1200)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(1200)의 오프 특성을 향상시킬 수 있다. 또한, 도 35의 (A), (B) 및 (C)는 각각 다른 장소의 단면도이다.
또한, 도 36에 도시된 셀(1000)은, 도 34에 도시된 셀(1000)의 트랜지스터(1200)의 구조가 다를 뿐이다. 따라서, 도 36에 도시된 셀(1000)에 대해서는, 도 34에 도시된 셀(1000)에 관한 기재를 참작한다. 구체적으로는, 도 36에 도시된 셀(1000)은, 트랜지스터(1200)가 SOI 기판에 제공되어 있는 경우를 나타내고 있다. 도 36에는, 절연막(452)에 의하여 영역(456)이 반도체 기판(450)과 분리되어 있는 구조를 나타내고 있다. SOI 기판을 사용함으로써, 펀치스루 현상 등을 억제할 수 있기 때문에 트랜지스터(1200)의 오프 특성을 향상시킬 수 있다. 또한, 절연막(452)은, 반도체 기판(450)의 일부를 절연체화시킴으로써 형성할 수 있다. 예를 들어, 절연막(452)으로서는, 산화 실리콘을 사용할 수 있다. 또한, 도 36의 (A), (B) 및 (C)는, 각각 다른 장소의 단면도이다.
도 34 내지 도 36에 도시된 셀(1000)은, 반도체 기판을 사용하여 p채널형 트랜지스터를 제작하고, 그 상방에 n채널형 트랜지스터를 제작하기 때문에, 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다. 또한, n채널형 트랜지스터와, p채널형 트랜지스터를 동일한 반도체 기판을 사용하여 제작한 경우에 비하여, 공정을 간략화할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 높일 수 있다. 또한, p채널형 트랜지스터는, LDD(Lightly Doped Drain) 영역, 얕은 트렌치 구조, 변형 설계 등 복잡한 공정을 생략할 수 있는 경우가 있다. 그러므로, n채널형 트랜지스터를 반도체 기판을 사용하여 제작하는 경우에 비하여, 생산성 및 수율을 높일 수 있는 경우가 있다.
또한, 본 실시형태에서는 트랜지스터(1200)가 p채널형 트랜지스터인 경우에 대하여 설명하였지만, 트랜지스터(1200)가 n채널형 트랜지스터이어도 상관없다.
또한, 본 실시형태에서의 트랜지스터(600)는 트랜지스터(500)로 하여도 상관없다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 가지는 표시 모듈 및 전자 기기에 대하여 도 37 및 도 38을 사용하여 설명을 행한다.
도 37에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 인쇄 기판(8010), 배터리(8011)를 가진다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞춰 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 부여하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하여, 광학식 터치 패널로 하는 것도 가능하다.
백라이트(8007)는 광원(8008)을 가진다. 또한, 도 37에는 백라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하고, 아울러 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 인쇄 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가진다. 또한 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
인쇄 기판(8010)은 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원은, 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 배터리(8011)는, 상용 전원을 사용하는 경우에는 생략 가능하다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 38의 (A) 내지 (G)는 전자 기기를 도시한 도면이다. 이들 전자 기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 38의 (A)는 모바일 컴퓨터이며 상술한 것 외에 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 38의 (B)는 기록 매체를 구비한 휴대형 화상 재생 장치(예를 들어, DVD 재생 장치)이며 상술한 것 외에 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 38의 (C)는 고글형 디스플레이이며 상술한 것 외에 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 38의 (D)는 휴대형 게임기이며 상술한 것 외에 기록 매체 판독부(5011) 등을 가질 수 있다. 도 38의 (E)는 텔레비전 수상 기능을 가지는 디지털 카메라이며 상술한 것 외에 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 38의 (F)는 휴대형 게임기이며 상술한 것 외에 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 38의 (G)는 휴대형 텔레비전 수상기이며 상술한 것 외에 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다.
도 38의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자 기기는 하나의 표시부에서 주로 화상 정보를 표시하고, 다른 하나의 표시부에서 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자 기기는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 38의 (A) 내지 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에 기재된 전자 기기에 실시형태 1 내지 실시형태 4에 기재된 반도체 장치를 적용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
401: 절연막
409: 절연막
422: 절연막
428: 절연막
450: 반도체 기판
452: 절연막
454: 도전막
456: 영역
460: 영역
462: 절연막
464: 절연막
466: 절연막
468: 절연막
472a: 영역
472b: 영역
474a: 도전막
474b: 도전막
474c: 도전막
476a: 도전막
476b: 도전막
478a: 도전막
478b: 도전막
478c: 도전막
480a: 도전막
480b: 도전막
480c: 도전막
490: 절연막
492: 절연막
494: 절연막
496a: 도전막
496b: 도전막
496c: 도전막
496d: 도전막
498a: 도전막
498b: 도전막
498c: 도전막
498d: 도전막
500: 트랜지스터
502: 기판
504: 도전막
506: 절연막
507: 절연막
508: 산화물 반도체막
508a: 산화물 반도체막
508b: 산화물 반도체막
509: 산화물 반도체막
509a: 절연막
509b: 산화물 반도체막
512: 도전막
512a: 도전막
512b: 도전막
514: 절연막
516: 절연막
518: 절연막
519: 절연막
520: 도전막
520a: 도전막
520b: 도전막
531: 배리어막
536a: 마스크
536b: 마스크
538: 에천트
539: 에천트
540: 산소
540a: 산소
542: 에천트
542a: 콘택트 홀
542b: 콘택트 홀
542c: 콘택트 홀
570: 트랜지스터
600: 트랜지스터
602: 기판
604: 도전막
606: 절연막
608: 산화물 반도체막
608a: 산화물 반도체막
608b: 산화물 반도체막
612a: 도전막
612b: 도전막
614: 절연막
615: 절연막
616: 도전막
617: 도전막
618: 절연막
700: 반도체 장치
701: 기판
702: 화소부
703: 화소
704: 소스 드라이버
705: 기판
706: 게이트 드라이버
706a: 게이트 드라이버
706b: 게이트 드라이버
708: FPC 단자부
710: 배선
711: 배선부
712: 실재
716: FPC
717: 주사선
717a: 주사선
717b: 주사선
718: 배선
719: 콘택트 홀
719a: 콘택트 홀
719b: 콘택트 홀
719c: 콘택트 홀
720: 신호선
721: 영역
722: 영역
730: 영역
734: 절연막
736: 착색층
738: 차광막
744: 돌기
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
766: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
790: 용량 소자
1000: 셀
1001: 배선
1002: 배선
1003: 배선
1004: 배선
1005: 배선
1006: 배선
1010: 셀 어레이
1011: 배선
1012: 배선
1014: 배선
1015: 배선
1016: 배선
1017: 배선
1100: 셀
1200: 트랜지스터
1400: 용량 소자
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 지지부
5013: 이어폰
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백라이트
8008: 광원
8009: 프레임
8010: 인쇄 기판
8011: 배터리

Claims (8)

  1. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    트랜지스터로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 산화물 반도체막; 및
    상기 산화물 반도체막 위의 제 2 게이트 전극을 포함하는 상기 트랜지스터를 포함하고,
    상기 산화물 반도체막은, 인듐, 갈륨, 및 아연을 포함하며,
    상기 트랜지스터의 상기 제 1 게이트 전극은 상기 화소의 외부 영역에서 상기 트랜지스터의 상기 제 2 게이트 전극에 전기적으로 접속되는, 표시 장치.
  2. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    트랜지스터로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극; 및
    상기 산화물 반도체막 위의 제 2 게이트 전극을 포함하는 상기 트랜지스터; 및
    제 1 전극 및 제 2 전극을 포함하는 용량 소자를 포함하고,
    상기 산화물 반도체막은, 인듐, 갈륨, 및 아연을 포함하고,
    상기 트랜지스터의 상기 제 1 게이트 전극은 상기 화소의 외부 영역에서 상기 트랜지스터의 상기 제 2 게이트 전극에 전기적으로 접속되며,
    상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 용량 소자의 상기 제 1 전극으로서 기능하는, 표시 장치.
  3. 화소를 포함하는 표시 장치로서,
    상기 화소는,
    제 1 트랜지스터로서,
    실리콘 반도체; 및
    상기 실리콘 반도체 위의 게이트 전극을 포함하는 상기 제 1 트랜지스터;
    상기 제 1 트랜지스터 위의 제 2 트랜지스터로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극; 및
    상기 산화물 반도체막 위의 제 2 게이트 전극을 포함하는 상기 제 2 트랜지스터; 및
    제 1 전극 및 제 2 전극을 포함하는 용량 소자를 포함하고,
    상기 산화물 반도체막은, 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 트랜지스터의 상기 제 1 게이트 전극은 상기 화소의 외부 영역에서 상기 제 2 트랜지스터의 상기 제 2 게이트 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 하나는 상기 용량 소자의 상기 제 1 전극으로서 기능하며,
    상기 제 2 트랜지스터의 채널은 상기 제 1 트랜지스터의 채널과 중첩되지 않는, 표시 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막의 두께는 3nm 이상 50nm 이하인, 표시 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 나노 결정을 포함하는, 표시 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 동일한 도전 재료를 포함하는, 표시 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 화소는 매트릭스상으로 배치되는 복수의 화소들을 가지는 화소부 내에 있고,
    상기 화소의 상기 외부 영역은 상기 화소부 외부에 위치하는, 표시 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    유기 EL 소자를 더 포함하는, 표시 장치.
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