JP2014093525A5 - - Google Patents

Claims (14)

1. 基板と、
   前記基板上に配置されたエピタキシャル構造体と、を含み、
   前記エピタキシャル構造体は、
   第１エピタキシャル層と、
   前記第１エピタキシャル層上に配置された第２エピタキシャル層と、
   前記第１エピタキシャル層と前記第２エピタキシャル層との間に配置され、前記第１エピタキシャル層と隣接する第１境界において第１ドーピング濃度を有し、前記第２エピタキシャル層と隣接する第２境界において前記第１ドーピング濃度と異なる第２ドーピング濃度を有する第３エピタキシャル層と、を含む、エピタキシャルウエハ。
2. 前記第１エピタキシャル層の組成と前記第２エピタキシャル層の組成は互いに同一である、請求項１に記載のエピタキシャルウエハ。
3. 前記第１エピタキシャル層は、前記基板と前記第２エピタキシャル層との間に配置されて、前記エピタキシャルウエハに電圧を印加する時に引き起こされる漏れ電流が抑制される、請求項１又は２に記載のエピタキシャルウエハ。
4. 前記第１エピタキシャル層が前記基板と前記第２エピタキシャル層との間に配置されて、前記基板と前記第２エピタキシャル層との間の格子不整合を減少させて、前記第２エピタキシャル層の表面欠陥を減らす、請求項１ないし３のいずれか一項に記載のエピタキシャルウエハ。
5. 前記第３エピタキシャル層の前記第１境界と前記第２境界との間の内部ドーピング濃度は、前記第１境界から前記第２境界に行くほど、前記第１ドーピング濃度から前記第２ドーピング濃度に増加または減少する、請求項１ないし４のいずれか一項に記載のエピタキシャルウエハ。
6. 前記第２エピタキシャル層の表面欠陥密度は、０．５個／ｃｍ^２以下である、請求項１ないし５のいずれか一項に記載のエピタキシャルウエハ。
7. 前記基板及び前記エピタキシャル構造体のそれぞれは、炭化ケイ素を含む、請求項１ないし６のいずれか一項に記載のエピタキシャルウエハ。
8. ｎ型にドープされた前記第１及び第２エピタキシャル層のそれぞれは、シリコンカーボンナイトライド（ＳｉＣＮ）を含む、請求項１ないし７のいずれか一項に記載のエピタキシャルウエハ。
9. ｐ型にドープされた前記第１及び第２エピタキシャル層のそれぞれは、アルミニウムシリコンカーバイド（ＡｌＳｉＣ）を含む、請求項１ないし８のいずれか一項に記載のエピタキシャルウエハ。
10. 前記第１エピタキシャル層は、１μｍ以下の厚さを有する、請求項１ないし９のいずれか一項に記載のエピタキシャルウエハ。
11. 前記第１エピタキシャル層は、０．５μｍ〜１．０μｍの厚さを有する、請求項１０に記載のエピタキシャルウエハ。
12. 前記第１乃至第３エピタキシャル層は全てｎ型又はｐ型伝導性シリコンカーバイドを含んで形成される、請求項１ないし１１のいずれか一項に記載のエピタキシャルウエハ。
13. 請求項１ないし１２のいずれか一項に記載の前記エピタキシャルウエハと、
    前記第２エピタキシャル層上に配置されたソース及びドレインとを含む、半導体素子。
14. 前記半導体素子は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に該当する、請求項１３に記載の半導体素子。