JP2014093526A5 - - Google Patents

Claims (16)

1. 基板と、
   前記基板上に配置されたエピタキシャル構造体と、を含み、
   前記エピタキシャル構造体は、ｎ型またはｐ型にドープされ、１０％以下のドーピング均一度を有する、エピタキシャルウエハ。
2. 中心部から縁部まで前記ドーピング均一度を有する、請求項１に記載のエピタキシャルウエハ。
3. 前記エピタキシャル構造体は、
   第１エピタキシャル層と、
   前記第１エピタキシャル層上に配置された第２エピタキシャル層と、を含む、請求項１又は２に記載のエピタキシャルウエハ。
4. 前記第２エピタキシャル層は、０．５個／ｃｍ^２以下の表面欠陥密度を有する、請求項３に記載のエピタキシャルウエハ。
5. 前記第１エピタキシャル層の組成と前記第２エピタキシャル層の組成は互いに同一である、請求項３又は４に記載のエピタキシャルウエハ。
6. 前記第１エピタキシャル層は第１ドーピング濃度にドープされ、前記第２エピタキシャル層は第２ドーピング濃度にドープされ、前記第１ドーピング濃度は、前記第２ドーピング濃度よりも高い、請求項３ないし５のいずれか一項に記載のエピタキシャルウエハ。
7. 前記基板はシリコンカーバイド基板であり、前記第１及び第２エピタキシャル層のそれぞれはシリコンカーバイドを含む、請求項３ないし６のいずれか一項に記載のエピタキシャルウエハ。
8. ｎ型にドープされた前記第１及び第２エピタキシャル層のそれぞれは、シリコンカーボンナイトライド（ＳｉＣＮ）を含む、請求項７に記載のエピタキシャルウエハ。
9. ｐ型にドープされた前記第１及び第２エピタキシャル層のそれぞれは、アルミニウムシリコンカーバイド（ＡｌＳｉＣ）を含む、請求項７に記載のエピタキシャルウエハ。
10. 前記第１エピタキシャル層は、１．０μｍ以下の厚さを有する、請求項３ないし９のいずれか一項に記載のエピタキシャルウエハ。
11. 前記ドーピング均一度は９％以下である、請求項１ないし１０のいずれか一項に記載のエピタキシャルウエハ。
12. 前記第１エピタキシャル層は、前記基板と前記第２エピタキシャル層との間に配置されて、前記エピタキシャルウエハに電圧を印加するときに引き起こされる漏れ電流が抑制される、請求項３に記載のエピタキシャルウエハ。
13. 前記第１エピタキシャル層が前記基板と前記第２エピタキシャル層との間に配置されて、前記基板と前記第２エピタキシャル層との間の格子不整合を低減させて、前記第２エピタキシャル層の表面欠陥を減らす、請求項３に記載のエピタキシャルウエハ。
14. 前記ドーピング均一度は、以下の通りである、請求項１ないし１３のいずれか一項に記載のエピタキシャルウエハ。
    

    

    （ここで、ｍｅａｎは、ドーピング濃度の平均を、σは、ドーピング濃度の標準偏差をそれぞれ示す。）
15. 前記第１エピタキシャル層は０．５μｍ〜１．０μｍの厚さを有する、請求項１０に記載のエピタキシャルウエハ。
16. 請求項３ないし１０のいずれか一項に記載の前記エピタキシャルウエハと、
    前記第２エピタキシャル層上に配置されたソース及びドレインとを含む、半導体素子。