JP2017507498A5 - - Google Patents

Claims (19)

1. 集積回路であって、
   シリコンを含む基板であって、ｎチャネルｆｉｎ電界効果トランジスタ（ｆｉｎＦＥＴ）のためのエリアにおいてｐ型領域を有し、ｐチャネルｆｉｎＦＥＴのためのエリアにおいてｎ型領域を有する、前記基板と、
   前記基板の上に配置される誘電体層であって、前記ｎチャネルｆｉｎＦＥＴのための前記エリアにおいて前記基板までの第１のトレンチを有し、前記ｐチャネルｆｉｎＦＥＴのための前記エリアにおいて前記基板までの第２のトレンチを有する、前記誘電体層と、
   前記第１のトレンチにおいて前記基板の前記ｐ型領域上に配置される第１のシリコンゲルマニウムバッファであって、前記基板における２０パーセント未満のゲルマニウム原子分率を有し、前記第１のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率を有する、前記第１のシリコンゲルマニウムバッファと、
   前記第２のトレンチにおいて前記基板の前記ｎ型領域上に配置される第２のシリコンゲルマニウムバッファであって、前記基板における２０パーセント未満のゲルマニウム原子分率を有し、前記第２のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率を有する、前記第２のシリコンゲルマニウムバッファと、
   前記第１のシリコンゲルマニウムバッファ上に直接に配置される前記ｎチャネルｆｉｎＦＥＴのｎチャネルｆｉｎであって、前記ｎチャネルｆｉｎが前記誘電体層の頂部表面より上に少なくとも１０ナノメートル延在し、前記ｎチャネルｆｉｎがｐ型ドーピングを有し、前記ｎチャネルｆｉｎがシリコンとは異なる半導体材料を含む、前記ｎチャネルｆｉｎと、
   前記第２のシリコンゲルマニウムバッファ上に直接に配置される前記ｐチャネルｆｉｎＦＥＴのｐチャネルｆｉｎであって、前記ｐチャネルｆｉｎが前記誘電体層の前記頂部表面より上に少なくとも１０ナノメートル延在し、前記ｐチャネルｆｉｎがｎ型ドーピングを有し、前記ｐチャネルｆｉｎがシリコンとは異なる半導体材料を含む、前記ｐチャネルｆｉｎと、
   を含む、集積回路。
2. 請求項１の集積回路であって、
   前記ｎチャネルｆｉｎがガリウムヒ化物を含む、集積回路。
3. 請求項１の集積回路であって、
   前記ｎチャネルｆｉｎがインジウムガリウムヒ化物を含む、集積回路。
4. 請求項３の集積回路であって、
   前記ｎチャネルｆｉｎが、５０：５０〜５７：４３のインジウム対ガリウム比を有する、集積回路。
5. 請求項１の集積回路であって、
   前記ｎチャネルｆｉｎがインジウムリン化物を含む、集積回路。
6. 請求項１の集積回路であって、
   前記ｎチャネルｆｉｎがゲルマニウムを含む、集積回路。
7. 請求項１の集積回路であって、
   前記ｐチャネルｆｉｎがシリコンゲルマニウムを含む、集積回路。
8. 請求項１の集積回路であって、
   前記ｐチャネルｆｉｎがゲルマニウムを含む、集積回路。
9. 集積回路を形成する方法であって、
   シリコンを含む基板を提供することであって、第１の極性のｆｉｎＦＥＴのためのエリアにおいて第１の導電型の第１の領域を有し、第２の反対の極性のｆｉｎＦＥＴのためのエリアにおいて第２の反対の導電型の第２の領域を有する、前記基板を提供することと、
   前記基板の上に誘電体層を５０ナノメートル〜１００ナノメートルの厚みに形成することと、
   前記第１の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層において第１のトレンチを形成することと、
   前記第１のトレンチにおいて前記基板上に第１のシリコンゲルマニウムバッファを１ナノメートル〜５ナノメートルの厚みに形成することと、
   第１の極性のｆｉｎが前記誘電体層の頂部表面より上に延在するように、前記第１のシリコンゲルマニウムバッファ上に前記第１の極性のｆｉｎＦＥＴの前記第１の極性のｆｉｎを形成することと、
   前記第１の極性のｆｉｎを覆うように前記誘電体層の上にエピタキシャルブロック層を形成することと、
   前記第２の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記エピタキシャルブロック層と前記誘電体層とにおいて第２のトレンチを形成することと、
   前記第２のトレンチにおいて前記基板上に第２のシリコンゲルマニウムバッファを１ナノメートル〜５ナノメートルの厚みに形成することと、
   第２の極性のｆｉｎが前記誘電体層の頂部表面より上に延在するように、前記第２のシリコンゲルマニウムバッファ上に前記第２の極性のｆｉｎＦＥＴの前記第２の極性のｆｉｎを形成することと、
   前記第２の極性のｆｉｎを覆うように前記エピタキシャルブロック層の上に誘電性材料のキャップ層を形成することと、
   前記誘電体層まで前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを平坦化するように、化学機械研磨（ＣＭＰ）プロセスにより前記キャップ層と前記エピタキシャルブロック層とを取り除くことと、
   前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが前記誘電体層より上に少なくとも１０ナノメートル延在するように、前記誘電体層を窪ませることと、
   を含む、方法。
10. 請求項９に記載の方法であって、
    前記第１のシリコンゲルマニウムバッファが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第１のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成され、
    前記第２のシリコンゲルマニウムバッファが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第２のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
11. 請求項９に記載の方法であって、
    前記第１の極性のｆｉｎがガリウムヒ化物を含む、方法。
12. 請求項９に記載の方法であって、
    前記第１の極性のｆｉｎがインジウムガリウムヒ化物を含む、方法。
13. 請求項１２に記載の方法であって、
    前記第１の極性のｆｉｎが、５０：５０〜５７：４３のインジウム対ガリウム比を有する、方法。
14. 請求項９に記載の方法であって、
    前記第１の極性のｆｉｎがインジウムリン化物を含む、方法。
15. 請求項９に記載の方法であって、
    前記第１の極性のｆｉｎがゲルマニウムを含む、方法。
16. 請求項９に記載の方法であって、
    前記第２の極性のｆｉｎがゲルマニウムを含む、方法。
17. 集積回路を形成する方法であって、
    シリコンを含む基板を提供することであって、第１の極性のｆｉｎＦＥＴのためのエリアにおいて第１の導電型の第１の領域を有し、第２の反対の極性のｆｉｎＦＥＴのためのエリアにおいて第２の反対の導電型の第２の領域を有する、前記基板を提供することと、
    前記基板の上に誘電体層を形成することと、
    前記第１の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第１のトレンチと、前記第２の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第２のトレンチとを同時に形成することと、
    前記第１のトレンチにおける前記基板上の第１のシリコンゲルマニウムバッファと、前記第２のトレンチにおける前記基板上の第２のシリコンゲルマニウムバッファとを同時に形成することと、
    第１の極性のｆｉｎと第２の極性のｆｉｎとが前記誘電体層の頂部表面より上に延在するように、前記第１のシリコンゲルマニウムバッファ上の前記第１の極性のｆｉｎＦＥＴの前記第１の極性のｆｉｎと、前記第２のシリコンゲルマニウムバッファ上の前記第２の極性のｆｉｎＦＥＴの前記第２の極性のｆｉｎとを同時に形成することと、
    前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを覆うように前記誘電体層の上に誘電性材料のキャップ層を形成すること、
    前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを前記誘電体層まで平坦化するように、ＣＭＰプロセスにより前記キャップ層を取り除くことと、
    前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが前記誘電体層より上に少なくとも１０ナノメートル延在するように、前記誘電体層を窪ませることと、
    を含む、方法。
18. 請求項１７に記載の方法であって、
    前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
19. 請求項１７に記載の方法であって、
    前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが、ゲルマニウムを含む。