JP2015065233A5

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Publication number: JP2015065233A5
Application number: JP2013197261A
Authority: JP
Filing date: 2013-09-24
Publication date: 2016-09-01
Anticipated expiration: 2033-09-24

Claims

互いに対向する第１及び第２の主表面を持つＳｉ基板と、
前記Ｓｉ基板の前記第１の主表面上に形成され、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるバッファ層と、
前記バッファ層の上に形成され、Ａｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１，ｘ≠ｙ）からなるエピタキシャル結晶成長層と、
前記エピタキシャル結晶成長層に形成されたトランジスタと、
前記Ｓｉ基板の前記第２の主表面から前記バッファ層に達する貫通孔に充填され、前記バッファ層と同じ組成比ｘのＡｌ_ｘＧａ_１−ｘＮからなる充填材とを備えることを特徴とする半導体装置。
前記貫通孔及び前記充填材は、前記トランジスタのソース電極の下方には設けられておらず、前記トランジスタのドレイン電極の下方に設けられていることを特徴とする請求項１に記載の半導体装置。
前記Ｓｉ基板の前記第２の主表面から前記トランジスタのソースパッドに達するソースバイアホールの内壁と前記Ｓｉ基板の前記第２の主表面に設けられ、前記ソースパッドに接続された金属膜を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
前記Ｓｉ基板はｎ型であり、前記トランジスタのソースパッドの直下の前記バッファ層及び前記エピタキシャル結晶成長層に設けられた開口を介して前記ソースパッドが前記Ｓｉ基板に直接コンタクトしていることを特徴とする請求項１又は２に記載の半導体装置。
前記Ｓｉ基板はｎ型であり、前記トランジスタのソース電極の直下の前記バッファ層及び前記エピタキシャル結晶成長層に設けられた開口を介して前記ソース電極が前記Ｓｉ基板に直接コンタクトしていることを特徴とする請求項１又は２に記載の半導体装置。
前記Ｓｉ基板の抵抗率は１０^４Ωｃｍ以下であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
前記バッファ層はＡｌＮであることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
互いに対向する第１及び第２の主表面を持つＳｉ基板の前記第１の主表面上に、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）からなるバッファ層を形成する工程と、
前記バッファ層の上に、Ａｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１，ｘ≠ｙ）からなるエピタキシャル結晶成長層を形成する工程と、
前記エピタキシャル結晶成長層にトランジスタを形成する工程と、
前記バッファ層をストッパー層として用いて、前記第２の主表面から前記Ｓｉ基板をエッチングして貫通孔を形成する工程と、
前記貫通孔に前記バッファ層と同じ組成比ｘのＡｌ_ｘＧａ_１−ｘＮからなる充填材を充填する工程とを備えることを特徴とする半導体装置の製造方法。
前記充填材を充填する工程は、
前記充填材を前記Ｓｉ基板の前記第２の主面上及び前記貫通孔内に形成する工程と、
前記Ｓｉ基板の前記第２の主面上に形成された前記充填材を削って平坦化する工程とを有することを特徴とする請求項８に記載の半導体装置の製造方法。
前記充填材の充填にスパッタ又はＣＶＤを用いることを特徴とする請求項８又は９に記載の半導体装置の製造方法。