JP2012529178A - 制御可能なサージ電流耐性を有するパワースイッチング素子 - Google Patents

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Abstract

半導体スイッチング素子は、ワイドバンドギャップパワートランジスタと、前記パワートランジスタと並列に接続されたワイドバンドギャップサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。前記半導体スイッチング素子の、オン状態での出力電流のほぼすべては、前記パワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときには、前記パワートランジスタのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中に期待されるドレイン−ソース電圧に対応し得る。その一方で、前記半導体スイッチング素子は、さらに、オン状態で、前記パワートランジスタのドレイン−ソース電圧が第二の（より高い）電圧範囲内にあるときには、出力電流が、前記サージ電流トランジスタ、および前記パワートランジスタのチャネルの両方を通って流れるように構成される。
【選択図】図１

Description

〔関連出願との相互参照〕
本出願は、２００９年６月２日に出願された米国仮特許出願第６１／１８３，２１４号に基づいて、米国特許法第１１９条（ｅ）による優先権を主張するものであり、その全体が引用により本明細書に組み入れられる。
本発明は、半導体素子に関するものであり、特に、サージ電流耐性を有するパワー半導体素子に関する。
パワーＭＯＳ電界効果トランジスタ（“ＭＯＳＦＥＴ”）は、よく知られたタイプの半導体トランジスタであり、高電力の応用分野においてスイッチング素子として用いられ得る。パワーＭＯＳＦＥＴは、ゲートバイアス電圧を、素子のゲート電極に適用することによって、オンまたはオフにされ得る。パワーＭＯＳＦＥＴをオンにする（すなわち、“オン状態”にある）とき、電流は、ＭＯＳＦＥＴのチャネルを介して流れる。バイアス電圧がゲート電極から取り除かれた（または、しきい値レベルよりも減少した）とき、電流はチャンネルを介して流れることをやめる。例として、ｎ型ＭＯＳＦＥＴは、ゲートバイアス電圧がかけられたときにオンになり、素子のＰ型チャネル領域において、導電性のｎ型反転層を生成するのに十分である。当該ｎ型反転層は、ＭＯＳＦＥＴのｎ型ソースおよびドレイン領域を電気的に接続し、それによって、その間の多数キャリアの伝導を可能にする。
パワーＭＯＳＦＥＴのゲート電極は、薄い絶縁体層によって、チャネル領域から分離される。ＭＯＳＦＥＴのゲートはチャネル領域から絶縁されているので、最小ゲート電流は、導電状態でＭＯＳＦＥＴを維持するため、または、ＭＯＳＦＥＴをオン状態とオフ状態との間でスイッチングするために必要とされる。ゲートは、チャネル領域でキャパシタ（コンデンサ）を形成するので、ゲート電流は、スイッチングの間、小さく保たれる。よって、最小充放電電流（“変位電流”）は、スイッチングの間、必要とされ、より単純なゲート駆動回路を可能にする。さらに、ＭＯＳＦＥＴは、電流伝導がただ１つの多数キャリアの移動を介して生じるユニポーラ素子であるので、ＭＯＳＦＥＴは非常に高速なスイッチング速度を示すことができる。しかしながら、パワーＭＯＳＦＥＴのドリフト領域は、比較的高いオン抵抗を示し、それは、少数キャリア注入がないことから起こる。この増加した抵抗は、順方向電流密度を制限でき、パワーＭＯＳＦＥＴを用いて成し遂げられる。
ほとんどのパワー半導体素子は、ケイ素（シリコン“Ｓｉ”）から形成されるが、その他様々な半導体材料も用いられている。炭化ケイ素（“ＳｉＣ”）は、これら代替材料の１つである。炭化ケイ素は、例えば、広いバンドギャップ、高い電界破壊強度（electric field breakdown strength）、高い熱伝導率、高融点、および、高飽和電子ドリフト速度を含む、潜在的に有利な半導体特性を有する。よって、例えば、ケイ素などの他の半導体材料で形成されるデバイスに比べて、炭化ケイ素で形成される電子デバイスは、より高温で、高出力密度で、より高速で、より高い電力レベルで、かつ／または、高い放射線密度のもので動作する性能を備え得る。パワー炭化ケイ素ＭＯＳＦＥＴは、比較的大きな出力電流を処理し、比較的高い阻止電圧をサポートする機能により、様々な電力応用分野においてスイッチング素子として用いられることが当該技術分野において周知である。
多くの応用において、スイッチによって送電される電流の量は、著しく変化し得る。例として、送電網で用いられるスイッチによって送られる電流は、当該送電網における利用者の変動する電力要求に基づいて変化する。ゆえに、送電網で用いられるスイッチは、たとえ、平均電流レベルは最大（ピーク）電流レベルよりも非常に低いとしても、最大レベルに対応するように作られなければならない。特に、電力変動の存在、および／または、短絡あるいは送電網内でサージ電流を生成し得るその他の障害のために、サージ電流耐性は、将来の送電網の信頼性にとって重要である。
本発明の実施形態に従って、半導体スイッチング素子は提供される。当該半導体スイッチング素子は、パワートランジスタと、前記パワートランジスタと並列に接続されたサージ電流トランジスタと、前記サージ電流トランジスタを駆動するように構成された駆動トランジスタを含む。これらの素子は、オン状態で、当該素子の実質上すべての出力電流が、チャネルの両端の電圧が第一の電圧範囲内にあるときに、パワートランジスタのチャネルを流れるように構成される。その一方で、出力電流は、チャネルの両端の電圧が第二の（より高い）電圧範囲内にあるときに、サージ電流トランジスタとパワートランジスタのチャネルの両方を流れる。サージ電流トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）を含み、パワートランジスタは、パワーＭＯＳＦＥＴを含み、駆動トランジスタは、駆動ＭＯＳＦＥＴを含むことができる。
いくつかの実施形態では、これらの素子は、半導体スイッチング素子を流れるサージ電流を飽和させるように構成され得る。そのような実施形態では、飽和レベルは、パワーＭＯＳＦＥＴのチャネルの両端の電圧と、パワーＭＯＳＦＥＴおよび駆動ＭＯＳＦＥＴのゲートに印加されるバイアス電圧との関数となり得る。
いくつかの実施形態では、パワーＭＯＳＦＥＴのゲートは、駆動ＭＯＳＦＥＴのゲートに電気的に接続され、パワーＭＯＳＦＥＴの第一のソース／ドレイン領域は、ＢＪＴのコレクタに電気的に接続され、パワーＭＯＳＦＥＴの第二のソース／ドレイン領域は、ＢＪＴのエミッタに電気的に接続され得る。駆動ＭＯＳＦＥＴの第一のソース／ドレイン領域は、ＢＪＴのコレクタに電気的に接続され、駆動ＭＯＳＦＥＴの第二のソース／ドレイン領域は、ＢＪＴのベースに電気的に接続され得る。
いくつかの実施形態では、スイッチング素子は、ｎ型炭化ケイ素ドリフト層と、当該ｎ型炭化ケイ素ドリフト層におけるｐ型炭化ケイ素ベース層および炭化ケイ素ｐ型ウェルを含むことができる。ｎ型炭化ケイ素エミッタ領域は、ｐ型炭化ケイ素ベース層上に与えられ、駆動ＭＯＳＦＥＴの第一のｎ型ソース／ドレイン領域は、炭化ケイ素ｐ型ウェルの上部に与えられる。パワーＭＯＳＦＥＴの第一のｎ型ソース／ドレイン領域は、炭化ケイ素ｐ型ウェルの上部に与えられる。本素子は、ｎ型炭化ケイ素エミッタ領域に近接するｐ型炭化ケイ素ベース層において高濃度にドープされたｐ型炭化ケイ素領域、および、当該高濃度にドープされたｐ型炭化ケイ素領域と駆動ＭＯＳＦＥＴの第一のソース／ドレイン領域との間の電気的接続を含むこともできる。そのような実施形態において、ｎ型炭化ケイ素ドリフト層は、ＢＪＴのコレクタ、パワーＭＯＳＦＥＴの第二のソース／ドレイン領域および駆動ＭＯＳＦＥＴの第二のソース／ドレイン領域として機能することができる。
本発明の更なる実施形態によると、半導体スイッチは、第一のスイッチング速度を有する第一の半導体と、第二の（より遅い）スイッチング速度を有する第二の半導体を含む。これらのスイッチは、当該スイッチの実質上すべての出力電流が、出力電流レベルの第一範囲で、第一の半導体素子を流れるように構成される。その一方で、出力電流は、出力電流レベルの第二の（より高い）範囲で、第一および第二の半導体素子の両方を流れる。
いくつかの実施形態では、第一の半導体素子は、ユニポーラ素子とし、第二の半導体素子は、バイポーラ素子とすることができる。例えば、第一の半導体素子はパワーＭＯＳＦＥＴとすることができ、第二の半導体素子はＢＪＴとすることができる。ＢＪＴおよびパワーＭＯＳＦＥＴは、ＢＪＴのコレクタとパワーＭＯＳＦＥＴの第一のソース／ドレイン領域が第一の共通ノードを形成し、ＢＪＴのエミッタとパワーＭＯＳＦＥＴの第二のソース／ドレイン領域は第二の共通ノードを形成するように、並列に実装され得る。パワー半導体スイッチは、ＢＪＴのベースにベース電流を供給するように構成された駆動ＭＯＳＦＥＴも含むことができる。いくつかの実施形態では、ＢＪＴ、パワーＭＯＳＦＥＴおよび駆動ＭＯＳＦＥＴは、それぞれ炭化ケイ素半導体素子とすることができる。
本発明の更なる実施形態によると、パワースイッチング素子は、第一のワイドバンドギャップＭＯＳＦＥＴと、第二のワイドバンドギャップＭＯＳＦＥＴと、ワイドバンドギャップＢＪＴを含む。これらの素子において、第一のＭＯＳＦＥＴのゲートは、第二のＭＯＳＦＥＴのゲートに電気的に接続され、第一のＭＯＳＦＥＴの第一のソース／ドレイン領域は、第二のＭＯＳＦＥＴの第一のソース／ドレイン領域に、およびＢＪＴのコネクタに電気的に接続される。第一のＭＯＳＦＥＴの第二のソース／ドレイン領域は、ＢＪＴのコレクタに電気的に接続され、第二のＭＯＳＦＥＴの第二のソース／ドレイン領域は、ＢＪＴのベースに電気的に接続される。
図１は、本発明の実施形態による制御可能なサージＭＯＳＦＥＴ（“ＣＳＴ”）の回路図である。 図２は、コレクタ電圧とベースバイアス電圧に相関して、図１のＣＳＴを流れる、測定された電流を示すグラフである。 図３は、図１のＣＳＴの実施形態の概略断面図であり、本デバイスは、平面状のゲート電極構造を備える一体構造（モノリシック構造）として実装される。 図４は、図１のＣＳＴの別の実施形態の概略断面図であり、本デバイスは、トレンチゲート電極構造を備える一体構造（モノリシック構造）として実装される。 図５は、図１のＣＳＴのさらに別の実施形態の概略断面図であり、本デバイスは、ハイブリッド構造として実装される。 図６は、本発明の実施形態による制御可能なサージＭＯＳＦＥＴの測定されたスイッチング時間を示すグラフである。 図７は、同等規格の炭化ケイ素ＢＪＴおよびＭＯＳＦＥＴに対するオン抵抗を示すグラフである。 図８は、本発明のある実施形態によるＣＳＴパワースイッチの図である。
本発明は、本発明の実施形態が示された、添付の図面を参照して以下に十分に説明する。しかしながら、当該発明は、多くの異なる形式で具現化することは可能であり、ここに示される実施形態に限定するものとみなすべきではない。むしろ、これらの実施形態は、本明細書等における開示が十分かつ完全であり、当業者に発明の範囲が十分に伝わるために与えられるものである。図面において、層や領域のサイズおよび相対的なサイズは、明確さのために誇張しているものもある。当然のことながら、要素または層は、別の要素または層“の上”、“に接続される”あるいは“に結合される”と言うとき、それは、その他の要素または層の直上、その他の要素または層に直接接続され、あるいは、その他の要素または層に直接されること、または、間に挟まれた要素または層が存在し得る。対照的に、要素が、別の要素または層“の直上”、“直接接続される”あるいは“直接結合される”と言うとき、間に挟まれた要素または層は存在しない。本明細書で用いられる用語“および／または（かつ／または）”は、１以上の列挙された項目のすべての組合せを含む。同様の番号は、全体を通して同様の要素を参照する。
用語「第一の」および「第二の」は、様々な領域、層、および／または、要素を記述するために本願明細書において用いられるけれども、これらの領域、層、および／または、要素は、これらの用語によって限定されるものではない。これらの用語は、一方の領域、一方の層、または、一方の要素を、他方の領域、他方の層、または、他方の要素と区別するためにのみ用いられる。それゆえに、本発明の要旨を逸脱しない範囲で、以下で説明される第一の領域、第一の層、または、第一の要素は、第二の領域、第二の層、または、第二の要素と呼ばれることもあり、第二の領域、第二の層、または、第二の要素は、第一の領域、第一の層、または、第一の要素と呼ばれることもある。
さらに、相対的な用語（“下”または“下部”および“上”または“上部”など）は、本明細書では、図面で説明するように、一方の要素と他方の要素との関係を記載するために用いられる。相対的な用語は、図面に表された配置に加えて、素子の異なる配置も包含することを意図している。例えば、もし図面における素子が配置転換されたならば、他の要素の“下側”に記載された要素は、当該他の要素の“上側”に向けられる。したがって、典型的な用語“下”は、図の特定の配向性に依存して、“下”と“上”の両方の配置を包含することができる。同様に、もし図面の１つにおける素子が配置転換されたならば、他の要素の“下方”または“下”というように記載された要素は、当該他の要素の“上方”に向けられる。したがって、典型的な用語“下方”または“下”は、上方と下方の両方の配置を包含することができる。
本願明細書で用いられる専門用語は、特定の実施形態のみを記載するためにのみ用いられ、本発明の限定を意図するものではない。本願明細書において、単数形は、文脈において明確に示されていなければ、複数形も含まれることを意図する。さらに、当然のことながら、本願明細書で用いられる用語“からなる”、“構成する”、“含む”および／または“包含する”は、定まった特徴、要素、および／または、構成要素の存在を明確に記述し、１以上の特徴、要素、構成要素、および／または、それらのグループの存在あるいは追加を排除するものではない。
本発明の実施形態は、概略である断面図を参照して、本願明細書に記載される。よって、例えば、製造技術および／または許容誤差の結果として、図の形状からの差異が予想される。このように、本発明の実施形態は、本願明細書で記載される領域の特定の形状に限定されると解釈すべきではなく、例えば、製造の結果生じる形状の誤差を含む。例えば、長方形のように図示された注入領域は、注入領域から非注入領域への２値の変化というよりはむしろ、典型的には、その端部において、曲線あるいは湾曲した特徴、および／または、注入の濃度の勾配を備えるものである。さらに、注入によって形成される埋没領域は、埋没領域と、注入を行う表面との間の領域において、結果的に、いくらかの注入をもたらす。それゆえに、図に示される領域は、本来は概略図であり、それらの形状は、素子の領域の実際の形状を示すことを意図しておらず、本発明の範囲を限定することも意図していない。
別段の定めがなければ、本願明細書で用いられる全ての用語（技術的および科学的な用語を含む）は、本発明の属する技術分野における当業者によって、一般に理解されるような意味を有するものである。さらに、当然のことながら、一般に用いられる辞書において定義されるような用語は、本願の開示および関連分野に照らして、それらの意味と矛盾しない意味を有するものとして解釈すべきであり、本願明細書において特に定義がない限りは、理想的または非常に形式的な意味で解釈されない。
本願明細書において、ソースおよびドレイン領域は、一般に“ソース／ドレイン領域”と称されることもあり、それは、ソース領域またはドレイン領域のいずれかを参照するために用いられる用語である。さらに、当然のことながら、本願明細書に記載されている実施形態は、どんな方法および／またはどんな組合せでも一緒にすることができる。
ハイパワー炭化ケイ素ＭＯＳＦＥＴは、現在、５０００ボルト以上のような高い阻止電圧を要求する応用において、広く用いられている。例として、炭化ケイ素ＭＯＳＦＥＴは、市販されており、少なくとも１０ｋＶの電圧を阻止し得る電流密度１０Ａ／ｃｍ2以上で定められている。そのようなハイパワー炭化ケイ素ＭＯＳＦＥＴを形成するために、複数の“ユニットセル”は典型的に形成される。ただし、各ユニットセルは、ゲート電極、ソース領域およびドレイン領域を含む１つのＭＯＳＦＥＴを含む。実際には、１つの電極は、典型的には、すべてのユニットセルに対するゲート電極として機能する半導体基板の表面上に形成される。半導体基板の反対面は、素子用の普通のドレイン（または、ソース）として機能する。複数のソース（または、ドレイン）領域は、ゲート電極の開口部内に置かれる。また、これらのソース領域は、お互いに電気的に接続される。
上で述べたように、典型的なハイパワー炭化ケイ素ＭＯＳＦＥＴのゲート電極は、ユニットセルのソース（または、ドレイン）領域へのアクセスを与える当該ゲート電極において備えられる開口部とともに、素子の全活性領域にわたる。さらに、素子の定格電流を増すために、典型的には、ユニットセルの数が増やされる。素子の全ゲート領域は、ユニットセルの数の関数であるので、定格電流が増加すると、活性領域のサイズは、概して増大する。炭化ケイ素ＭＯＳＦＥＴの活性領域が増大するにつれて、ＭＯＳＦＥＴの各ユニットセルの下層のチャネルからゲート電極を分離するゲート絶縁層の全体の領域も増大する。
残念ながら、欠陥なく、炭化ケイ素基板と炭化ケイ素基板上のゲート絶縁層の両方を製造することは困難である。炭化ケイ素基板および／またはゲート絶縁層に存在する欠陥は、ハイパワー炭化ケイ素ＭＯＳＦＥＴが、例えば、最小降伏電圧、定格電流などの様々な性能パラメータを達成できなくなる原因となる。活性領域およびゲート絶縁層のサイズが増大するにつれて、致命的な欠陥が現れる可能性も増加し得る。よって、高い定格電流を有する炭化ケイ素ＭＯＳＦＥＴの製造量（すなわち、仕様を満たす、製造された素子の割合）は、比較的低いものとなり得る。
さらに、上述のように、炭化ケイ素またはその他のワイドバンドギャップ半導体のＭＯＳＦＥＴスイッチが、例えば、電量供給などに採用される特定の応用分野において、当該スイッチは、スイッチおよび／または、送電網における短絡を結果として生じ得るサージ電流を周期的に流れるピーク電流レベルを処理するために見積もらなければならない。ピークサージ電流は、例えば、スイッチを流れる平均的な電流の５倍以上となり得る。これらサージ電流を処理するために、各ＭＯＳＦＥＴスイッチにおけるユニットセルの数は、対応する要因によって増やす必要がある。これは、製造コストを著しく増加させ、炭化ケイ素基板および／またはゲート絶縁層における欠陥が原因となる上述の問題のために、製造量を非常に低下させ得る。さらに、ある一定のバイアス条件のもとで、パワー炭化ケイ素ＭＯＳＦＥＴは、チャネルの端から端までの電圧の非常に小さな増加が、サージ電流レベルの自然飽和なしに、電流の流れにおいて非常に大きな増加を結果として導き得ることで、制御不能になり得る。そのようなサージ状態の間に流れ得る非常に高い電流レベルは、ＭＯＳＦＥＴおよび／またはＭＯＳＦＥＴスイッチから下流にあるその他の装置にダメージを与えるか、破壊する可能性がある。
本発明の実施形態に従って、サージ電流を処理できるパワースイッチング装置および／または回路構成が提供される。これらの装置は、通常の動作状況において非常に高速のスイッチング速度（例えば、パワーＭＯＳＦＥＴの速度に匹敵する速度）を備えることができる。本発明の実施形態によれば、パワースイッチング装置のスイッチング速度は、当該装置がサージ電流レベルの電流を導電しているときに減速し得るものの、このようなスイッチングの状況下でさえも、当該装置は、送電網や様々なその他の応用に対して十分すぎるほどのスイッチング速度をなおも示すことができる。
本発明のいくつかの実施形態によると、ハイパワー炭化ケイ素、または、その他のワイドバンドギャップＭＯＳＦＥＴスイッチは、制御可能なサージ電流耐性を含む。本明細書では、コントローラブル（制御可能な）サージＭＯＳＦＥＴ、すなわち、“ＣＳＴ”と称されるこれらのデバイスは、パワーＭＯＳＦＥＴと並列に、ＭＯＳゲートバイポーラ接合トランジスタ（“ＢＪＴ”）と連結する。ＭＯＳゲートＢＪＴは、ＣＳＴの通常の動作中に、わずかな電流しか伝導しないか、電流を伝導しないことができる。しかしながら、サージ電流がＣＳＴで受け取られたとき、ＭＯＳゲートＢＪＴの駆動ＭＯＳＦＥＴは、ＢＪＴを作動させて、それにより、サージ電流はパワーＭＯＳＦＥＴとＢＪＴとの間で分流する。例えば、本発明の実施形態に従うパワーＣＳＴは、１００アンペアまたはそれ以上と同じ高さのサージ電流を伝導することができる。さらに、本発明の実施形態に従う当該ＣＳＴは、サージ電流を自然に飽和させることができ、それにより、サージ電流を締めるパワースイッチを提供し、当該スイッチは、ＣＳＴ自体と下流装置の両方をサージ電流のダメージから保護することができる。
当業者に周知のように、ＢＪＴは、ドープした半導体で構成される３端子の素子である。ＢＪＴは、半導体材料中で互いに近接して形成される２つのｐｎ接合を含む。作動中、電荷担体は、ｐｎ接合うちの一方に隣接する半導体の第一の領域（エミッタと呼ばれる）に入る。電荷担体の多くは、他方のｐｎ接合に隣接する半導体の第二の領域（コレクタと呼ばれる）から素子を出る。コレクタおよびエミッタは、同じ導電型を備える半導体の領域で形成される。（ベースとして知られている）半導体の第三の領域は、コレクタとエミッタの間に配置され、コレクタとエミッタの導電型とは反対の導電型を有する。それゆえに、ＢＪＴの２つのｐｎ接合が形成され、コレクタはベースに接触し、ベースはエミッタに接触する。ＢＪＴのベースを介して少量の電流を流すことによって、比例して、大きな電流がエミッタからコレクタを通過する。
ＢＪＴは、“ＰＮＰ”素子または“ＮＰＮ”素子であり得る。ＰＮＰ ＢＪＴでは、エミッタとコレクタは、ｐ型の領域の半導体で形成され、２つのｐ型領域の間に置かれるベースは、ｎ型の領域の半導体で形成される。ＮＰＮ ＢＪＴでは、エミッタおよびコレクタは、ｎ型領域の半導体で形成され、２つのｎ型領域の間に置かれるベースは、ｐ型領域の半導体で形成される。
トランジスタのベースを通って電流を流すことによって、ＢＪＴが“オン”になる（すなわち、それは、エミッタとコレクタ間に電流が流れるようにバイアスがかけられる）ことから、ＢＪＴは電流制御素子である。例えば、ＮＰＮ ＢＪＴでは、典型的にトランジスタは、ベース−エミッタｐｎ接合に順方向にバイアスをかけるために、正の電圧をベースに印加することによって作動する。このように、素子はバイアスがかけられると、正孔（ホール）がトランジスタのベースに流れ込み、それらはエミッタに注入される。正孔は、ベースがｐ型領域であるので“多数キャリア”と呼ばれ、正孔は平衡状態のもとで、そのような領域において、支配的な電荷担体である。同時に、電子はエミッタからベースに注入され、それら電子はコレクタの方に拡散する。これら電子は、“少数キャリア”と呼ばれる。なぜなら、平衡状態のもとで、電子は、ｐ型ベース領域において支配的な電荷担体ではないからである。
ＢＪＴのベースは、少数キャリア（すなわち、ＮＰＮ ＢＪＴにおけるエミッタからベースに注入される電子）の割合を最小するために、比較的薄く作られており、当該少数キャリアは、ベースとエミッタとの間を流れる多数キャリアと再結合する。コレクタ−ベースｐｎ接合は、正の電圧をコレクタに印加することによって逆バイアスがかけられる。これは、ベースからコレクタに注入される電子を掃引（スイープ）することを容易にする。ＢＪＴは、エミッタ−コレクタ電流が電子と正孔の両方（すなわち、多数キャリアと少数キャリアの両方）を含む電流であるので、 “バイポーラ”素子と称される。これは、多数キャリアのみを含む、ＭＯＳＦＥＴなどのユニポーラ素子とは対照的である。ＢＪＴのベースを流れる大部分の電流は、エミッタ−コレクタ電流を制御する。
図１は、本発明のある実施形態に従うＣＳＴ１００の回路図である。図１に示されるように、ＣＳＴ１００は、例えば、２０アンペアの炭化ケイ素ＭＯＳＦＥＴなどのような、ｎ型パワーＭＯＳＦＥＴ１１０を含む。パワーＭＯＳＦＥＴ１１０は、ゲート１１２、ドレイン１１４およびソース１１６を備える。例えば、２０アンペアの炭化ケイ素ＢＪＴ１３０などのような、ＮＰＮパワーＢＪＴは、サージ電流を処理するために、パワーＭＯＳＦＥＴ１１０に並列に与えられる。ＢＪＴ１３０は、ベース１３２、コレクタ１３４およびエミッタ１３６を含む。ゲート１２２、ドレイン１２４およびソース１２６を備える第２のｎ型炭化ケイ素ＭＯＳＦＥＴ１２０も与えられ、本願明細書では、駆動ＭＯＳＦＥＴ１２０と呼ばれる。ＣＳＴ１００は、ゲート端子１０２、ドレイン端子１０４およびソース端子１０６を含む。
図１に示すように、パワーＭＯＳＦＥＴ１１０のゲート１１２および駆動ＭＯＳＦＥＴ１２０のゲート１２２は、ＣＳＴ１００のゲート端子１０２に電気的に接続される。パワーＭＯＳＦＥＴ１１０のドレイン１１４、駆動ＭＯＳＦＥＴ１２０のドレイン１２４およびＢＪＴ１３０のコレクタ１３４は、一般に、ＣＳＴ１００のドレイン端子１０４に連結される。ＭＯＳＦＥＴ１１０のソース１１６およびＢＪＴ１００のエミッタ１３６は、一般に、ＣＳＴ１００のソース端子１０６に連結される。駆動ＭＯＳＦＥＴ１２０およびＢＪＴ１３０は、ダーリントントランジスタとして構成され、これにより、駆動ＭＯＳＦＥＴ１２０のチャネル電流は、ＭＯＳＦＥＴ１２０のソース１２６を介して、ＢＪＴ１３０のベース１３２を駆動する。ＢＪＴ１３０は、高い電流増幅率を有しているから、ＢＪＴ１３０を駆動するために大きな電流を供給する必要はないので、駆動ＭＯＳＦＥＴ１２０は、比較的小さなＭＯＳＦＥＴとなり得る。
ＢＪＴ１３０は、電流増幅率βBJTを有する。よって、ＢＪＴがその活性領域で動作するサージ状態の中に、ＣＳＴ１００の相互コンダクタンスｇm,CSTは、駆動ＭＯＳＦＥＴ１２０の相互コンダクタンスｇm,MOSFETとＢＪＴ１３０の電流増幅率βBJTの関数である。ＢＪＴ１３０の比較的大きな電流増幅率のために、ＣＳＴ１００の相互コンダクタンスは、かなり高くなり得る。結果として、ＣＳＴ１００の順電圧降下は、サージ電流状態にも関わらず、比較的低いままである。
図１のＣＳＴ１００は、以下のように動作することができる。外部駆動回路（図１に図示せず）は、ＣＳＴ１００のゲート端子１０２に接続される。外部駆動回路は、ＭＯＳＦＥＴ１１０のゲート１１２のしきい値電圧よりも大きいバイアス電圧を、ＣＳＴ１００のゲート端子１０２に印加するとき、反対層は、チャネル１１８として動作するゲート１１２下に形成される。当該チャネル１１８は、電流がパワーＭＯＳＦＥＴ１１０のドレイン１０４からソース１０６に流れることを許す。しかしながら、パワーＭＯＳＦＥＴ１１０のドレイン−ソース電圧ＶDS（すなわち、ドレイン端子１０４とソース端子１０６との間の電圧降下）は、例えば、およそ２．５ボルト未満である限りは、駆動ＭＯＳＦＥＴ１２０は、ＢＪＴ１３０をオンにするために、ＢＪＴ１３０のベース１３２に十分な電流を供給しない。それゆえに、例えば、約２．５ボルト未満のドレイン−ソース電圧に対して、ＣＳＴ１００は、実質的に、パワーＭＯＳＦＥＴと同じように動作する。しかしながら、ドレイン−ソース電圧が、およそ２．５ボルトを超えるとき、駆動ＭＯＳＦＥＴ１２０のチャネル１２８を通る電流は、ＢＪＴ１３０をオンにするのに十分である。この時点で、パワーＭＯＳＦＥＴ１１０およびＢＪＴ１３０は、並列に導電し、そして、ＣＳＴ１００を流れる電流は、これら２つの電流経路に分かれる。このように、ＢＪＴ１３０は、ＣＳＴ１００を通るサージ電流を処理するために利用され得る。
本発明の実施形態に従うＣＳＴは、従来のパワーＭＯＳＦＥＴと比較して多数の利点を示すことができる。第一に、パワーＭＯＳＦＥＴ１１０、駆動ＭＯＳＦＥＴ１２０およびＢＪＴ１３０は、すべて炭化ケイ素デバイス（または、異なるワイドバンドギャップ半導体）を含むことができる。したがって、炭化ケイ素およびその他のワイドバンドギャップ半導体を用いることのできる上述の利点は、電力応用が、本発明の実施形態に従うＣＳＴで達成される。
第二に、オン状態のドリフト領域の低い抵抗のおかげで、炭化ケイ素ＢＪＴは、典型的に、同じサイズの炭化ケイ素ＭＯＳＦＥＴよりも、非常に大きな電流を流すことができる。例えば、炭化ケイ素ＢＪＴは、典型的に、同じサイズの炭化ケイ素ＭＯＳＦＥＴよりも２から５倍（または、それ以上）の電流密度をサポートし得る。それによって、本発明の実施形態に従うＣＳＴは、同じサイズのＭＯＳＦＥＴスイッチに比べると、サージ電流耐性において、著しい増加を与えることができる。例えば、ＢＪＴが、同じサイズのＭＯＳＦＥＴによってサポートさせる電流密度の４倍の電流密度をサポートすると仮定すれば、ＭＯＳＦＥＴと同じサイズのＢＪＴ（それにより、単独型（スタンドアローン）のＭＯＳＦＥＴのほぼ２倍の大きさの素子を結果として生じる）を含む、本発明の実施形態によるＣＳＴは、単独型のＭＯＳＦＥＴによってサポートされ得る電流よりも５倍高い電流をサポートすることができる。それゆえに、本発明の実施形態に従うＣＳＴは、小型の素子で、非常に大きなサージ電流をサポートすることができる。
第三に、本発明の実施形態に従うＣＳＴは、通常の動作中に、高周波数（すなわち、高いスイッチング速度）で動作することができ、ほぼ全ての電流は、通常の動作状態の間、ＣＳＴのパワーＭＯＳＦＥＴを通り抜け、ＢＪＴは比較的小さく、それゆえに、スイッチング速度に著しい影響を与える、大きな静電容量を回路に加えない。言い換えれば、ＢＪＴは、サージ状態の間のみ、オン状態になるので、それが、通常の動作状態において、素子のスイッチング特性に実質的に影響を及ぼすことはなく、それゆえに、ＣＳＴは、そのような通常の動作状態において、ユニポーラ素子として動作する。上述のように、ＭＯＳＦＥＴにおける電流伝導は、多数キャリア輸送を通してのみ生じるので、ＢＪＴにおいて生じる過剰少数キャリアの再結合に関係する遅延は、ＭＯＳＦＥＴ素子において存在せず、ＢＪＴのスイッチング速度よりも桁違いに速いスイッチング速度を許容する。本発明の実施形態に従うＣＳＴのスイッチング速度は、ＢＪＴを流れる電流の二極性のために、ＣＳＴがより高い電流を流しているときに減少し得るものの、多くの応用において、ＢＪＴは、わずかな割合の時間のみで電流を流し得る。
第四に、本発明の実施形態によるＣＳＴは、ＢＪＴの低い飽和電圧のために、低い電圧降下とともに制御可能な（固定された）サージ電流耐性を持つことができる。これは、熱破損なしに、短絡（ショート）を乗り切るように、素子を手助けする。
第五に、本発明の実施形態によるＣＳＴは、同程度の定格のＭＯＳＦＥＴスイッチを製造するコストに比べて、低い増分製造費となり得る。特に、炭化ケイ素ＢＪＴの製造コストは、同じサイズの炭化ケイ素ＭＯＳＦＥＴの製造コストよりも非常に小さく、ＢＪＴに対するデバイス歩留まりは、典型的に、ＭＯＳチャネルおよびゲート誘電体がないために、同等のサイズのＭＯＳＦＥＴの歩留まりよりも非常に高い。ＢＪＴは、同程度のサイズのＭＯＳＦＥＴよりも大きな電流密度をサポートするので、ＣＳＴチップのサイズは、同様のサージ電流レベルを処理するように設計されたＭＯＳＦＥＴのサイズよりも、非常に小さくなり得る。
図２は、図１のＣＳＴ１００の電流−電圧（Ｉ−Ｖ）特性を示すグラフである。図２に示すように、約２．５ボルト未満のドレイン−ソース電圧ＶDSにおいて、ＣＳＴ１００は、駆動ＭＯＳＦＥＴの出力特性を示し、低いドレイン−ソース電圧で、ＣＳＴ１００を通る電流は、駆動ＭＯＳＦＥＴ１１０のチャネル１１８を通って伝導される。しかしながら、ＶDSが約２．５ボルトを超えるとき、駆動ＭＯＳＦＥＴ１２０は、ＢＪＴ１３０をオンにするために、ＢＪＴ１３０に十分なベース電流を供給し、ＢＪＴ１３０は、ＣＳＴ１００を通る過剰な（サージ）電流を処理し始める。
図２に示すように、ＣＳＴ１００は２０ボルトのゲート電圧ＶGおよび８ボルトの順電圧降下ＶCEで、約１００アンペアの全サージ電流をサポートすることができる。全サージ電流は、パワーＭＯＳＦＥＴ１１０およびＢＪＴ１３０を通る電流の合計であり、ＢＪＴ１３０は１００アンペアのうちの約６０を伝導する。ＢＪＴ１３０を流れる電流は、デバイスのワイヤボンディングによって、この事例に制限される。また、図２は、サージ電流がゲートバイアスに応えてうまく制御されること（すなわち、ゲート電圧ＶGが１０ボルトに減少するならば、サージ電流が、８ボルトの順電圧降下において、約１００アンペアから約２２アンペアに落ちること）も示す。さらに、図２に示されるように、ＣＳＴを流れるサージ電流は、ＶDSが増加するにつれて飽和する。例として、１０ボルトのゲート電圧に対して、素子を流れる全電流ＩDSは、およそ３０アンペアで飽和する。結果として、サージ電流はＣＳＴ１００に熱損傷を引き起こす可能性は高くなく、ＣＳＴ１００はサージ電流からその他の下流の構成要素を保護することができる。
２００Ｗ／ｃｍ2パッケージのワット損の極限も、図２に示される。以上のように、通常の動作（すなわち、この極限以下の動作）中、ＣＳＴ１００は、炭化ケイ素ＭＯＳＦＥＴの応答の特性であるＩ−Ｖ特性を示し、これら通常の動作状態において、出力電流はパワーＭＯＳＦＥＴ１１０によって、実質的に伝導されることを示す。しかしながら、図２に示されるように、２００Ｗ／ｃｍ2のラインをはるかに超え得るサージ電流が発生したとき、Ｉ−Ｖ特性は、実質的に炭化ケイ素ＭＯＳＦＥＴの応答特性からはずれ、ＢＪＴ１３０は、かなりの量の出力電流を伝導し始めることを示す。図２に示されるサージ電流が２００Ｗ／ｃｍ2パッケージのワット損の限界を明らかに超えている間に、これらのサージ電流は典型的にまれに起こり、かつ、短い期間で起こる。それゆえに、ＣＳＴ１００は、典型的に損傷なしにサージ電流を乗り越えることができる。
さらに、図２に示されるように、サージ状態での順電圧降下は、ＣＳＴ１００の高相互コンダクタンスの結果として、比較的低い値（例えば、１００アンペアのサージ電流に対して８ボルト）のままとすることができる。対照的に、数学上の計算では、全１００アンペアのサージ電流が、パワーＭＯＳＦＥＴ１１０とＣＳＴ１００のＢＪＴ１３０の組み合わせた面積と等しい平面面積を有する単一のＭＯＳＦＥＴによって、代わりに流されたならば、サージ状態での順電圧降下が２０ボルトを超え得る。２０ボルト超から８ボルトへの順電圧降下におけるこの減少は、パッケージに関する熱放散および熱応力を著しく減少され得る。
本発明の実施形態によるＣＳＴは、モノリシック素子またはハイブリッド素子として製造され得る。図３および４は、本発明の実施形態に従うＣＳＴの２つの例示的なものリック実装の構造的な概略断面図である。一方、図５は、本発明の実施形態に従うハイブリッドＣＳＴの平面図である。
図３に示されるように、本発明の特定の実施形態に従って、図１のＣＳＴ１００の回路図を有するＣＳＴ２００は、単一の基板上にモノリシック素子として実装され得る。図３のように、ＣＳＴ２００はパワーＭＯＳＦＥＴ２１０、駆動ＭＯＳＦＥＴ２２０およびＢＪＴ２３０を含む。３つ全ての素子２１０、２２０、２３０は、同一のバルク単結晶ｎ型炭化ケイ素基板２５０上に形成される。いくつかの実施形態では、基板２５０は省略され得る。ｎ-炭化ケイ素ドリフト層２５５は、基板２５０上に提供され得る。ｐ型炭化ケイ素層２６０は、ｎ-ドリフト層２５５の上側に備えられる。ｐ型炭化ケイ素層２６０の少なくとも一部は、高濃度にドープされ得る（ｐ+）。以下で述べられるように、ｐ型炭化ケイ素層２６０は、ＢＪＴ２３０のベース２３２として動作でき、ＭＯＳＦＥＴ２１０および２２０のソース領域が形成されるｐ−ウェル２６２を形成するためにも用いられる。高濃度にドープされた（ｎ+）ｎ型炭化ケイ素層２６５は、ｐ型炭化ケイ素層２６０の上側に形成される。さらに、第二の高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層２７０は、ｐ型炭化ケイ素層２６０の一部の上に備えられる。すべての層２５５，２６０，２６５および２７０は、４Ｈ−ＳｉＣ層を含む。
さらに、図３に示されるように、高濃度にドープされた（ｎ+）ｎ型炭化ケイ素層２６５は、それぞれ、ＭＯＳＦＥＴ２１０と２２０のソースとして動作する領域２１６と２２６、およびＢＪＴ２３０のエミッタとして動作する領域２３６を含む。ｎ-ドリフト層ｔ２５５の一部は、それぞれ、ＭＯＳＦＥＴ２１０と２２０のドレイン領域２１４と２２４として動作し、また、ｎ-ドリフト層２５５もＢＪＴ２３０のコレクタ２３４として動作する。チャネル領域２１８は、ＭＯＳＦＥＴ２１０のソース領域２１６およびドレイン領域２１４の間のｐウェル２６２に備えられ、チャネル領域２２８はＭＯＳＦＥＴ２２０のソース領域２２６およびドレイン領域２２４の間に備えられる。パワーＭＯＳＦＥＴ２１０の絶縁されたゲート電極２１２は、ｎ-ドリフト層２５５、ｐ−ウェル２６２およびソース領域２１６上に形成される。ゲート２１２は、例えば、ドープされたポリシリコンまたは炭化ケイ素層を含み、ゲート２１２の周囲にある絶縁層２１３は、例えば、二酸化ケイ素を含むことができる。さらに、駆動ＭＯＳＦＥＴ２２０の絶縁されたゲート２２２は、ｎ-ドリフト層２５５、ｐ−ウェル２６２、ソース領域２２６および第二の高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層２７０の上に形成される。ゲート２２２は、例えば、ドープされたポリシリコンまたは炭化ケイ素層を含み、ゲート２２２の周辺になる絶縁層２２３は、二酸化ケイ素を含むことができる。金属層２４６またはその他の導電層は、第二の高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層を介して、駆動ＭＯＳＦＥＴ２２０のソース領域２２６をＢＪＴ２３０のベース２３２に電気的に接続される。
オーミックコンタクト２４０（例えば、金属層）は、ｎ+ソース領域２１６上に形成され（ＣＳＴ２００において、オーミックコンタクト２４０は、さらに、ソース領域２１６を隣接したユニットセルのソース領域に電気的に接続する）、オーミックコンタクト２４２は、ＢＪＴ２３０のエミッタ領域２３６上に形成される。オーミックコンタクト２４０および２４２は、ＣＳＴ２００のソース端子２０６を形成するために、導電線、電線、その他同様のものを介して（図３には図示せず）、互いに電気的に接続され得る。オーミックコンタクト２４４は、ＣＳＴ２００のドレイン端子２０４として動作するｎ+炭化ケイ素基板２５０の裏面上に形成される。ゲート電極２１２および２２２は、ＣＳＴ２００のゲート端子２０２を形成するために、導電線、電線、その他同様のものを介して（図３には図示せず）、互いに電気的に接続され得る。
キャリア濃度に関して、上記のようにｐ+およびｎ+導電型の領域およびエピタキシャル層は、製造上の過度な欠陥を引き起こすことなく、できるだけ高濃度にドープされ得る。ｐ型炭化ケイ素領域を生成するための適切なドーパントは、アルミニウム、ホウ素またはガリウムを含む。ｎ型炭化ケイ素領域を生成するための適切なドーパントは、窒素およびリンを含む。
ＣＳＴ２００の動作についてここで説明する。パワーＭＯＳＦＥＴ２１０のしきい値電圧を超えるバイアス電圧が、ゲート２１２に印加されたときに、ｎ型反転層がチャネル２１８に生成され、電子電流２１９がＭＯＳＦＥＴ２１０のチャネル２１８を横断して流れる。この電流は、図１のＣＳＴ１００のソース１０６からドレイン１０４への電流の流れを含む。素子を流れる電流が増えると、駆動ＭＯＳＦＥＴ２２０のドレイン−ソース電圧ＶDSが増加する。ＶDSが約２．５ボルトを超えるとき、電子電流は２２９は、駆動ＭＯＳＦＥＴ２２０のドレイン２２４からソース２２６に流れ、ＢＪＴ２３０のベース２３２に流れ込む。この電子電流２２９はＢＪＴ２３０をオン状態にする。この電子電流２２９に応答して、電子電流２３９はＢＪＴ２３０のコレクタ２３４（すなわち、図３における基板２５０）から、ｎ-炭化ケイ素層２５５およびベース２３２を通って、ＢＪＴ２３０のエミッタ２３６（すなわち、図３のＳｉＣ領域２６５）に流れる。したがって、駆動ＭＯＳＦＥＴ２２０およびＢＪＴ２３０が一旦オン状態になると、素子を通る電流は、駆動ＭＯＳＦＥＴ２１０とＢＪＴ２３０とで分かれ、ＢＪＴ２３０は、電流密度が増加するにつれて、電流の大部分を対処する。
図４は、本発明の実施形態に従う、トレンチゲート構造を備えるＣＳＴ３００の断面図である。ＣＳＴ３００は、図１のＣＳＴ１００の回路図を有し得る。図４に示されるように、ＣＳＴ３００は、バルク単結晶ｎ型炭化ケイ素基板３５０上に、モノリシック素子として実装され、パワーＭＯＳＦＥＴ３１０、駆動ＭＯＳＦＥＴ３２０およびＢＪＴ３３０を包含する。また、当然のことながら、いくつかの実施形態において、基板３５０は省略され得る。
図４に示されるように、ｎ-炭化ケイ素ドリフト層３５５は、基板３５０上に備えられる。高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層３６０は、ｎ-ドリフト層３５５の上面に備えられる。ｐ型炭化ケイ素層３６０の少なくとも一部は、高濃度にドープされ得る（ｐ+）。ｐ型炭化ケイ素層３６０の一部分３３２は、ＢＪＴ３３０のベースとして動作し、一方、ｐ型炭化ケイ素層３６０の一部分３６２は、ＭＯＳＦＥＴ３１０および３２０のソース領域３１６と３２６が形成されるｐ−ウェルを形成するために用いられる。高濃度にドープされた（ｎ+）ｎ型炭化ケイ素層３６５は、ｐ型炭化ケイ素層３６０の上面に形成される。さらに、高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層３７０は、ｐ型炭化ケイ素層３６０の一部上に備えられる。全ての層３５５，３６０，３６５および３７０は、４Ｈ−ＳｉＣ層を含むことができる。
さらに、図４に示されるように、高濃度にドープされた（ｎ+）ｎ型炭化ケイ素層３６５は、それぞれＭＯＳＦＥＴ３１０と３２０のソースとして動作する領域３１６と３２６、および、ＢＪＴ３１０のエミッタとして動作する領域３３６を含む。さらに、ｎ-ドリフト層３５５は、ＢＪＴ３３０のコレクタ３３４として動作する。
パワーＭＯＳＦＥＴ３１０の絶縁されたゲート電極３１２は、ｐ型炭化ケイ素層３６０を通って、ｎ-ドリフト層３５５の上部に及ぶように形成される。ゲート３１２は、炭化ケイ素層を含むことができ、ゲート３１２の周辺の絶縁層３１３は、例えば、二酸化ケイ素を含み得る。同様に、駆動ＭＯＳＦＥＴ３２０の絶縁されたゲート電極３２２は、ｐ型炭化ケイ素層３６０を通ってｎ-ドリフト層３５５の上部に及ぶように形成される。ゲート３２２は、炭化ケイ素層を含むことができ、ゲート３２２の周辺の絶縁層３２３は、例えば、炭化ケイ素を含み得る。チャネル領域３１８は、ソース領域３１６と（ＭＯＳＦＥＴ３１０のドレイン領域３１４として動作する）ｎ-ドリフト層３５５との間のｐ−ウェル３６２に備えられ、チャネル領３２８は、ソース領域３２６と（ＭＯＳＦＥＴ３２０のドレイン領域３２４としても動作する）ｎ-ドリフト層３５５との間に備えられる。金属層３４６は、駆動ＭＯＳＦＥＴ３２０のソース領域３２６を、第二の高濃度にドープされた（ｐ+）ｐ型炭化ケイ素層３７０を介してＢＪＴ３３０のベース３３２に電気的に接続する。
オーミックコンタクト３４０は、ｎ+ソース領域３１６上に形成され、オーミックコンタクト３４２は、ＢＪＴ３３０のエミッタ領域３３６上に形成される。オーミックコンタクト３４０および３４２は、ＣＳＴ３００のソース端子３０６を形成するために、導電線、電線、その他同様のものを介して（図４には図示せず）、互いに電気的に接続され得る。オーミックコンタクト３４４は、ＣＳＴ３００のドレイン端子３０４として動作するｎ+炭化ケイ素基板３５０の裏面上に形成される。ゲート電極３１２および３２２は、ＣＳＴ３００のゲート端子３０２を形成するために、導電線、電線、その他同様のものを介して（図４には図示せず）、互いに電気的に接続され得る。
ＣＳＴ３００の動作は、上述したＣＳＴ２００の動作と同様であるので、ここでは繰り返し説明はしない。
図３および４は、単独型の素子として動作することができ、当然のことながら、典型的な応用において、図３および４に示された素子は、通電性能および阻止電圧性能を増した、より大きくハイパワーのスイッチのユニットセルを含み得る。そのようなハイパワーＣＳＴを形成するために、複数のＣＳＴ２００または３００は並列に実装され得る。いくつかの実施形態では、パワーＭＯＳＦＥＴ２１０または３１０は、駆動ＭＯＳＦＥＴ２２０または３２０、および／または、ＢＪＴ２３０または３３０から空間的に分離され得る。一方、その他の実施形態において、トランジスタは、素子の至るところに混ぜられ得る。いずれにしても、個別のパワーＭＯＳＦＥＴ２１０、個別の駆動ＭＯＳＦＥＴ２２０（または、３２０）および個別のＢＪＴ２３０（または、３３０）の組合せは、機能的にハイパワーＣＳＴのユニットセルとみなされ得る。
図３および４は、それぞれ、本発明の実施形態に従ったｎチャネルＣＳＴ２００および３００の構造を図示するが、当然のことながら、ｐチャネルＣＳＴは、本発明の更なる実施形態に従って提供され得る。例えば、典型的な実施形態では、ｐチャネルＣＳＴのユニットセルは、それぞれの半導体の極性が反転していることを除いて、図３および４に示されるような同様の構造を備えることができる。
図３および４は、本発明の実施形態に従って、単一の基板上に形成されるモノリシック素子として実装されたＣＳＴを図示する。本発明の更なる実施形態によれば、ＣＳＴは２つ以上のチップを含むハイブリッド素子として実装され得る。図５は、本発明の実施形態に従うハイブリッドＣＳＴ４００の平面図である。
図５に示されるように、ＣＳＴ４００は、第一半導体チップ４０１および第二半導体チップ４０３を含む。第一半導体チップ４０１は、当該チップの上面の大部分を包含するソース４１６と、当該チップ４０１の裏面（基板側）を含むドレイン４１４とを備えるパワーＭＯＳＦＥＴ４１０を含む。チップ４０１は、さらに、当該チップ４０１の上面の右上角を包含するソース４２６とパワーＭＯＳＦＥＴ４１０のドレイン４１４と共有するドレイン４２４を備える駆動ＭＯＳＦＥＴ４２０を含み、このようにして、当該チップ４０１の裏面（基板側）を含む。
第二の半導体チップ４０３は、ベース４３２、コレクタ４３４およびエミッタ４３６を包含するＢＪＴ４３０を含む。図５に示されるように、チップ４０３の上面の大部分は、ＢＪＴ４３０のエミッタ４３６を含み、チップの上面の残りの部分は、ＢＪＴ４３０のベース４３２を含む。コレクタ４３４は、チップ４０３の裏側（基板側）を含む。（一組の電線として図６に示される）電気的接続４４０は、駆動ＭＯＳＦＥＴ４２０が駆動電流をＢＪＴ４３０に供給できるように、駆動ＭＯＳＦＥＴ４２０のソース４２６とＢＪＴ４３０のベース４３２との間に備えられる。
さらに、本発明の実施形態によるＣＳＴは、当該素子がバイポーラ接合トランジスタを含むにもかかわらず、高速なスイッチング速度を示すことができる。これは、図６において見ることができ、図３のＣＳＴ２００の測定されたスイッチング時間を図示するグラフである。図６では、曲線４５０は、ＣＳＴのゲート端子に印加されるバイアス電圧ＶGを時間の関数として示し、曲線４６０は、ＣＳＴのドレイン−ソース電圧ＶDSを時間の関数として示し、曲線４７０は、コレクタ電流（ＩDS）を時間の関数として示す。図６に示すように、２０ボルトのバイアス電圧ＶG（曲線４５０）は、ＣＳＴのゲート端子に印加される。それに応じて、ドレイン−ソース電圧ＶDS（曲線４６０）は、ほぼゼロに追い込まれ、コレクタ電流ＩDS（曲線４７０）が流れ始める。図６に示されるように、オン状態にする際のＣＳＴに対する時間は、およそ１００ナノ秒（ｎｓ）である。その後、バイアス電圧ＶGが取り除かれ（曲線４５０）、それに応じて、ドレイン−ソース電圧ＶDS（曲線４６０）は、２０ボルトを超えて増加し、コレクタ電流ＩDS（曲線４７０）は停止する。図６に示されるように、オフ状態にする際のＣＳＴに対する時間は、およそ２５０ナノ秒（ｎｓ）である。
したがって、図６は、ＣＳＴがおよそ３５０ナノ秒（ｎｓ）程度（ほぼ３ＭＨｚのスイッチング周波数に対応）の理論的なスイッチング速度を有することができることを示す。実際のスイッチング速度は、典型的には理論的なスイッチング速度より一桁小さいものの、それでも、これは約３００ｋＭｚ程度のスイッチング周波数を示し、それは、送電網のスイッチングの応用分野に対して典型的に要求される２０ｋＨｚのスイッチング周波数をはるかに超えるものである。これら高速なスイッチング速度は、本発明の実施形態に従うＣＳＴによって達成され得る。なぜなら、そこに含まれるＢＪＴは、ほとんどユニポーラ素子として動作し、それゆえに、ほとんどのＢＪＴで生じる過剰少数キャリアの再結合に関連する遅延は、本発明の実施形態によるＣＳＴにおいて、ほとんど問題にならないからである。
図７は、比較対象となり得るＢＪＴとＭＯＳＦＥＴに対する特定のオン抵抗を示すグラフである。特に、図７は、ドレイン電圧の関数として、１．２ｋＶ ＢＪＴの固有オン抵抗と比較した、１．２ｋＶ ＭＯＳＦＥＴに対する固有オン抵抗を示し、さらに、ドレイン電圧ＶDSの関数として、３．３ｋＶ ＢＪＴの固有オン抵抗と比較した、３．３ｋＶ ＢＪＴの固有オン抵抗を示す。特に、曲線５００は、２．５ボルトオフセットで、１．２ｋＶ ＳｉＣ ＢＪＴに対するＲsp,onのグラフであり、一方、曲線５１０は、２．５ボルトオフセットで、３．３ｋＶ ＳｉＣ ＢＪＴに対するＲsp,onのグラフである。曲線５３０の破線の延長部分は、３．３ｋＶ ＳｉＣ ＭＯＳＦＥＴに対する傾向線を示す。
図７に示されるように、低いドレイン電圧で、各パワーＭＯＳＦＥＴの固有オン抵抗は、その同等の定格のＢＪＴの固有オン抵抗よりも低い。しかしながら、ドレイン電圧が増すにつれてこの関係は逆転して、ＢＪＴの固有オン抵抗が、（一旦、オフセットが占められる）約３．５ボルトを超えるドレイン電圧で、同等の定格のＭＯＳＦＥＴの固有オン抵抗よりも低くなる。本発明の実施形態によるＣＳＴのＢＪＴを通過する電流に対して、パワーＭＯＳＦＥＴを通過する電流の比率は、ＭＯＳＦＥＴとＢＪＴの固有オン抵抗の比率によって変化する。よって、図７は、低いドレイン電圧において、電流は、完全にまたは少なくとも主として、パワーＭＯＳＦＥＴによって伝導されるが、より高いドレイン電圧では、ＢＪＴはますます大きな割合の電流を伝導することになる。
図８は、本発明のある実施形態によるＣＳＴ６００を示し、それは、２０アンペア炭化ケイ素ＭＯＳＦＥＴ６１０、駆動炭化ケイ素ＭＯＳＦＥＴ６２０、および、２０アンペア炭化ケイ素ＢＪＴ６３０を含む。これらトランジスタ６１０，６２０および６３０のそれぞれは、１６００ボルト阻止電圧を有する。パワーＭＯＳＦＥＴ６１０およびＢＪＴ６３０に対するチップサイズは、それぞれ、４×４ｍｍ2および３．５×３．５ｍｍ2である。
それゆえに、本発明のいくつかの実施形態に従うと、半導体スイッチング素子は、ワイドバンドギャップパワーＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴと並列に接続されたワイドバンドギャップＢＪＴと、前記ＢＪＴのベースに接続されるチャネルを備えるワイドバンドギャップ駆動ＭＯＳＦＥＴを含む。実質的に、半導体スイッチング素子のオン状態出力電流のすべては、パワーＭＯＳＦＥＴのチャネルの両端の電圧が第一の電圧範囲内にあるときに、パワーＭＯＳＦＥＴのチャネルを通って流れる。当該第一の電圧範囲は、例えば、通常動作中にチャネルの両端に期待される電圧と対応し得る。対照的に、半導体スイッチング素子は、さらに、パワーＭＯＳＦＥＴのチャネルの両端の電圧が、第二のより高い電圧範囲内にあるときに、オン状態で出力電流がＢＪＴとパワーＭＯＳＦＥＴのチャネルの両方を通って流れるように構成される。
本発明のさらなる実施形態に従うと、パワー半導体スイッチは、第一のスイッチング速度を有する第一のワイドバンドギャップ半導体素子と、前記第一のスイッチング速度よりも遅い、第二のスイッチング速度を有する第二のワイドバンドギャップ半導体素子とを含む。これらのスイッチは、実質的に、素子（デバイス）の出力電流のすべては、第一の範囲の出力電流レベルに対して、第一のワイドバンドギャップ半導体素子を通って流れ、これにより、素子（デバイス）の出力電流は、出力電流レベルの第一の範囲における出力電流レベルよりも高い、第二の範囲の出力電流レベルに対して、第一および第二のワイドバンドギャップ半導体素子の両方を通って流れる。
本発明は、ＭＯＳゲートＢＪＴのサージ電流路を含む炭化ケイ素ＭＯＳＦＥＴに関して主に上述しているが、当然のことながら、その他の実施形態において、本素子は、炭化ケイ素以外、例えば、窒化ガリウム、セレン化亜鉛、または、その他のＩＩ−ＶＩまたはＩＩＩ−Ｖワイドバンドギャップ化合物半導体を含むことができる。本明細書において、用語ワイドバンドギャップは、少なくとも１．４電子ボルト（ｅＶ）のバンドギャップを有する任意の半導体を包含する。同様に、当然のことながら、その他の実施形態では、ワイドバンドギャップパワートランジスタは、酸化物層ではないゲート絶縁層を備えることができ、本発明は、ＭＯＳＦＥＴトランジスタを含む素子に限定されることはない。
上述のように、本発明の実施形態によるＣＳＴは、サージ電流を処理することを容易にし、また、自然にサージ電流を飽和することができる。本明細書において、用語「サージ電流」は、ＣＳＴのパワートランジスタ（例えば、上述した実施形態のパワーＭＯＳＦＥＴ）の定格電流の２倍以上の電流を言う。当業者にとって周知であるように、トランジスタの定格電流は、トランジスタパッケージのパッケージ電力損失限界を超えない最大チャネル電流である。
上記実施形態は、特定の図面に関して記載されているが、当然のことながら、本発明のいくつかの実施形態は、付加的かつ／または間にはさまれた層、構造または要素、および／または、特定の層、構造または要素は取り除かれ得る。本発明のいくつかの典型的な実施形態は記載されているが、当業者であれば、本発明の新規な教示および利点から実質的に出発することなしに、多くの変更が典型的な本実施形態において可能である。したがって、そのようなすべての変更は、請求項において定められるような本発明の範囲内に含まれることを意図する。それゆえに、当然のことながら、前記のものは、本発明の実例であり、開示された特定の実施形態に限定するものと見なすべきではない。そして開示された実施形態だけでなくその他の実施形態に対する変更は、特許請求の範囲内に包含されることを意図する。本発明は、請求項によって定められ、請求項に含まれるものと同等である。

Claims (21)

  1. ワイドバンドギャップパワートランジスタと、
    前記ワイドバンドギャップパワートランジスタと並列に接続されるワイドバンドギャップサージ電流トランジスタと、
    前記ワイドバンドギャップサージ電流トランジスタを駆動するように構成されるワイドバンドギャップ駆動トランジスタと
    を含む半導体スイッチング素子であって、
    前記半導体スイッチング素子は、オン状態で、ワイドバンドギャップパワートランジスタのドレイン−ソース電圧が第一の電圧範囲内にあるときに、当該半導体スイッチング素子の実質的にすべての出力電流が、前記ワイドバンドギャップパワートランジスタのチャネルを通って流れるように構成され、
    さらに、前記半導体スイッチング素子は、オン状態で、前記ワイドバンドギャップパワートランジスタの前記ドレイン−ソース電圧が、前記第一の電圧範囲における電圧よりも高い電圧を有する第二の電圧範囲内にあるときに、前記出力電流は、前記ワイドバンドギャップサージ電流トランジスタ、および、前記ワイドバンドギャップパワートランジスタのチャネルの両方を流れるように構成されること
    を特徴とする半導体スイッチング素子。
  2. 前記ワイドバンドギャップパワートランジスタは、ワイドバンドギャップパワーＭＯＳＦＥＴと含み、
    前記ワイドバンドギャップサージ電流トランジスタは、ワイドバンドギャップバイポーラ接合トランジスタ（ＢＪＴ）を含み、
    前記ワイドバンド駆動トランジスタは、前記ワイドバンドギャップＢＪＴにベース電流を供給するように構成されるワイドバンドギャップトランジスタ駆動ＭＯＳＦＥＴを含むこと
    を特徴とする請求項１に記載の半導体スイッチング素子。
  3. 前記半導体スイッチング素子は、当該半導体スイッチング素子を通って流れるサージ電流を飽和させるように構成されること
    を特徴とする請求項２に記載の半導体スイッチング素子。
  4. 飽和レベルは、前記ワイドバンドギャップパワーＭＯＳＦＥＴのドレイン−ソース電圧と、前記ワイドバンドギャップパワーＭＯＳＦＥＴのゲートとワイドバンドギャップ駆動ＭＯＳＦＥＴのゲートに印加されるバイアス電圧との関数であること
    を特徴とする請求項３に記載の半導体スイッチング素子。
  5. 前記ワイドバンドギャップサージ電流トランジスタ、前記ワイドバンドギャップパワートランジスタおよび前記ワイドバンドギャップ駆動トランジスタのそれぞれは、炭化ケイ素に基づいた素子であること
    を特徴とする請求項１に記載の半導体スイッチング素子。
  6. 前記ワイドバンドギャップＢＪＴ、前記ワイドバンドギャップパワーＭＯＳＦＥＴおよび前記ワイドバンドギャップ駆動ＭＯＳＦＥＴのそれぞれは、炭化ケイ素に基づいた素子を含み、
    前記パワーＭＯＳＦＥＴのゲートは、前記駆動ＭＯＳＦＥＴのゲートに電気的に接続され、
    前記パワーＭＯＳＦＥＴの第一のソース／ドレイン領域は、前記ＢＪＴのコレクタに電気的に接続され、
    前記パワーＭＯＳＦＥＴの第二のソース／ドレイン領域は、前記ＢＪＴのエミッタに電気的に接続されること
    を特徴とする請求項２に記載の半導体スイッチング素子。
  7. 前記駆動ＭＯＳＦＥＴの第一のソース／ドレイン領域は、前記ＢＪＴのコレクタに電気的に接続され、前記駆動ＭＯＳＦＥＴの第二のソース／ドレイン領域は、前記ＢＪＴのベースに電気的に接続されること
    を特徴とする請求項６に記載の半導体スイッチング素子。
  8. ｎ型炭化ケイ素ドリフト層と、
    ｐ型炭化ケイ素ベース層と、
    前記ｎ型炭化ケイ素ドリフト層上のｐ型炭化ケイ素ｐ−ウェルと、
    前記ｐ型炭化ケイ素ベース層上のｎ型炭化ケイ素エミッタ領域と、
    前記炭化ケイ素ｐ−ウェルの上部における前記駆動ＭＯＳＦＥＴの第一のｎ型ソース／ドレイン領域と、
    前記炭化ケイ素ｐ−ウェルの上部における前記パワーＭＯＳＦＥＴの第一のｎ型ソース／ドレイン領域と
    を含むことを特徴とする請求項２に記載の半導体スイッチング素子。
  9. 前記ｎ型炭化ケイ素エミッタ領域に隣接する前記ｐ型炭化ケイ素ベース層上に、高濃度にドープされたｐ型炭化ケイ素領域と、
    前記高濃度にドープされたｐ型炭化ケイ素領域と前記駆動ＭＯＳＦＥＴの前記第一のｎ型ソース／ドレイン領域との間に電気的な接続と
    をさらに含むことを特徴とする請求項８に記載の半導体スイッチング素子。
  10. 前記ｎ型炭化ケイ素ドリフト層は、前記ＢＪＴのコレクタ、前記パワーＭＯＳＦＥＴの第二のソース／ドレイン領域、および、前記駆動ＭＯＳＦＥＴの第二のソース／ドレイン領域を含むこと
    を特徴とする請求項９に記載の半導体スイッチング素子。
  11. 第一のスイッチング速度を有する第一のワイドバンドギャップ半導体素子と、
    前記第一のスイッチング速度よりも遅い第二のスイッチング速度を有する第二のワイドバンドギャップ半導体素子と、
    を含むパワー半導体スイッチであって、
    前記パワー半導体スイッチは、出力電流レベルの第一の範囲で、出力電流が前記第一のワイドバンドギャップ半導体素子を通って流れるように構成され、
    前記パワー半導体スイッチは、さらに、出力電流レベルの前記第一の範囲における出力電流レベルよりも高い出力電流レベルの第二の範囲で、前記第一のワイドバンドキャップ半導体素子および前記第二のワイドバンドキャップ半導体素子の両方を通って流れるように構成されること
    を特徴する、オン状態のときに出力電流を伝導するパワー半導体スイッチ。
  12. 前記第一のワイドバンドギャップ半導体素子はユニポーラ素子であり、
    前記第二のワイドバンドギャップ半導体素子はバイポーラ素子であり、
    出力電流レベルの前記第二の範囲は、サージ電流レベルを含むこと
    を特徴する請求項１１に記載のパワー半導体スイッチ。
  13. 前記第一のワイドバンドギャップ半導体素子はパワーＭＯＳＦＥＴを含み、
    前記第二のワイドバンドキャップ半導体素子はバイポーラ接合トランジスタ（ＢＪＴ）を含むこと
    を特徴する請求項１２に記載のパワー半導体スイッチ。
  14. 前記ＢＪＴのコレクタおよび前記パワーＭＯＳＦＥＴの第一のソース／ドレイン領域が、第一の共通ノードを形成し、
    前記ＢＪＴのエミッタおよび前記パワーＭＯＳＦＥＴの第二のソース／ドレイン領域が、第二の共通ノードを形成するように、
    前記ＢＪＴおよび前記パワーＭＯＳＦＥＴは、並列に実装されること
    を特徴する請求項１３に記載のパワー半導体スイッチ。
  15. 前記ＢＪＴのベースにベース電流を供給するように構成される駆動ＭＯＳＦＥＴをさらに含むこと
    を特徴する請求項１４に記載のパワー半導体スイッチ。
  16. 前記ＢＪＴ、前記パワーＭＯＳＦＥＴ、前記駆動ＭＯＳＦＥＴのそれぞれは、炭化ケイ素半導体素子を含むこと
    を特徴とする請求項１５に記載のパワー半導体スイッチ。
  17. ゲート、第一のソース／ドレイン領域および第二のソース／ドレイン領域を有する第一のワイドバンドギャップＭＩＳＦＥＴと、
    ゲート、第一のソース／ドレイン領域および第二のソース／ドレイン領域を有する第二のワイドバンドギャップＭＩＳＦＥＴと、
    ベース、コレクタおよびエミッタを有するワイドバンドギャップバイポーラ接合トランジスタ（“ＢＪＴ”）と
    を含み、
    前記第一のワイドバンドギャップＭＩＳＦＥＴのゲートは、前記第二のワイドバンドキャップＭＩＳＦＥＴのゲートに電気的に接続され、
    前記第一のワイドバンドキャップＭＩＳＦＥＴの第一のソース／ドレイン領域は、前記第二のワイドバンドギャップＭＩＳＦＥＴの第一のソース／ドレイン領域と前記コレクタに電気的に接続され、
    前記第一のワイドバンドギャップＭＩＳＦＥＴの第二のソース／ドレイン領域は、前記エミッタに電気的に接続され、
    前記第二のワイドバンドギャップＭＩＳＦＥＴの第二のソース／ドレイン領域は、前記ベースに電気的に接続されること
    を特徴するパワースイッチング素子。
  18. 前記ＢＪＴは、前記パワースイッチング素子を通って流れるサージ電流の少なくとも一部に対して、電流通過の経路を提供するように構成されること
    を特徴する請求項１７に記載のハイパワースイッチング素子。
  19. 前記ＢＪＴは、前記第一のワイドバンドギャップＭＩＳＦＥＴおよび前記第二のワイドバンドギャップＭＩＳＦＥＴは、炭化ケイ素に基づく素子を含むこと
    を特徴する請求項１７に記載のハイパワースイッチング素子。
  20. 前記コレクタ、前記パワーＭＩＳＦＥＴの第一のｎ型ソース／ドレイン領域および前記駆動ＭＩＳＦＥＴの第一のｎ型ソース／ドレイン領域を含むｎ型炭化ケイ素ドリフト層と、
    前記ｎ型炭化ケイ素ドリフト層上に、前記ベースを含むｐ型炭化ケイ素ベース層と、
    前記ｎ型炭化ケイ素ドリフト層上に、ｐ型炭化ケイ素ｐ−ウェルと、
    前記ｐ型炭化ケイ素ベース層上に、前記エミッタを含むｎ型炭化ケイ素エミッタ層と、
    前記ｐウェル上にあり、かつ、第一のゲート絶縁層によって、前記駆動ＭＩＳＦＥＴの第二のｎ型ソース／ドレイン領域と前記ｎ型炭化ケイ素ドリフト層から分離された第一のゲート電極と、
    前記ｐウェル上にあり、かつ、第二のゲート絶縁層によって、前記パワーＭＩＳＦＥＴの第二のｎ型ソース／ドレイン領域と前記ｎ型炭化ケイ素ドリフト層から分離された第二のゲート電極と、
    を含み、
    前記駆動ＭＩＳＦＥＴの第一のソース／ドレイン領域は、前記炭化ケイ素ｐ−ウェルの上部にｎ型炭化ケイ素領域を含み、
    前記パワーＭＩＳＦＥＴの第一のソース／ドレイン領域は、前記炭化ケイ素ｐ−ウェルの上部にｎ型炭化ケイ素領域を含むこと
    を特徴する請求項１７に記載のハイパワースイッチング素子。
  21. 前記ｎ型炭化ケイ素エミッタ領域に隣接する前記ｐ型炭化ケイ素ベース層上に、高濃度にドープされたｐ型炭化ケイ素領域と、
    前記高濃度にドープされたｐ型炭化ケイ素領域と前記駆動ＭＩＳＦＥＴの第一のｎ型ソース／ドレイン領域との間に電気的な接続とを含むこと
    を特徴する請求項２０に記載のハイパワースイッチング素子。
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