CN116314337A - 提高器件抗浪涌能力的sgt mosfet结构、方法及结构制备方法 - Google Patents

提高器件抗浪涌能力的sgt mosfet结构、方法及结构制备方法 Download PDF

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Abstract

本发明提供了一种提高器件抗浪涌能力的SGT MOSFET结构、方法及结构制备方法，用于解决SGT MOSFET导通时电源系统突然出现高的浪涌电流，导致SGT MOSFET过流烧坏进而降低整个电源系统可靠性的技术问题。本发明的SGT MOSFET结构将SGT MOSFET的栅极进行分区，分为第一栅极和第二栅极，第一栅极和第二栅极呈比例交错设置，在不增大器件尺寸的基础上，通过控制第一栅极和第二栅极中的一个完全导通，另外一个不完全导通或关断，以降低通过SGT MOSFET的电流，从而防止SGT MOSFET导通时系统突然出现高的浪涌电流对电源系统的损坏，在不增大器件内阻的情况下大大提高了电源系统的可靠性，可以广泛应用在热插拔这类特殊应用的系统中。

Description

提高器件抗浪涌能力的SGT MOSFET结构、方法及结构制备 方法
技术领域
本发明属于MOSFET领域，具体涉及一种提高器件抗浪涌能力的SGT MOSFET结构、方法及SGT MOSFET结构制备方法。
背景技术
由于SGT MOSFET内阻较低，开关速度较快，可以使电源系统效率大幅提升，因此，SGT(屏蔽栅)MOSFET被广泛应用在消费电子、工业控制以及汽车电子等领域。但在一些特殊应用中，如热插拔电路，在SGT MOSFET导通工作时电源系统会突然出现高的浪涌电流，此时的浪涌电流很容易导致SGT MOSFET过流烧坏，从而降低整个电源系统的可靠性。
发明内容
本发明的目的在于解决SGT MOSFET导通时电源系统突然出现高的浪涌电流，导致SGT MOSFET过流烧坏进而降低整个电源系统可靠性低的技术问题，从而提供一种提高器件抗浪涌能力的SGT MOSFET结构、方法及结构制备方法。
为了实现上述目的，本发明的技术解决方案为：
一种提高器件抗浪涌能力的SGT MOSFET结构，其特殊之处在于，包括衬底；
位于衬底上表面的外延层；
位于外延层上表面的K个沟槽，K为大于等于2的整数；
位于K个沟槽内表面相应的K个底部氧化层，也称厚氧化层；所述底部氧化层为凹槽结构；
位于K个底部氧化层凹槽结构内相应的K个源极多晶，所述源极多晶的上表面低于底部氧化层的上表面；
位于K个底部氧化层上表面的K个中间氧化层；
位于K个中间氧化层上表面相应的K个栅氧化层，所述栅氧化层为凹槽结构；所述K个中间氧化层和K个栅氧化层均位于相应的沟槽内；
分别位于K个栅氧化层凹槽结构内相应的M个第一栅极和(K-M)个第二栅极，其中，M个第一栅极之间电连接，(K-M)个第二栅极之间电连接，且M个第一栅极和(K-M)个第二栅极呈比例交错设置；
位于K个栅氧化层两侧的(K+1)个阱区，所述阱区的底部不低于第一栅极和第二栅极的底部；
位于阱区上表面的源区；
位于源区、第一栅极和第二栅极上表面的介质层；
位于介质层上且对应各源区的(K+1)个源极接触孔，所述源极接触孔的下端与相应的阱区接触；
位于介质层上表面且与源极接触孔连接的源极；
以及位于衬底下表面的漏极。
进一步地，所述衬底、源区为N+型，外延层为N-型，阱区为P型；
或者，所述衬底、源区为P+型，外延层为P-型，阱区为N型。
进一步地，所述M：(K-M)＝1：1，或者M：(K-M)＝1：2，或者M：(K-M)＝1：3。
进一步地，所述介质层包括由上至下设置的BPSG层和USG层。
基于上述的一种提高器件抗浪涌能力的SGT MOSFET结构，本发明还提供了一种提高器件抗浪涌能力的方法，其中，M个所述第一栅极与其对应的源极和漏极构成第一MOS管M1，(K-M)个所述第二栅极与其对应的源极和漏极构成第二MOS管M2，其特殊之处在于，包括以下步骤：
1】将第一MOS管M1和第二MOS管M2并联设置；
2】通电后监测当前是否存在浪涌电流；
若不存在浪涌电流，则控制第一MOS管M1完全导通，第二MOS管M2不完全导通或者关断，或者，控制第二MOS管M2完全导通，第一MOS管M1不完全导通或者关断。
基于上述的一种提高器件抗浪涌能力的SGT MOSFET结构，本发明还提供了一种提高器件抗浪涌能力的SGT MOSFET结构的制备方法，其特殊之处在于，包括以下步骤：
1】在衬底上层叠外延层；
2】在外延层上表面定义出沟槽区域；再在沟槽区域定义出K个沟槽，K为大于等于2的整数；
3】在外延层上表面、K个沟槽的底部及侧壁上制备一体的氧化层，使其在沟槽内形成凹槽结构的底部氧化层；
4】在底部氧化层的上部及其沟槽结构内整体淀积多晶硅，然后对淀积的多晶硅进行回刻，去除底部氧化层上部的多晶硅，且将底部氧化层凹槽结构内的多晶硅进行回刻形成K个源极多晶；
5】去除高于源极多晶的底部氧化层，并在源极多晶和底部氧化层的上表面制备中间氧化层；
6】在中间氧化层的上表面和对应沟槽的两侧侧壁上制备一体的氧化层，使其形成凹槽结构的栅氧化层；再在栅氧化层上部及其沟槽结构内整体淀积多晶硅，然后对淀积的多晶硅进行回刻，在K个栅氧化层凹槽结构内形成相应的M个第一栅极和(K-M)个第二栅极，所述M个第一栅极和(K-M)个第二栅极呈比例交错设置；
7】对外延层进行第一类型离子注入工艺，后热退火形成阱区；
8】在外延层上对应阱区的位置定义出源极注入区域，对源极注入区域的外延层进行第二类型离子注入工艺，后热退火形成源区；再在整个外延层上表面制备介质层；
9】在介质层上对应源区的位置刻蚀出源极接触孔，再在源极接触孔内进行第二类型离子注入，并在介质层表面制备相应金属层，形成源极；在衬底下表面制备相应金属层，形成漏极，完成提高器件抗浪涌能力的SGT MOSFET结构的制备。
进一步地，所述衬底为N+型，外延层为N-型，第一类型离子为P型，第二类型离子为N型；
或者衬底为P+型，外延层为P-型，第一类型离子为N型，第二类型离子为P型。
进一步地，步骤6】中，所述形成的第一栅极的数量和第二栅极的数量比值满足：
M：(K-M)＝1：1，或者M：(K-M)＝1：2，或者M：(K-M)＝1：3。
进一步地，步骤1】中，所述衬底为N+型，在衬底上层叠N-型外延层(2)；
步骤2】中，通过光刻工艺在外延层上表面定义出MOSFET的沟槽区域；再通过干法蚀刻工艺对沟槽区域进行刻蚀定义出K个沟槽；
步骤3】中，通过热氧化工艺在外延层上表面、K个沟槽的底部及侧壁上生长形成厚度为200nm-600nm的底部氧化层；
步骤4】中，通过干法蚀刻工艺对淀积的多晶硅进行回刻，回刻深度为0.8-1.7μm；
步骤5】中，通过化学气相工艺淀积厚度为200nm-400nm的氧化层，再回刻形成厚度为150nm-250nm的中间氧化层；
步骤6】中，通过热氧化工艺在中间氧化层上表面和对应沟槽的两侧侧壁上生长一层厚度为20nm-100nm的氧化层；再通过湿法蚀刻工艺对氧化层进行去除，之后进行第二次热氧化工艺，在中间氧化层上表面和对应沟槽的两侧侧壁上生长形成厚度为60nm-100nm的栅氧化层；本发明中的厚度均表示相应氧化层的高度；
步骤7】中，对外延层进行硼离子注入工艺，后再进行热退火形成P型阱区；其中硼离子的能量在100-180KeV，注入剂量为0.8E12-1.3E13；
步骤8】中，通过光刻工艺在外延层上对应阱区的位置定义出源极注入区域；再对源极注入区域的外延层进行砷离子注入工艺，形成N+型源区，然后再进行热退火；其中砷离子的能量为60-100KeV，注入剂量为4E15-8E15；再通过化学气相淀积工艺依次淀积USG层和BPSG层；
步骤9】中，通过干法蚀刻工艺在BPSG层和USG层上对应源区的位置刻蚀出源极接触孔，在源极接触孔内进行砷离子注入，并填充金属钨和铝铜，同时在BPSG层上设置金属钨和铝铜，形成源极。
本发明相比于现有技术的有益效果为：
1、本发明提供的提高器件抗浪涌能力的SGT MOSFET结构，将SGT MOSFET的栅极进行分区，分为第一栅极和第二栅极，第一栅极和第二栅极呈比例交错设置，在不增大器件尺寸的基础上，通过控制第一栅极和第二栅极中的一个完全导通，另外一个不完全导通或关断，以降低通过SGT MOSFET的电流，从而防止SGT MOSFET导通时系统突然出现高的浪涌电流对电源系统的损坏，在不增大器件内阻的情况下大大提高了电源系统的可靠性，可以广泛应用在热插拔这类特殊应用的系统中。
2、本发明基于上述提高器件抗浪涌能力的SGT MOSFET结构，提供的提高器件抗浪涌能力的方法为：当不存在浪涌电流时，通过控制第一MOS管M1和第二MOS管M2完全导通，使二者均工作在饱和状态下，源极与漏极之间电流不再变化，使得第一MOS管M1和第二MOS管M2都具有较低的导通电阻，大大降低了损耗；当存在浪涌电流时，通过控制第一MOS管M1和第二MOS管M2中的一个MOS管完全导通，另一个MOS管不完全导通或者关断，不完全导通的MOS管导电沟道宽度变窄，导通电阻增大，降低通过MOS管的电流，减小通过器件的电流密度，避免通过SGT MOSFET的电流过大而导致器件失效，保证了电源系统的可靠性。
3、本发明提供的提高器件抗浪涌能力的SGT MOSFET结构的制备方法，操作简单方便，且可靠性高。
附图说明
图1为本发明提高器件抗浪涌能力的SGT MOSFET结构的结构示意图；
图2为图1的横向剖视图；
图3为本发明提高器件抗浪涌能力的方法的原理示意图；
图4为本发明制备方法中步骤1】的示意图；
图5为本发明制备方法中步骤2】的示意图；
图6为本发明制备方法中步骤3】的示意图；
图7为本发明制备方法中步骤4】的示意图；
图8为本发明制备方法中步骤5】的示意图；
图9为本发明制备方法中步骤6】的示意图；
图10为本发明制备方法中步骤7】的示意图；
图11为本发明制备方法中步骤8】的示意图；
图12为本发明制备方法中步骤9】的示意图。
具体附图标记如下：
1-衬底；2-外延层；3-沟槽；4-底部氧化层；5-源极多晶；6-中间氧化层；7-栅氧化层；8-1-第一栅极；8-2-第二栅极；9-阱区；10-源区；11-源极接触孔；12-源极；13-漏极。
具体实施方式
为使本发明的优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。
如图1所示，一种提高器件抗浪涌能力的SGT MOSFET结构，包括N+型衬底1；位于衬底1上表面的N-型外延层2；位于外延层2上表面的K个沟槽3，K为大于等于2的整数；位于K个沟槽3内相应的K个凹槽结构的底部氧化层4，底部氧化层4也称厚氧化层，本实施例中底部氧化层4的厚度为200nm-600nm，即底部氧化层4在沟槽3内的高度为200nm-600nm；位于K个底部氧化层4凹槽结构内相应的K个源极多晶5，源极多晶5的上表面低于底部氧化层4的上表面；位于相应底部氧化层4上表面的K个中间氧化层6，本实施例中中间氧化层6的厚度为150nm-250nm，即中间氧化层6在沟槽3内的高度为150nm-250nm；位于K个中间氧化层6上表面相应的K个凹槽结构的栅氧化层7，本实施例中栅氧化层7的厚度为60nm-100nm，即栅氧化层7在沟槽3内的高度为60nm-100nm；同时，K个中间氧化层6和K个栅氧化层7均位于相应的沟槽3内；分别位于K个栅氧化层7凹槽结构内相应的M个第一栅极8-1和(K-M)个第二栅极8-2，其中，M个第一栅极8-1之间电连接，(K-M)个第二栅极8-2之间电连接，且M个第一栅极8-1和(K-M)个第二栅极8-2呈比例交错设置；位于K个栅氧化层7两侧的(K+1)个阱区9，阱区9的底部不低于第一栅极8-1和第二栅极8-2的底部；位于阱区9上表面的N+型源区10；位于源区10、第一栅极8-1和第二栅极8-2上表面的介质层，本实施例中介质层包括由上至下设置的BPSG层和USG层；位于BPSG层和USG层上且对应(K+1)个源区10的(K+1)个源极接触孔11，源极接触孔11的下端与相应的阱区9接触；位于BPSG层上表面且与源极接触孔11连接的源极12；以及位于衬底1下表面的漏极13。
由于本发明中将栅极分为第一栅极8-1和第二栅极8-2两个区，如图2所示，第一栅极8-1和第二栅极8-2呈比例交错设置，在不增大器件尺寸的基础上，通过控制第一栅极和第二栅极中的一个完全导通，另外一个不完全导通或关断，以降低通过SGT MOSFET的电流，这样可以防止SGT MOSFET导通时系统突然出现的高浪涌电流对电源系统的损坏，大大提高了电源系统的可靠性，使其可以广泛应用在热插拔这类特殊应用的系统中。具体的，如图2所示，分区时，可以根据需要抑制浪涌电流的强度，使第一栅极8-1和第二栅极8-2的数量比例满足：M：(K-M)＝1：1，或者M：(K-M)＝1：2，或者M：(K-M)＝1：3，其中，需要抑制浪涌电流强度越大，第二栅极8-2的数量就越多。具体的，当第一栅极8-1和第二栅极8-2的数量比例为M：(K-M)＝1：2时，第一栅极8-1和第二栅极8-2的设置方式由左至右依次为一个第一栅极8-1，两个第二栅极8-2，一个第一栅极8-1，以此类推。
基于上述的一种提高器件抗浪涌能力的SGT MOSFET结构，本发明提供的提高器件抗浪涌能力的方法，具体包括以下步骤：
1】M个第一栅极8-1与其对应的源极12和漏极13构成第一MOS管M1，(K-M)个所述第二栅极8-2其对应的源极12和漏极13构成第二MOS管M2，将第一MOS管M1和第二MOS管M2并联设置；
2】通电后监测当前是否存在浪涌电流；
若不存在浪涌电流，则控制第一MOS管M1和第二MOS管M2完全导通；
若存在浪涌电流，则控制第一MOS管M1完全导通，第二MOS管M2不完全导通或者关断，或者，控制第二MOS管M2完全导通，第一MOS管M1不完全导通或者关断。
具体的工作原理如图3所示，第一MOS管M1和第二MOS管M2并联连接形成本实施例中的SGT MOSFET结构。图3中的IC块为控制器芯片，VG1是控制器IC的第一输出电压，用来控制第一MOS管M1的导通与关断，VG2是控制器IC的第二输出电压，用来控制第二MOS管M2的导通与关断。
当控制器IC监测到当前无浪涌电流时，使第一输出电压VG1和第二输出电压VG2都为10V,第一MOS管M1和第二MOS管M2都完全导通，使二者均工作在饱和状态下，源极12与漏极13之间电流不再变化，使得第一MOS管M1和第二MOS管M2都具有较低的导通电阻，大大降低了损耗。
当控制器IC监测到有浪涌电流时，使第一输出电压VG1为10V，第二输出电压VG2为0-3V，则第一MOS管M1导通，而第二MOS管M2完全关断；此时通过SGT MOSFET器件的电路的电流仅有第一MOS管M1的电流，即SGT MOSFET器件的电流密度减小，避免了通过SGT MOSFET器件的电流过大而导致器件失效，保证了电源系统的可靠性。或者，当控制器IC监测到有浪涌电流时，使第一输出电压VG1为10V，第二输出电压VG2大于MOS器件的阈值电压Vth(一般为3V)且小于10V时，通常第二输出电压VG2取5V或6V，此时第一MOS管M1导通，第二MOS管M2不完全导通，即第二MOS管M2的导电沟道宽度变窄，电阻增大，通过第二MOS管M2的电流降低，进而降低了通过SGT MOSFET器件的电流，避免了通过SGT MOSFET器件的电流过大而导致器件失效，保证了电源系统的可靠性。在本发明的其他实施例中，具体控制时，第一MOS管M1和第二MOS管M2的数量，以及导通和关断状态可以互换。
同时，本发明还提供了上述提高器件抗浪涌能力的SGT MOSFET结构的制备方法，具体包括以下步骤：
1】如图4所示，在N+型衬底1上层叠N-型外延层2；
2】如图5所示，通过光刻工艺在在外延层2上表面定义出沟槽区域；再通过干法蚀刻工艺对在沟槽区域进行刻蚀定义出K个沟槽3，K为大于等于2的整数，沟槽宽度由光刻工艺决定，约为0.2～0.5um，沟槽的深度由蚀刻工艺决定，约为3～6um；
3】如图6所示，通过热氧化工艺在外延层2上表面、K个沟槽3的底部及侧壁上生长形成凹槽结构的底部氧化层4，底部氧化层4的生长厚度为200nm-600nm；
4】如图7所示，在底部氧化层4的上部及其沟槽结构内整体淀积多晶硅，然后通过干法蚀刻工艺对淀积的多晶硅进行回刻，去除底部氧化层4上部的多晶硅，且将底部氧化层4凹槽结构内的多晶硅回刻0.8-1.7μm的深度，本实施例中回刻1.5μm的深度，形成K个源极多晶5；
5】如图8所示，去除高于源极多晶5的底部氧化层4，通过化学气相工艺在源极多晶4和底部氧化层4的上表面淀积200nm-400nm的氧化层，再回刻形成厚度为150nm-250nm的中间氧化层6；
6】如图9所示，通过热氧化工艺在在中间氧化层6上表面和对应沟槽3的两侧侧壁上生长一层厚度为20nm-100nm的氧化层，再通过湿法蚀刻工艺对氧化层进行去除，之后进行第二次热氧化工艺，在中间氧化层6上表面和对应沟槽3的两侧侧壁上生长形成凹槽结构的栅氧化层7，栅氧化层7的生长厚度为60nm-100nm；再在栅氧化层7上部及其沟槽结构内整体淀积多晶硅，然后淀积的多晶硅进行回刻，在K个栅氧化层7凹槽结构内形成相应的M个第一栅极8-1和(K-M)个第二栅极8-2，其中，M个第一栅极8-1和(K-M)个第二栅极8-2呈比例交错设置，其比例M：(K-M)＝1:1，或者M：(K-M)＝1:2，或者M：(K-M)＝1:3；
7】如图10所示，对外延层2行硼离子注入工艺，后再进行热退火形成P型阱区9；其中硼离子的能量在100-180KeV，注入剂量一般在1E13左右；
8】如图11所示，通过光刻工艺在外延层2上对应阱区9的位置定义出源极注入区域，再对源极注入区域的外延层2进行砷离子注入工艺，形成N+型源区10，然后再进行热退火；其中，砷离子的能量为60-100KeV，注入剂量一般在5E15左右；再通过化学气相淀积工艺在整个外延层2上表面依次淀积USG层和BPSG层，形成介质层；
9】如图12所示，通过干法蚀刻工艺在BPSG层上对应源区10的位置刻蚀出源极接触孔11，在源极接触孔11内进行砷离子注入，并填充金属钨和铝铜，同时在BPSG层上设置金属钨和铝铜，形成源极12；在衬底1下表面制备金属层，形成漏极13，完成提高器件抗浪涌能力的SGT MOSFET结构的制备。
以上仅为本发明的一个实施例，在本发明的其他实施例中，当衬底1为P+型时，相应的外延层2为P-型，阱区9为N型，源极10为P+型；在SGT MOSFET结构制备时，相应的第一类型离子为N型，第二类型离子为P型。
以上所述，仅用以说明本发明的技术方案，而非对其限制，对于本领域的普通专业技术人员来说，可以对上述实施例所记载的具体技术方案进行修改，或者对其中部分技术特征进行等同替换，而这些修改或者替换，并不使相应技术方案的本质脱离本发明所保护技术方案的范围。

Claims (9)

1.一种提高器件抗浪涌能力的SGT MOSFET结构，其特征在于：
包括衬底(1)；
位于衬底(1)上表面的外延层(2)；
位于外延层(2)上表面的K个沟槽(3)，K为大于等于2的整数；
位于K个沟槽(3)内相应的K个底部氧化层(4)，所述底部氧化层(4)为凹槽结构；
位于K个底部氧化层(4)凹槽结构内相应的K个源极多晶(5)，所述源极多晶(5)的上表面低于底部氧化层(4)的上表面；
位于K个底部氧化层(4)上表面的K个中间氧化层(6)；
位于K个中间氧化层(6)上表面相应的K个栅氧化层(7)，所述栅氧化层(7)为凹槽结构；所述K个中间氧化层(6)和K个栅氧化层(7)均位于相应的沟槽(3)内；
分别位于K个栅氧化层(7)凹槽结构内相应的M个第一栅极(8-1)和(K-M)个第二栅极(8-2)，其中，M个第一栅极(8-1)之间电连接，(K-M)个第二栅极(8-2)之间电连接，且M个第一栅极(8-1)和(K-M)个第二栅极(8-2)呈比例交错设置；
位于K个栅氧化层(7)两侧的(K+1)个阱区(9)，所述阱区(9)的底部不低于第一栅极(8-1)和第二栅极(8-2)的底部；
位于阱区(9)上表面的源区(10)；
位于源区(10)、第一栅极(8-1)和第二栅极(8-2)上表面的介质层；
位于介质层上且对应各源区(10)的(K+1)个源极接触孔(11)，所述源极接触孔(11)的下端与相应的阱区(9)接触；
位于介质层上表面且与源极接触孔(11)连接的源极(12)；
以及位于衬底(1)下表面的漏极(13)。
2.根据权利要求1所述的一种提高器件抗浪涌能力的SGT MOSFET结构，其特征在于：
所述衬底(1)、源区(10)为N+型，外延层(2)为N-型，阱区(9)为P型；
或者，所述衬底(1)、源区(10)为P+型，外延层(2)为P-型，阱区(9)为N型。
3.根据权利要求2所述的一种提高器件抗浪涌能力的SGT MOSFET结构，其特征在于：
所述M：(K-M)＝1：1，或者M：(K-M)＝1：2，或者M：(K-M)＝1：3。
4.根据权利要求1-3任一所述的一种提高器件抗浪涌能力的SGT MOSFET结构，其特征在于：
所述介质层包括由上至下设置的BPSG层和USG层。
5.一种提高器件抗浪涌能力的方法，基于权利要求1-4任一所述的一种提高器件抗浪涌能力的SGT MOSFET结构，M个所述第一栅极(8-1)与其对应的源极(12)和漏极(13)构成第一MOS管(M1)，(K-M)个所述第二栅极(8-2)与其对应的源极(12)和漏极(13)构成第二MOS管(M2)，其特征在于，包括以下步骤：
1】将第一MOS管(M1)和第二MOS管(M2)并联设置；
2】通电后监测当前是否存在浪涌电流；
若不存在浪涌电流，则控制第一MOS管(M1)和第二MOS管(M2)完全导通；
若存在浪涌电流，则控制第一MOS管(M1)完全导通，第二MOS管(M2)不完全导通或者关断，或者，控制第二MOS管(M2)完全导通，第一MOS管(M1)不完全导通或者关断。
6.一种权利要求1-4任一所述的提高器件抗浪涌能力的SGT MOSFET结构的制备方法，其特征在于，包括以下步骤：
1】在衬底(1)上层叠外延层(2)；
2】在外延层(2)上表面定义出沟槽区域；再在沟槽区域定义出K个沟槽(3)，K为大于等于2的整数；
3】在外延层(2)上表面、K个沟槽(3)的底部及侧壁上制备一体的氧化层，使其在沟槽(3)内形成凹槽结构的底部氧化层(4)；
4】在底部氧化层(4)的上部及其沟槽结构内整体淀积多晶硅，然后对淀积的多晶硅进行回刻，去除底部氧化层(4)上部的多晶硅，且将底部氧化层(4)凹槽结构内的多晶硅进行回刻形成K个源极多晶(5)；
5】去除高于源极多晶(5)的底部氧化层(4)，并在源极多晶(5)和底部氧化层(4)的上表面制备中间氧化层(6)；
6】在中间氧化层(6)的上表面和对应沟槽(3)的两侧侧壁上制备一体的氧化层，使其形成凹槽结构的栅氧化层(7)；再在栅氧化层(7)上部及其沟槽结构内整体淀积多晶硅，然后对淀积的多晶硅进行回刻，在K个栅氧化层(7)凹槽结构内形成相应的M个第一栅极(8-1)和(K-M)个第二栅极(8-2)，所述M个第一栅极(8-1)和(K-M)个第二栅极(8-2)呈比例交错设置；
7】对外延层(2)进行第一类型离子注入工艺，后热退火形成阱区(9)；
8】在外延层(2)上对应阱区(9)的位置定义出源极注入区域，对源极注入区域的外延层(2)进行第二类型离子注入工艺，后热退火形成源区(10)；再在整个外延层(2)上表面制备介质层；
9】在介质层上对应源区(10)的位置刻蚀出源极接触孔(11)，再在源极接触孔(11)内进行第二类型离子注入，并在介质层表面制备相应金属层，形成源极(12)；在衬底(1)下表面制备相应金属层，形成漏极(13)，完成提高器件抗浪涌能力的SGT MOSFET结构的制备。
7.根据权利要6所述的一种提高器件抗浪涌能力的SGT MOSFET结构的制备方法，其特征在于：
所述衬底(1)为N+型，外延层(2)为N-型，第一类型离子为P型，第二类型离子为N型；
或者衬底(1)为P+型，外延层(2)为P-型，第一类型离子为N型，第二类型离子为P型。
8.根据权利要7所述的一种提高器件抗浪涌能力的SGT MOSFET结构的制备方法，其特征在于：
步骤6】中，所述形成的第一栅极(8-1)的数量M和第二栅极(8-2)的数量比值满足：
M：(K-M)＝1：1，或者M：(K-M)＝1：2，或者M：(K-M)＝1：3。
9.根据权利要求6-8任一所述的一种提高器件抗浪涌能力的SGT MOSFET结构的制备方法，其特征在于：
步骤1】中，所述衬底(1)为N+型，在衬底(1)上层叠N-型外延层(2)；
步骤2】中，通过光刻工艺在外延层(2)上表面定义出MOSFET的沟槽区域；再通过干法蚀刻工艺对沟槽区域进行刻蚀定义出K个沟槽(3)；
步骤3】中，通过热氧化工艺在外延层(2)上表面、K个沟槽(3)的底部及侧壁上生长形成凹槽结构的底部氧化层(4)；所述底部氧化层(4)的生长厚度为200nm-600nm；
步骤4】中，通过干法蚀刻工艺对淀积的多晶硅进行回刻，回刻深度为0.8-1.7μm；
步骤5】中，通过化学气相工艺淀积厚度为200nm-400nm的氧化层，再回刻形成厚度为150nm-250nm的中间氧化层(6)；
步骤6】中，通过热氧化工艺在中间氧化层(6)上表面和对应沟槽(3)的两侧侧壁上生长形成一层厚度为20nm-100nm的氧化层；再通过湿法蚀刻工艺对氧化层进行去除，之后进行第二次热氧化工艺，在中间氧化层(6)上表面和对应沟槽(3)的两侧侧壁上生长形成凹槽结构的栅氧化层(7)，所述栅氧化层(7)的生长厚度为60nm-100nm；
步骤7】中，对外延层(2)进行硼离子注入工艺，后再进行热退火形成P型阱区(9)；其中硼离子的能量在100-180KeV，注入剂量为0.8E12-1.3E13；
步骤8】中，通过光刻工艺在外延层(2)上对应阱区(9)的位置定义出源极注入区域；再对源极注入区域的外延层(2)进行砷离子注入工艺，形成N+型源区(10)，然后再进行热退火；其中砷离子的能量为80-100KeV，注入剂量为4E15-8E15；再通过化学气相淀积工艺依次淀积USG层和BPSG层；
步骤9】中，通过干法蚀刻工艺在BPSG层和USG层上对应源区(10)的位置刻蚀出源极接触孔(11)，在源极接触孔(11)内进行砷离子注入，并填充金属钨和铝铜，同时在BPSG层上设置金属钨和铝铜，形成源极(12)。
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