CN110164957B - 高压半导体介质耐压终端 - Google Patents
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Abstract
本发明提供一种高压半导体介质耐压终端，包括高掺杂半导体材料层、形成于高掺杂半导体材料层上的外延层、外延层顶部部分区域处理后形成的有源器件区，在有源器件区的一侧开设有第一深槽，第一深槽垂直穿过外延层，进入到高掺杂半导体材料层，在第一深槽内的侧壁上形成有第一介质绝缘层，且在第一深槽内填充形成有半绝缘层；在外延层上垂直开设有进入到高掺杂半导体材料层的第二深槽，根据第二深槽与所述有源器件区的位置关系以及第二深槽的横向宽度与外延层的关联性，对高压半导体介质耐压终端进行设计，从而提高高压半导体介质耐压终端的耐压性能。
Description
该申请是2017年04月18日提交的申请号为：201710252802.5(发明名称为：“高压半导体介质耐压终端”)申请的分案申请。
技术领域
本发明属于半导体器件和集成电路领域，具体涉及一种高压半导体介质耐压终端。
背景技术
目前多子导电的高压硅功率半导体器件，其承受耐压的漂移区击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，一般在300V以上的高压半导体硅器件中，很大一部分导通电阻都由该器件高压漂移区占据，这种情况随着工作电压的增加也越来越严重，这就是非调制型功率器件最著名的击穿电压2.5次方与漂移区导通电阻成正比的硅理论限制。
为了降低高压情况下非调制型功率器件漂移区导通电阻，针对传统的器件元胞结构提出了一些在保持击穿电压不变条件下降低导通电阻的方法和器件元胞结构，我们也提出了一种新型电荷平衡不敏感器件元胞结构来解决高压与低导通电阻的矛盾(见中国专利，CN201610131447.1，一种半导体元胞结构和功率半导体器件)。然而，若将现有的终端结构与该种元胞结构相结合，则存在耐压性能较差的问题。
发明内容
本发明提供一种高压半导体介质耐压终端，以解决目前电荷平衡不敏感半导体器件终端存在的耐压性能较差的问题。
本发明的实施例提供一种高压半导体介质耐压终端，包括高掺杂半导体材料层、形成于所述高掺杂半导体材料层上的外延层、所述外延层顶部部分区域处理后形成的有源器件区、所述有源器件区顶端形成的电极，在所述有源器件区的一侧开设有第一深槽，所述第一深槽垂直穿过所述外延层，进入到所述高掺杂半导体材料层，在所述第一深槽内的侧壁上形成有第一介质绝缘层，且在所述第一深槽内填充形成有半绝缘层；
在所述外延层上垂直开设有进入到所述高掺杂半导体材料层的第二深槽，根据所述第二深槽与所述有源器件区的位置关系以及所述第二深槽的横向宽度与所述外延层的关联性，对所述高压半导体介质耐压终端进行设计，从而提高所述高压半导体介质耐压终端的耐压性能；
所述第二深槽与所述第一深槽开设在所述有源器件区的同一侧，在所述有源器件区的另一侧开设有第三深槽，所述第三深槽垂直穿过所述外延层，进入到所述高掺杂半导体材料层，在所述第三深槽内的侧壁上形成有第一介质绝缘层，且在所述第三深槽内填充形成有半绝缘层；在所述第一深槽与所述第二深槽之间的外延层上形成有PN结耐压区，所述PN结耐压区的横向宽度小于所述有源器件区的横向宽度，所述第二深槽内填充形成有第二介质绝缘层，所述电极与所述有源器件区、半绝缘层和PN结耐压区电连接；
所述PN结耐压区是与外延层相反导电杂质类型，并起到承受反向耐压等效PN结的作用，或者是能起到承受反向耐压的肖特基区域。
在一种可选的实现方式中，所述第一深槽和第三深槽进入到所述高掺杂半导体材料层内的第一深度大于0且相等，所述第二深槽进入到所述高掺杂半导体材料层的第二深度与所述第一深度的差值大于或者等于所述外延层垂直长度的-0.1倍。
在另一种可选的实现方式中，所述第二深槽的横向宽度大于或者等于所述外延层垂直长度的0.1倍。
在另一种可选的实现方式中，所述第二深槽在底部和侧壁形成第一介质绝缘层后，填充形成第二介质绝缘层。
在另一种可选的实现方式中，所述电极横向延伸至所述第二介质绝缘层表面的宽度小于或者等于所述第二深槽的宽度，且大于或者等于0。
本发明的有益效果是：
1)本发明通过根据第二深槽与有源器件区的位置关系以及第二深槽横向宽度与外延层的关联性，对与高压半导体介质耐压终端结构进行设计，即增加第二深槽，第二深槽与未形成有源器件区的第三深槽相邻，在第三深槽与第二深槽之间的外延层上形成PN结耐压区，并使PN结耐压区横向宽度小于有源器件区的横向宽度，可以提高整个终端的耐压性能；工艺相对其他现有高压低漂移区导通电阻半导体终端结构更容易实现，成本相对较低；解决现有新型电荷平衡不敏感半导体器件没有合适的终端实现的问题；
2)基于原理近似，本方法略做修改也可以作为基于电荷平衡的Superjunction功率器件的终端。
附图说明
图1是本发明高压半导体介质耐压终端的实施例1结构示意图。
图2是实施例1在形成源器件区6，刻蚀出第一深槽和第二深槽后的剖面示意图。
图3是本发明实施例1做完第一深槽和第二深槽的侧壁氧化层介质，形成第一介质绝缘层4和4a，并各向异性刻蚀掉深槽底部第一介质绝缘层，再淀积半绝缘材料5及5a将第一深槽填满后的剖面示意图。
图4是本发明实施例1工艺步骤完成后剖面结构示意图。
图5是本发明实施例2做完有源器件区6，刻蚀出第一深槽和第三深槽后的剖面示意图。
图6是本发明实施例2做完第一深槽和第三深槽的侧壁氧化层介质，形成第一介质绝缘层4，并各向异性刻蚀深槽底部的第一介质绝缘层，再淀积半绝缘材料5将第一深槽和第三深槽填满后，表面平整化后的剖面结构示意图。
图7是本发明实施例2在图6基础上，刻蚀出第二深槽并且做完第二深槽的第一介质绝缘层后的剖面示意图。
图8是本发明实施例2工艺完成后的剖面示意图。
图9是本发明实施例3工艺完成后的剖面示意图。
图10是本发明实施例4工艺完成后的剖面示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
结合图1、4、8、9和10所示，该高压半导体介质耐压终端可以包括高掺杂半导体材料层1、形成于所述高掺杂半导体材料层上的外延层2、所述外延层顶部部分区域处理后形成的有源器件区6、所述有源器件区6顶端形成的电极7，在所述有源器件区6的一侧开设有第一深槽，所述第一深槽垂直穿过所述外延层2，进入到所述高掺杂半导体材料层1，在所述第一深槽内的侧壁上形成有第一介质绝缘层4，且在所述第一深槽内填充形成有半绝缘层5，在所述外延层2上垂直开设有进入到所述高掺杂半导体材料层1的第二深槽，根据第二深槽与有源器件区6的位置关系以及第二深槽的横向宽度与外延层2的关联性，对高压半导体介质耐压终端进行设计，从而提高高压半导体介质耐压终端的耐压性能。
其中，若所述第二深槽开设在所述有源器件区的另一侧，则结合图4和图9所示，在所述第二深槽内的侧壁上形成第一介质绝缘层4后，填充形成有第二介质绝缘层2，此时电极7至少与有源器件区6连接；或者如图4所示，所述第二深槽在侧壁上形成第一介质绝缘层4a后，再在侧壁和底部形成半绝缘层5a，此后填充形成所述第二介质绝缘层3，此时电极7至少与有源器件区6、半绝缘层5a电连接；或者如图9所示，所述第二深槽在侧壁上形成第一介质绝缘层4a后，在侧壁上形成半绝缘层5a，此后在侧壁和底部再次形成第一介质绝缘层10，最后填充形成所述第二介质绝缘层3，此时电极7至少与有源器件区6、半绝缘层5a电连接。
若第二深槽未开设在有源器件区6的另一侧，则结合图1、8和10所示，在所述有源器件区6的另一侧开设有第三深槽，所述第三深槽垂直穿过所述外延层2，进入到所述高掺杂半导体材料层1，在所述第三深槽内的侧壁上形成有第一介质绝缘层4，且在所述第三深槽内填充形成有半绝缘层5，则在所述第一深槽与所述第二深槽之间的外延层上形成有PN结耐压区8，所述PN结耐压区8的横向宽度t1小于所述有源器件区t的横向宽度，如图1所示，所述第二深槽内填充形成有第二介质绝缘层3；或者如图8和10所示，所述第二深槽在底部和侧壁形成第一介质绝缘层10后，填充形成第二介质绝缘层3；所述电极7至少与所述有源器件区6和所述PN结耐压区8电连接。另外，所述第二深槽的横向宽度W大于或者等于所述外延层2垂直长度L的0.1倍。
经申请人研究发现，第二深槽与有源器件区的位置关系以及第二深槽的开设宽度都会对终端耐压性能造成一定的影响，并且开设宽度与外延层垂直长度之间存在一定的联系，这种联系也会对终端耐压性能产生一定的影响。由上述实施例可见，本发明通过根据第二深槽与有源器件区的位置关系以及第二深槽横向宽度与外延层的关联性，对与高压半导体介质耐压终端结构进行设计，即增加第二深槽并对第二深槽的开设位置分成两种情况进行考虑，在第二深槽开设在有源器件区另一侧时，在侧壁上形成第一介质绝缘层后再填充形成第二介质绝缘层，在第二深槽与未形成有源器件区的第三深槽相邻时，在第三深槽与第二深槽之间的外延层上形成PN结耐压区，并使PN结耐压区横向宽度小于有源器件区的横向宽度，可以提高整个终端的耐压性能。
为了进一步提高终端的耐压性能，所述第一深槽和第三深槽进入到所述高掺杂半导体材料层1内的第一深度h大于0且相等，所述第二深槽进入到所述高掺杂半导体材料层1的第二深度与所述第一深度h的差值h1大于或者等于所述外延层2垂直长度L的-0.1倍。上述电极7还可以横向延伸至第二介质绝缘层3的表面，其横向延伸至第二介质绝缘层3表面的宽度W1小于或者等于第二深槽的宽度W，且大于或者等于0。
需要注意的是：上述实施例中高掺杂半导体材料层1和外延层2可以是相同导电杂质类型，PN结耐压区可以是与外延层2相反导电杂质类型，并起到承受反向耐压等效PN结的作用，或者是能起到承受反向耐压的肖特基区域，在第一深槽和第二深槽中半绝缘层5底部与高掺杂半导体材料层1电连接，高掺杂半导体材料1可以作为高压电极，对应的低压电极可以为有源器件区6上的电极7。当第二深槽内形成有半绝缘层5a时，靠近有源器件区6一侧的半绝缘层5a与电极7电连接。通常要求第二深槽的第二深度大于第一深槽和第三深槽的第一深度，但是经申请人进一步研究发现，当第二深度与第一深度的差值h1小于0，为负值时，并不会完全破坏该高压半导体耐压介质终端的耐压特性，只有当h1≤-0.1L(L表示外延层2的垂直长度)时，终端的耐压性能才会存在一定程度的降低，综合考虑经济和耐压性能，h1＝0时为最佳值。
另外，本发明中高压应该理解为正高压或者负高压，有源区低压电极7一般是此终端阻断高压时最低电压，以典型的VDMOS为例子来说，有源区低压电极7是其源电极或者是栅电极，当其处于关断时，是阻断高压状态，或者是关断承受高压的状态，此时栅电极可以是比源电极还低的关断电压，或者与源电极电压相同的电压，此时终端仍然是关断承受高压的状态，因此，电极7连接到源电极或者连接到栅电极都是可以的，一般情况下，从简单可靠考虑，电极7直接连接到源电极，若连接到栅电极会增加栅电极的负载，影响器件的开关速度。
下面以四个实施例来详细说明本发明中高压半导体介质耐压终端的制作过程。实施例1和实施例2主要区别在于介质绝缘层3和介质绝缘层4及附属结构是随深槽一次成型还是两次成型。实施例3和实施例4分别对应实施例1和实施例2，区别仅在于终端介质层3使用有机绝缘介质的实施方案。
实施例1
以有源器件区6为一个最简单的600V耐压的PN结二极管结构为例来说明实施例子1技术方案，二极管以外的其它具备本方法描述特征的有源区实施例不应被视为不同的结构。这里的有源器件区6还可以是双极三极管、MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属-氧化层-半导体-场效晶体管)、VDMOS(vertical double-diffused Metal-Oxide-Semiconductor，垂直双扩散金属氧化物半导体场效应管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、JFET(Junction Field-Effect Transistor，结型场效应晶体管)等能够利用此终端达到高压低漂移区导通电阻半导体结构，具体工艺与二极管类似，只不过工艺步骤更多，这里不详细阐述，仅以二极管为例，针对本行业一般技术人员可以足够充分说明本发明的可实施性。本实施例中，有源器件区6的一侧开设有第一深槽，另一侧开设有第二深槽。
1、根据二极管600V耐压要求，结合工艺实施能力，利用行业通用的半导体器件仿真工具软件进行终端仿真设计，假设基本工艺能力可以做到3μm宽、40μm的深槽刻蚀，得到高压低漂移区导通电阻半导体终端结构参数为：
1)第一深槽(即邻近元胞矩形深槽)深度40μm，即L+h＝37+3＝40(μm)，图3中两层第一介质绝缘层4和半绝缘材料5的横向总宽度为3μm，该第一深槽深入高掺杂半导体材料区1深度h为3μm；
2)第二深槽(即终端矩形深槽)深度43μm，即L+h+h1＝37+3+3＝43(μm)，此终端矩形深槽宽度W为25μm，如图3所示；
3)外延层2厚度为37μm，掺杂浓度为2.8×1015cm-3，N型掺杂；
4)有源器件区6横向宽度t为5μm，
5)垂直进入到高掺杂半导体材料层1的第一介质绝缘层4厚度为300nm，
6)电极7横向延伸到第二介质绝缘层3表面的宽度W1为12.5μm，如图4所示；
7)高掺杂半导体材料层1电阻率为0.02～0.001Ω·cm，N型<100>硅材料；
这种参数的高压半导体终端设计耐压值为607V。
2、在上述元胞结构设计完成后，取0.02～0.001Ω.cm N型<100>硅材料作为高掺杂半导体材料层1；
3、在上述硅片上采用行业通行外延方法生长N型外延层2，同时其掺杂浓度取为上述设计值确定的2.8×1015/cm3，然后采用行业通行方法形成光刻对位标识，在需要形成表面P型掺杂的区域使用套刻带胶离子注入方式来实现，其浓度大于1×1019/cm3，与外延层2形成的PN结结深0.1μm～2μm，此PN结作为有源器件区6，使用行业通用热氧化形成40nm氧化层，再使用LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积法)淀积500nm氧化层，作为深槽刻蚀的硬掩膜，采用通用光刻方法曝光显影出待刻蚀深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出终端和最邻近元胞用的矩形深槽，如图2所示；
4、完成第3步骤后，采用行业通用清洗程序将硅片清洗干净，使用热氧化或者CVD(Chemical Vapor Deposition，化学气相淀积)方式对上述矩形深槽侧壁进行热氧化或者淀积氧化层，此氧化层厚度为300nm，再使用高度各向异性干法刻蚀将所述终端和最邻近元胞用的深槽底部氧化层刻蚀掉，保留深槽侧壁的氧化层，形成所述介质绝缘层4及终端区域介质绝缘层4a，由于深槽刻蚀特有的微负载效应，考虑终端深槽宽度W(本例中为25μm)一般远大于邻近元胞宽度3μm，因此其终端的矩形槽深也比邻近元胞矩形槽更深一些，其深度为43μm左右，如图2中h1所示；
5、在第4步骤上接着再使用行业通用的LPCVD方式在第4步所述硅片上淀积半绝缘多晶硅层，厚度要能填满邻近元胞矩形深槽，具体值是1.8μm，可以分为3次完成此半绝缘多晶硅的淀积，此半绝缘多晶硅电阻率在1×108Ω·cm～1×1010Ω·cm范围内，完成此半绝缘多晶硅淀积后邻近元胞矩形深槽被封闭或者填满，若存在深槽半绝缘填充空隙将对所述元胞结构有轻微影响，但不严重，此半绝缘多晶硅层作为所述的半绝缘材料5，很明显，此1.8μm半绝缘多晶硅层是填不满深度40μm的终端矩形深槽的，如图3中5a所示，
6、在第5步骤上使用行业通用的SOG(spin on glass coating，旋转涂布玻璃)旋转涂覆方法将终端矩形深槽用SOG填满，并进行适当通行的热处理，根据需要，可以多次SOG旋转涂覆、热处理，以便将终端矩形深槽填满，并且表面平整，适合后续平面半导体工艺加工，然后使用行业通用的CMP(Chemical Mechanical Polishing，化学机械抛光)或干法刻蚀方式去掉硅片表面多余的SOG和半绝缘多晶硅，使得硅片表面平整，便于后续微电子加工工艺实施，再使用行业通用的PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)或LPCVD方式淀积二氧化硅/氮化硅或者氮氧化硅覆盖硅片表面，然后进行接触孔刻蚀，最后采用行业通行的溅射或者蒸发形成表面金属电极7，并进行行业通用的合金处理，最终完成所述高压半导体耐压介质终端制作，如图4所示。
7、需要说明的是：
1)如果工艺线允许SOG经历前工艺的高温，那么有源器件区6也可以在终端和最邻近元胞用的矩形深槽结构都形成后再形成，这并不影响所述高压半导体耐压介质终端主要的耐压性能。
2)在前述步骤6中，从可靠性角度可以在SOG旋涂前进行通用薄的氧化层热生长或者CVD二氧化硅/氮化硅淀积，SOG旋涂并平整化处理后，也同样使用CVD二氧化硅/氮化硅淀积覆盖(如图4中9所示)，以抑制SOG材料的吸水性等不稳定性的发生。
实施例2
继续以有源器件区6为一个最简单的600V耐压的PN结二极管结构的另一种实现方式为例来说明实施例子2技术方案，二极管以外的其它具备本方法描述特征的有源区实施例不应被视为不同的结构。这里的有源器件区6还可以是双极三极管、MOSFET、VDMOS、IGBT、JFET等能够利用此终端达到高压低漂移区导通电阻半导体结构，具体工艺与二极管类似，只不过工艺步骤更多，这里不详细阐述，仅以二极管为例，针对本行业一般技术人员可以足够充分说明本发明的可实施性。
1、根据二极管600V耐压要求，结合工艺实施能力，利用行业通用的半导体器件仿真工具软件进行终端仿真设计，假设基本工艺能力可以做到3μm宽、40μm的深槽刻蚀，得到高压低漂移区导通电阻半导体终端结构参数为：
1)邻近元胞矩形深槽深度40μm，即L+h＝37+3＝40(μm)，如图6和图7所示，宽度3μm(即图6中两层介质绝缘层4和半绝缘材料5的横向总宽度)，该深槽深入高掺杂半导体材料区1深度h为3μm；
2)终端矩形深槽深度43μm，即L+h+h1＝37+3+3＝43(μm)，此终端矩形深槽宽度W为21μm，如图7所示；
3)外延层2厚度为37μm，掺杂浓度为2.8×1015cm-3，N型掺杂；
4)有源区6横向宽度t为5μm，
5)垂直进入到高掺杂半导体材料区1的介质绝缘层4厚度为300nm，
6)电极7横向延伸到介质绝缘层3表面的宽度W1为8μm，如图8所示；
7)本实施例中终端深槽与最邻近元胞深槽距离t1不为零，这里t1＝2μm；
8)高掺杂半导体材料区1电阻率为0.02～0.001Ω·cm，N型<100>硅材料；
这种参数的高压半导体终端设计耐压值为612V。
2、在上述元胞结构设计完成后，取0.02～0.001Ω.cm N型<100>硅材料作为高掺杂半导体材料区1；
3、在上述硅片上采用行业通行外延方法生长N型外延层2，同时其掺杂浓度取为上述设计值确定的2.8×1015/cm3，然后采用行业通行方法形成光刻对位标识，在需要形成表面P型掺杂的区域使用套刻带胶离子注入方式来实现，其浓度大于1×1019/cm3，与外延层2形成的PN结结深0.1μm～2μm，此PN结作为有源器件区6和PN结耐压区8，使用行业通用热氧化形成40nm氧化层，再使用LPCVD淀积500nm氧化层，作为深槽刻蚀的硬掩膜，采用通用光刻方法曝光显影出待刻蚀深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出最邻近元胞用的矩形深槽，如图5所示；
4、完成第3步骤后，采用行业通用清洗程序将硅片清洗干净，使用热氧化或者CVD方式对上述矩形深槽侧壁进行热氧化或者淀积氧化层，此氧化层厚度为300nm，再使用高度各向异性干法刻蚀将所述最邻近元胞用的深槽底部氧化层刻蚀掉，保留深槽侧壁的氧化层，形成所述介质绝缘层4；
5、在第4步骤上接着再使用行业通用的LPCVD方式在第4步所述硅片上淀积半绝缘多晶硅层，厚度要能填满邻近元胞矩形深槽，具体值是1.8μm，可以分为3次完成此半绝缘多晶硅的淀积，此半绝缘多晶硅电阻率在1×108Ω·cm～1×1010Ω·cm范围内，完成此半绝缘多晶硅淀积后邻近元胞矩形深槽被封闭或者填满，若存在深槽半绝缘填充空隙将对所述元胞结构有轻微影响，但不严重，此半绝缘多晶硅层作为所述的半绝缘材料5，使用行业通用的CMP或干法刻蚀方式去掉硅片表面多余的半绝缘多晶硅，使得硅片表面平整，便于微电子加工工艺实施，如图6所示；
6、在第5步骤上采用通用光刻方法曝光显影出待刻蚀终端深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出终端用的宽矩形深槽，并用热氧化或CVD方式在此宽深槽表面形成介质层10，厚度10nm-1000nm，如图7所示；
7、在第6步骤上使用行业通用的SOG旋转涂覆方法将终端矩形深槽用SOG填满，并进行适当通行的热处理，根据需要，可以多次SOG旋转涂覆、热处理，以便将终端矩形深槽填满，并且表面平整，适合后续平面半导体工艺加工，再次使用行业通用的PECVD或LPCVD方式淀积二氧化硅/氮化硅或者氮氧化硅，然后进行接触孔刻蚀，最后采用行业通行的溅射或者蒸发形成表面金属电极7，并进行行业通用的合金处理，最终完成所述高压半导体耐压介质终端制作，如图8所示。
8、需要说明的是：如果工艺线允许SOG经历前工艺的高温，那么有源器件区6和PN结耐压区8也可以在终端和最邻近元胞用的矩形深槽结构都形成后来形成，这并不影响所述高压半导体耐压介质终端主要的耐压性能。
实施例3
实施例3类似实施例1，区别仅在于终端介质层3的不同。实施例1终端介质层使用无机介质SOG，本实施例使用BCB、PI等有机介质。
1、根据二极管600V耐压要求，结合工艺实施能力，利用行业通用的半导体器件仿真工具软件进行终端仿真设计，假设基本工艺能力可以做到3μm宽、40μm的深槽刻蚀，得到高压低漂移区导通电阻半导体终端结构参数为：
1)邻近元胞矩形深槽深度40μm，即L+h＝37+3＝40(μm)，宽度3μm，该深槽深入高掺杂半导体材料区1深度h为3μm；
2)终端矩形深槽深度43μm，即L+h+h1＝37+3+3＝43(μm)，此终端矩形深槽宽度W为25μm；
3)外延层2厚度为37μm，掺杂浓度为2.8×1015cm-3，N型掺杂；
4)有源区6横向宽度t为5μm，
5)垂直进入到高掺杂半导体材料区1的介质绝缘层4厚度为300nm，
6)电极7横向延伸到介质绝缘层3表面的宽度W1为12.5μm；
7)本实施例中终端深槽与最邻近元胞深槽距离t1为零，即最邻近元胞深槽与终端矩形深槽是同一深槽；
8)高掺杂半导体材料区1电阻率为0.02～0.001Ω·cm，N型<100>硅材料；
这种参数的高压半导体终端设计耐压值为607V左右。
2、在上述元胞结构设计完成后，取0.02～0.001Ω.cm N型<100>硅材料作为高掺杂半导体材料区1；
3、在上述硅片上采用行业通行外延方法生长N型外延层2，同时其掺杂浓度取为上述设计值确定的2.8×1015/cm3，然后采用行业通行方法形成光刻对位标识，在需要形成表面P型掺杂的区域使用套刻带胶离子注入方式来实现，其浓度大于1×1019/cm3，与外延层2形成的PN结结深0.1μm～2μm，此PN结作为有源器件区6，使用行业通用热氧化形成40nm氧化层，再使用LPCVD淀积500nm氧化层，作为深槽刻蚀的硬掩膜，采用通用光刻方法曝光显影出待刻蚀深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出终端和最邻近元胞用的矩形深槽；
4、完成第3步骤后，采用行业通用清洗程序将硅片清洗干净，使用热氧化或者CVD方式对上述矩形深槽侧壁进行热氧化或者淀积氧化层，此氧化层厚度为300nm，再使用高度各向异性干法刻蚀将所述终端和最邻近元胞用的深槽底部氧化层刻蚀掉，保留深槽侧壁的氧化层，形成所述介质绝缘层4及终端区域介质绝缘层4a，由于深槽刻蚀特有的微负载效应，考虑终端深槽宽度W(本例中为25μm)一般远大于邻近元胞宽度3μm，因此其终端的矩形槽深也比邻近元胞矩形槽更深一些，其深度为43μm左右；
5、在第4步骤上接着再使用行业通用的LPCVD方式在第4步所述硅片上淀积半绝缘多晶硅层，厚度要能填满邻近元胞矩形深槽，具体值是1.8μm，可以分为3次完成此半绝缘多晶硅的淀积，此半绝缘多晶硅电阻率在1×108Ω·cm～1×1010Ω·cm范围内，完成此半绝缘多晶硅淀积后邻近元胞矩形深槽被封闭或者填满，若存在深槽半绝缘填充空隙将对所述元胞结构有轻微影响，但不严重，此半绝缘多晶硅层作为所述的半绝缘材料5，然后使用行业通用的CMP或干法刻蚀方式去掉硅片表面除终端区域多余的半绝缘多晶硅，采用CMP方法，终端槽底部区域半绝缘多晶硅会保留，采用干法刻蚀方式，终端槽底部半绝缘多晶硅会被去掉，都不影响终端性能；
6、在第5步骤上使用行业通用的BCB或PI有机介质旋转涂覆方法将终端矩形深槽用BCB或PI填满，并进行适当通行的热处理，根据需要，可以多次BCB或PI旋转涂覆、热处理，以便将终端矩形深槽填满，并且表面平整，适合后续平面半导体工艺加工，然后使用行业通用的干法刻蚀方式去掉硅片表面多余的BCB或PI介质，使得硅片表面平整，便于后续微电子工艺实施，然后进行接触孔刻蚀，最后采用行业通行的溅射或者蒸发形成表面金属电极7，并进行行业通用的合金处理，最终完成所述高压半导体耐压介质终端制作，如图9所示。
7、需要说明的是：
1)在前述步骤6中，从可靠性角度可以在BCB或PI旋涂前进行通用薄的氧化层热生长或者CVD二氧化硅/氮化硅淀积后再进行BCB或PI旋涂并平整化处理，如图9中10所示。
2)除BCB、PI材料，其它适合微电子工艺的可旋涂的有机介质也可以使用。
实施例4
实施例4类似实施例2，区别仅在于终端介质层3的不同。实施例2终端介质层使用无机介质SOG，本实施例使用BCB、PI等有机介质。
1、根据二极管600V耐压要求，结合工艺实施能力，利用行业通用的半导体器件仿真工具软件进行终端仿真设计，假设基本工艺能力可以做到3μm宽、40μm的深槽刻蚀，得到高压低漂移区导通电阻半导体终端结构参数为：
1)邻近元胞矩形深槽深度40μm，即L+h＝37+3＝40(μm)，如图6和图7所示，宽度3μm(即图6中两层介质绝缘层4和半绝缘材料5的横向总宽度)，该深槽深入高掺杂半导体材料区1深度h为3μm；
2)终端矩形深槽深度43μm，即L+h+h1＝37+3+3＝43(μm)，此终端矩形深槽宽度W为21μm，如图7所示；
3)外延层2厚度为37μm，掺杂浓度为2.8×1015cm-3，N型掺杂；
4)有源区6横向宽度t为5μm，
5)垂直进入到高掺杂半导体材料区1的介质绝缘层4厚度为300nm，
6)电极7横向延伸到介质绝缘层3表面的宽度W1为8μm，如图8所示；
7)本实施例中终端深槽与最邻近元胞深槽距离t1不为零，这里t1＝2μm；
8)高掺杂半导体材料区1电阻率为0.02～0.001Ω·cm，N型<100>硅材料；
这种参数的高压半导体终端设计耐压值为612V。
2、在上述元胞结构设计完成后，取0.02～0.001Ω.cm N型<100>硅材料作为高掺杂半导体材料区1；
3、在上述硅片上采用行业通行外延方法生长N型外延层2，同时其掺杂浓度取为上述设计值确定的2.8×1015/cm3，然后采用行业通行方法形成光刻对位标识，在需要形成表面P型掺杂的区域使用套刻带胶离子注入方式来实现，其浓度大于1×1019/cm3，与外延层2形成的PN结结深0.1μm～2μm，此PN结作为有源器件区6和PN结耐压区8，使用行业通用热氧化形成40nm氧化层，再使用LPCVD淀积500nm氧化层，作为深槽刻蚀的硬掩膜，采用通用光刻方法曝光显影出待刻蚀深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出最邻近元胞用的矩形深槽；
4、完成第3步骤后，采用行业通用清洗程序将硅片清洗干净，使用热氧化或者CVD方式对上述矩形深槽侧壁进行热氧化或者淀积氧化层，此氧化层厚度为300nm，再使用高度各向异性干法刻蚀将所述最邻近元胞用的深槽底部氧化层刻蚀掉，保留深槽侧壁的氧化层，形成所述介质绝缘层4；
5、在第4步骤上接着再使用行业通用的LPCVD方式在第4步所述硅片上淀积半绝缘多晶硅层，厚度要能填满邻近元胞矩形深槽，具体值是1.8μm，可以分为3次完成此半绝缘多晶硅的淀积，此半绝缘多晶硅电阻率在1×108Ω·cm～1×1010Ω·cm范围内，完成此半绝缘多晶硅淀积后邻近元胞矩形深槽被封闭或者填满，若存在深槽半绝缘填充空隙将对所述元胞结构有轻微影响，但不严重，此半绝缘多晶硅层作为所述的半绝缘材料5，使用行业通用的CMP或干法刻蚀方式去掉硅片表面多余的半绝缘多晶硅，使得硅片表面平整，便于微电子加工工艺实施；
6、在第5步骤上采用通用光刻方法曝光显影出待刻蚀终端深槽图形，并在外延层2上使用高度各向异性的干法刻蚀机刻蚀出终端用的宽矩形深槽，并用热氧化或CVD方式在此宽深槽表面形成介质层10，厚度10nm-1000nm；
7、在第6步骤上使用行业通用的BCB或PI旋转涂覆方法将终端矩形深槽用BCB或PI填满，并进行适当通行的热处理，根据需要，可以多次BCB或PI旋转涂覆、热处理，以便将终端矩形深槽填满，并且表面平整，适合后续平面半导体工艺加工，随后进行接触孔刻蚀，最后采用行业通行的溅射或者蒸发形成表面金属电极7，并进行行业通用的合金处理，最终完成所述高压半导体耐压介质终端制作，如图10所示。
8、需要说明的是：除BCB和PI材料外，其它适合微电子工艺的可旋涂的有机介质也可以使用。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。
Claims (5)
1.一种高压半导体介质耐压终端，包括高掺杂半导体材料层、形成于所述高掺杂半导体材料层上的外延层、所述外延层顶部部分区域处理后形成的有源器件区、所述有源器件区顶端形成的电极，在所述有源器件区的一侧开设有第一深槽，所述第一深槽垂直穿过所述外延层，进入到所述高掺杂半导体材料层，所述第一深槽进入到所述高掺杂半导体材料层内的深度大于0；在所述第一深槽内的侧壁上形成有第一介质绝缘层，且在所述第一深槽内填充形成有半绝缘层；
其特征在于：在所述外延层上垂直开设有进入到所述高掺杂半导体材料层的第二深槽，根据所述第二深槽与所述有源器件区的位置关系以及所述第二深槽的横向宽度与所述外延层的关联性，对所述高压半导体介质耐压终端进行设计，从而提高所述高压半导体介质耐压终端的耐压性能；
所述第二深槽与所述第一深槽开设在所述有源器件区的同一侧，在所述有源器件区的另一侧开设有第三深槽，所述第三深槽垂直穿过所述外延层，所述第三深槽进入到所述高掺杂半导体材料层内的深度大于0；进入到所述高掺杂半导体材料层，在所述第三深槽内的侧壁上形成有第一介质绝缘层，且在所述第三深槽内填充形成有半绝缘层；在所述第一深槽与所述第二深槽之间的外延层上形成有PN结耐压区，所述PN结耐压区的横向宽度小于所述有源器件区的横向宽度，所述第二深槽内填充形成有第二介质绝缘层，所述电极与所述有源器件区、半绝缘层和PN结耐压区电连接；
所述PN结耐压区是与外延层相反导电杂质类型，并起到承受反向耐压等效PN结的作用，或者是能起到承受反向耐压的肖特基区域。
2.根据权利要求1所述的高压半导体介质耐压终端，其特征在于，所述第一深槽和第三深槽进入到所述高掺杂半导体材料层内的深度相等，均为第一深度，所述第二深槽进入到所述高掺杂半导体材料层的第二深度与所述第一深度的差值大于或者等于所述外延层垂直长度的-0.1倍。
3.根据权利要求1所述的高压半导体介质耐压终端，其特征在于，所述第二深槽的横向宽度大于或者等于所述外延层垂直长度的0.1倍。
4.根据权利要求1所述的高压半导体介质耐压终端，其特征在于，所述第二深槽在底部和侧壁形成第一介质绝缘层后，填充形成第二介质绝缘层。
5.根据权利要求1所述的高压半导体介质耐压终端，其特征在于，所述电极横向延伸至所述第二介质绝缘层表面的宽度小于或者等于所述第二深槽的宽度，且大于或者等于0。
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