CN113629133A - 一种降低vf的分离栅mosfet结构及其制造方法 - Google Patents
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Abstract
本发明提供一种降低VF的分离栅MOSFET结构，利用上部的多晶栅极三、栅氧化层三、N+结构、N‑外延层、P阱区以及源金属层共同形成一种寄生MOS型二极管结构，使得该器件的寄生MOS型二极管的反向压降VF大大降低，从普通的0.8V以上降低到0.5~0.7V；同时极大的提高了分离栅MOSFET的交频特性，特别是在反向续流要求比较高的应用场合，提高转换效率明显，拓宽了其应用领域。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，特别涉及一种降低VF的分离栅MOSFET结构及其制造方法。
背景技术
功率MOSFET作为功率器件一种，近些年应用越来越广泛，而分离栅MOSFET作为普通沟槽结构的升级结构，其单位面积的导通电阻更低，单位面积的电容参数更低，这样更降低了功率MOSFET的导通和开关损耗，让单位面积的电流处理能力大大提高，拓宽了MOSFET在大电流高频率领域的应用范围，也让功率MOSFET近些年的需求进一步增大。
在很多电路中，MOSFET通常使用在功率转换的应用中，此类应用要求功率MOSFET必须有较好的交频特性，即MOSFET的寄生体二极管的压降VF要足够低。由于PN结的功函数特性，寄生体二极管的VF值都会在0.7V以上，通常在0.8V左右，而一些低VF二极管或肖特基二极管的VF值都在0.7V以下。
为了改善MOSFET的交频特性，早期多采用将单独的功率MOSFET器件与VF相对更低的功率肖特基二极管器件并联使用的方式，如图1-2所示，其中图1所示为现有普通分离栅产品结构，图2为并联二极管示意图，图2中的104标记即为肖特基二极管，102标记即为MOS寄生体二极管；还有一些厂家将功率MOS芯片和肖特基芯片并联封装在一个集成块中使用，这些方法都有效果，但存在芯片集成度低、制造工艺复杂、成本高等缺点。
发明内容
1.发明目的
本发明提供一种芯片集成度高、制造工艺简单、成本低的可降低VF的分离栅MOSFET结构及其制造方法。
2.技术方案
为了实现上述目的，本发明采用的技术方案为：一种降低VF的分离栅MOSFET结构，包括N+衬底层，所述N+衬底层上设有N-外延层，所述N-外延层上开设有沟槽，所述沟槽从底部到顶部沿竖直方向分别设有栅氧化层一和栅氧化层二，所述栅氧化层一和栅氧化层二内分别包裹有多晶栅极一和多晶栅极二，所述沟槽顶部两侧设有栅氧化层三，所述栅氧化层三上设有多晶栅极三；其中所述沟槽两侧侧壁设有P阱区，所述P阱区内包裹有N+结构，所述N+结构直接和源金属层连接，所述源金属层设置在多晶栅极三顶部。所述N+衬底层底部设有漏金属层。
进一步的，所述沟槽顶部设有介质层，所述介质层将所述多晶栅极二与所述源金属层分隔。
一种分离栅MOSFET结构的制造方法，包括以下步骤：
制作衬底，并在衬底上形成沟槽；
在沟槽内形成栅氧化层一和多晶栅极一，栅氧化层一完全包裹多晶栅极一；在沟槽内热氧化形成栅氧化层二，向沟槽内淀积多晶硅并刻蚀，形成多晶栅极二；淀积氧化层，此时氧化层将沟槽填满，并采用CMP方式将得到的产品表面磨平；采用热氧化方式形成栅氧化层，在栅氧化层上淀积多晶硅，并利用光刻曝光方式形成栅氧化层三和多晶栅极三；在沟槽两侧侧壁上形成P阱区和N+结构，使得P阱区完全包裹N+结构，得到半成品；淀积半成品正面金属形成源金属，淀积半成品背面金属形成漏金属，源金属和N+结构接触，完成制作。
进一步的，制作衬底，并在衬底上形成沟槽3的步骤如下：
在N+衬底层上面生长N-外延层，采用沟槽光刻方式在N-外延层上刻蚀形成沟槽刻蚀阻挡层；在沟槽刻蚀阻挡层作用下，对N-外延层进行刻蚀形成深沟槽。
进一步的，在沟槽内形成栅氧化层一和多晶栅极一，栅氧化层一完全包裹多晶栅极一，具体步骤如下：在沟槽内热氧化或淀积形成厚栅氧化层；向沟槽内淀积多晶硅；刻蚀多晶硅，沟槽内剩余的多晶硅形成多晶栅极一；刻蚀去除厚栅氧化层，使得氧化层稍低于多晶栅极一顶部；采用HDP方式淀积氧化层，将沟槽内完全填充氧化层；刻蚀去除HDP方式淀积形成在沟槽上部的氧化层，以及沟槽内部氧化层的一部分，保证氧化层完全包裹多晶栅极一，此氧化层即为栅氧化层一，与上面多晶栅极二形成隔离。
进一步的，利用光刻曝光方式形成栅氧化层三和多晶栅极三，以光刻胶为阻挡刻蚀多晶硅和氧化层。
进一步的，在沟槽两侧侧壁上形成P阱区和N+结构，使得P阱区完全包裹N+结构，具体步骤如下：向N-外延层内注入B离子，然后注入AS离子，并去除光刻胶；高温推阱形成P阱区和N+结构，B离子比较轻，P阱扩散区域比N+大很多，使得P阱区完全包裹N+结构。
3.有益效果
与现有技术相比，本发明的有益效果为：
本发明提供的一种降低VF的分离栅MOSFET结构，是在普通分离栅MOSFET基础上把超势垒整流器SBR的原理引入，利用上部的多晶栅极三、栅氧化层三、N+结构、N-外延层、P阱区以及源金属共同形成一种寄生MOS型二极管结构，使得该器件的寄生MOS型二极管的反向压降VF大大降低，从普通的0.8V以上降低到0.5~0.7V；
同时极大的提高了分离栅MOSFET的交频特性，特别是在反向续流要求比较高的应用场合，提高转换效率明显，拓宽了其应用领域。
应了解的是，上述一般描述及以下具体实施方式仅为示例性及阐释性的，其并不能限制本发明所欲主张的范围。
附图说明
下面的附图是本发明的说明书的一部分，其绘示了本发明的示例实施例，所附附图与说明书的描述一起用来说明本发明的原理。
图1是现有分离栅产品结构示意图；
图2是现有并联二极管示意图示意图；
图3是本发明的结构示意图；
图4是本发明的正向导通时电流方向示意图；
图5是本发明的反向VF工作时电流方向示意图；
图6-20是本发明制造图3所示器件的各工序示意图。
附图标记
1-N+衬底层；2-N-外延层；3-沟槽；4-栅氧化层一；5-栅氧化层二；6-多晶栅极一；7-多晶栅极二；8-栅氧化层三；9-多晶栅极三；10-P阱区；11-N+结构；12-源金属层；13-漏金属层；14-沟槽刻蚀阻挡层；15-光刻胶；16-介质。
具体实施方式
现详细说明本发明的多种示例性实施方式，该详细说明不应认为是对本发明的限制，而应理解为是对本发明的某些方面、特性和实施方案的更详细的描述。
在不背离本发明的范围或精神的情况下，可对本发明说明书的具体实施方式做多种改进和变化，这对本领域技术人员而言是显而易见的。由本发明的说明书得到的其他实施方式对技术人员而言是显而易见得的。本申请说明书和实施例仅是示例性的。
实施例一：参照附图3，一种降低VF的分离栅MOSFET结构，包括N+衬底层1，所述N+衬底层1上设有N-外延层2，所述N-外延层2上开设有沟槽3，所述沟槽3从底部到顶部沿竖直方向分别设有栅氧化层一4和栅氧化层二5，所述栅氧化层一4和栅氧化层二5内分别包裹有多晶栅极一6和多晶栅极二7，所述沟槽3顶部两侧设有栅氧化层三8，所述栅氧化层三8上设有多晶栅极三9；其中所述沟槽3两侧侧壁设有P阱区10，所述P阱区10内包裹有N+结构11，所述N+结构11直接和源金属层12连接，所述源金属层12设置在多晶栅极三9顶部，所述N+衬底层1底部设有漏金属层13。
所述沟槽3顶部设有介质层16，所述介质层16将所述多晶栅极二7与所述源金属层12分隔。
具体的，在本实施例中，参照附图1和附图3，为了让MOSFET有更好的交频特性，解决反向VF值过大的问题，本发明引入新型结构，相对于现有结构主要变更如下：
将普通分离栅的沟槽内多晶栅极分为3个，增加了水平方向上的多晶栅极三9和栅氧化层三8；
将介质层16做在沟槽3顶部，不高于硅表面，源金属层12直接和N+结构11接触；P阱区10分离开在沟槽3侧壁的两侧；
这样多晶栅极一6和多晶栅极二7的功能和普通分离栅MOSFET一样，而上部多晶栅极三9、栅氧化层三8、P阱区10、N+结构11以及源金属层12共同形成一种新的MOS型二极管结构，沟道在水平方向上，利用超势垒整流器原理降低器件的寄生MOS型二极管VF值。
其中多晶栅极二7为该分离栅MOSFET器件的栅极；多晶硅栅极一6与分离栅MOSFET器件的源极金属连接，组成完整的分离栅MOSFET结构；多晶硅栅极三9为寄生MOS型二极管的栅极，实现低VF；
具体的，普通的MOS的VF值取决于PN结，硅PN结的势垒在0.7V左右，再加上一些接触压降，一般MOSFET的VF值在0.8V左右；采用这种新型结构后，其VF值取决于MOS二极管的寄生MOS型二极管开启电压，这个开启电压在栅氧比较薄（10nm）的情况下差不多是0.4V。
工作原理：当在漏极和源极之间施加正偏电压时，MOSFET处于反向截止状态，两边的P阱区10和相邻两个沟槽3之间完全耗尽形成耗尽层耐压结构，此时器件为正常的分离栅MOSFET，通过栅极与源极电压差控制MOS的通断，沟道在垂直方向上，如图3所示；
当在漏极与源极之间加反偏压时，对于超势垒整流器形成的MOS区，其源、漏极与器件源、漏极相反，由于器件源极与栅极金属短接，即寄生MOS型二极管漏极与栅极短接，则栅极与源极之间的电势差等于漏极与源极之间的电势差，由于其栅氧较薄，寄生MOS型二极管开启电压很低，假设为0.4V，即反偏电压很低时，寄生MOS型二极管即开始导通；
于是在器件漏极与源极之间加很低的反偏电压（通常小于0.7V）时，器件即正常导通，也就使得该MOSFET器件具有很低的体二极管压降VF。
实施例二：参照附图6-20，一种分离栅MOSFET结构的制造方法，包括以下步骤：
如图6所示，在N+衬底层1上面生长N-外延层2，采用沟槽光刻方式在N-外延层2上刻蚀形成沟槽刻蚀阻挡层14；
如图7所示，在沟槽刻蚀阻挡层14作用下，对N-外延层2进行刻蚀形成深沟槽3；
如图8所示，在沟槽3内热氧化或淀积形成厚栅氧化层；
如图9所示，向沟槽3内淀积多晶硅；
如图10所示，刻蚀多晶硅，沟槽3内剩余的多晶硅形成多晶栅极一6；
如图11所示，刻蚀去除厚栅氧化层，使得氧化层稍低于多晶栅极一6顶部；
如图12所示，采用HDP方式淀积氧化层，将沟槽3内完全填充氧化层；
如图13所示，刻蚀去除HDP方式淀积形成在沟槽3上部的氧化层，以及沟槽3内部氧化层的一部分，保证氧化层完全包裹多晶栅极一6，此氧化层即为栅氧化层一4，与上面多晶栅极二7形成隔离；
如图14所示，在沟槽3内热氧化形成栅氧化层二5；
如图15所示，向沟槽3内淀积多晶硅并刻蚀，形成多晶栅极二7；
如图16所示，淀积氧化层，此时氧化层将沟槽填满，并采用CMP方式将得到的产品表面磨平，如图17所示；
如图18所示，采用热氧化方式形成栅氧化层，在栅氧化层上淀积多晶硅，并以光刻胶为阻挡刻蚀多晶硅和氧化层，利用光刻曝光方式形成栅氧化层三8和多晶栅极三9；
如图19所示，向N-外延层2内注入B离子，然后注入AS离子，并去除光刻胶；
如图20所示，高温推阱形成P阱区10和N+结构11，B离子比较轻，P阱扩散区域比N+大很多，使得P阱区10完全包裹N+结构11，得到半成品；
淀积半成品正面金属形成源金属，淀积半成品背面金属形成漏金属，源金属和N+结构11接触，得到如图3所示的器件制作。
以上所述仅为本发明示意性的具体实施方式，在不脱离本发明的构思和原则的前提下，任何本领域的技术人员所做出的等同变化与修改，均应属于本发明保护的范围。
Claims (8)
1.一种降低VF的分离栅MOSFET结构，其特征在于：包括N+衬底层（1），所述N+衬底层（1）上设有N-外延层（2），所述N-外延层（2）上开设有沟槽（3），所述沟槽（3）从底部到顶部沿竖直方向分别设有栅氧化层一（4）和栅氧化层二（5），所述栅氧化层一（4）和栅氧化层二（5）内分别包裹有多晶栅极一（6）和多晶栅极二（7），所述沟槽（3）顶部两侧设有栅氧化层三（8），所述栅氧化层三（8）上设有多晶栅极三（9）；
其中所述沟槽（3）两侧侧壁设有P阱区（10），所述P阱区（10）内包裹有N+结构（11），所述N+结构（11）直接和源金属层（12）连接，所述源金属层（12）设置在多晶栅极三（9）顶部。
2.根据权利要求1所述的一种降低VF的分离栅MOSFET结构，其特征在于，所述沟槽（3）顶部设有介质层（16），所述介质层（16）将所述多晶栅极二（7）与所述源金属层（12）分隔。
3.根据权利要求1所述的一种降低VF的分离栅MOSFET结构，其特征在于，所述N+衬底层（1）底部设有漏金属层（13）。
4.一种基于权利要求1-3任一项所述的分离栅MOSFET结构的制造方法，其特征在于，包括以下步骤：
制作衬底，并在衬底上形成沟槽（3）；
在沟槽（3）内形成栅氧化层一（4）和多晶栅极一（6），栅氧化层一（4）完全包裹多晶栅极一（6）；
在沟槽（3）内热氧化形成栅氧化层二（5），向沟槽（3）内淀积多晶硅并刻蚀，形成多晶栅极二（7）；
淀积氧化层，此时氧化层将沟槽填满，并采用CMP方式将得到的产品表面磨平；
采用热氧化方式形成栅氧化层，在栅氧化层上淀积多晶硅，并利用光刻曝光方式形成栅氧化层三（8）和多晶栅极三（9）；
在沟槽（2）两侧侧壁上形成P阱区（10）和N+结构（11），使得P阱区（10）完全包裹N+结构（11），得到半成品；
淀积半成品正面金属形成源金属，淀积半成品背面金属形成漏金属，源金属和N+结构（11）接触，完成制作。
5.根据权利要求4所述的分离栅MOSFET结构的制造方法，其特征在于，制作衬底，并在衬底上形成沟槽（3）的步骤如下：
在N+衬底层（1）上面生长N-外延层（2），采用沟槽光刻方式在N-外延层（2）上刻蚀形成沟槽刻蚀阻挡层（14）；
在沟槽刻蚀阻挡层（14）作用下，对N-外延层（2）进行刻蚀形成深沟槽（3）。
6.根据权利要求4所述的分离栅MOSFET结构的制造方法，其特征在于，在沟槽（3）内形成栅氧化层一（4）和多晶栅极一（6），栅氧化层一（4）完全包裹多晶栅极一（6），具体步骤如下：
在沟槽（3）内热氧化或淀积形成厚栅氧化层；
向沟槽（3）内淀积多晶硅；
刻蚀多晶硅，沟槽（3）内剩余的多晶硅形成多晶栅极一（6）；
刻蚀去除厚栅氧化层，使得氧化层稍低于多晶栅极一（6）顶部；
采用HDP方式淀积氧化层，将沟槽（3）内完全填充氧化层；
刻蚀去除HDP方式淀积形成在沟槽（3）上部的氧化层，以及沟槽（3）内部氧化层的一部分，保证氧化层完全包裹多晶栅极一（6），此氧化层即为栅氧化层一（4）。
7.根据权利要求4所述的分离栅MOSFET结构的制造方法，其特征在于，利用光刻曝光方式形成栅氧化层三（8）和多晶栅极三（9），以光刻胶（15）为阻挡刻蚀多晶硅和氧化层。
8.根据权利要求4所述的分离栅MOSFET结构的制造方法，其特征在于，在沟槽（2）两侧侧壁上形成P阱区（10）和N+结构（11），使得P阱区（10）完全包裹N+结构（11），具体步骤如下：
向N-外延层（2）内注入B离子，然后注入AS离子，并去除光刻胶；
高温推阱形成P阱区（10）和N+结构（11），使得P阱区（10）完全包裹N+结构（11）。
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|---|---|---|---|
| CN202111010052.3A CN113629133A (zh) | 2021-08-31 | 2021-08-31 | 一种降低vf的分离栅mosfet结构及其制造方法 |
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| CN202111010052.3A CN113629133A (zh) | 2021-08-31 | 2021-08-31 | 一种降低vf的分离栅mosfet结构及其制造方法 |
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| CN (1) | CN113629133A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116314337A (zh) * | 2023-04-11 | 2023-06-23 | 陕西亚成微电子股份有限公司 | 提高器件抗浪涌能力的sgt mosfet结构、方法及结构制备方法 |
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2021
- 2021-08-31 CN CN202111010052.3A patent/CN113629133A/zh active Pending
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