JP2012153548A - シリコン単結晶ウェーハの製造方法及びアニールウェーハ - Google Patents

シリコン単結晶ウェーハの製造方法及びアニールウェーハ Download PDF

Info

Publication number
JP2012153548A
JP2012153548A JP2011011790A JP2011011790A JP2012153548A JP 2012153548 A JP2012153548 A JP 2012153548A JP 2011011790 A JP2011011790 A JP 2011011790A JP 2011011790 A JP2011011790 A JP 2011011790A JP 2012153548 A JP2012153548 A JP 2012153548A
Authority
JP
Japan
Prior art keywords
wafer
silicon single
single crystal
less
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011011790A
Other languages
English (en)
Other versions
JP5764937B2 (ja
Inventor
Takemine Magari
偉峰 曲
Fumio Tawara
史夫 田原
Hiroki Oi
裕喜 大井
Osamu Sugisawa
修 杉澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2011011790A priority Critical patent/JP5764937B2/ja
Priority to CN201280006313.7A priority patent/CN103328696B/zh
Priority to DE112012000306.3T priority patent/DE112012000306B4/de
Priority to KR1020137019428A priority patent/KR101750688B1/ko
Priority to US13/993,810 priority patent/US8916953B2/en
Priority to PCT/JP2012/000053 priority patent/WO2012101957A1/ja
Publication of JP2012153548A publication Critical patent/JP2012153548A/ja
Application granted granted Critical
Publication of JP5764937B2 publication Critical patent/JP5764937B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02Heat treatment
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thermal Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

【課題】大口径に対応可能なCZ法で製造したV領域のウェーハを用いて、バルク中の欠陥を無欠陥とし、さらに中性子照射を行わなくても、中性子照射を行った場合と同程度の面内抵抗率分布とすることにより、IGBT向けに適用可能な低コストのシリコン単結晶ウェーハを製造する方法を提供する。
【解決手段】チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハに対して、非窒化性雰囲気下、1150〜1300℃で、1〜120分の熱処理を行うことにより、バルク中の15nm以上の結晶欠陥の密度が2×106/cm3以下となる。
【選択図】図1

Description

本発明は、例えばIGBT用のシリコン単結晶ウェーハの製造方法に関する。
IGBT(Insulated Gate Bipolar Transistor)のような縦型シリコンデバイス向けのウェーハとしては、一般にFZ法(Floating Zone Method)により製造された導電型がN型のウェーハが用いられている。IGBTは、ウェーハを縦方向に使うデバイスであるため、ウェーハのバルクの品質に影響される。このため、欠陥の少ないウェーハを得られやすいFZ法が用いられている。
しかし、FZ法ではウェーハの大口径化は困難で、大量生産には適さない。このため、CZ法(Czochralski Method)で製造された、欠陥領域がN領域で、窒素ドープ、低酸素濃度のウェーハ(特許文献1)や、N領域、低酸素濃度で、RTA処理されたウェーハ(特許文献2)が提案がされている。
なお、CZ法におけるウェーハの欠陥領域は、シリコン単結晶インゴットの引き上げ速度に大きく依存して変化するものである。引き上げ速度が高速な領域ではVacancyと呼ばれる点欠陥である空孔が凝集したボイドと考えられるグローイン欠陥が、結晶径方向のほぼ全域に高密度に存在し、これらの欠陥が存在する領域はV領域と呼ばれている。また、引き上げ速度を遅くしていくと、結晶周辺部に発生していたOSFリングが結晶内部に向かって収縮していき、ついには消滅する。更に引き上げ速度を遅くすると、VacancyやInterstitial Silicon(格子間シリコン)の過不足が少ないN(Neutral)領域が出現する。
このN領域のシリコン単結晶を得るための引き上げ速度の幅は狭く、歩留まりが悪いため、高コストのウェーハとなるが、結晶中に欠陥がほとんど無いためIGBT用のウェーハとして用いられていた。
IGBT用ウェーハに対して、ウェーハ面内及び縦方向で抵抗率のばらつきが大きいと、素子間で抵抗率の差が生じ、破損の原因となってしまう。
このため、IGBT用のウェーハとして、面内抵抗率分布が5%以下のウェーハも提案されている(特許文献3、特許文献4)。
WO2009/025337 WO2009/025342 特開2010−62466号公報 WO2009/028658
しかし、上記のウェーハは、N領域、低酸素濃度のウェーハに窒素ドープ、RTA処理、中性子照射を行うことにより、バルク中の欠陥を無欠陥とし、面内抵抗率分布を改善するというもので、N領域のウェーハの使用が前提となっていた。従って、コストが高く、歩留まりが悪かった。
本発明は、上記問題点に鑑みてなされたものであって、大口径に対応可能なCZ法で製造したV領域のウェーハを用いて、バルク中の欠陥を無欠陥とし、さらに中性子照射を行わなくても、中性子照射を行った場合と同程度の面内抵抗率分布とすることにより、IGBT向けに適用可能な低コストのシリコン単結晶ウェーハを製造する方法を提供することを目的とする。
上記目的を達成するために、本発明は、チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma(JEIDA:日本電子工業振興協会による換算係数を使用)未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハに対して、非窒化性雰囲気下、1150〜1300℃で、1〜120分の熱処理を行うことを特徴とするシリコン単結晶ウェーハの製造方法を提供する。
上記のシリコン単結晶ウェーハであれば、V領域のシリコン単結晶を用いても、非窒化性雰囲気下、1150〜1300℃で、1〜120分の熱処理を行うことで、表層のみならず、バルク中の結晶欠陥を効果的に低減することができ、さらに、ウェーハの抵抗率の面内ばらつきも改善することができる。このため、本発明の製造方法では、生産性の良いV領域のシリコン単結晶ウェーハを用い、さらに、中性子照射を行うことなく抵抗率の面内ばらつきも改善して、IGBTに適したウェーハを製造できるため、IGBT用ウェーハ製造の生産性を向上させ、コストを低減できる。
このとき、前記熱処理を行うことにより、前記シリコン単結晶ウェーハのバルク中の欠陥サイズ15nm以上の結晶欠陥の密度を2×10/cm以下とすることが好ましい。
このような結晶欠陥の密度とすることで、IGBT等に適した高品質のウェーハとすることができる。
このとき、前記熱処理を行うことにより、前記シリコン単結晶ウェーハの抵抗率の面内ばらつきを5%以下とすることが好ましい。
このように、本発明の方法であれば、中性子照射を行うことなく、熱処理で抵抗率の面内ばらつきを改善することができ、低コストで高品質のウェーハにすることができる。
このとき、前記シリコン単結晶ウェーハを、導電型がN型で、IGBT向けデバイスに用いるものとすることが好ましい。
本発明の製造方法であれば、このようなIGBT向けデバイスに用いるウェーハを低コストで生産性良く製造することができる。
また、本発明は、チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハを熱処理して製造されたアニールウェーハであって、該アニールウェーハのバルク中の欠陥サイズ15nm以上の結晶欠陥の密度が2×10/cm以下であることを特徴とするアニールウェーハを提供する。
このようなアニールウェーハであれば、歩留まり良く育成できるV領域のシリコン単結晶インゴットから得られるため低コストで、バルク中の結晶欠陥が非常に少ないため、IGBT用のウェーハとして好適である。
このとき、前記アニールウェーハの抵抗率の面内ばらつきが、5%以下であることが好ましい。
このようウェーハであれば、デバイスを作製した場合、故障の発生を防止でき、歩留まりが向上するウェーハとなる。
このとき、前記アニールウェーハは、導電型がN型で、IGBT向けデバイスに用いるものであることが好ましい。
このように、本発明のアニールウェーハは、IGBT向けデバイスに用いるのに好適である。
以上のように、本発明によれば、V領域のシリコン単結晶ウェーハを用いて、IGBT向けのアニールウェーハを生産性良く低コストで製造することができる。
実施例1,比較例1において熱処理したウェーハの欠陥の評価結果を示す図である。 (a)ウェーハ面内での欠陥のサイズを示すグラフと、(b)窒素濃度による欠陥領域を示す図である。
以下、本発明について、実施態様の一例として、詳細に説明するが、本発明はこれに限定されるものではない。
まず、本発明のアニールウェーハは、チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハを熱処理して製造されたアニールウェーハであって、該アニールウェーハのバルク中の欠陥サイズ15nm以上の結晶欠陥の密度が2×10/cm以下である。
このようなアニールウェーハであれば、問題となるような大きさの結晶欠陥がバルク中に非常に少ないため、例えばウェーハの縦方向(厚さ方向)に素子が形成されるIGBT向けのウェーハとして好適である。また、V領域のシリコン単結晶インゴットから得られるものであるため生産性良く製造できる。
このとき、本発明のアニールウェーハの抵抗率の面内ばらつきが、5%以下であることが好ましい。
このような中性子照射を用いることなく熱処理により抵抗率の均一性が上記範囲にまで向上されたウェーハであれば、高品質で安価なIGBT用ウェーハとすることができる。
このような本発明のアニールウェーハは、導電型がN型であれば、IGBT向けデバイスに用いるウェーハとして好適である。
上記のような本発明のアニールウェーハを製造する方法の一例として、本発明のシリコン単結晶ウェーハの製造方法を以下に説明する。
本発明のシリコン単結晶ウェーハの製造方法では、チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハに対して、非窒化性雰囲気下、1150〜1300℃で、1〜120分の熱処理を行う。
本発明において、例えば、MCZ法により、欠陥領域がV領域となるように引き上げ速度等を制御しながら、さらに、酸素濃度が7ppma未満となるように、シリコン単結晶インゴットを育成する。この際、窒素濃度1×1013〜1×1014atoms/cmとなるように窒素をドープする。また、例えば導電型をN型とする場合には、ドーパントとして、P、As、Sb等をドープすることもできる。
そして、このように育成したシリコン単結晶インゴットをスライスし、研磨等を行うことで、酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmで、全面がV領域のシリコン単結晶ウェーハを作製することができる。
このように、従来ではIGBT用にN領域のウェーハを用いていたが、本発明ではV領域のウェーハを用いることができるため、インゴット育成時の引き上げ速度のマージンを拡大でき、ウェーハ製造の生産性が向上する。また、CZ法を用いるので、大口径のウェーハを得るのが容易である。
この際、窒素濃度が1×1013atoms/cm未満では、ウェーハの酸素析出物のサイズが大きくなり、後工程の熱処理によりバルク内部の欠陥の消滅が困難となる。窒素濃度が1×1014atoms/cmより大きい場合には、ウェーハ外周にOSFが形成される。
また、本発明のシリコン単結晶ウェーハの酸素濃度は、7ppma未満、好ましくは5ppma以下であり、このような極低酸素濃度であれば熱処理によりウェーハ中の欠陥を十分に消滅させることができ、一方、酸素濃度が7ppma以上になると、熱処理によって欠陥が消滅しにくくなり、特にバルク中の欠陥が多く残ってしまう。
このように、本発明において、酸素濃度と窒素濃度を上記範囲とすることで、ウェーハ中の酸素析出物サイズが、MO601(三井金属製)により、赤外線の散乱強度で評価すると250a.u以下と小さくなり、その後の熱処理により欠陥を消滅しやすくなる。
そして、このようなシリコン単結晶ウェーハに対して、例えば縦型熱処理炉で、Ar、H、Ar+O等の非窒化性雰囲気下、1150〜1300℃で1〜120分の熱処理を行う。
この熱処理において、表層の酸素が外方拡散し、さらに、バルク中のグローイン欠陥の内壁の酸化膜が溶解し、空洞の縮小、さらには空洞が埋まることによって、バルク中の欠陥サイズ15nm以上の結晶欠陥の密度を2×10/cm以下とすることができる。
このときNH、N等の窒化性雰囲気下で熱処理を行うと、ウェーハ表面に窒化膜が形成されてしまい、酸素の外方拡散を妨げ、欠陥の消滅が十分にできない。
また、熱処理温度は、1150℃未満では欠陥の消滅が不十分で、1300℃を超えると、スリップ転位が発生することがある。さらに、この熱処理温度は1200℃以下がスリップ転位発生を確実に防止できるため、好ましい。熱処理時間は、1分以上であれば欠陥の消滅を効果的に達成でき、120分以下であれば十分であり、またスリップ転位の発生を抑制できる。
この熱処理により、ウェーハの抵抗率の面内ばらつきを5%以下とすることができる。
従来では、このような面内均一な抵抗率を得るためには、中性子照射が必要で、この処理によりコストが高くなっていた。しかし、本発明者らは、以下のような知見から熱処理による抵抗率均一化の方法を見出した。
P等のドーパントの拡散は、ドーパント単体での拡散ではなく、ドーパントとI(Si)(格子間シリコン)のペアで拡散する。特に、Vacancyが存在する場合、ドーパント+I(Si)の拡散を促進する。
従って、本発明の窒素ドープ+低酸素ウェーハに対して上記の高温熱処理を行うと、窒素の外方拡散が起こり、さらに、酸素が少ないため、過剰なVacancyが発生する。この大量のVacancyの発生により、ドーパント+I(Si)の拡散が促進され、抵抗率が均一方向に変化することを見出した。
このような本発明の熱処理により中性子照射と同等以上の抵抗率均一化が可能で、IGBT用ウェーハの製造コストを効果的に低減することができる。
以上のような本発明のシリコン単結晶ウェーハの製造方法であれば、導電型をN型とすることでIGBT向けデバイスに用いるのに好適なウェーハを低コストで生産性良く製造することができる。
ただし、本発明のアニールウェーハ及びシリコン単結晶ウェーハの製造方法で製造したウェーハは、IGBT以外のデバイスにも用いることができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1、比較例1)
(酸素濃度の臨界的意義の証明)
チョクラルスキー法により得られた、窒素濃度5×1013atoms/cmでV領域のシリコン単結晶ウェーハを、酸素濃度が4ppma,6ppma,8ppma(JEIDA)の三種類用意して、Ar雰囲気下、1170℃、1時間の熱処理を行った。
この熱処理したウェーハについて、MO601(三井金属製)を用いて、サイズが15nm以上の結晶欠陥の密度を評価した。MO601は表層5μm付近の欠陥評価が可能である。
評価の際、バルク中の欠陥評価は、深さ方向研磨(50μm、100μm狙い)し、MO601で評価を行った。この評価方法は研磨面の全面評価が可能である。
評価結果を図1,表1に示す。
Figure 2012153548
図1,表1に示すように、酸素濃度8ppmaの場合には、熱処理を行っても、特にバルク中に欠陥が残ってしまい、バルク中の欠陥密度を2×10/cm以下とすることはできなかった。一方、4、6ppmaの場合には、欠陥密度は2×10/cm以下となり、特に5ppma以下の場合には、バルク中にも欠陥が検出されなかった。従って、酸素濃度は7ppma未満、特には5ppma以下が好ましいことが分かる。
(実施例2、比較例2)
(窒素濃度の臨界的意義の証明)
チョクラルスキー法により得られた、酸素濃度が4ppma(JEIDA)でV領域のシリコン単結晶ウェーハを、窒素濃度が1×1013atoms/cm未満、2×1013atoms/cm、5×1013atoms/cm、2×1014atoms/cmの4種類用意して、Ar雰囲気下、1170℃、1時間の熱処理を行った。
実施例1、比較例1と同様の方法で欠陥評価を行った結果を表2に示す。
Figure 2012153548
表2から分かるように、窒素濃度が1×1013atoms/cm未満の場合には、欠陥のサイズが大きく、熱処理後にも、表層及びバルクに欠陥が残ってしまう。
図2(a)に熱処理前のシリコン単結晶中の欠陥のサイズを示すグラフと、(b)その表面の欠陥領域をMO601で測定した結果を示す。図2(b)に示すように、同じ条件で引き上げた単結晶から得られたウェーハにもかかわらず、窒素濃度が2×1014atoms/cmの方は、窒素濃度が過剰で、V領域の外周にOSFが形成されてしまっている。すなわち、図2(a)に示すように、外周部分の欠陥サイズが窒素濃度が2×1014atoms/cmの場合の方が大きくなっている。このように、窒素濃度が1×1014atoms/cmを超えると、外周にOSFが形成された。
(実施例3、比較例3)
チョクラルスキー法により得られた、窒素濃度が5×1013atoms/cm、酸素濃度が4ppma(JEIDA)でV領域のシリコン単結晶ウェーハを用意して、Ar雰囲気下、1時間の熱処理を行った。熱処理温度は1130、1150、1170、1200、1300℃より高い温度(>1300℃)でそれぞれ行った。
実施例1、比較例1と同様の方法で欠陥評価を行った。また、面内抵抗率分布を平面SRで測定した。結果を表3に示す。
Figure 2012153548
表3に示すように、熱処理温度が1130℃では、欠陥が残ってしまっており、また、抵抗率の均一化も不十分である。一方、1150〜1200℃では欠陥が消滅し、抵抗率が均一になっている。また、熱処理温度が1300℃より高いと、スリップ転位が発生してしまった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (7)

  1. チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハに対して、非窒化性雰囲気下、1150〜1300℃で、1〜120分の熱処理を行うことを特徴とするシリコン単結晶ウェーハの製造方法。
  2. 前記熱処理を行うことにより、前記シリコン単結晶ウェーハのバルク中の欠陥サイズ15nm以上の結晶欠陥の密度を2×10/cm以下とすることを特徴とする請求項1に記載のシリコン単結晶ウェーハの製造方法。
  3. 前記熱処理を行うことにより、前記シリコン単結晶ウェーハの抵抗率の面内ばらつきを5%以下とすることを特徴とする請求項1又は請求項2に記載のシリコン単結晶ウェーハの製造方法。
  4. 前記シリコン単結晶ウェーハを、導電型がN型で、IGBT向けデバイスに用いるものとすることを特徴とする請求項1乃至請求項3のいずれか一項に記載のシリコン単結晶ウェーハの製造方法。
  5. チョクラルスキー法により育成されたV領域のシリコン単結晶インゴットから得られた酸素濃度7ppma未満、窒素濃度1×1013〜1×1014atoms/cmのシリコン単結晶ウェーハを熱処理して製造されたアニールウェーハであって、該アニールウェーハのバルク中の欠陥サイズ15nm以上の結晶欠陥の密度が2×10/cm以下であることを特徴とするアニールウェーハ。
  6. 前記アニールウェーハの抵抗率の面内ばらつきが、5%以下であることを特徴とする請求項5に記載のアニールウェーハ。
  7. 前記アニールウェーハは、導電型がN型で、IGBT向けデバイスに用いるものであることを特徴とする請求項5又は請求項6に記載のアニールウェーハ。
JP2011011790A 2011-01-24 2011-01-24 シリコン単結晶ウェーハの製造方法 Active JP5764937B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011011790A JP5764937B2 (ja) 2011-01-24 2011-01-24 シリコン単結晶ウェーハの製造方法
CN201280006313.7A CN103328696B (zh) 2011-01-24 2012-01-06 单晶硅晶片的制造方法及退火晶片
DE112012000306.3T DE112012000306B4 (de) 2011-01-24 2012-01-06 Verfahren zum Herstellen eines Silizium-Einkristallwafers
KR1020137019428A KR101750688B1 (ko) 2011-01-24 2012-01-06 실리콘 단결정 웨이퍼의 제조방법 및 어닐링된 웨이퍼
US13/993,810 US8916953B2 (en) 2011-01-24 2012-01-06 Method for manufacturing silicon single crystal wafer and annealed wafer
PCT/JP2012/000053 WO2012101957A1 (ja) 2011-01-24 2012-01-06 シリコン単結晶ウェーハの製造方法及びアニールウェーハ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011011790A JP5764937B2 (ja) 2011-01-24 2011-01-24 シリコン単結晶ウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2012153548A true JP2012153548A (ja) 2012-08-16
JP5764937B2 JP5764937B2 (ja) 2015-08-19

Family

ID=46580538

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011011790A Active JP5764937B2 (ja) 2011-01-24 2011-01-24 シリコン単結晶ウェーハの製造方法

Country Status (6)

Country Link
US (1) US8916953B2 (ja)
JP (1) JP5764937B2 (ja)
KR (1) KR101750688B1 (ja)
CN (1) CN103328696B (ja)
DE (1) DE112012000306B4 (ja)
WO (1) WO2012101957A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014061196A1 (ja) * 2012-10-16 2014-04-24 信越半導体株式会社 Soiウェーハの製造方法
WO2014080565A1 (ja) * 2012-11-26 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法
JP2014148448A (ja) * 2013-02-01 2014-08-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびその評価方法ならびにシリコン単結晶棒の製造方法
WO2015107874A1 (ja) * 2014-01-16 2015-07-23 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
WO2015107875A1 (ja) * 2014-01-16 2015-07-23 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101303422B1 (ko) * 2011-03-28 2013-09-05 주식회사 엘지실트론 단결정 잉곳의 제조방법 및 이에 의해 제조된 단결정 잉곳과 웨이퍼
DE102014107161B4 (de) * 2014-05-21 2019-10-31 Infineon Technologies Ag Verfahren zur Herstellung eines IGBTs und IGBT
DE102016209008B4 (de) 2016-05-24 2019-10-02 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus einkristallinem Silizium, Vorrichtung zur Herstellung einer Halbleiterscheibe aus einkristallinem Silizium und Halbleiterscheibe aus einkristallinem Silizium
CN106591948B (zh) * 2017-01-21 2019-10-25 台州市一能科技有限公司 一种太阳能电池用n型多晶硅及其生产方法
KR102092358B1 (ko) 2018-06-22 2020-03-23 울산과학기술원 바륨지르코늄 산화물을 이용한 단결정 잉곳 및 그 제조 방법
JP7099175B2 (ja) * 2018-08-27 2022-07-12 株式会社Sumco シリコン単結晶の製造方法及びシリコンウェーハ
CN114990693A (zh) * 2022-04-02 2022-09-02 天津中环领先材料技术有限公司 一种ntd单晶硅退火工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001146498A (ja) * 1999-11-12 2001-05-29 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ
WO2009025342A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5321460B2 (ja) * 1974-06-06 1978-07-03
TW589415B (en) * 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
JP2000020399A (ja) * 1998-06-30 2000-01-21 Hitachi Ltd 仮想計算機システム
KR20010031444A (ko) * 1998-08-31 2001-04-16 와다 다다시 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
US6517632B2 (en) * 2000-01-17 2003-02-11 Toshiba Ceramics Co., Ltd. Method of fabricating a single crystal ingot and method of fabricating a silicon wafer
JP2002201091A (ja) * 2000-09-01 2002-07-16 Wacker Nsce Corp 窒素および炭素添加基板を用いたエピ層欠陥のないエピウエハの製造方法
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
EP1408540A4 (en) * 2001-06-28 2008-12-10 Shinetsu Handotai Kk PROCESS FOR PRODUCING RECLAIMED WAFER AND RECEIVED WAFER THUS OBTAINED
JP4633977B2 (ja) 2001-08-30 2011-02-16 信越半導体株式会社 アニールウエーハの製造方法及びアニールウエーハ
JP4703934B2 (ja) * 2002-02-26 2011-06-15 信越半導体株式会社 アニールウエーハの製造方法
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Sumco Igbt用のシリコンウェーハ及びその製造方法
JP2007194232A (ja) * 2006-01-17 2007-08-02 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Sumco Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
JP5072460B2 (ja) * 2006-09-20 2012-11-14 ジルトロニック アクチエンゲゼルシャフト 半導体用シリコンウエハ、およびその製造方法
EP2144280B1 (en) * 2007-05-02 2010-12-29 Siltronic AG Silicon wafer and method for manufacturing the same
JP5321460B2 (ja) 2007-08-21 2013-10-23 株式会社Sumco Igbt用シリコン単結晶ウェーハの製造方法
WO2009025338A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
JP5278324B2 (ja) 2007-08-29 2013-09-04 株式会社Sumco Igbt用シリコン単結晶ウェーハの製造方法
JP2010062466A (ja) 2008-09-05 2010-03-18 Sumco Corp 垂直シリコンデバイス用シリコンウェーハ及びその製造方法、シリコン単結晶、並びに、垂直シリコンデバイス

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001146498A (ja) * 1999-11-12 2001-05-29 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ
WO2009025342A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014061196A1 (ja) * 2012-10-16 2014-04-24 信越半導体株式会社 Soiウェーハの製造方法
JP2014082316A (ja) * 2012-10-16 2014-05-08 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
WO2014080565A1 (ja) * 2012-11-26 2014-05-30 信越半導体株式会社 Soiウェーハの製造方法
JP2014107357A (ja) * 2012-11-26 2014-06-09 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
JP2014148448A (ja) * 2013-02-01 2014-08-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびその評価方法ならびにシリコン単結晶棒の製造方法
WO2015107874A1 (ja) * 2014-01-16 2015-07-23 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
WO2015107875A1 (ja) * 2014-01-16 2015-07-23 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
JP2015135872A (ja) * 2014-01-16 2015-07-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
JP2015135873A (ja) * 2014-01-16 2015-07-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
KR20160106602A (ko) * 2014-01-16 2016-09-12 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 열처리방법
KR20160107169A (ko) * 2014-01-16 2016-09-13 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 열처리방법
US9850595B2 (en) 2014-01-16 2017-12-26 Shin-Etsu Handotai Co., Ltd. Method for heat treatment of silicon single crystal wafer
US9938640B2 (en) 2014-01-16 2018-04-10 Shin-Etsu Handotai Co., Ltd. Method for heat treatment of silicon single crystal wafer
US10066322B2 (en) 2014-01-16 2018-09-04 Shin-Etsu Handotai Co., Ltd. Method for heat treatment of silicon single crystal wafer
KR102188589B1 (ko) * 2014-01-16 2020-12-08 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 열처리방법
KR102192287B1 (ko) * 2014-01-16 2020-12-17 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 열처리방법

Also Published As

Publication number Publication date
DE112012000306B4 (de) 2021-03-18
JP5764937B2 (ja) 2015-08-19
CN103328696B (zh) 2016-05-11
KR101750688B1 (ko) 2017-06-26
CN103328696A (zh) 2013-09-25
US8916953B2 (en) 2014-12-23
US20130264685A1 (en) 2013-10-10
WO2012101957A1 (ja) 2012-08-02
DE112012000306T5 (de) 2013-09-26
KR20140016255A (ko) 2014-02-07

Similar Documents

Publication Publication Date Title
JP5764937B2 (ja) シリコン単結晶ウェーハの製造方法
JP5621791B2 (ja) シリコン単結晶ウェーハの製造方法及び電子デバイス
JP2006344823A (ja) Igbt用のシリコンウェーハ及びその製造方法
JPWO2004073057A1 (ja) シリコンウェーハの製造方法
JP5251137B2 (ja) 単結晶シリコンウェーハおよびその製造方法
JP2007207875A (ja) シリコンウェーハおよびその製造方法
JP5103745B2 (ja) 高周波ダイオードおよびその製造方法
JP5885305B2 (ja) シリコンウェーハ及びその製造方法
JP2008294112A (ja) シリコン単結晶ウェーハ及びその製造方法
KR102188589B1 (ko) 실리콘 단결정 웨이퍼의 열처리방법
JP2010056316A (ja) シリコンウェーハ及びその製造方法
JP2010287885A (ja) シリコンウェーハおよびその製造方法
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
KR102192287B1 (ko) 실리콘 단결정 웨이퍼의 열처리방법
JP2012134517A (ja) Igbt用のシリコンウェーハ及びその製造方法
JP2013219300A (ja) エピタキシャルウェーハとその製造方法
JP5906006B2 (ja) シリコンウェーハの製造方法
JP5560546B2 (ja) シリコンウェーハ及びその製造方法
JP2016195211A (ja) シリコンウェーハの製造方法
WO2021166896A1 (ja) 半導体シリコンウェーハの製造方法
JP2013089783A (ja) シリコンウェーハの製造方法
JP6988737B2 (ja) シリコンウェーハの製造方法及びシリコンウェーハ
TW201802305A (zh) 矽晶圓
JP5805843B2 (ja) シリコン単結晶基板およびその製造方法
JP5434239B2 (ja) シリコンウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140711

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150601

R150 Certificate of patent or registration of utility model

Ref document number: 5764937

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250