JP2012073634A - 液晶表示装置及び電子機器 - Google Patents
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Abstract
【解決手段】第1のフレーム期間中に、第1の映像信号が、第1の画素電極に供給され、第2のフレーム期間中に、第1の映像信号と逆の極性の第2の映像信号が、第1の画素に供給され、第1のフレーム期間中に、第1の映像信号と同じ極性の第3の映像信号が、第2の画素電極に供給され、第2のフレーム期間中に、第1の映像信号と逆の極性の第4の映像信号が、第2の画素電極に供給され、第1のフレーム期間中に、第1の映像信号と同
じ極性の第5の映像信号が、第3の画素電極に供給され、第2のフレーム期間中に、第1の映像信号と逆の極性の第6の映像信号が、第3の画素に供給され、第1のフレーム期間中に、第1の映像信号と同じ極性の第7の映像信号が、第4の画素電極に供給され、第2のフレーム期間中に、第1の映像信号と逆の極性の第8の映像信号が、第4の画素電極に供給され、120Hzで駆動される。
【選択図】図1
Description
な駆動方法に関する。また、前記駆動方法を用いて表示を行う表示装置に関する。特に直
視型のアクティブマトリクス型液晶パネル(液晶パネル)に関する。
FT)を作製する技術が急速に発達している。その理由は、液晶パネル(代表的には、ア
クティブマトリクス型液晶パネル)の需要が高まってきたことによる。
画素に出入りする電荷を画素のスイッチング素子により制御して画像を表示するものであ
る。
続された画素電極と、液晶と、前記液晶を介して画素電極に対向して設けられた対向電極
とで主に構成されている素子を指している。
簡略に説明する。
またゲート信号線駆動回路104とゲート信号線G1〜G5とが接続されている。そして
ソース信号線S1〜S6とゲート信号線G1〜G5とで囲まれている部分に画素106が
複数設けられている。画素106にはスイッチング素子101と画素電極102とが設け
られている。なおソース信号線とゲート信号線の数はこの値に限定されない(図19(A
))。なお図19(B)は画素部105が有する複数の画素106の位置を示す図(表示
パターン)である。
って、ソース信号線S1に映像信号が印加される。またゲート信号線駆動回路104から
ゲート信号線G1に選択信号が印加され、ゲート信号線G1とソース信号線S1とが交差
している部分の画素(1、1)のスイッチング素子をオン状態にする。そしてソース信号
線S1の映像信号が画素(1、1)の画素電極に印加される。この印加された映像信号の
電位により液晶を駆動し、透過光量を制御して、画素(1、1)に画像の一部(画素(1
、1)に相当する画像)が表示される。
ま、次の瞬間には、ソース信号線駆動回路内103のシフトレジスタ回路等(図示しない
)からの信号に従って、ソース信号線S2に映像信号が入力される。ゲート信号線駆動回
路104からゲート信号線G1に選択信号が印加されたままであり、ゲート信号線G1と
ソース信号線S2とが交差している部分の画素(1、2)のスイッチング素子をオン状態
にする。そしてソース信号線S2の映像信号の電位が画素(1、2)の画素電極に印加さ
れる。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素(
1、1)と同様に、画素(1、2)に画像の一部(画素(1、2)に相当する画像)が表
示される。
1、2)(1、3)(1、4)(1、5)(1、6)に画像の一部を次々と表示する。こ
の間、ゲート信号線G1には選択信号が印加され続けている。
線G1には選択信号が印加されなくなり、引き続いて、ゲート信号線G2にのみ選択信号
が印加される。そしてゲート信号線G2に接続されている画素(2、1)(2、2)(2
、3)(2、4)(2、5)(2、6)に画像の一部を次々と表示する。この間、ゲート
信号線G2には選択信号が印加され続けている。このような表示動作を全てのゲート信号
線において行うことにより、表示領域に一画面(フレーム)を表示する。この期間を1フ
レーム期間と呼ぶ。(図19(B))
の画素は画像が表示された状態を保持容量(図示せず)等で保持している。
ために、各画素へ印加する信号の電位の極性を、共通電位を基準として反転(交流化駆動
)させる。
イン反転駆動における画素の極性パターンを示す。なお図20に示した極性パターンは、
図19(B)に示した表示パターンと対応している。
位を基準として、画素に印加される映像信号の電位が正である場合は「+」で図示し、負
である場合は「−」で示している。
で2回(2フィールド)に分けて走査するインターレス走査と、ゲート信号線を飛び越さ
ずに順番に走査するノンインターレス走査とがあるが、ここでは主にノンインターレス走
査を用いた例で説明する。
において、同じソース信号線に接続されている全ての画素に同じ極性の映像信号が印加さ
れており、隣り合うソース信号線に接続されている画素どうしで逆の極性の映像信号が印
加されていることである。そして次の1フレーム期間において、直前の1フレーム期間で
表示された極性パターン1と逆の極性の映像信号が各画素に印加されて極性パターン2が
表示される。
転駆動の極性パターンを図20(B)に示す。
続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うゲート信号線
に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして
次の1フレーム期間において、直前の1フレーム期間で表示された極性パターン3と逆の
極性の映像信号が各画素に印加されて極性パターン4が表示される。
ターン3と極性パターン4)が繰り返し表示される駆動方法であった。
及び高輝度化も要求されている。
なる。基板サイズを小さくして、なおかつ画質を落とさないためには、必然的に画素ピッ
チを短くして画素部の面積を小さくしなくてはならない。
bと、半導体層13及びゲート信号線12bの一部であるゲート電極14を有する画素T
FT(スイッチング素子)15と、画素電極16とが、図21に示すように設けられてい
る。そしてソース信号線12aと、ゲート信号線12bと、画素TFT15との上に、可
視光を透過する必要のない領域を覆ってブラックマトリクス17が設けられている。ブラ
ックマトリクス(BM)とは、可視光を透過させる必要のない配線(ソース信号線12a
、ゲート信号線12b)または画素TFT15等の上方に設けられる遮光性を有する膜の
ことを指す。
離と、向かい合っているゲート信号線12bどうしの距離とで短い方を指す。両方の信号
線同志の距離が同じ場合はその距離を画素ピッチLとする。
てくる。そのためソースライン反転駆動及びゲートライン反転駆動をした場合、逆の極性
が印加された隣接画素間にディスクリネーションラインと呼ばれる縞が発生し、表示画面
全体の明るさが低減される傾向があった。
された画素との間で生じる電位差に起因する液晶の配向状態の乱れ(ディスクリネーショ
ン)による表示不良(ノーマリホワイトの場合は光のロス、ノーマリブラックの場合は光
漏れ)をディスクリネーションラインと呼んでいる。
(A)には、2つの隣り合う画素が有する画素電極A、Bに印加された紙面に垂直方向の
有効電界(正または負)に対して、2つの画素電極A、Bの間で生じる電気力線の状態図
の上面図を示し、図22(B)には、その断面図を示した。ただし、便宜上、図22(A
)は、横方向に生じる画素電極A、Bの間で生じる電気力線のみを示し、図22(B)は
、垂直方向に配向制御されている液晶分子が電界の印加に反応する直前の電気力線の状態
図を示した。
。図22(C)には、ディスクリネーションラインが定位置に形成され、画素に印加され
た映像信号の極性は異なっているものの、実質的にはディスクリネ─ションパターン1と
ディスクリネ─ションパターン2は同一である。図22(C)に示したようなディスクリ
ネーションラインは、ゲートライン反転駆動においても見られる。ゲートライン反転駆動
の場合ディスクリネーションラインは、画素と画素の間をゲート信号線の方向と平行して
現れる。
接する全ての画素どうしで反転させる方法(ドット反転駆動)が提案されている。ドット
反転駆動は隣接画素と極性が異なるため、隣接する画素との間で生じる電位差の影響が大
きく、特に画素ピッチが短くなるとディスクリネ─ションが表示に大きく影響する。
クリネーションは20μm以下になると特に著しかった。
1フレーム期間毎に全ての画素に印加する映像信号の極性を反転させるフレ─ム反転駆動
を用いることでディスクリネーションを抑えることが考えられる。
特徴は、任意の1フレーム期間内で、全ての画素に同一の極性の映像信号が印加され(極
性パターン5)、そして次の1フレーム期間では、全ての画素に印加される映像信号の極
性を反転させて表示する(極性パターン6)点である。即ち、極性パターンのみに注目す
ると2種類の極性パターン(極性パターン5と極性パターン6)が繰り返し表示される駆
動方法であった。このため同一フレーム期間内では、隣り合う画素に印加される映像信号
の極性は同じであり、ディスクリネーションの発生は抑えられる。
で画面の明るさが微妙に異なってしまうために、観察者にチラツキとして視認されてしま
うことである。このちらつきの発生の原因について以下詳しく説明する。
れる選択信号と、画素(1、1)が有する画素電極(1、1)の電位のタイミングチャー
トを示した。ゲート信号線G1に選択信号が印加されている期間を1ライン期間、全ての
ゲート信号線に選択信号が印加され1つの画像が表示されるまでの期間を1フレーム期間
とする。
、ソース信号線S1とゲート信号線G1との交差している部分に設けられた画素(1、1
)に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想
的にこの電位は、保持容量等によって1フレーム期間保持される。
くなってゲート信号線G1の電位が変化すると同時に、画素電極の電位も変化する。ゲー
ト信号線は画素のスイッチング素子である画素TFTのゲート電極に接続されている。そ
してソース信号線は画素TFTのソース又はドレイン領域に接続されており、画素電極は
ソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲー
ト電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線G1の
電位が変化すると画素電極の電位もそれにつられてΔVだけ変化する。この場合、負の方
向に画素電極の電位が変化する。図24に示すタイミングチャートにおいて、実際の画素
電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないものと考
えたときの画素電極の電位を点線で示す。
(1、1)の有する画素電極に印加される。第2フレーム期間の1ライン期間が終わると
、ゲート信号線G1に選択信号が印加されなくなり、ゲート信号線G1の電位が変化する
。そして画素電極の電位もそれにつられて負の方向にΔVだけ変化する。
差V1とし、第2フレーム期間の1ライン期間終了後の画素電極と共通電位との電位差V
2とすると、電位差V1と電位差V2とは2×ΔVも差がでてしまう。このため第1フレ
ーム期間と第2フレーム期間とでは画面の明るさが異なってしまう。
極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素とでは明るさ
は異なってしまうが、明るさの異なる画素どうしが隣接しているため、観察者には視認さ
れにくい。しかしフレーム反転駆動の場合隣り合う画素どうしの極性が全て同じであり、
また人間の目に視認できる周波数域(約30Hz程度)である1フレーム期間で極性が反
転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に
異なっていることが、チラツキとして観察者に視認される。特に、中間階調表示において
顕著にチラツキが確認された。
図20(B)に一例を示したように、極性パターン1と極性パターン2が繰り返し表示さ
れ、極性の異なる隣接画素間にディスクリネーションラインが連続して定位置に形成され
るため、画面の明るさが低減してしまっていた。加えてドット反転駆動でも同様であった
。
た。
の短い液晶パネルおよびその駆動方法を提供することを目的とするものである。
前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第1の基板と、
3つの色を含むカラーフィルターを有する第2の基板と、を有する表示装置において、
第1のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には
同じ極性の第1の映像信号が印加されており、前記第1のフレーム期間の次の第2のフレ
ーム期間において、前記複数のソース信号線を通して前記複数の画素電極には、前記第1
の映像信号とは逆の極性の第2の映像信号が印加されていることを特徴とする表示装置が
提供される。
前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第1の基板と、
3つの色を含むカラーフィルターを有する第2の基板と、を有する表示装置において、
前記複数のソース信号線を通して前記複数の画素電極には同じ極性の映像信号が印加され
ており、前記映像信号の極性は1フレーム期間毎に変化していることを特徴とする表示装
置が提供される。
前記ソース信号線との各交差部に設けられた複数のスイッチング素子及び複数の画素電極
とを有する第1の基板と、3つの色を含むカラーフィルターを有する第2の基板と、を有
する表示装置において、前記複数のソース信号線を通して前記複数のスイッチング素子に
は同じ極性の映像信号が印加されており、前記複数のゲート信号線を通して、前記複数の
スイッチング素子には前記映像信号を選択する選択信号が印加されており、前記複数のス
イッチング素子を通して前記複数の画素電極には前記選択信号によって選択された映像信
号が印加されており、前記映像信号の極性は1フレーム期間毎に変化していることを特徴
とする表示装置が提供される。
あっても良い。
良い。
ル形成領域を有する半導体層と、前記ゲート電極と前記半導体層との間に設けられた絶縁
膜とをそれぞれ有しており、前記ゲート信号線は前記ゲート電極と接続されており、前記
ソース信号線は前記ソース領域または前記ドレイン領域と接続されていても良い。
応していても良い。
動した。また各画素がTFT基板側に設けたカラーフィルターのR、G、Bのうちの1つ
に対応するようにした。上記構成によって直視型の画素ピッチが20μm以下と短い表示
装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの
明るい表示を得ることができた。
インターレス走査を用いた例で説明するが、本発明は、ノンインターレス走査に限定され
ることなく、インターレス走査等の他の走査方式でも適用可能であることは言うまでもな
い。
路1801とゲート信号線駆動回路1802は、一般に駆動回路と総称されている。近年
この駆動回路は、マトリクス状に画素が設けられた画素部1808と同一基板上に一体形
成されていることもある。
1803(S1〜Sn)と、ゲート信号線駆動回路1802に接続されたゲート信号線1
804(G1〜Gn)とが交差している。そのソース信号線1803とゲート信号線18
04とに囲まれた領域に、画素の薄膜トランジスタ(画素TFT)1805と、対向電極
と画素電極の間に液晶を挟んだ液晶セル1806と、保持容量1807とが設けられてい
る。
た、映像信号がソース信号線1803に印加される。
して入力される選択信号によって画素TFT1805をオン状態にする。画素TFT18
05をオン状態になるとソース信号線1803に印加された映像信号が液晶セル1806
の画素電極に印加される。
像信号と、ゲート信号線G1に印加される選択信号と、ソース信号線S1とゲート信号線
G1との交差している部分の画素(1、1)が有する画素電極の電位のタイミングチャー
トを図1に示した。また従来例として、60Hzのフレーム周波数で駆動した液晶パネル
の画素(1、1)が有する画素電極の電位も示した。ゲート信号線G1に選択信号が印加
されている期間を1ライン期間、全てのゲート信号線に選択信号が印加され終わるまでの
期間を1フレーム期間とする。
が120Hz以上であることが望ましい。本実施の形態ではフレーム周波数を120Hz
とした。
、ソース信号線S1とゲート信号線G1との交差している部分に設けられた画素(1、1
)に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想
的にこの電位は保持容量等によって1フレーム期間保持される。
なり、ゲート信号線G1の電位が変化すると同時に画素電極の電位も変化する。ゲート信
号線は画素のスイッチング素子である画素TFTのゲート電極に接続されている。そして
ソース信号線は画素TFTのソース又はドレイン領域に接続されており、画素電極はソー
ス又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電
極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線G1の電位
が変化すると画素電極の電位もそれにつられてΔVだけ変化する。この場合負の方向に画
素電極の電位が変化する。図1に示すタイミングチャートにおいて、実際の画素電極の電
位を実線で、ゲート電極と画素電極との間に形成されている容量がないと考えたときの画
素電極の電位を点線で示す。
(1、1)の有する画素電極に印加される。第2フレーム期間の1ライン期間が終わると
、ゲート信号線G1に選択信号が印加されなくなり、ゲート信号線G1の電位が変化する
。そして画素電極の電位もそれにつられて負の方向にΔVだけ変化する。
差V1とし、第2フレーム期間の1ライン期間終了後の画素電極と共通電位との電位差V
2とすると、電位差V1と電位差V2とは、2×ΔVも差がでてしまう。このため第1フ
レーム期間と第2フレーム期間とでは画面の明るさが異なってしまう。
ム期間の画面の明るさの違いが人間の目に視認できなくなる。よって1フレーム期間毎に
極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示と
が微妙に異なっていても、チラツキとして観察者に視認されることがなくなる。
し、かつフレーム周波数を従来よりも高速に120Hz以上とすることで、直視型の画素
ピッチが20μm以下と短い表示装置において、ディスクリネーションもチラツキもみら
れず、且つ良好なコントラストの明るい表示を得ることができた。
明においてカラーフィルターはTFT基板側に設けられている。図3(A)に液晶パネル
の画素配列がデルタ配列である場合について説明する。各画素はR(赤)、G(緑)、B
(青)の三色のそれぞれに対応している。隣接しているR(赤)、G(緑)、B(青)の
それぞれに対応した3つの画素で、1つのドットを構成している。
画素はR(赤)、G(緑)、B(青)の三色のうちの1つに対応している。隣接している
R(赤)、G(緑)、B(青)のそれぞれに対応した3つの画素で、1つのドットを構成
している。
。ソース信号線駆動回路の外部から入力された入力信号、この場合はソース用クロック信
号(S−CL)とソース用クロック信号(S−CL)の共通電位に対して反転した信号(
S−CLb)がソース信号線駆動回路に入力される。
フトレジスタ回路401に入力される。入力されたソース用クロック信号(S−CL)お
よび同じ時にソース用シフトレジスタ回路に入力したソース用スタートパルス信号(S−
SP)によってソース用シフトレジスタ回路401が動作し、映像信号のサンプリングの
ためのタイミング信号を順に生成する。
上げられる。ここで本明細書において電圧振幅レベルとは信号の最も高い電位と最も低い
電位の差(電位差)の絶対値を意味しており、電圧振幅レベルが高くなる(上げられる)
とは電位差が大きくなることを意味し、電圧振幅レベルが低くなるとは電位差が小さくな
ることを意味する。
403に入力され、入力されたタイミング信号に基づいてサンプリング回路403が映像
信号をサンプリングする動作をする。サンプリングされた映像信号は対応するソース信号
線S1、S2に順に印加される。
外部からゲート用クロック信号(G−CL)とゲート用クロック信号(G−CL)の共通
電位に対して反転した信号(G−CLb)がゲート信号線駆動回路に入力される。
トレジスタ回路501に入力される。
もとに、同時にゲート用シフトレジスタ回路501に入力したゲート用スタートパルス信
号(G−SP)によって、ゲート用シフトレジスタ回路501がゲート信号線に接続され
た全ての画素TFTを動作させるための選択信号を順に生成する動作をする。生成した選
択信号はゲート用レベルシフト回路502に入力される。
た選択信号の電圧振幅レベルが上げられる。この選択信号は、全ての画素TFTを確実に
動作させるのに必要な電圧振幅レベルまで高くすることが必要である。電圧振幅レベルが
上げられた選択信号はゲート信号線G0、G1、G2に入力され、画素TFTが映像信号
を液晶に印加する動作をする。各駆動回路に用いたシフトレジスタ回路(ソース用シフト
レジスタ回路401、ゲート用シフトレジスタ回路501)の回路図の一例を図6(A)
に示した。
用レベルシフト回路502)の等価回路図を、図6(B)に示す。inは信号が入力され
ることを意味し、inbはinの反転信号が入力されることを意味する。また、VDDは
プラスの電圧を示している。レベルシフト回路は、inに入力された信号を高電圧化し反
転させた信号が、outbから出力されるように設計されている。つまり、inにHiが
入力されるとoutbからLoの信号が、Loが入力されるとoutからHiの信号が出
力される。
て説明する。
信号線駆動回路B302、ゲート信号線駆動回路303、デジタルビデオデータ分割回路
305および複数の画素TFTがマトリクス状に設けられた画素部304を有している。
ソース信号線駆動回路B302は、ソース信号線駆動回路A301と同じ構成を有してい
る。
れた複数の画素TFTを駆動する。FPC端子を介して外部からソース信号線駆動回路3
01及びゲート信号線駆動回路303は画素部304に種々の信号が入力される。
ジ×2のシフトレジスタ回路)301−1、ラッチ回路1(960×8デジタルラッチ回
路)301−2、ラッチ回路2(960×8デジタルラッチ回路)301−3、セレクタ
回路1(240のセレクタ回路)301−4、D/A変換回路(240のDAC)301
−5、セレクタ回路2(240のセレクタ回路)301−6を有している。その他、バッ
ファ回路やレベルシフト回路(いずれも図示せず)を有していても良い。また、説明の便
宜上、D/A変換回路301−5にはレベルシフト回路が含まれている。
路等(いずれも図示せず)を有している。
素には画素TFTが配置されており、各画素TFTのソース領域にはソース信号線が、ゲ
ート電極にはゲート信号線が電気的に接続されている。また、各画素TFTのドレイン領
域には画素電極が電気的に接続されている。各画素TFTは、各画素TFTに電気的に接
続された画素電極への映像信号(階調電圧)の印加を制御している。各画素電極に映像信
号(階調電圧)が印加され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加さ
れ液晶が駆動される。
B302の動作については、ソース信号線駆動回路A301の動作を参照すればよい。
パルス(SP)が入力される。シフトレジスタ回路は、これらのクロック信号(CK)お
よびスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ回路等を
通して後段の回路へタイミング信号を順次印加する。
等によってバッファされる。タイミング信号が印加されるソース信号線には、多くの回路
あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大
きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回
路が形成される。
に印加される。ラッチ回路1(301−2)は、8ビットデジタルビデオデータを処理す
るラッチ回路を960ステージ有している。ラッチ回路1(301−2)は、前記タイミ
ング信号が入力されると、デジタルビデオデータ分割回路305から印加される8ビット
デジタルビデオデータを順次取り込み、保持する。
書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路
1(301−2)の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き
込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの
書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間
に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
グに合わせて、ラッチ回路2(301−3)にラッチシグナル(Latch Signal)が印加さ
れる。この瞬間、ラッチ回路1(301−2)に書き込まれ保持されているデジタルビデ
オデータは、ラッチ回路2(301−3)に一斉に送出され、ラッチ回路2(301−3
)の全ステージのラッチ回路に書き込まれ、保持される。
01−2)には、ソース信号線側シフトレジスタ回路301−1のタイミング信号に基づ
き、再びデジタルビデオデータ分割回路から印加されるデジタルビデオデータの書き込み
が順次行われる。
れているデジタルビデオデータが、セレクタ回路1(301−4)によって順次選択され
、D/A変換回路に印加される。なお本実施例では、セレクタ回路1(301−4)にお
いては、1つのセレクタ回路がソース信号線4本に対応している。
73号に記載されているものを用いることもできる。
オデータがD/A変換回路に印加される。
、セレクタ回路2(301−6)によって選択されるソース信号線に順次印加される。
FTのソース領域に印加される。
信号)がバッファ回路に印加され、対応するゲート信号線(ゲート信号線)に印加される
。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン
分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には電流容量
の大きなものが用いられる。
のスイッチングが行われ、ソース信号線駆動回路A301、ソース信号線駆動回路B30
2からの映像信号(階調電圧)が画素TFTに印加され、液晶分子が駆動される。
305は、外部から入力されるデジタルビデオデータの周波数を1/xに落とすための回
路である(1<x)。外部から入力されるデジタルビデオデータを分割することにより、
駆動回路の動作に必要な信号の周波数も1/xに落とすことができる。
動回路、ゲート信号線駆動回路、D/A変換回路、デジタルビデオデータ時間階調処理回
路等)のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。但し
、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、D/A変
換回路などの基本回路であるCMOS回路と、nチャネル型TFTとを図示することにす
る。
板を用いることができる。本発明ではスマートカット、SIMOX、ELTRAN等のS
OI基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラ
ス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。この基
板6001のTFTを形成する表面には、基板6001からの不純物拡散を防ぐために、
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜6002を形成
する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリ
コン膜を100nm、同様にSiH4、N2Oから作製される酸化窒化シリコン膜を200
nmの厚さに積層形成する。
導体膜6003aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマCVD法で非晶質シリコン膜を55nmの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜6002と非晶質シリコン膜6003aとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことで
その表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧
の変動を低減させることができる。(図8(A))
膜6003bを形成する。例えば、レーザー結晶化法や熱結晶化法(固相成長法)を適用
すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここで
は、特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化
法で結晶質シリコン膜6003bを形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、400〜500℃で1時間程度の熱処理を行い、含有水素量
を5atom%以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させ
ると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の
非晶質シリコン膜の厚さ(本実施例では55nm)よりも1〜15%程度減少した。(図
8(B))
07を形成する。その後、プラズマCVD法またはスパッタ法により50〜100nmの
厚さの酸化シリコン膜によるマスク層6008を形成する。(図8(C))
005〜6007の全面にしきい値電圧を制御する目的で1×1016〜5×1017atoms
/cm3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加した。ボロン(
B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同
時に添加しておくこともできる。ここでのボロン(B)添加は必ずしも必要でないが、ボ
ロン(B)を添加した半導体層6010〜6012はnチャネル型TFTのしきい値電圧
を所定の範囲内に収めるために形成することが好ましかった。(図8(D))
元素を島状半導体層6010、6011に選択的に添加する。そのため、あらかじめレジ
ストマスク6013〜6016を形成した。n型を付与する不純物元素としては、リン(
P)や砒素(As)を用いれば良く、ここではリン(P)を添加すべく、フォスフィン(
PH3)を用いたイオンドープ法を適用した。形成された不純物領域6017、6018
のリン(P)濃度は2×1016〜5×1019atoms/cm3の範囲とすれば良い。本明細書中
では、ここで形成された不純物領域6017〜6019に含まれるn型を付与する不純物
元素の濃度を(n-)と表す。また、不純物領域6019は、画素マトリクス回路の保持
容量を形成するための半導体層であり、この領域にも同じ濃度でリン(P)を添加した。
(図9(A))
した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で500〜600℃
で1〜4時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を
併用して行っても良い。本実施例では、レーザー活性化の方法を用い、KrFエキシマレ
ーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、
エネルギー密度100〜500mJ/cm2として線状ビームのオーバーラップ割合を8
0〜98%として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザ
ー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続
発光エキシマレーザーを用いて活性化を行っても良い。
50nmの厚さでシリコンを含む絶縁膜で形成する。例えば、120nmの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。(図9(B))
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層(A)6021と金属膜から成る導電
層(B)6022とを積層させた。導電層(B)6022はタンタル(Ta)、チタン(
Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo
−Ta合金膜)で形成すれば良く、導電層(A)6021は窒化タンタル(TaN)、窒
化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)で形成す
る。また、導電層(A)6021は代替材料として、タングステンシリサイド、チタンシ
リサイド、モリブデンシリサイドを適用しても良い。導電層(B)6022は低抵抗化を
図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm
以下とすると良かった。例えば、タングステン(W)は酸素濃度を30ppm以下とする
ことで20μΩcm以下の比抵抗値を実現することができた。
B)6022は200〜400nm(好ましくは250〜350nm)とすれば良い。本
実施例では、導電層(A)6021に30nmの厚さの窒化タンタル膜を、導電層(B)
6022には350nmのTa膜を用い、いずれもスパッタ法で形成した。このスパッタ
法による成膜では、スパッタ用のガスのArに適量のXeやKrを加えておくと、形成す
る膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層
(A)6021の下に2〜20nm程度の厚さでリン(P)をドープしたシリコン膜を形
成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸
化防止を図ると同時に、導電層(A)6021または導電層(B)6022が微量に含有
するアルカリ金属元素がゲート絶縁膜6020に拡散するのを防ぐことができる。(図9
(C))
B)6022とを一括でエッチングしてゲート電極6028〜6031と容量配線603
2を形成する。ゲート電極6028〜6031と容量配線6032は、導電層(A)から
成る6028a〜6032aと、導電層(B)から成る6028b〜6032bとが一体
に形成されている。この時、駆動回路に形成するゲート電極6029、6030は不純物
領域6017、6018の一部と、ゲート絶縁膜6020を介して重なるように形成する
。(図9(D))
めに、p型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極6028
をマスクとして、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTが
形成される領域はレジストマスク6033で被覆しておく。そして、ジボラン(B2H6)
を用いたイオンドープ法で不純物領域6034を形成した。この領域のボロン(B)濃度
は3×1020〜3×1021atoms/cm3となるようにする。本明細書中では、ここで形成さ
れた不純物領域6034に含まれるp型を付与する不純物元素の濃度を(p+)と表す。
(図10(A))
純物領域の形成を行った。レジストのマスク6035〜6037を形成し、n型を付与す
る不純物元素が添加して不純物領域6038〜6042を形成した。これは、フォスフィ
ン(PH3)を用いたイオンドープ法で行い、この領域のリン(P)濃度を1×1020〜
1×1021atoms/cm3とした。本明細書中では、ここで形成された不純物領域6038〜
6042に含まれるn型を付与する不純物元素の濃度を(n+)と表す。(図10(B)
)
(B)が含まれているが、それに比して十分に高い濃度でリン(P)が添加されるので、
前工程で添加されたリン(P)またはボロン(B)の影響は考えなくても良い。また、不
純物領域6038に添加されたリン(P)濃度は図10(A)で添加されたボロン(B)
濃度の1/2〜1/3なのでp型の導電性が確保され、TFTの特性に何ら影響を与える
ことはなかった。
を付与する不純物添加の工程を行った。ここではゲート電極6031をマスクとして自己
整合的にn型を付与する不純物元素をイオンドープ法で添加した。添加するリン(P)の
濃度は1×1016〜5×1018atoms/cm3であり、図9(A)、図10(A)及び図10
(B)で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領
域6043、6044のみが形成される。本明細書中では、この不純物領域6043、6
044に含まれるn型を付与する不純物元素の濃度を(n--)と表す。(図10(C))
るために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が1ppm以下、好ましくは0.1
ppm以下の窒素雰囲気中で400〜800℃、代表的には500〜600℃で行うもの
であり、本実施例では550℃で4時間の熱処理を行った。また、基板6001に石英基
板のような耐熱性を有するものを使用した場合には、800℃で1時間の熱処理としても
良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができた。
膜6028b〜6032bは、表面から5〜80nmの厚さで導電層(C)6028c〜
6032cが形成される。例えば、導電層(B)6028b〜6032bがタングステン
(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には窒
化タンタル(TaN)を形成することができる。本発明では、シリコン(Si)膜とWN
膜とW膜とを積層したもの、W膜とSiを有するW膜とを積層したもの、W膜とSiを有
するW膜とSiとを積層したもの、Moを有するW膜、またはMoを有するTa膜を用い
てゲート電極としても良い。また、導電層(C)6028c〜6032cは、窒素または
アンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極6028〜6031を晒
しても同様に形成することができる。さらに、3〜100%の水素を含む雰囲気中で、3
00〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った
。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程
である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素、プ
ラズマ化した水素を用いる)を行っても良い。
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもTFTを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン(P)によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン(P)の濃度は図1
0(B)で形成した不純物領域(n+)と同程度であり、ここで実施される活性化工程の
熱処理により、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触
媒元素をゲッタリングすることができた。(図10(D))
この第2の導電膜は低抵抗材料であるアルミニウム(Al)や銅(Cu)を主成分とする
導電層(D)6045と、にチタン(Ti)やタンタル(Ta)、タングステン(W)、
モリブデン(Mo)から成る導電層(E)6046とで形成すると良い。本実施例では、
チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)6045
とし、チタン(Ti)膜を導電層(E)6046として形成した。導電層(D)6045
は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)6
046は50〜200nm(好ましくは100〜150nm)で形成すれば良い。(図1
1(A)
)
電層(D)6045とをエッチング処理して、ゲート配線6047、6048と容量配線
6049を形成した。エッチング処理は最初にSiCl4とCl2とBCl3との混合ガス
を用いたドライエッチング法で導電層(E)6046の表面から導電層(D)6045の
途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層(
D)6045を除去することにより、下地との選択加工性を保ってゲート配線を形成する
ことができた。(図11(B))
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線6051〜6054と
、ドレイン配線6055〜6058を形成する。図示していないが、本実施例ではこの電
極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmを
スパッタ法で連続して形成した3層構造の積層膜とした。
窒化酸化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成
する。この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた
。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱
処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、
ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜6059に開口部を形成しておいても良い。(図11(C)
)
成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、B
CB(ベンゾシクロブテン)等を使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、300℃で焼成して形成した。そして、第2の層間絶
縁膜6060にドレイン配線6058に達するコンタクトホールを形成し、画素電極60
61、6062を形成する。画素電極は、透過型液晶パネルとする場合には透明導電膜を
用いれば良く、反射型の液晶パネルとする場合には金属膜を用いれば良い。本実施例では
透過型の液晶パネルとするために、酸化インジウム・スズ(ITO)膜を100nmの厚
さにスパッタ法で形成した。(図12)
させることができた。駆動回路にはpチャネル型TFT6101、第1のnチャネル型T
FT6102、第2のnチャネル型TFT6103、画素部には画素TFT6104、保
持容量6105が形成された。本明細書では便宜上このような基板をTFT基板と呼ぶ。
6106、ソース領域6107a、6107b、ドレイン領域6108a,6108bを
有している。第1のnチャネル型TFT6102は、島状半導体層6005にチャネル形
成領域6109、ゲート電極6029と重なるLDD領域6110(以降、このようなL
DD領域をLovと記す)、ソース領域6111、ドレイン領域6112を有している。こ
のLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μ
mとした。第2のnチャネル型TFT6103には、島状半導体層6006にチャネル形
成領域6113、LDD領域6114,6115、ソース領域6116、ドレイン領域6
117を有している。このLDD領域はLov領域とゲート電極6030と重ならないLD
D領域(以降、このようなLDD領域をLoffと記す)とが形成され、このLoff領域のチ
ャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。画素
TFT6104には、島状半導体層6007にチャネル形成領域6118、6119、L
off領域6120〜6123、ソースまたはドレイン領域6124〜6126を有してい
る。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.
5μmである。さらに、容量配線6032、6049と、ゲート絶縁膜6020と同じ材
料から成る絶縁膜と、画素TFT6104のドレイン領域6126に接続し、n型を付与
する不純物元素が添加された半導体層6127とから保持容量6105が形成されている
。図12では画素TFT6104をダブルゲート構造としたが、シングルゲート構造でも
良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
せることができる。駆動回路にはpチャネル型TFT6101、第1のnチャネル型TF
T6102、第2のnチャネル型TFT6103、画素部には画素TFT6104、保持
容量6105が形成されている(図12)。本明細書では便宜上このような基板をTFT
基板と呼んでいる。
を説明する。
0にはポリイミドを用いた(図13(A))。次に、対向基板を用意する。対向基板は、
ガラス基板6075、カラーフィルター6074、透明導電膜からなる対向電極6073
、配向膜6072とで構成される。なおカラーフィルター6074の有する色は、それぞ
れ画素部の画素1つ1つに対応していることを特徴としている。
うなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶
分子がある一定のプレチルト角を持って平行配向するようにした。
ル材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両基板の間に液晶
6071を注入し、封止剤(図示せず)によって完全に封止する。よって、図14に示す
ような反射型液晶パネルが完成する。(図13(B)
)
構成するTFTの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可
能とすることができる。さらにゲート電極を、耐熱性を有する導電性材料で形成すること
によりLDD領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵
抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部(画面サイズ
)が4インチクラス以上の表示装置にも適用することができる。
ネル型TFTの断面図が示されている。なお、図14には、1つのNチャネル型TFTし
か図示しないが、Pチャネル型TFTとNチャネル型TFTとによってCMOS回路を構
成することもできるのは言うまでもない。また、同様の構成により画素TFTを構成でき
ることも言うまでもない。
シリコン膜である。3003はゲート電極である。3004はゲート絶縁膜である。30
05、3006、3007および3008は、多結晶シリコン膜から成る活性層である。
この活性層の作製にあたっては、実施例4で説明した非晶質シリコン膜の多結晶化と同様
の方法が用いられた。またレーザー光(好ましくは線状レーザー光または面状レーザー光
)によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、3005はソ
ース領域、3006はドレイン領域、3007は低濃度不純物領域(LDD領域)、30
08はチャネル形成領域である。3009はチャネル保護膜であり、3010は層間絶縁
膜である。3011および3012はそれぞれ、ソース配線、ドレイン配線である。
型のTFTによって液晶パネルが構成された場合について説明する。
ネル型TFTとNチャネル型TFTとによってCMOS回路を構成することもできるのは
言うまでもない。また、同様の構成により画素TFTを構成できることも言うまでもない
。
る。3104はベンゾジクロブテン(BCB)膜であり、その上面が平坦化される。31
05は窒化シリコン膜である。BCB膜と窒化シリコン膜とでゲート絶縁膜を構成する。
3106、3107、3108および3109は、多結晶シリコン膜から成る活性層であ
る。この活性層の作製にあたっては、実施例4で説明した非晶質シリコン膜の多結晶化と
同様の方法が用いられた。またレーザー光(好ましくは線状レーザー光または面状レーザ
ー光)によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、3106
はソース領域、3107はレイン領域、3108は低濃度不純物領域(LDD領域)、3
109はチャネル形成領域である。3110はチャネル保護膜であり、3111は層間絶
縁膜である。3112および3113はそれぞれ、ソース配線、ドレイン配線である。
れているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶
質シリコン膜を多結晶化する際に、従来の逆スタガ型のTFTよりも均一な多結晶シリコ
ン膜を得ることができる。
えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monos
table FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale
Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Threshol
dless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Tim
e" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless a
ntiferroelectricity in liquid crystals and its application to displays" by S. In
ui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、V字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(
セル厚約1μm〜2μm)のものも見出されている。
る光透過率の特性を示す例を図16に示す。図16に示すグラフの縦軸は透過率(任意単
位)、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネ
ルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法
線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板
の透過軸に対してほぼ直角(クロスニコル)に設定されている。
圧駆動かつ階調表示が可能となることがわかる。
液晶パネルに用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、5V
〜8V程度に抑えることが可能となる。よって、駆動回路の動作電源電圧を下げることが
でき、液晶パネルの低消費電力化および高信頼性が実現できる。
有する液晶パネルに用いた場合にも、D/A変換回路の出力電圧を下げることができるの
で、D/A変換回路の動作電源電圧を下げることができ、駆動回路の動作電源電圧を低く
することができる。よって、液晶パネルの低消費電力化および高信頼性が実現できる。
的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0nm〜500nmま
たは0nm〜200nm)を用いる場合においても有効である。
が高い。このため、無しきい値反強誘電性混合液晶を液晶パネルに用いる場合には、画素
に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いるのが好ましい。また、液晶パネルの駆動方法を線順次駆動とする
ことにより、画素への階調電圧の書き込み期間(ピクセルフィードピリオド)を長くし、
保持容量が小さくてもそれを補うようにしてもよい。
現されるので、液晶パネルの低消費電力が実現される。
の液晶パネルの表示媒体として用いることができる。
7に示す。図17は液晶パネルの本体に相当する部位であり、液晶パネルとも呼ばれる。
が形成されている。これらのTFTは基板上に画素部8002、ゲート信号線駆動回路8
003、ソース信号線駆動回路8004、ロジック回路8005を構成する。その様なT
FT基板に対して対向基板8006が貼り合わされる。TFT基板と対向基板8006と
の間には液晶層(図示せず)が挟持される。
をある1辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取
り数を効率良く増やすことができる。また、前述の一辺では、対向基板8006の一部を
除去してTFT基板8001の一部を露出させ、そこにFPC(フレキシブル・プリント
・サーキット)8007を取り付ける。ここには必要に応じてICチップ(単結晶シリコ
ン上に形成されたMOSFETで構成される半導体回路)を搭載しても構わない。
速度を有しているため、数百MHz〜数GHzの高周波数で駆動する信号処理回路を画素
部と同一の基板上に一体形成することが可能である。即ち、図17に示す液晶パネルはシ
ステム・オン・パネルを具現化したものである。
(アクティブマトリクス型液晶パネル)に用いることができる。即ち、それら電気光学装
置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム
機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュー
タ、携帯電話または電子書籍等)などが挙げられる。
それらの一例を図18に示す。
表示装置7003、キーボード7004で構成される。本発明を映像入力部7002、表
示装置7003に適用することができる。
103、操作スイッチ7104、バッテリー7105、受像部7106で構成される。本
発明を表示装置7102、音声入力部7103に適用することができる。
、カメラ部7202、受像部7203、操作スイッチ7204、表示装置7205で構成
される。本発明は表示装置7205に適用できる。
ーム部7303で構成される。本発明は表示装置7302に適用することができる。
ーヤーであり、本体7401、表示装置7402、スピーカ部7403、記録媒体740
4、操作スイッチ7405で構成される。なお、この装置は記録媒体としてDVD(Di
gital Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。本発明は表示装置7402に適用することが
できる。
503、記録媒体7504、コントローラ7505、本体用センサ部7506、センサ部
7507、CPU部7508で構成される。本体用センサ部7506、センサ部7507
はそれぞれコントローラ7505、本体7501から出される赤外線を感知することが可
能である。本発明を本体用表示装置7502、表示装置7503に適用することができる
。
が可能である。また、本実施例の電子機器は実施例1〜7のどのような組み合わせからな
る構成を用いても実現することができる。
1802 ゲート信号線駆動回路
1803 ソース信号線
1804 ゲート信号線
1805 画素TFT(スイッチング素子)
1806 液晶セル
1807 保持容量
1808 画素部
1809 画像信号線
Claims (7)
- ゲート信号線と、第1及び第2のソース信号線と、
第1乃至第4の画素電極と、を有し、
前記第1乃至第4の画素電極を有する基板上にカラーフィルターが形成され、
前記第1の画素電極は、前記第1のソース信号線により、第1及び第2の映像信号が入力され、
前記第2の画素電極は、前記第2のソース信号線により、第3及び第4の映像信号が入力され、
前記第3の画素電極は、前記第1のソース信号線により、第5及び第6の映像信号が入力され、
前記第4の画素電極は、前記第2のソース信号線により、第7及び第8の映像信号が入力され、
前記第1の画素電極は、前記ゲート信号線を挟んで、前記第3の画素電極と隣接し、
前記第2の画素電極は、前記ゲート信号線を挟んで、前記第4の画素電極と隣接し、
前記第1のソース信号線は、前記第2のソース信号線の隣のソース信号線であり、
前記第1のフレーム期間と前記第1のフレーム期間の次のフレーム期間である第2のフレーム期間とを有し、
前記第1のフレーム期間中に、前記第1の映像信号が、前記第1の画素電極に供給され、
前記第2のフレーム期間中に、前記第1の映像信号と逆の極性の前記第2の映像信号が、前記第1の画素電極に供給され、
前記第1のフレーム期間中に、前記第3の映像信号が、前記第2の画素電極に供給され、
前記第2のフレーム期間中に、前記第3の映像信号と逆の極性の前記第4の映像信号が、前記第2の画素電極に供給され、
前記第1のフレーム期間中に、前記第5の映像信号が、前記第3の画素電極に供給され、
前記第2のフレーム期間中に、前記第5の映像信号と逆の極性の前記第6の映像信号が、前記第3の画素電極に供給され、
前記第1のフレーム期間中に、前記第7の映像信号が、前記第4の画素電極に供給され、
前記第2のフレーム期間中に、前記第7の映像信号と逆の極性の前記第8の映像信号が、前記第4の画素電極に供給され、
フレーム周波数は120Hz以上であることを特徴とする液晶表示装置。 - ゲート信号線と、第1及び第2のソース信号線と、
前記ゲート信号線、前記第1及び第2のソース信号線上に形成された絶縁膜と、
前記絶縁膜上に形成された第1乃至第4の画素電極と、を有し、
前記第1乃至第4の画素電極を有する基板上にカラーフィルターが形成され、
前記第1の画素電極は、前記第1のソース信号線により、第1及び第2の映像信号が入力され、
前記第2の画素電極は、前記第2のソース信号線により、第3及び第4の映像信号が入力され、
前記第3の画素電極は、前記第1のソース信号線により、第5及び第6の映像信号が入力され、
前記第4の画素電極は、前記第2のソース信号線により、第7及び第8の映像信号が入力され、
前記第1の画素電極は、前記ゲート信号線を挟んで、前記第3の画素電極と隣接し、
前記第2の画素電極は、前記ゲート信号線を挟んで、前記第4の画素電極と隣接し、
前記第1のソース信号線は、前記第2のソース信号線の隣のソース信号線であり、
前記第1のフレーム期間と前記第1のフレーム期間の次のフレーム期間である第2のフレーム期間とを有し、
前記第1のフレーム期間中に、前記第1の映像信号が、前記第1の画素電極に供給され、
前記第2のフレーム期間中に、前記第1の映像信号と逆の極性の前記第2の映像信号が、前記第1の画素電極に供給され、
前記第1のフレーム期間中に、前記第3の映像信号が、前記第2の画素電極に供給され、
前記第2のフレーム期間中に、前記第3の映像信号と逆の極性の前記第4の映像信号が、前記第2の画素電極に供給され、
前記第1のフレーム期間中に、前記第5の映像信号が、前記第3の画素電極に供給され、
前記第2のフレーム期間中に、前記第5の映像信号と逆の極性の前記第6の映像信号が、前記第3の画素電極に供給され、
前記第1のフレーム期間中に、前記第7の映像信号が、前記第4の画素電極に供給され、
前記第2のフレーム期間中に、前記第7の映像信号と逆の極性の前記第8の映像信号が、前記第4の画素電極に供給され、
フレーム周波数は120Hz以上であることを特徴とする液晶表示装置。 - 請求項1または請求項2において、
前記ゲート信号線は、アルミニウム又は銅を含むことを特徴とする液晶表示装置。 - 請求項1または請求項2において、
前記ゲート信号線は、チタン、タンタル、タングステンのいずれかを含むことを特徴とする液晶表示装置。 - 請求項1または請求項2において、
前記ゲート信号線は、アルミニウム又は銅を主成分とする第1の層と、チタン、タンタル、タングステンのいずれかを主成分とする第2の層と、を有することを特徴とする液晶表示装置。 - 請求項1乃至請求項5のいずれか一に記載の液晶表示装置を用いた電子機器。
- 請求項1乃至請求項5のいずれか一に記載の液晶表示装置と、操作スイッチとを具備する電子機器。
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