JP2012069761A - 半導体素子、半導体素子実装体及び半導体素子の製造方法 - Google Patents

半導体素子、半導体素子実装体及び半導体素子の製造方法 Download PDF

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和貴 小林
Sunao Arai
直 荒井
Takashi Kurihara
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Abstract

【課題】狭ピッチに対してショート不良等を生じることなく、配線基板等に実装できるようにすること。
【解決手段】半導体素子１０は柱状の接続端子１５を備える。この接続端子１５は、その先端１５ａの近傍部分において当該接続端子の横断面積が先端１５ａに向かって減小するよう形成されている。特定的には、接続端子１５の形状は、先端１５ａの近傍部分を除いて円柱状であり、その近傍部分において当該接続端子の側面１５ｂはテーパ状に形成されている。さらに接続端子１５の、少なくともテーパ状に形成された側面１５ｂに、はんだ濡れ性を向上させるための金属層が形成されていてもよい。
【選択図】図１

Description

本発明は、実装基板と接続するための柱状の接続端子を備えた半導体素子、半導体素子実装体及び半導体素子の製造方法に関する。
柱状の接続端子（以下、便宜上「ポスト」ともいう。）を備えた半導体素子を作製する代表的なプロセスは、以下の一連の工程を含んでいる。先ず、半導体基板のパッド（例えば、アルミニウムのパッド）上にバリヤメタル層を形成し、パッド（バリヤメタル層）を露出させてめっきレジストをパターニング後、バリヤメタル層上にめっき（例えば、電解銅めっき）により柱状の接続端子（ポスト）を形成する。そして、めっきレジストを除去し、さらにバリヤメタル層の露出している部分をエッチングする。かかるプロセスで得られるポストの形状は、多くの場合、円柱状である。
かかる従来技術に関連する技術として、例えば、半導体素子（チップ）の一面に形成されたパッド上に、チップ側から回路基板側に向かって、径大なる円柱と径小なる円柱とが一体に形成された段状の突起電極を形成するようにしたものが知られている。
特開平５−２１８１３８号公報
図１（ｂ）に一例として示すように、柱状の接続端子（ポスト）１６を有する半導体素子（チップ）１０ａを配線基板２０に実装する場合、基板の接続端子（パッド２２上）にはんだ２６を被着させ、このはんだ２６の部分にチップのポスト１６の先端１６ａを当接させ、加熱によりはんだ２６を溶融後、凝固させて、フリップチップ接続を行っている。その際、ポスト１６の形状が特に円柱状であると、以下の不都合が生じる。
まず、被着させるはんだ２６の量にも依るが、加熱の際に溶融したはんだ２６は、表面張力によってポスト１６の先端１６ａから側面１６ｂへ這い上がる場合が多い。その際、ポスト間の配置間隔（パッドピッチ）にも依るが、這い上がったはんだ２６が隣り合うポスト１６間でブリッジしてショート不良となる可能性が高い。図１（ｂ）の例では、右側の２つのポスト１６間で「ショート」が発生している。
また、ポスト１６への這い上がりがわずかな場合でも、被着させるはんだ２６の量が多い場合にはポスト１６がはんだ２６を押し出すようになるため、隣り合うはんだ２６間でショートが発生する。
一方、はんだがポストの側面へ這い上がらない場合（例えば、パッド上に被着させるはんだの量が少ない場合）、別の問題が生じる。すなわち、ポスト上ではんだが接触する部分の表面積（図１（ｂ）の例では、ポスト１６の先端１６ａの表面積もしくはそれ以下に相当）はポスト側面へ這い上がる場合と比べて少なくなるため、チップと基板の接続信頼性が低下し、オープン不良となる可能性が高い。
また、フリップチップ接続の際はポスト１６の先端１６ａをはんだ２６に当接させ加熱によりはんだ２６を溶融させて、適切にポスト１６をはんだ２６中に押し込むことで、ポスト１６にはんだ２６を接続させる必要がある。しかし、押し込み量が足らないと、基板２０の各パッド２２上のはんだ２６の高さにばらつきがあることから、それぞれ対応するポスト１６のすべてがはんだ２６に接触しない。一方、押し込み量が大きすぎると、はんだ２６がパッド２２の周囲に広がり、隣り合うはんだ同士でブリッジを起こしてしまう。このため、適切な押し込み量の設定が難しいという問題もあった。
このような問題は、特にパッド（端子）の狭ピッチ化が進んでいる現状の半導体素子において一層顕著に表れる。
以上から、狭ピッチに対してショート不良等を生じることなく配線基板等に実装することができる半導体素子、半導体素子実装体及び半導体素子の製造方法を提供することを目的とする。
一観点によれば、柱状の接続端子を備えた半導体素子であって、前記接続端子は、その先端の近傍部分において当該接続端子の横断面積が前記先端に向かって減小する形状であることを特徴とする半導体素子が提供される。
別の観点によれば、上記一観点に係る半導体素子が、前記接続端子を介して配線基板上に実装されていることを特徴とする半導体素子実装体が提供される。
さらに別の観点によれば、柱状の接続端子を有する半導体素子の製造方法であって、半導体基板のパッド上に柱状の導体層を形成する工程と、前記導体層上に、該導体層の上面の周囲部分及び上面近傍の側面部分の少なくとも一方を露出させたマスクを形成する工程と、前記導体層の前記マスクからの露出部分を選択的に除去して、その横断面積が前記導体層の上面に向かって減小する柱状の接続端子を形成する工程とを含むことを特徴とする半導体素子の製造方法が提供される。
上記一観点に係る半導体素子によれば、柱状の接続端子（ポスト）の先端の近傍部分において当該ポストの側面がテーパ状に形成されているので、配線基板等に実装する際に用いられる接続材料（例えば、はんだ）が側面へ這い上がっても、その多くはテーパ状の側面部分に保持され、その先の側面部分（ポストの基部の近傍部分）には実質上及ばない。仮に及んだとしても少量である。これにより、現状技術で見られたような不都合（隣り合うポスト間でのショート不良）を解消することができる。
また、被着させる接続材料（はんだ等）の量が少ない場合でも、その接続材料（はんだ等）はポスト先端からテーパ状の側面部分に十分に這い上がることができる。このため、ポスト上で接続材料（はんだ等）が接触する部分の表面積は、ポストの先端及びその這い上がった側面部分の表面積となり、現状技術の円柱状のポストの場合（ポストの先端の表面積もしくはそれ以下）と比べて増加する。これにより、実装時の接続信頼性が向上し、オープン不良を解消することができる。
このように一観点に係る半導体素子によれば、該半導体素子のパッド（接続端子の位置に対応）が狭ピッチ化された場合でも、ショート不良等を生じることなく配線基板等に実装することが可能となる。
図１（ａ）は実施形態に係る半導体素子（チップ）を配線基板にフリップチップ実装したときの状態を示す断面図、図１（ｂ）は比較例としての実装状態を示す断面図である。 図２（ａ）〜（ｅ）は第１の実施形態に係る半導体素子（チップ）の製造方法を工程順に示す断面図（その１）である。 図３（ａ）〜（ｄ）は第１の実施形態に係る半導体素子（チップ）の製造方法を工程順に示す断面図（その２）である。 図４（ａ）〜（ｅ）は第２の実施形態に係る半導体素子（チップ）の製造方法（その一部）を工程順に示す断面図である。 図５（ａ）〜（ｅ）は第３の実施形態に係る半導体素子（チップ）の製造方法（その一部）を工程順に示す断面図である。 図６（ａ）〜（ｄ）は第４の実施形態に係る半導体素子（チップ）の製造方法（その一部）を工程順に示す断面図である。 図７（ａ）〜（ｃ）はＣｕポストに表面処理を施す場合の一実施形態に係る工程を示す断面図である。 図８（ａ）〜（ｃ）はＣｕポストに表面処理を施す場合の他の実施形態に係る工程を示す断面図である。 図９（ａ）〜（ｃ）はＣｕポストに表面処理を施す場合の更に他の実施形態に係る工程を示す断面図である。
以下、実施形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１〜図３参照）
図１（ａ）は実施形態に係る半導体素子（チップ）を配線基板にフリップチップ実装したときの状態を断面図の形態で示したものであり、図１（ｂ）は比較例としての実装状態を断面図の形態で示したものである。
本実施形態の半導体素子１０（図１（ａ））は、半導体基板１１の一方の面に複数の柱状もしくはポスト状の接続端子１５が立設された構造を有している。半導体基板１１の一方の面には、後述するようにデバイスが作り込まれており、このデバイス上に形成された配線パターンの一部にパッド１２が画定されている。半導体基板１１の一方の面は、このパッド１２の部分を露出させて保護膜１３により覆われている。さらに、各パッド１２上には、それぞれシード層１４（バリヤメタル層としての役割も果たす）を介して、配線基板２０と接続するための柱状の接続端子（ポスト）１５が形成されている。
この柱状の接続端子（ポスト）１５の形状は、その先端部分（配線基板２０と対向する側の部分）を除いて円柱状である。この先端部分では、ポスト１５の先端１５ａは平坦面となっており、その先端１５ａの近傍部分の側面１５ｂはテーパ状に形成されている。より具体的には、ポスト１５の先端１５ａの近傍部分においてポスト１５の横断面積が先端１５ａに向かって減小するよう形成されている。つまり、テーパ状に形成された側面１５ｂは、断面視したときに接続端子（ポスト）１５の軸方向に曲線状に凹んだ形状となっている。また、ポスト１５の横断面形状は、高さ方向の全ての部分において円形である。
一方、比較例として示す半導体素子１０ａ（図１（ｂ））においては、接続端子（ポスト）１６の形状は円柱状である。従って、ポスト１６の横断面形状は、高さ方向の全ての部分において円形であり、かつ、同じ断面積を有している。
本実施形態に係る半導体素子１０を構成する各部材１１〜１５の具体的な材料やその大きさ（厚さ等）については、後で詳述する。
半導体素子（チップ）１０が実装される配線基板２０は、その形態については特に限定されないが、少なくともチップ実装面側に最外層の配線層を備えた基板であれば十分である。図１（ａ）の例では、配線基板２０のチップ実装面側の配線層の所要の箇所（実装されるチップ１０のポスト１５の位置に対応する箇所）にパッド２２の部分が画定され、このパッド２２を露出させてその表面を覆うように保護膜としてのソルダレジスト層２３が形成されている。
図１（ａ）に示すように、半導体素子（チップ）１０は、パッド１２（シード層１４）上に形成された柱状の接続端子（ポスト）１５がはんだ２５を介して基板２０のパッド２２に電気的に接続されている（フリップチップ実装）。はんだ２５は、実装に先立ち、基板２０のパッド２２にあらかじめ適量被着されている。このフリップチップ実装により半導体素子実装体５０が構成される。同様に、比較例（図１（ｂ））においても、半導体素子（チップ）１０ａは、パッド１２（シード層１４）上に形成されたポスト１６がはんだ２６を介して配線基板２０上のパッド２２にフリップチップ接続されている。なお、はんだ２５，２６の形状は、基板２０のパッド２２に被着させるはんだの量及びポスト１５，１６への濡れ具合で異なってくる。
フリップチップ実装の際に使用されるはんだ２５，２６の組成としては、例えば、Ｓｎ−３７Ｐｂ、Ｓｎ−３６Ｐｂ−２Ａｇ、Ｓｎ−３．５Ａｇ、Ｓｎ−３Ａｇ−０．５Ｃｕ、Ｓｎ−９Ｚｎ、Ｓｎ−８Ｚｎ−３Ｂｉ、Ｓｎ−５８Ｂｉなどがある。
なお、配線基板２０をインターポーザとして使用し、さらに別の実装基板（マザーボード等）に実装する場合には、配線基板２０のチップ実装面側と反対側の面にも上記と同様のパッド及びソルダレジスト層が設けられる。この場合、そのソルダレジスト層から露出するパッドにはんだボール等の外部接続端子が接合され、この外部接続端子を介してマザーボード等に実装される。この場合の配線基板２０の形態としては、例えば、ビルドアップ法を用いて作製される配線基板（コア基板の両面に、エポキシ系樹脂等からなる絶縁層とＣｕ配線等を含む導体層とを交互に積層したものなど）を利用することができる。
次に、第１の実施形態に係る半導体素子（チップ）１０を製造する方法について、その一例を示す図２及び図３を参照しながら説明する。
先ず最初の工程では（図２（ａ）参照）、柱状の接続端子（ポスト）を形成する対象となる半導体基板（半導体ウエハ）１１Ａを用意する。その作製方法の一例を説明すると、以下の通りである。
先ず、所定の大きさ（８インチ、１２インチ等）のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイス（それぞれ１つの半導体素子に相当する）をアレイ状に作り込む。次に、そのデバイスが形成されている側の面に、各デバイス上に所要のパターンでアルミニウム（Ａｌ）の配線を形成し、さらに、その配線の一部に画定されるパッド１２の部分のみを露出させて、窒化シリコン（ＳｉＮ）等からなる保護膜（パッシベーション膜）１３を形成する。配線材料としては、Ａｌ以外に、Ａｌ−１％Ｓｉ−０．５％Ｃｕ、Ａｌ−２％Ｓｉなどを用いてもよい。
次の工程では（図２（ｂ）参照）、半導体基板１１Ａのパッド１２及び保護膜１３が形成されている側の面に、後の工程で電解めっきを行う際の給電層として用いられるシード層１４を形成する。例えば、スパッタリングによりチタン（Ｔｉ）の導体層（厚さ０．０５μｍ程度）を形成し、さらにこのＴｉ層上に、スパッタリングにより銅（Ｃｕ）の導体層（厚さ０．３μｍ程度）を形成して、２層構造（Ｔｉ／Ｃｕ）のシード層１４を形成する。
次の工程では（図２（ｃ）参照）、シード層１４上にパターニング材料を使用してめっきレジストを形成し、その所要の箇所を開口する（開口部ＯＰを備えたレジスト層３１の形成）。この開口部ＯＰは、パッド１２（シード層１４）上に形成すべきポスト１５の横断面形状（本実施形態では「円形」）に従ってパターニングされる。
形成すべきポスト１５は、後述するように電解銅（Ｃｕ）めっきにより形成され、その一部分に選択エッチングが施されるため、めっきレジスト３１を構成する材料には、銅のエッチング液に耐性を有する材料が用いられる。例えば、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）を好適に使用することができる。具体的な一例を説明すると、以下の通りである。
先ず、シード層１４の表面を洗浄した後、その表面に感光性ドライフィルムを熱圧着によりラミネートする。次に、このドライフィルムレジストに対し、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させる。さらに、所定の現像液（例えば、アルカリ系の現像液）を用いて当該部分をエッチングし、所要の箇所に開口部ＯＰを備えたレジスト層３１を形成する。
例えば、厚さ５０μｍ程度のドライフィルムレジストを使用し、３００ｍＪ／ｃｍ2 の条件でＵＶ露光を行い、硬化されたドライフィルムレジストに対し、１％炭酸ナトリウム水溶液をスプレー法により１００秒間処理する。現像後、１１０℃のホットプレート上で１０分間、ベーク処理を行う。これにより、直径４０μｍ程度の開口部ＯＰを備えたレジスト層３１が形成される。
パターニング材料として感光性ドライフィルムの代わりに、液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を使用してもよい。この場合にも、上記と同様の工程（表面洗浄→表面にレジスト塗布→乾燥→露光→現像）を経て、所要の箇所に開口部ＯＰを備えたレジスト層３１を形成することができる。
次の工程では（図２（ｄ）参照）、先ず、めっき前処理として、酸素プラズマ処理を２分程度施してレジスト層３１の開口部ＯＰ（図２（ｃ））内を清浄にする。
次いで、この開口部ＯＰから露出しているシード層１４上に、このシード層１４を給電層として利用した電解めっきにより、ポスト１５を構成する円柱状の導体層１５Ａを形成する。本実施形態では、硫酸銅溶液中でシード層１４上に電解めっきを施して、各開口部ＯＰをそれぞれ充填する銅（Ｃｕ）の導体層１５Ａ（直径４０μｍ程度）を形成する。
この段階では、各開口部ＯＰに充填された各導体層１５Ａの厚さは必ずしも均等ではなく、図２（ｄ）に示すように各導体層１５Ａの高さにばらつきがある。
次の工程では（図２（ｅ）参照）、それぞれの高さにばらつきがある各導体層１５Ａ及びレジスト層３１の表面を、物理的な研削処理（研磨紙や研磨材を含むバフやブラシ等を用いた機械研磨、切削工具など）により研削して平坦化する。
これにより、図２（ｅ）に示すように基板（ウエハ）１１Ａ上の各パッド１２（シード層１４）上にそれぞれ同じ厚さを有した円柱状の導体層１５Ａが形成された構造体が出来上がる。
次の工程では（図３（ａ）参照）、その構造体の導体層１５Ａが形成されている側の面全体に、パターニング材料を使用してエッチング用のレジスト層３２を形成する。上記のめっきレジスト（レジスト層３１）の場合と同様に、このレジスト層３２を構成する材料にも、銅のエッチング液に耐性を有する材料が用いられる。上記と同様に、感光性のドライフィルムを好適に使用することができる。例えば、厚さ７μｍ程度の感光性ドライフィルムを熱圧着によりラミネートし、レジスト層３２を形成する。
次の工程では（図３（ｂ）参照）、そのエッチング用のレジスト層３２を所要の形状にパターニングして、エッチングレジスト（レジスト層３２Ａ）とする。このパターニングは、そのレジスト層３２の、導体層１５Ａの位置に対応する箇所において当該導体層１５Ａの横断面形状（円形）よりも小さい円形のレジスト部分のみが残存するように行う。つまり、導体層１５Ａの上面の周囲部分のみが露出するようにパターニングを行う。
具体的には、図２（ｃ）の工程で行った処理と同様にして、そのラミネートされた感光性ドライフィルムレジスト（レジスト層３２）に対し、所要の形状にパターニングされたマスク（図示せず）を用いてＵＶ照射による露光を施して硬化させる。さらに、所定の現像液を用いて当該部分をエッチングし、所要の形状にパターニングされたエッチングレジスト（レジスト層３２Ａ）を形成する。
例えば、７０ｍＪ／ｃｍ2 の条件でＵＶ露光を行い、硬化されたドライフィルムレジストに対し、１％炭酸ナトリウム水溶液をスプレー法により２０秒間処理する。これによって、直径４０μｍ程度の導体層１５Ａ上に直径３０μｍ程度のレジスト部分のみが残存したレジスト層３２Ａが形成される。その際、レジスト層３２Ａは、その円形のレジスト部分の中心が導体層１５Ａの中心軸と概ね一致するように形成される。
上記のめっきレジスト（レジスト層３１）の場合と同様に、感光性ドライフィルムの代わりに、液状のフォトレジストを使用してもよい。この場合にも、上記と同様の工程（表面洗浄→表面にレジスト塗布→乾燥→露光→現像）を経て、所定の箇所に円形のレジスト部分のみが残存したレジスト層３２Ａを形成することができる。
次の工程では（図３（ｃ）参照）、そのエッチングレジスト（レジスト層３２Ａ）をマスクにして、円柱状の導体層１５Ａ（図３（ｂ））の露出している部分（導体層１５Ａの上面の周囲部分）を選択的に除去する。具体的には、塩化第二銅水溶液、塩化第二鉄水溶液、過硫酸アンモニウム水溶液等を用いたウエットエッチングにより、導体層１５Ａの露出している部分を選択的にエッチングする。例えば、塩化第二銅水溶液を用いて６０秒間スプレー処理する。
これにより、エッチング液が導体層１５Ａの上面の周囲部分から内側に浸透し、この周囲部分及びその近傍の側面がテーパ状に削り取られ、図３（ｃ）に示すようにＣｕポスト１５が形成される。つまり、このＣｕポスト１５は、その高さ方向で途中の位置から先端１５ａに向かって、ポスト１５の横断面積が徐々に小さくなる（減小する）ように形成されている。
さらに、必要に応じて、このＣｕポスト１５のテーパ状に形成された側面１５ｂに表面処理（電解めっき）を施してもよい。この側面１５ｂには、フリップチップ実装の際に使用されるはんだが付着するため、そのはんだの濡れ性（はんだ付け性）を良くするためである。この表面処理（電解めっき）を施す場合の実施形態については、後で詳述する。
最後の工程では（図３（ｄ）参照）、先ず、めっきレジスト／エッチングレジスト（図３（ｃ）のレジスト層３１，３２Ａ）を除去する。各レジスト層３１，３２Ａの材料としてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができ、ノボラック系樹脂等の液状レジストを使用した場合には、例えば、Ｎメチルピロリドン溶液中に１０分間浸漬する。
これにより、Ｃｕポスト１５及びシード層１４の一部が露出する（図３（ｃ）参照）。このままでは、図３（ｃ）に示すように各パッド１２（Ｃｕポスト１５）がシード層１４を介して電気的に相互接続された状態にある。
次に、シード層（Ｔｉ／Ｃｕ）１４のポスト基部から露出している部分を除去する。具体的には、先ずＣｕに対して可溶性の薬液を用いたウエットエッチングを施し、次にＴｉに対して可溶性の薬液を用いたウエットエッチングを施すことで、ポスト１５の基部から露出しているシード層１４の部分をエッチングすることができる。例えば、硫酸・過酸化水素をベースとした溶液中に３０℃で３０秒間浸漬し（Ｃｕ層の除去）、次いで、過酸化水素をベースとした溶液中に４０℃で１分間浸漬する（Ｔｉ層の除去）。
これにより、除去されたシード層１４直下の保護膜１３が露出し（図３（ｄ）参照）、各パッド１２（Ｃｕポスト１５）は相互に絶縁された状態となる。
なお、シード層１４のＣｕ層部分をエッチングしたときに、同時にＣｕポスト１５の表面も同量だけエッチングされるが、ポスト１５の膜厚（高さ）の方がはるかに厚いため、その表面が僅かに除去された程度ではＣｕポスト１５の特徴的な形状が損なわれることはない。すなわち、Ｃｕポスト１５の高さ方向で途中の位置から先端１５ａに向かって横断面積（円形状）が減小する形状は確実に保持されるので、何ら問題は生じない。
さらに、必要に応じて基板（ウエハ）１１Ａの裏面研削を行い、所要の厚さに薄くした後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図３（ｄ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５が立設されたチップ（半導体素子１０）を得ることができる。
この半導体素子（チップ）１０において、Ｃｕポスト１５の各部Ａ〜Ｄのサイズの一例は以下の通りである。先ず、Ｃｕポスト１５の基部（パッド１２に接続されている側の部分）の直径Ａは、２０μｍ〜１００μｍ（好適には４０μｍ）に選定され、これと反対側の先端部分（実装時に配線基板２０と対向する側の部分）の最小径の直径Ｂは、１０μｍ〜（Ａ−１０μｍ）（好適には１０μｍ）に選定されている。また、Ｃｕポスト１５の高さＣは、２０μｍ〜１００μｍ（好適には４０μｍ）に選定され、円柱状の部分（テーパ状に形成された側面１５ｂの部分を除いた部分）の高さＤは、５μｍ〜（Ｃ−５μｍ）（好適には１５μｍ）に選定されている。
以上説明したように、第１の実施形態に係る半導体素子１０及びその製造方法（図２、図３）によれば、Ｃｕポスト１５の先端１５ａの近傍部分において側面１５ｂがテーパ状に形成されているので、配線基板２０に実装する際に用いられるはんだ２５が側面へ這い上がっても、その多くはテーパ状の側面１５ｂに保持され（図１（ａ）参照）、その先の側面部分（Ｃｕポスト１５の基部の近傍部分）には実質上及ばない。仮に及んだとしても少量である。これにより、現状技術で見られたような、隣り合うポスト間でのショート不良（図１（ｂ）参照）を解消することができる。
また、配線基板２０上のパッド２２に被着させるはんだ２５，２６の量が少ない場合、現状技術の円柱状のポスト１６（図１（ｂ）参照）では、はんだ２６がポスト１６の側面１６ｂへ這い上がらないことが想定される。これに対し、本実施形態の柱状端子（Ｃｕポスト）１５の形状によれば、はんだ２５がＣｕポスト１５の先端１５ａからテーパ状の側面１５ｂに十分に這い上がることができる。このため、Ｃｕポスト１５上ではんだ２５が接触する部分の表面積は、当該ポストの先端１５ａ及びその這い上がった側面１５ｂの表面積となり、現状技術の円柱状のポスト１６の場合（その先端１６ａの表面積もしくはそれ以下）と比べて増加する。これにより、実装時の接続信頼性が向上し、オープン不良を解消することができる。
このように第１の実施形態に係る半導体素子１０によれば、パッド１２（ポスト１５の位置に対応）が狭ピッチ化された場合でも（例えば、４０μｍ以下のピッチ）、ショート不良やオープン不良を生じることなく、配線基板２０に実装することが可能となる。
また、第１の実施形態に係る半導体素子（チップ）１０の製造方法によれば、半導体基板１１のパッド１２上（シード層１４上）に形成されるＣｕポスト１５を、リソグラフィ技術を用いて一括的に形成している。このため、例えば、チップあたり３００ピン以上の多ピン化を図る場合に特に有利である。
（第２の実施形態…図４参照）
上述した第１の実施形態では、Ｃｕポスト１５の形成に際し（図３（ｃ）参照）、導体層１５Ａの上面の周囲部分を選択エッチングするのに用いるレジスト層３２Ａを構成する耐エッチング材料として有機材料（感光性ドライフィルム等）を使用した場合を例にとって説明したが、エッチングレジストの材料がこれに限定されないことはもちろんである。この第２の実施形態では、耐エッチング材料として金属材料を使用している。
以下、第２の実施形態に係るプロセス（半導体素子の製造方法）について、その製造工程の一部を示す図４を参照しながら説明する。
先ず、図２（ａ）〜（ｅ）の各工程で行った処理と同様の処理を経て、基板（ウエハ）１１Ａ上の各パッド１２（シード層１４）上にそれぞれ同じ厚さを有した円柱状の導体層１５Ａが形成された構造体を作製する。
次に（図４（ａ）参照）、その構造体の導体層１５Ａが形成されている側の面に、パターニング材料を使用してリフトオフ用のレジスト層３３を形成する。このレジスト層３３は、導体層１５Ａの位置に対応する箇所において当該導体層１５Ａの横断面形状（円形）よりも小さい円形の開口部ＯＰ１を有するようにパターニングされる。その際、開口部ＯＰ１の縦断面形状が「台形状」（開口面積が上側から下側に向かって徐々に広くなっている形状）となるようにパターニングを行う。
このような台形状の開口部ＯＰ１を有するレジスト層３３を形成するためには、パターニング材料として、液状のフォトレジスト（ノボラック系樹脂等の液状レジスト）を使用するのが望ましい。基本的には、表面洗浄→レジスト塗布→乾燥→露光→現像の各工程を経て、所要のレジスト層３３を形成することができる。
例えば、スピンコーティングにより液状レジストを厚さ５μｍ程度に塗布し、１８０ｍＪ／ｃｍ2 の条件でＵＶ露光を行った後、硬化されたフォトレジストに対し、２．３８％ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液中に１２０秒間浸漬する。現像後、１１０℃のホットプレート上で９０秒間、ベーク処理を行う。これにより、図４（ａ）に示すように縦断面形状が台形状の開口部ＯＰ１を所定の箇所に備えたリフトオフ用のレジスト層３３が形成される。
次の工程では（図４（ｂ）参照）、その構造体のレジスト層３３が形成されている側の面に、銅のエッチング液に耐性を有する金属層３４を形成する。例えば、スパッタリングによりチタン（Ｔｉ）の金属層を厚さ０．３μｍ程度に形成する。これにより、レジスト層３３上及び導体層１５Ａ上にそれぞれ金属（Ｔｉ）層３４が形成される。
次の工程では（図４（ｃ）参照）、リフトオフ用のレジスト層３３（図４（ｂ））を、その表面に形成された金属（Ｔｉ）層３４と共に除去する。例えば、Ｎメチルピロリドン溶液中に５０℃で３分間浸漬し、除去する。
これにより、図４（ｃ）に示すように基板１１Ａ上のパッド１２（シード層１４）上に形成された円柱状の導体層１５Ａ上に、該導体層１５Ａの上面の周囲部分のみを露出させて円形の金属（Ｔｉ）層３４が形成された構造体が出来上がる。
次の工程では（図４（ｄ）参照）、その金属（Ｔｉ）層３４をマスクにして、導体層１５Ａ（図４（ｃ））の露出している部分（導体層１５Ａの上面の周囲部分）を選択的に除去する。図３（ｃ）の工程で行った処理と同様にして、例えば、塩化第二銅水溶液を用いて６０秒間スプレー処理し、選択的にエッチングする。
これにより、導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、図４（ｄ）に示すようにＣｕポスト１５が形成される。
最後の工程では（図４（ｅ）参照）、先ず、エッチングレジストとして用いた金属層３４（Ｔｉ）を除去する。例えば、過酸化水素をベースとした溶液中に５０℃で２分間浸漬し、除去する。これにより、Ｃｕポスト１５の先端１５ａは、テーパ状に形成された側面１５ｂと共に露出する。
この段階で、必要に応じて、Ｃｕポスト１５の露出している側面１５ｂ及び先端１５ａの表面に表面処理（電解めっき）を施してもよい。この先端１５ａ及び側面１５ｂには、フリップチップ実装の際に使用されるはんだが付着するため、そのはんだの濡れ性を良くするためである。この表面処理（電解めっき）を施す場合の実施形態については、後で詳述する。
次に、図３（ｄ）の工程で行った処理と同様にして、めっきレジスト（図４（ｄ）のレジスト層３１）を除去する。例えば、モノエタノールアミン溶液中に１０分間浸漬する。次いで、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去する。例えば、硫酸・過酸化水素をベースとした溶液中に３０℃で３０秒間浸漬し（Ｃｕ層の除去）、次いで、過酸化水素をベースとした溶液中に４０℃で１分間浸漬する（Ｔｉ層の除去）。
さらに、必要に応じて半導体基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図４（ｅ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５が立設されたチップ（半導体素子１０）を得ることができる。
この第２の実施形態においても、上述した第１の実施形態の場合と同様に、Ｃｕポスト１５の特定の形状に基づいて同様の効果（狭ピッチに対してショート不良等を生じることなく配線基板等に実装できること）を奏することができる。
（第３の実施形態…図５参照）
上述した第１、第２の実施形態では、Ｃｕポスト１５の先端部分をテーパ状に形成するために（図３（ｃ）、図４（ｄ）参照）、導体層１５Ａの上面の周囲部分のみが露出するようにパターニングされたエッチングレジスト（レジスト層３２Ａ、金属層３４）を使用した場合を例にとって説明したが、Ｃｕポスト１５の先端部分をテーパ状に形成するための手段がこれに限定されないことはもちろんである。この第３の実施形態では、Ｃｕポスト１５の先端部分をテーパ状に形成するために、導体層１５Ａの周囲のレジスト層３１の厚さを減じて導体層１５Ａの上面近傍の側面部分を露出させ、この露出した部分に選択エッチングを施している。
以下、第３の実施形態に係るプロセス（半導体素子の製造方法）について、その製造工程の一部を示す図５を参照しながら説明する。
先ず、図２（ａ）〜（ｅ）の各工程で行った処理と同様の処理を経て、基板（ウエハ）１１Ａ上の各パッド１２（シード層１４）上にそれぞれ同じ厚さを有した円柱状の導体層１５Ａが形成された構造体を作製する。
次に（図５（ａ）参照）、その構造体の導体層１５Ａが形成されている側の面に、銅のエッチング液に耐性を有する金属層３５を形成する。例えば、スパッタリングによりチタン（Ｔｉ）の金属層を厚さ０．３μｍ程度に形成する。これにより、全面（導体層１５Ａ上及びレジスト層３１上）に金属層３５が形成される。このうち、導体層１５Ａ上に形成された金属（Ｔｉ）層３５の部分については、導体層１５Ａを構成するＣｕとの密着性が良好であるため、この部分の接合強度は高くなっている。
次の工程では（図５（ｂ）参照）、全面に形成された金属（Ｔｉ）層３５に対し、サンドブラスト等のブラスト処理により、レジスト層３１上の金属（Ｔｉ）層３５のみを選択的に除去する。その除去の際、導体層１５Ａ上の金属（Ｔｉ）層３５の部分については、導体（Ｃｕ）層１５Ａとの接合強度が高いため、ブラスト処理によって除去されることはない。その結果、導体層１５Ａ上にのみ金属（Ｔｉ）層３５Ａが形成された構造体が出来上がる。
次の工程では（図５（ｃ）参照）、その構造体の露出しているレジスト層３１に対し、レジスト層３１の厚さを僅かに減じる処理を行う（レジスト層３１Ａの形成）。例えば、プラズマ処理（反応ガス：酸素ガス、供給電力：５００Ｗ、処理時間：５分間）により、レジスト層３１の上層部分を１０μｍ程度エッチングする。このエッチングにより、導体層１５Ａの上面近傍の側面部分が露出する。
次の工程では（図５（ｄ）参照）、導体層１５Ａ上の金属（Ｔｉ）層３５Ａをマスクにして、導体層１５Ａの露出している部分（導体層１５Ａの上面近傍の側面部分）を選択的に除去する。図４（ｄ）の工程で行った処理と同様にして、例えば、塩化第二銅水溶液を用いて４０秒間スプレー処理し、選択的にエッチングする。
これにより、導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、図５（ｄ）に示すようにＣｕポスト１５が形成される。
なお、本工程で必要とするエッチング時間（例えば、４０秒間）は、図４（ｄ）の工程で必要とするエッチング時間（例えば、６０秒間）と比べて短くて済む。これは、上記の例ではエッチング液が導体層１５Ａの上面の周囲部分から下方向に浸透するのに対し、この例ではエッチング液が導体層１５Ａの上面近傍の側面部分から内側方向に浸透するためである。従って、第１、第２の実施形態の場合と比べて、エッチング処理時間を短縮することができる。また、テーパ状に形成される側面１５ｂの部分の高さ（図３（ｄ）において（Ｃ−Ｄ）の寸法に相当する）を、より容易に大きくすることができる。
最後の工程では（図５（ｅ）参照）、図４（ｅ）の工程で行った処理と同様にして、先ず、エッチングレジストとして用いた金属層３５Ａ（Ｔｉ）を除去し、次に、めっきレジスト（図５（ｄ）のレジスト層３１Ａ）を除去し、さらに、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去し、必要に応じて基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図５（ｅ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５が立設されたチップ（半導体素子１０）を得ることができる。
なお、本工程においてめっきレジスト（レジスト層３１Ａ）を除去するのに必要とする処理時間は、図４（ｅ）の工程においてめっきレジスト（レジスト層３１）を除去するのに必要とする処理時間（例えば、１０分間）と比べて短くて済む（例えば、５分間）。これは、上記のレジスト層３１と比べて本実施形態ではレジスト層３１Ａの厚さが減じられており、除去すべきレジスト層３１Ａの量（体積）が少ないからである。従って、第１、第２の実施形態の場合と比べて、めっきレジストの除去に要する処理時間を短縮することができる。
この第３の実施形態によれば、上述した第１、第２の各実施形態で得られた効果に加えて、さらに、エッチング処理時間（図５（ｄ）参照）とめっきレジストの除去に要する処理時間（図５（ｅ）参照）を短縮できるというメリットがある。さらに、テーパ状に形成される側面１５ｂの部分の高さ（図３（ｄ）において（Ｃ−Ｄ）の寸法に相当する）を、より容易に大きくできるというメリットもある。このことは、歩留りや生産効率の向上に寄与する。
（第４の実施形態…図６参照）
以下、第４の実施形態に係るプロセス（半導体素子の製造方法）について、その製造工程の一部を示す図６を参照しながら説明する。
先ず、図２（ａ）〜（ｅ）の各工程で行った処理と同様の処理を経て、基板（ウエハ）１１Ａ上の各パッド１２（シード層１４）上にそれぞれ同じ厚さを有した円柱状の導体層１５Ａが形成された構造体を作製する。
次に（図６（ａ）参照）、その構造体の導体層１５Ａ上に、この導体層１５Ａを給電層として利用した電解めっきにより、銅のエッチング液に耐性を有する金属層３６を形成する。例えば、スルファミン酸ニッケル溶液中で導体層１５Ａ（Ｃｕ）上に電解めっきを施して、ニッケル（Ｎｉ）の金属層３６を厚さ１μｍ程度に形成する。これにより、金属層３６からレジスト層３１が露出した構造体が出来上がる。
次の工程では（図６（ｂ）参照）、図５（ｃ）の工程で行った処理と同様にして、その露出しているレジスト層３１に対し、プラズマ処理（反応ガス：酸素ガス、供給電力：５００Ｗ、処理時間：５分間）を施し、レジスト層３１の上層部分を１０μｍ程度エッチングする（レジスト層３１Ａの形成）。このエッチングにより、導体層１５Ａの上面近傍の側面部分が露出する。
次の工程では（図６（ｃ）参照）、図５（ｄ）の工程で行った処理と同様にして、導体層１５Ａ上の金属（Ｎｉ）層３６をマスクにして、導体層１５Ａの露出している部分（導体層１５Ａの上面近傍の側面部分）をウエットエッチングにより選択的に除去する。
これにより、導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、図６（ｃ）に示すようにＣｕポスト１５が形成される。
最後の工程では（図６（ｄ）参照）、先ず、エッチングレジストとして用いた金属層３６（Ｎｉ）を除去する。次いで、図５（ｅ）の工程で行った処理と同様にして、めっきレジスト（図６（ｃ）のレジスト層３１Ａ）を除去し、さらに、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去し、必要に応じて基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図６（ｄ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５が立設されたチップ（半導体素子１０）を得ることができる。
この第４の実施形態によれば、上述した第３の実施形態における図５（ａ）及び（ｂ）の工程が図６（ａ）の工程に置き替わっているだけである。従って、基本的には第３の実施形態の場合と同等の効果を奏することができる。
ただし、この第４の実施形態では、工程数が１つ少ないため、全体として製造工程の簡素化を図ることができるというメリットがある。このことは、歩留りや生産効率の更なる向上に寄与する。
（他の実施形態…図７〜図９参照）
図７は、Ｃｕポスト１５に表面処理を施す場合の一実施形態に係る工程を断面図の形態で示したものである。この実施形態で行う表面処理は、第１の実施形態（図３）に適用することができる。
先ず最初の工程では（図７（ａ）参照）、図３（ｃ）の工程で作製した構造体（導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、Ｃｕポスト１５が形成された構造体）を用意する。
次の工程では（図７（ｂ）参照）、このＣｕポスト１５の露出している部分（テーパ状に形成された側面１５ｂ）に、シード層１４を給電層として利用した電解めっきにより、金属層（めっき層）１７を形成する。
形成されるめっき層１７の構成例としては、例えば、Ｓｎめっき（厚さ１μｍ〜１０μｍ）、Ａｕめっき（厚さ０．０５μｍ〜０．５μｍ）又はＡｇめっき（厚さ０．０５μｍ〜０．５μｍ）を施した単層構造としてもよいし、Ｎｉめっき（厚さ１μｍ〜１０μｍ）及びＡｕめっき（厚さ０．０５μｍ〜０．５μｍ）をこの順に施した２層構造、Ｐｄめっき（厚さ０．０１μｍ〜０．１μｍ）及びＡｕめっき（厚さ０．０１μｍ〜０．１μｍ）をこの順に施した２層構造としてもよい。また、Ｎｉめっき（厚さ１μｍ〜１０μｍ）、Ｐｄめっき（厚さ０．０５μｍ〜０．５μｍ）及びＡｕめっき（厚さ０．０５μｍ〜０．５μｍ）をこの順に施した３層構造としてもよい。
最後の工程では（図７（ｃ）参照）、図３（ｄ）の工程で行った処理と同様にして、先ず、めっきレジスト／エッチングレジスト（レジスト層３１，３２Ａ）を除去し、次に、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去し、必要に応じて基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図７（ｃ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５（その先端１５ａは露出し、テーパ状に形成された側面１５ｂにめっき層１７が形成されたもの）が立設されたチップ（半導体素子１０Ａ）を得ることができる。
図７に示す実施形態に係る半導体素子１０Ａによれば、上述した第１の実施形態で得られた効果に加えて、さらに、テーパ状の側面１５ｂに形成されためっき層１７の存在により、フリップチップ実装の際に使用されるはんだの濡れ性を高めることができるというメリットが得られる。これは、フリップチップ実装時の歩留りの向上に寄与する。
また、ポスト１５の基部側の側面（横断面積が変化しない部分の側面）は、ポスト１５の基材（銅）が露出した構造となっている。このため、フリップチップ実装の際に、テーパ状の側面１５ｂに形成されためっき層１７と基部側の側面（ポスト基材）のはんだ濡れ性の違いから、はんだ２５（図１（ａ）参照）がポスト１５の基部側の側面まで這い上がり難くなる。その結果、過剰なはんだの這い上がりを抑制でき、隣り合うポスト間のはんだブリッジによるショートを防止することができる。
図８は、Ｃｕポスト１５に表面処理を施す場合の他の実施形態に係る工程を断面図の形態で示したものである。この実施形態で行う表面処理は、基本的には第１、第２のいずれの実施形態（図３、図４）にも適用することができる。ここでは、第２の実施形態に適用した場合を例にとって説明する。
先ず最初の工程では（図８（ａ）参照）、図４（ｄ）の工程で作製した構造体（導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、Ｃｕポスト１５が形成された構造体）を用意する。
次の工程では（図８（ｂ）参照）、このＣｕポスト１５の先端１５ａを覆っているマスクの部分（金属（Ｔｉ）層３４）を除去する。例えば、ウエットエッチング処理等により除去することができる。これにより、Ｃｕポスト１５の先端１５ａは、テーパ状に形成された側面１５ｂと共に露出する。
次の工程では（図８（ｃ）参照）、このＣｕポスト１５の露出している部分（テーパ状に形成された側面１５ｂ及び先端１５ａの表面）に、シード層１４を給電層として利用した電解めっきにより、金属層（めっき層）１８を形成する。形成されるめっき層１８の構成例は、図７（ｂ）の工程で形成しためっき層１７の場合と同様である。
最後の工程では（図８（ｄ）参照）、図４（ｅ）の工程で行った処理と同様にして、先ず、めっきレジスト（レジスト層３１）を除去し、次に、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去し、必要に応じて基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図８（ｄ）に示すように基板１１の保護膜１３が形成されている側の面に複数のＣｕポスト１５（そのテーパ状に形成された側面１５ｂ及び先端１５ａの表面にめっき層１８が形成されたもの）が立設されたチップ（半導体素子１０Ｂ）を得ることができる。
図８に示す実施形態に係る半導体素子１０Ｂによれば、図７に示した半導体素子１０Ａと比べて、Ｃｕポスト１５上でテーパ状に形成された側面１５ｂに加えて先端１５ａの表面にもめっき層１８（はんだ濡れ性を向上させるための金属層）が形成されているので、フリップチップ実装時の歩留りの更なる向上に寄与することができる。
また、図７に示した半導体素子１０Ａと同様に、ポスト１５の基部側の側面（横断面積が変化しない部分の側面）はポスト１５の基材（銅）が露出した構造となっているため、フリップチップ実装の際に、はんだがポスト１５の基部側の側面まで這い上がるのを抑制することができる。これにより、隣り合うポスト間のはんだブリッジによるショートを防止することができる。
なお、図８に示す表面処理工程は第１の実施形態（図３）にも適用することができる。この場合の処理は、以下の通りである。
先ず、図３（ｃ）の工程で作製した構造体（導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、Ｃｕポスト１５が形成された構造体）を用意する。次に、このＣｕポスト１５の先端１５ａを覆っているマスクの部分（レジスト層３２Ａ）を除去する。
その際、Ｃｕポスト１５の側面を被覆しているレジスト層３１（めっきレジスト）は後のめっき時に残しておく必要があるため、レジスト層３２Ａのみを選択的に除去する。例えば、機械研磨等の物理的な研削処理、プラズマ処理、ブラスト処理等により除去することができる。このレジスト層３２Ａの除去により、Ｃｕポスト１５の先端１５ａは、テーパ状に形成された側面１５ｂと共に露出する。この後の処理は、図８（ｃ）の工程以降の処理と同じである。
なお、プラズマ処理又はブラスト処理によりレジスト層３２Ａを除去する場合、ポスト側面を被覆しているレジスト層３１の上面も除去されるため、このレジスト層３１の高さは低くなる。つまり、レジスト層３１の上面の高さはＣｕポスト１５の先端１５ａよりも低くなる。
図９は、Ｃｕポスト１５に表面処理を施す場合の更に他の実施形態に係る工程を断面図の形態で示したものである。この実施形態で行う表面処理は、第３、第４の実施形態（図５、図６）に適用することができる。
先ず（図９（ａ）参照）、図５（ｄ）又は図６（ｃ）の工程で作製した構造体（導体層１５Ａの上面の周囲部分及びその近傍の側面がテーパ状に削り取られ、Ｃｕポスト１５が形成された構造体）を用意し、次に（図９（ｂ）参照）、Ｃｕポスト１５の先端１５ａを覆っているマスクの部分（金属（Ｔｉ）層３５Ａ又は金属（Ｎｉ）層３６）を、ウエットエッチング処理等により除去する。
次に（図９（ｃ）参照）、図８（ｃ）の工程で行った処理と同様にして、Ｃｕポスト１５の露出している部分（テーパ状に形成された側面１５ｂ及び先端１５ａの表面）に、シード層１４を給電層として利用した電解めっきにより、金属層（めっき層）１８を形成する。
最後に（図９（ｄ）参照）、図８（ｄ）の工程で行った処理と同様にして、先ず、めっきレジスト（レジスト層３１Ａ）を除去し、次に、シード層（Ｔｉ／Ｃｕ）１４のポスト１５の基部から露出している部分を除去し、必要に応じて基板１１Ａの裏面研削を行った後、各デバイス単位に基板１１Ａをダイシングして個片化する。これにより、図８（ｄ）に示したものと同様のチップ（半導体素子１０Ｂ）を得ることができる。
上述した各実施形態では、半導体素子１０（１０Ａ，１０Ｂ）のパッド１２上に柱状の接続端子（ポスト）１５を設けた場合を例にとって説明したが、ポスト１５は必ずしもパッド１２上に直接設ける必要はない。例えば、半導体素子（半導体ウエハ）上にポリイミド樹脂やエポキシ樹脂等からなる絶縁層を形成し、この絶縁層上にセミアディティブ法等により、半導体素子のパッド１２に接続される配線層を形成し、この配線層の所要の箇所に設けたパッドに柱状の接続端子（ポスト）１５を設けるようにしてもよい。
１０，１０Ａ，１０Ｂ…半導体素子、
１１（１１Ａ）…半導体基板（シリコンウエハ）、
１２，２２…パッド、
１３，２３…保護膜（パッシベーション膜、ソルダレジスト層）、
１４…シード層（バリヤメタル層）、
１５…Ｃｕポスト（柱状の接続端子）、
１５ａ…（Ｃｕポストの）先端、
１５ｂ…（Ｃｕポストの）テーパ状に形成された側面、
１７，１８…めっき層（金属層）、
２０…配線基板、
２５…はんだ、
３１，３１Ａ，３２Ａ…レジスト層（マスク）、
３３…リフトオフ用のレジスト層、
３４，３５Ａ，３６…金属層（マスク）、
５０…半導体素子実装体。

Claims (13)

  1. 柱状の接続端子を備えた半導体素子であって、
    前記接続端子は、その先端の近傍部分において当該接続端子の横断面積が前記先端に向かって減小する形状であることを特徴とする半導体素子。
  2. 前記接続端子の形状は、前記先端の近傍部分を除いて円柱状であり、当該近傍部分において当該接続端子の側面がテーパ状に形成されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記接続端子の前記テーパ状に形成された側面に、金属層が形成されていることを特徴とする請求項２に記載の半導体素子。
  4. さらに前記接続端子の先端の表面に、金属層が形成されていることを特徴とする請求項３に記載の半導体素子。
  5. 請求項１から４のいずれか一項に記載の半導体素子が、前記接続端子を介して配線基板上に実装されていることを特徴とする半導体素子実装体。
  6. 柱状の接続端子を有する半導体素子の製造方法であって、
    半導体基板のパッド上に柱状の導体層を形成する工程と、
    前記導体層上に、該導体層の上面の周囲部分及び上面近傍の側面部分の少なくとも一方を露出させたマスクを形成する工程と、
    前記導体層の前記マスクからの露出部分を選択的に除去して、その横断面積が前記導体層の上面に向かって減小する柱状の接続端子を形成する工程とを含むことを特徴とする半導体素子の製造方法。
  7. 前記導体層を形成する工程の前に、前記半導体基板上に開口部を有する第１のレジスト層を形成する工程を含み、
    めっきにより前記開口部内を充填して前記柱状の導体層を形成することを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記マスクを形成する工程は、前記導体層の上面に第２のレジスト層を形成する工程を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記マスクを形成する工程は、
    前記第１のレジスト層上及び前記導体層上に、該導体層の上面において当該導体層の横断面形状よりも小さい形状の開口部を有するリフトオフ用のレジスト層を形成する工程と、
    前記導体層上及び前記リフトオフ用のレジスト層上に、マスク用の金属層を形成する工程と、
    前記リフトオフ用のレジスト層をその表面に形成された金属層と共に除去する工程とを含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記マスクを形成する工程は、
    前記導体層上にマスク用の金属層を形成する工程と、
    前記金属層から露出している前記第１のレジスト層の上層部分を除去する工程とを含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  11. 前記開口部内を充填して前記柱状の導体層を形成後、当該導体層の表面を研削する工程を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  12. 前記柱状の接続端子を形成後、前記マスクを除去する前に、前記接続端子の前記マスクから露出している側面に、金属層を形成する工程を含むことを特徴とする請求項８から１１のいずれか一項に記載の半導体素子の製造方法。
  13. 前記柱状の接続端子を形成後、さらに該接続端子の先端を覆っているマスクの部分を除去し、前記接続端子の前記マスクから露出している側面及び先端の表面に、金属層を形成する工程を含むことを特徴とする請求項８から１１のいずれか一項に記載の半導体素子の製造方法。
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