JP2011101047A - 大面積ナノ可能マクロエレクトロニクス基板およびその使用 - Google Patents

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Abstract

【課題】複数の半導体デバイスを有する電子的な基板を得るための方法および装置。
【解決手段】ナノワイヤ薄膜が、基板上に形成される。ナノワイヤ薄膜は、動作電流レベルを達成するのに十分なナノワイヤの密度を有するように形成される。複数の半導体領域が、ナノワイヤ薄膜に画定される。コンタクトが、半導体デバイス領域において形成され、それによって、電気的な接続を複数の半導体デバイスに提供する。さらに、ナノワイヤを製造するための様々な材料、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤを含む薄膜、ナノワイヤヘテロ構造、発光ナノワイヤヘテロ構造、ナノワイヤを基板上に配置するためのフローマスク、ナノワイヤを成膜するためのナノワイヤ噴霧技術、ナノワイヤにおける電子のフォノン散乱を減少または除去するための技術、および、ナノワイヤにおける表面準位を減少させるための技術が、説明される。
【選択図】なし

Description

発明の背景
（発明の分野）
本発明は、半導体デバイスに関し、より詳細には、ナノワイヤ薄膜を半導体デバイスに使用することに関する。
（背景技術）
産業界において、低コストの電子部品とりわけ低コストで大面積の電子デバイスを開発することに関心が持たれている。そのような大面積電子デバイスの有用性は、民生品への応用から軍事的な用途まで様々な技術分野において、急激な変化をもたらすかもしれない。そのようなデバイスの例としての利用分野には、アクティブマトリックス液晶ディスプレイ（ＬＣＤ）およびその他の種類のマトリックスディスプレイのための駆動回路、スマートライブラリ、クレジットカード、スマートプライスのための無線周波数識別タグおよび棚卸票、手荷物検査／安全監視システムまたは高速道路交通監視システム、大面積センサーアレイ、および、それらに類似するものが、含まれる。
エレクトロニクスの発展は、物理的な規模という点では、両極端に向かって進んでいる。ムーアの法則によるマイクロエレクトロニクスの急速な微細化は、演算能力を増大させ、それと同時に、コストの削減を可能にしてきた。それと同時に、電子デバイスが大面積基板（例えば、平方メートルの単位で測定されるような寸法を有する）上に集積されるマクロエレクトロニクスの分野においても、発展を遂げている。現在のマクロエレクトロニクスは、主として、ガラス上に形成された非晶質シリコン（ａ−Ｓｉ）薄膜トランジスタ（ＴＦＴ）または多結晶シリコン（ｐ−Ｓｉ）薄膜トランジスタに基づくものであり、様々な分野における重要な用途が知られており、それらの用途には、フラットパネルディスプレイ（ＦＰＤ）、太陽電池、画像センサーアレイ、および、ディジタルＸ線画像装置がある。
しかしながら、現在の技術は、それをどのような分野に利用できるかが限られている。例えば、可撓性、耐衝撃性、軽量性、および、低コストなど、プラスチックの有益な様々な属性のために、プラスチックをマクロエレクトロニクスのための基板として使用することに関心が高まりつつある。しかしながら、プラスチック上に高性能ＴＦＴを形成することは、難しいことである。なぜなら、プロセスステップが、プラスチックのガラス転移温度以下において実行されなければならないからである。プラスチック上にＴＦＴを製造するのに適した新しい材料（有機物および有機−無機のハイブリッドのような）または新しい製造方法を探し出すために、多くの努力が、なされてきたが、ほんのわずかしか成功していない。有機ＴＦＴは、プラスチック基板上におけるロールツーロール（ｒｏｌｌ−ｔｏ−ｒｏｌｌ）製造プロセスを実現する潜在的な可能性を有するが、約１ｃｍ２／Ｖ・ｓ（二乗センチメートル／ボルト秒）のほんの小さなキャリア移動度しか備えていない。材料および／または基板のプロセス温度（とりわけ、プラスチック）によってもたらされる限界は、デバイスの性能を低下させ、デバイスを周波数の低い用途に制限する。したがって、計算、制御、または、通信などの機能を必要とする用途は、たとえそのような機能が控えめなものであったとしても、既存のＴＦＴ技術によって取り組むことはできない。
個々の半導体ナノワイヤ（ＮＷ）および単層カーボンナノチューブは、最も品質の高い単結晶材料の電子的性能に匹敵するかまたは場合によってはそれ以上の電子的性能を備えたナノスケール電界効果トランジスタ（ＦＥＴ）を製造するのに使用することができる。とりわけ、ｐ−ＳｉＮＷの場合に３００ｃｍ２／Ｖ・ｓ、ｎ−インジウムのＩｎＰＮＷの場合に２０００〜４０００ｃｍ２／Ｖ・ｓ、および、単層カーボンナノチューブの場合に最大２０，０００ｃｍ２／Ｖ・ｓのキャリア移動度が、実証されている。これらのナノ−ＦＥＴは、ムーアの法則を分子レベルにまで拡張するものである。しかしながら、現在、それらは、デバイス製造プロセスの複雑さおよび限られたスケーラビリティのために、生産規模のナノエレクトロニクスとして実施することは難しい。
したがって、必要とされているものは、より性能の高い導電性または半導電性の材料およびデバイスであり、また、低コストで高い性能を有する電子デバイスおよび電子部品を提供するための方法およびシステムである。
また、必要とされているものは、低いプロセス温度を必要とするプラスチック基板およびその他の基板に配置することのできる高性能ＴＦＴである。
さらに、必要とされているものは、高性能ＴＦＴとして使用することのできるナノスケール半導体デバイスを製造するための生産規模で実施ことのできる方法である。
（発明の概要）
基板上に形成された１つかまたはそれ以上の半導体デバイスを有する電子的な基板を得るための方法、システム、および、装置が、説明される。半導体ナノワイヤの薄膜が、基板上に形成される。ナノワイヤ薄膜は、動作電流レベルを達成するのに十分なナノワイヤの密度を有するように形成される。複数の半導体領域が、ナノワイヤ薄膜に画定される。コンタクトが、半導体デバイス領域において形成され、それによって、電気的な接続を複数の半導体デバイスに提供する。
本発明の第１の側面においては、半導体デバイスが、形成される。複数のナノワイヤが、薄膜として基板上に成膜される。第１および第２の電気的なコンタクトが、基板上に形成される。ナノワイヤの少なくとも１つが、第１の電気的コンタクトを第２の電気的コンタクトに結合する。本発明の側面においては、成膜されたナノワイヤは、半導体ナノワイヤ、磁性ナノワイヤ、強誘電ナノワイヤ、熱電ナノワイヤ、圧電ナノワイヤ、金属ナノワイヤ、または、遷移金属酸化物ナノワイヤであってもよい。
本発明の別の側面においては、１つかまたはそれ以上の半導体デバイスに使用するための薄膜が、製造される。ｐ型ドーピングされた第１の複数のナノワイヤが、形成される。ｎ型ドーピングされた第２の複数のナノワイヤが、形成される。第１の複数のナノワイヤおよび第２の複数のナノワイヤは、基板上に成膜され、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含むナノワイヤ薄膜を形成する。ナノワイヤ薄膜は、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方の特性を呈する。
本発明の別の側面においては、ナノワイヤヘテロ構造を組み込んだ電気的なデバイスが、形成される。それぞれのナノワイヤが、それの長軸に沿って、第１のドーパントによってドーピングされた少なくとも１つの第１の部分および第２のドーパントによってドーピングされた少なくとも１つの第２の部分を有するように、複数のナノワイヤが、形成される。それぞれのナノワイヤは、第１の距離に実質的に等しい第１および第２の部分の連続する接合間の間隔を有する。一対の電気的なコンタクトが、基板上に形成される。電気的コンタクト間の距離は、第１の距離にほぼ等しい。複数のナノワイヤが、基板上に成膜される。複数のナノワイヤに含まれる少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する。
本発明の別の側面においては、ナノワイヤヘテロ構造を組み込んだ発光薄膜が、製造される。少なくとも１つの発光半導体材料がある。複数のナノワイヤが、選択された少なくとも１つの発光半導体材料から形成される。それぞれのナノワイヤは、それぞれのナノワイヤが少なくとも１つのＰＮ接合を含むようにドーピングされる。複数のナノワイヤは、基板上に成膜される。
本発明のさらに別の側面においては、ナノワイヤは、ターゲット表面上に配置される。フローマスクの第１の表面が、ターゲット表面と重ね合わせられ、それによって、フローマスクの第１の表面に形成された少なくとも１つの通路が、ターゲット表面の一部分を覆う。複数のナノワイヤを含む液体が、少なくとも１つの通路へ流し込まれる。少なくとも１つの通路を流れる液体に含まれるナノワイヤは、少なくとも１つの通路によって覆われたターゲット表面の一部分上に配置されることが可能である。
本発明のさらに別の側面においては、ナノワイヤは、ターゲット表面に塗布される。溶液供給源が、ナノワイヤ溶液を提供する。ナノワイヤ溶液は、複数のナノワイヤを含む液体を備える。ノズルが、溶液供給源に結合される。ノズルは、少なくとも１つの出力開口を有する。ノズルは、ナノワイヤ溶液を１つかまたは複数の出力開口を介してターゲット表面上へ案内する。ナノワイヤ溶液のナノワイヤは、ターゲット表面上に案内され、前記ターゲット表面上において、お互いに実質的に平行に整列させられ、あるいは、お互いに対して無作為に配向される。
本発明のさらに別の側面においては、高い電子移動度を有する導電性ナノワイヤが、設計される。半導体材料が、選択される。相当な電子の量子閉じ込めを提供する選択された半導体材料から製造されたナノワイヤの最大直径が、決定される。
例としての側面においては、直径は、最大直径を以下のように計算することによって決定される。すなわち、
ｍｅｆｆ＝選択された半導体材料の有効質量、
Ｎ＝予め定められた係数、
ｋｂ＝ボルツマン定数＝８．６２×１０−５ｅＶ／°Ｋ、
Ｔ＝動作温度、室温において、ｋｂＴ＝０．０２５９ｅＶである。
本発明のさらに別の側面においては、ナノワイヤは、電子を伝導キャリアとして使用し、ナノワイヤにおける電子のフォノン散乱を相当に減少させあるいは完全に除去するように構成される。一側面においては、ナノワイヤは、ｎ型ドーパント材料によってドーピングされ、電子を伝導キャリアとして使用するように構成される。別の側面においては、ナノワイヤは、ｐ型ドーパント材料によってドーピングされる。そのナノワイヤは、十分なバイアス電圧をナノワイヤ薄膜に印加することによって逆のモードで動作させられ、その結果として、電子は、伝導キャリアとして使用される。
本発明のさらに別の側面においては、小さな表面散乱を有するナノワイヤが、製造される。半導体材料が、選択される。複数のナノワイヤが、選択された半導体材料から形成される。複数のナノワイヤに含まれるそれぞれのナノワイヤの周囲表面は、絶縁層でコーティングされる。
本発明のさらに別の側面においては、小さな表面散乱を有するナノワイヤが、製造される。半導体材料が、選択される。複数のナノワイヤが、選択された半導体材料から形成される。複数のナノワイヤに含まれるそれぞれのナノワイヤは、それぞれのナノワイヤがコア−シェル構造を備えるようにドーピングされる。シェルは、それぞれのコアを取り巻くそれぞれのナノワイヤのドーピングされた外側層である。それによって、それぞれのナノワイヤのキャリアは、動作中に、コアに実質的に閉じ込められる。
さらなる側面においては、本発明は、ナノワイヤ、ナノロッド、または、ナノリボンを用いた薄膜トランジスタ、および、そのようなトランジスタを様々な基板上に製造するための拡張性のある生産方法を提供することを目的とする。とりわけ、まったく新しい概念のマクロエレクトロニクスが、配向された半導体ナノワイヤ薄膜または半導体ナノリボン薄膜を用いて、開発され、ワイヤ／リボンの軸に平行な伝導チャンネルを備えた薄膜トランジスタ（ＴＦＴ）が、製造された。これらの新しいＴＦＴは、平行な（丸木橋のような）複数の単結晶ナノワイヤまたは１つの単結晶ナノリボンによって形成された伝導チャンネルを有し、それは、ソース電極からずっとドレイン電極までを横断し、高いキャリア移動度が、得られる。
本発明の別の側面においては、ＮＷ−ＴＦＴ製造方法が、提供され、その製造方法においては、活性半導体材料が、デバイス基板に使用される前に、高温活性半導体材料合成プロセス（例えば、ナノワイヤまたはナノリボンを形成するのに使用される）が、実行される。それに続いて、形成されたＮＷ−ＴＦＴが、溶液組み立てプロセスによってデバイス構造に使用され、あらゆる半導体材料をプラスチック基板を含めてあらゆる種類の基板に使用するための一般的な技術を提供する。
本発明の側面によれば、ｐ型チャンネルＴＦＴおよびｎ型チャンネルＴＦＴの両方を形成することができる。例としての側面においては、ナノワイヤおよびナノリボンの組み合わせを用いてｐ型チャンネルＴＦＴおよびｎ型チャンネルＴＦＴから組み立てられた相補型インバータが、ここでは説明される。
本発明のさらなる側面による性能をさらに改善するためのシステムおよび方法が、ここでは説明される。例えば、本発明の側面は、ＮＷ−ＴＦＴの性能が、バルク単結晶材料の性能に匹敵するかまたはそれを越えるのを可能にする。例としての側面においては、新しいコア−シェルＮＷ構造を製造することによって、また、小さな寸法における量子電子効果を最大限に利用することによって、キャリア移動度を向上させることができ、バルク単結晶材料のキャリア移動度を超えることができる。さらに、本発明の側面によるＮＷ−ＴＦＴを製造するためのアプローチは、マクロエレクトロニクスにおける様々な用途のための一般的なプラットフォームを示すものである。本発明の側面においては、様々なバンドギャップを備えた光学的に活性のある材料から製造されたＮＷが、多色固体発光ダイオード（ＬＥＤ）ディスプレイに使用される高性能の光学的に活性のある薄膜を製造するのに使用される。さらに、本発明の側面によれば、ＮＷ−ＴＦＴは、例えば、ミクロ密着印刷技術またはインクジェット印刷技術を含めて低コストの低温プロセスを用いて、溶液から大面積基板上に成膜されてもよい。
本発明の別の側面においては、電気的なデバイスが、複数のナノワイヤ薄膜層を含む構造を用いて形成されてもよい。第１の複数のナノワイヤが、基板上に成膜され、第１のナノワイヤ薄膜層を形成する。第２の複数のナノワイヤが、第１のナノワイヤ薄膜層上に成膜され、第２のナノワイヤ薄膜層を形成する。それによって、ｐｎ接合のような接合が、第１の薄膜層のナノワイヤと第２の薄膜層のナノワイヤとの交点に形成される。接合の特性に基づいた電気的なデバイスを生成するために、コンタクトが、形成されてもよい。第１の薄膜層のナノワイヤは、好ましくは、お互いに平行に整列させられ、また、第２の薄膜層のナノワイヤは、好ましくは、お互いに平行に整列させられる。しかしながら、別の側面においては、第１の薄膜層のナノワイヤおよび／または第２の薄膜層のナノワイヤは、無作為に配向されてもよい。
本発明の別の側面においては、ハイブリッドナノワイヤ単結晶半導体構造を含む電気的なデバイスが、形成される。単結晶半導体ストリップ／薄膜が、形成される。複数のナノワイヤが、ストリップの上面に成膜される。ｐｎ接合のような接合が、ナノワイヤと単結晶半導体ストリップとの交点に形成される。これらの接合の特性に基づいた電気的なデバイスを生成するために、コンタクトが、形成されてもよい。複数のナノワイヤに含まれるナノワイヤは、好ましくは、お互いに平行に整列させられるが、その代わりとして、無作為に配向されてもよい。
本発明の別の側面においては、ハイブリッドナノワイヤ非晶質／多結晶半導体構造を含む電気的なデバイスが、形成される。非晶質半導体薄膜または多結晶半導体薄膜が、基板上に成膜される。複数のナノワイヤが、薄膜パターン上に成膜される。ｐｎ接合のような接合が、ナノワイヤと非晶質／多結晶半導体薄膜パターンとの交点に形成される。これらの接合の特性に基づいた電気的なデバイスを生成するために、コンタクトが、形成されてもよい。複数のナノワイヤに含まれるナノワイヤは、好ましくは、お互いに平行に整列させられるが、その代わりとして、無作為に配向されてもよい。
本発明の別の側面においては、赤色、緑色、および、青色の光を予め定められた比率で放射する半導体ナノワイヤが、溶液中に混合されてもよい。そのワイヤ混合物は、単結晶、非晶質、または、多結晶の半導体ストリップ／薄膜の全体に流し塗りされる。光を放射する電気的なデバイスを生成するために、コンタクトが、形成されてもよい。発光ナノワイヤの混合物に応じて、光を放射する電気的なデバイスによって、白色光を含めてどのような色の光でも放射することができる。
したがって、本発明の側面によれば、ナノワイヤ、ナノロッド、ナノリボン、および、ナノチューブの薄膜は、様々な新しい可能性を実現するのを可能にする。いくつかの側面においては、これらは、マイクロエレクトロニクスを単結晶基板からガラス基板およびプラスチック基板へ変遷させること、マクロエレクトロニクス、マイクロエレクトロニクス、および、ナノエレクトロニクスをデバイスレベルで集積化すること、および、異なる半導体材料を単一基板上に集積することを含む。本発明のこれらの側面は、フラットパネルディスプレイから画像センサーアレイまで、既存の幅広い利用分野に大きな影響を与え、また、汎用性があり、柔軟性があり、携帯性があり、かつ、簡単に処分することのできる、計算、記憶、および、通信のためのエレクトロニクスを可能にする。
以下の本発明の詳細な説明を参照することによって、これらのおよびその他の目的、利点、および、特徴を容易に理解することができる。
（項目１）
電気的デバイスを製造する方法であって、
（Ａ）複数のナノワイヤを薄膜として基板上に成膜するステップと、
（Ｂ）第１の電気的コンタクトおよび第２の電気的コンタクトを基板上に形成するステップとを含み、
薄膜に含まれるナノワイヤの少なくとも１つが、第１の電気的コンタクトを第２の電気的コンタクトに結合する、
方法。
（項目２）
複数のナノワイヤが、複数の熱電ナノワイヤを含み、ステップ（Ａ）が、
複数の熱電ナノワイヤを熱電ナノワイヤ薄膜として基板上に成膜するステップを含み、
それによって、電気的デバイスが、動作中に熱電特性を呈する、
項目１に記載の方法。
（項目３）
複数のナノワイヤが、複数の圧電ナノワイヤを含み、ステップ（Ａ）が、
複数の圧電ナノワイヤを圧電ナノワイヤ薄膜として基板上に成膜するステップを含み、
それによって、電気的デバイスが、動作中に圧電特性を呈する、
項目１に記載の方法。
（項目４）
複数のナノワイヤが、複数の磁性ナノワイヤを含み、ステップ（Ａ）が、
複数の磁性ナノワイヤを磁性ナノワイヤ薄膜として基板上に成膜するステップを含み、
それによって、電気的デバイスが、動作中に磁気特性を呈する、
項目１に記載の方法。
（項目５）
複数のナノワイヤが、複数の強誘電ナノワイヤを含み、ステップ（Ａ）が、
複数の強誘電ナノワイヤを強誘電ナノワイヤ薄膜として基板上に成膜するステップを含み、
それによって、電気的デバイスが、動作中に強誘電特性を呈する、
項目１に記載の方法。
（項目６）
複数のナノワイヤが、複数の金属ナノワイヤを含み、ステップ（Ａ）が、
複数の金属ナノワイヤを金属ナノワイヤ薄膜として基板上に成膜するステップ、
を含む項目１に記載の方法。
（項目７）
複数のナノワイヤが、複数の遷移金属酸化物ナノワイヤを含み、ステップ（Ａ）が、
複数の遷移金属酸化物ナノワイヤを遷移金属酸化物ナノワイヤ薄膜として基板上に成膜するステップ、
を含む項目１に記載の方法。
（項目８）
ステップ（Ｂ）が、
第１の電気的コンタクトおよび第２の電気的コンタクトを基板上の複数のナノワイヤの少なくとも一部分上に形成するステップ、
を含む項目１に記載の方法。
（項目９）
ステップ（Ａ）が、
ステップ（Ｂ）において第１および第２の電気的コンタクトを基板上に形成した後に、複数のナノワイヤを基板上に成膜するステップ、
を含む項目１に記載の方法。
（項目１０）
第１の電気的コンタクトが、ソース電極であり、第２の電気的コンタクトが、ドレイン電極であり、ステップ（Ｂ）が、
ソース電極およびドレイン電極を基板上に形成するステップ、
を含む項目１に記載の方法。
（項目１１）
（Ｃ）ゲート電極を基板上に形成するステップ、
をさらに含む項目１０に記載の方法。
（項目１２）
ステップ（Ｃ）が、
ゲート電極を基板上の複数のナノワイヤの少なくとも一部分上に形成するステップ、
を含む項目１１に記載の方法。
（項目１３）
ステップ（Ａ）が、
ステップ（Ｃ）においてゲート電極を基板上に形成した後に、複数のナノワイヤを基板上に成膜するステップ、
を含む項目１１に記載の方法。
（項目１４）
第１の電気的コンタクトが、カソード電極であり、第２の電気的コンタクトが、アノード電極であり、ステップ（Ｂ）が、
カソード電極およびアノード電極を基板上に形成するステップ、
を含む項目１に記載の方法。
（項目１５）
ステップ（Ａ）が、
ナノワイヤがそれらの長軸に関して無作為に整列させられるように複数のナノワイヤを基板上に成膜するステップ、
を含む項目１に記載の方法。
（項目１６）
（Ｅ）ナノワイヤの長軸が実質的に平行となるようにそれらのナノワイヤを整列させるステップ、
をさらに含む項目１に記載の方法。
（項目１７）
複数の電気的デバイスを有する電子的基板であって、
基板と、
前記基板上に形成されたナノワイヤ薄膜であり、前記ナノワイヤ薄膜が、複数の半導体デバイス領域を画定する、前記ナノワイヤ薄膜と、
前記半導体デバイス領域に形成された複数のコンタクト対であり、それによって、電気的接続を複数の半導体デバイスに提供し、それぞれのコンタクト対が、それらの間に結合されたナノワイヤ薄膜の中の少なくとも１つのナノワイヤを有する、前記複数のコンタクト対と、
を備えた電子的基板。
（項目１８）
ナノワイヤ薄膜が、複数の熱電ナノワイヤを含む項目１７に記載の電子的基板。
（項目１９）
ナノワイヤ薄膜が、複数の圧電ナノワイヤを含む項目１７に記載の電子的基板。
（項目２０）
ナノワイヤ薄膜が、複数の磁性ナノワイヤを含む項目１７に記載の電子的基板。
（項目２１）
ナノワイヤ薄膜が、複数の強誘電ナノワイヤを含む項目１７に記載の電子的基板。
（項目２２）
ナノワイヤ薄膜が、複数の金属ナノワイヤを含む項目１７に記載の電子的基板。
（項目２３）
ナノワイヤ薄膜が、複数の遷移金属酸化物ナノワイヤを含む項目１７に記載の電子的基板。
（項目２４）
コンタクト対が、基板上の複数のナノワイヤの少なくとも一部分上に形成された項目１７に記載の電子的基板。
（項目２５）
ナノワイヤ薄膜が、複数のコンタクト対を基板上に形成した後に、基板上に形成された項目１７に記載の電子的基板。
（項目２６）
それぞれのコンタクト対が、ソース電極およびドレイン電極を含む項目１７に記載の電子的基板。
（項目２７）
ゲート電極が、それぞれのコンタクト対に対応する基板上に形成された項目２６に記載の電子的基板。
（項目２８）
ゲート電極が、ナノワイヤ薄膜上に形成された項目２７に記載の電子的基板。
（項目２９）
ナノワイヤ薄膜が、ゲート電極を基板上に形成した後に、基板上に形成された項目２７に記載の電子的基板。
（項目３０）
それぞれのコンタクト対が、カソード電極およびアノード電極を含む項目１７に記載の電子的基板。
（項目３１）
ナノワイヤ薄膜に含まれるナノワイヤが、お互いに対して無作為に整列させられた項目１７に記載の電子的基板。
（項目３２）
ナノワイヤ薄膜に含まれるナノワイヤが、それらのナノワイヤの長軸が実質的に平行となるように整列させられた項目１７に記載の電子的基板。
（項目３３）
１つかまたはそれ以上の半導体デバイスに使用するための薄膜を製造する方法であって、
（Ａ）ｐ型ドーピングされた第１の複数のナノワイヤを形成するステップと、
（Ｂ）ｎ型ドーピングされた第２の複数のナノワイヤを形成するステップと、
（Ｃ）第１の複数のナノワイヤおよび第２の複数のナノワイヤを基板上に成膜し、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含むナノワイヤ薄膜を形成するステップとを含み、
それによって、ナノワイヤ薄膜が、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方の特性を呈する、
方法。
（項目３４）
（Ｄ）ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの混合物を基板上に固定化するステップ、
をさらに含む項目３３に記載の方法。
（項目３５）
（Ｅ）少なくとも第１および第２の電気的コンタクトを基板の予め定められた領域に形成するステップをさらに含み、
ステップ（Ｄ）が、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを、少なくとも第１および第２の電気的コンタクトのそれぞれに接触した状態で固定化するステップを含む、
項目３４に記載の方法。
（項目３６）
ステップ（Ｃ）が、
（１）第１の複数のナノワイヤを基板の第１の領域上に成膜するステップと、
（２）第２の複数のナノワイヤを基板の第２の領域上に成膜するステップとを含み、
ナノワイヤ薄膜が、基板上において局所的に分離されたｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含む、
項目３３に記載の方法。
（項目３７）
ステップ（Ｃ）が、
（１）第１の複数のナノワイヤを基板上に成膜し、ナノワイヤ薄膜の第１の二次層を形成するステップと、
（２）第２の複数のナノワイヤを第１の二次層上に成膜し、ナノワイヤ薄膜の第２の二次層を第１の二次層上に形成するステップと、
を含む項目３３に記載の方法。
（項目３８）
ステップ（Ｃ）が、
（１）第２の複数のナノワイヤを基板上に成膜し、ナノワイヤ薄膜の第１の二次層を形成するステップと、
（２）第１の複数のナノワイヤを第１の二次層上に成膜し、ナノワイヤ薄膜の第２の二次層を第１の二次層上に形成するステップと、
を含む項目３３に記載の方法。
（項目３９）
ステップ（Ｃ）が、
第１の複数のナノワイヤと第２の複数のナノワイヤとを混合するステップと、
混合された第１の複数のナノワイヤおよび第２の複数のナノワイヤを基板上に成膜し、ナノワイヤ薄膜を形成するステップと、
を含む項目３３に記載の方法。
（項目４０）
前記ステップ（Ａ）および前記ステップ（Ｂ）が、それぞれ、
ナノワイヤのコアをドーピングするステップ、
を含む項目３３に記載の方法。
（項目４１）
前記ステップ（Ａ）および前記ステップ（Ｂ）が、それぞれ、
ナノワイヤのシェルをドーピングするステップ、
を含む項目３３に記載の方法。
（項目４２）
前記ステップ（Ａ）および前記ステップ（Ｂ）が、それぞれ、
ナノワイヤのコアおよびシェルをドーピングするステップ、
を含む項目３３に記載の方法。
（項目４３）
ｎ型ドーピングされた材料およびｐ型ドーピングされた材料の動作特性を有する半導体デバイスであって、
基板と、
基板上に形成された複数の電気的コンタクトと、
複数の電気的コンタクトのそれぞれに接触した状態で基板に付着した、ｎ型ドーピングされたナノワイヤおよびｐ型ドーピングされたナノワイヤを含む薄膜と、
を備えた半導体デバイス。
（項目４４）
ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含む薄膜が、
基板に付着した複数のｎ型ドーピングナノワイヤを含む第１の領域と、
基板に付着した複数のｐ型ドーピングナノワイヤを含む第２の領域とを備え、
第１の領域と第２の領域とが、実質的に重なり合っていない、
項目４３に記載の半導体デバイス。
（項目４５）
ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含む薄膜が、
複数のｎ型ドーピングナノワイヤを含む第１の二次層と、
複数のｐ型ドーピングナノワイヤを含む第２の二次層と、
を備えた項目４３に記載の半導体デバイス。
（項目４６）
ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含む薄膜が、
ｎ型ドーピングナノワイヤとｐ型ドーピングナノワイヤとの混合物、
を備えた項目４３に記載の半導体デバイス。
（項目４７）
電気的デバイスを製造する方法であって、
（Ａ）それぞれのナノワイヤが、それの長軸に沿って第１のドーパントによってドーピングされた少なくとも１つの第１の部分および第２のドーパントによってドーピングされた少なくとも１つの第２の部分を有し、それぞれのナノワイヤが、実質的に第１の距離に等しい第１の部分と第２の部分との連続する接合間の間隔を有するように、複数のナノワイヤを形成するステップと、
（Ｂ）一対の電気的コンタクトを基板上に形成するステップであり、電気的コンタクト間の距離が、第１の距離にほぼ等しい、前記一対の電気的コンタクトを形成するステップと、
（Ｃ）複数のナノワイヤを基板上に成膜するステップであり、複数のナノワイヤの中の少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する、前記複数のナノワイヤを成膜するステップと、
を含む方法。
（項目４８）
ステップ（Ａ）が、
それぞれのナノワイヤを成長させるステップを含み、前記成長させるステップが、
（１）ドーピングされた第１の部分およびドーピングされた第２の部分がそれぞれのナノワイヤの長軸に沿って交互に現れるパターンを形成するステップ、
を含む項目４７に記載の方法。
（項目４９）
ステップ（１）が、
第１のドーパントを備えた第１のナノワイヤ原料物質と第２のドーパントを備えた第２のナノワイヤ原料物質とを交互に供給するステップ、
を含む項目４８に記載の方法。
（項目５０）
ステップ（Ａ）が、
それぞれのナノワイヤを成長させるステップと、
ナノワイヤの長軸に沿って交互に現れるドーピングされた第１の部分とドーピングされた第２の部分とを有するようにそれぞれの成長したナノワイヤをドーピングするステップと、
を含む項目４７に記載の方法。
（項目５１）
電気的デバイスを製造する方法であって、
（Ａ）それぞれのナノワイヤが、それの長軸に沿って、いくつかのドーピングされた部分を含む複数の反復するパターンを有するように複数のナノワイヤを形成するステップであり、反復するパターンのそれぞれのパターンが、第１の距離に実質的に等しい長さを有する、前記複数のナノワイヤを形成するステップと、
（Ｂ）複数の電気的コンタクトを基板上に形成するステップであり、複数の電気的コンタクトの一対の電気的コンタクト間の距離が、第１の距離にほぼ等しい、前記複数の電気的コンタクトを形成するステップと、
（Ｃ）複数のナノワイヤを基板上に成膜するステップであり、複数のナノワイヤが、複数の電気的コンタクトに付着する、前記複数のナノワイヤを成膜するステップと、
を含む方法。
（項目５２）
ステップ（Ａ）が、
（１）いくつかのドーピングされた部分を含む複数の反復するパターンをナノワイヤの長軸に沿って直列に含むようにそれぞれのナノワイヤを成長させるステップ、
を含む項目５１に記載の方法。
（項目５３）
ステップ（１）が、
（ｉ）第１のパターンに基づいてそれぞれのナノワイヤを成長させるステップであり、第１のパターンが、第１の部分および第２の部分を直列に備え、第１の部分が、第１のドーパントを含み、第２の部分が、第２のドーパントを含む、前記それぞれのナノワイヤを成長させるステップと、
（ｉｉ）それぞれのナノワイヤの長軸に沿って第１のパターンを反復するために、ステップ（ｉ）を少なくとも１回だけ反復するステップと、
を含む項目５２に記載の方法。
（項目５４）
ステップ（１）が、
（ｉ）第１のパターンに基づいてそれぞれのナノワイヤを成長させるステップであり、第１のパターンが、第１の部分、第２の部分、および、第３の部分を直列に備え、第１の部分および第３の部分が、第１のドーパントを含む、前記それぞれのナノワイヤを成長させるステップと、
（ｉｉ）それぞれのナノワイヤの長軸に沿って第１のパターンを反復するために、ステップ（ｉ）を少なくとも１回だけ反復するステップと、
を含む項目５２に記載の方法。
（項目５５）
ステップ（ｉ）が、
第２のドーパントを含むように第２の部分を成長させるステップ、
を含む項目５４に記載の方法。
（項目５６）
ステップ（ｉ）が、
真性であるように第２の部分を成長させるステップ、
を含む項目５４に記載の方法。
（項目５７）
ステップ（Ａ）が、
それぞれのナノワイヤを成長させるステップと、
いくつかのドーピングされた部分からなる反復するパターンをナノワイヤの長軸に沿って有するようにそれぞれの成長したナノワイヤをドーピングするステップと、
を含む項目５１に記載の方法。
（項目５８）
ステップ（１）が、
（ｉ）それぞれの成長したナノワイヤを第１のパターンに基づいてドーピングするステップであり、第１のパターンが、第１の部分および第２の部分を直列に備え、第１の部分が、第１のドーパントを含み、第２の部分が、第２のドーパントを含む、前記ナノワイヤをドーピングするステップと、
（ｉｉ）それぞれの成長したナノワイヤの長軸に沿って第１のパターンを反復するために、ステップ（ｉ）を少なくとも１回だけ反復するステップと、
を含む項目５７に記載の方法。
（項目５９）
ステップ（１）が、
（ｉ）それぞれの成長したナノワイヤを第１のパターンに基づいてドーピングするステップであり、第１のパターンが、第１の部分、第２の部分、および、第３の部分を直列に備え、第１の部分および第３の部分が、第１のドーパントを含む、前記ナノワイヤをドーピングするステップと、
（ｉｉ）それぞれの成長したナノワイヤの長軸に沿って第１のパターンを反復するために、ステップ（ｉ）を少なくとも１回だけ反復するステップと、
を含む項目５７に記載の方法。
（項目６０）
ステップ（ｉ）が、
第２の部分を第２のドーパントによってドーピングするステップ、
を含む項目５９に記載の方法。
（項目６１）
ステップ（ｉ）が、
第２の部分を真性にするステップ、
を含む項目５９に記載の方法。
（項目６２）
複数の電気的コンタクトが、アノード電極およびカソード電極を含み、ステップ（Ｂ）が、
第１の距離にほぼ等しいアノード電極とカソード電極との間の距離を有するようにアノード電極およびカソード電極を基板上に形成するステップ、
を含む項目５１に記載の方法。
（項目６３）
複数の電気的コンタクトが、ドレイン電極、ゲート電極、および、ソース電極を含み、ステップ（Ｂ）が、
第１の距離にほぼ等しいドレイン電極とゲート電極との間の距離を有するようにドレイン電極およびゲート電極を基板上に形成するステップと、
第１の距離にほぼ等しいソース電極とゲート電極との間の距離を有するようにソース電極を基板上に形成するステップと、
を含む項目５１に記載の方法。
（項目６４）
電気的デバイスであって、
基板と、
前記基板上に形成された第１の電気的コンタクトおよび第２の電気的コンタクトと、
複数のナノワイヤであり、それぞれのナノワイヤが、ｐ型ドーピング部分およびｎ型ドーピング部分がナノワイヤの長軸に沿って交互に現れるパターンを有し、それぞれのナノワイヤが、実質的に第１の距離に等しい前記ｐ型ドーピング部分と前記ｎ型ドーピング部分との連続する接合間の間隔を有し、少なくとも１つのナノワイヤが、前記第１の電気的コンタクトを前記第２の電気的コンタクトに結合する、前記複数のナノワイヤとを備え、
前記第１の電気的コンタクトと前記第２の電気的コンタクトとの間の距離が、前記第１の距離にほぼ等しい、
電気的デバイス。
（項目６５）
前記第１の電気的コンタクトが、ソース電極であり、前記第２の電気的コンタクトが、ゲート電極であり、
前記基板上に形成されたソース電極であり、ソース電極とゲート電極との間の距離が、前記第１の距離にほぼ等しい、前記ソース電極、
をさらに備えた項目６４に記載の電気的デバイス。
（項目６６）
前記第１の電気的コンタクトが、カソード電極であり、前記第２の電気的コンタクトが、アノード電極である項目６４に記載の電気的デバイス。
（項目６７）
発光薄膜を製造する方法であって、
（Ａ）少なくとも１つの発光半導体ナノワイヤ材料を選択するステップと、
（Ｂ）選択された少なくとも１つの発光半導体ナノワイヤ材料から複数のナノワイヤを形成するステップと、
（Ｃ）それぞれのナノワイヤが少なくとも１つのＰＮ接合を含むようにそれぞれのナノワイヤをドーピングするステップと、
（Ｄ）複数のナノワイヤを基板上に成膜するステップと、
を含む方法。
（項目６８）
（Ｅ）第１の電気的コンタクトおよび第２の電気的コンタクトを基板上に形成するステップであり、少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する、前記形成するステップ、
をさらに含む項目６７に記載の方法。
（項目６９）
ステップ（Ｄ）が、ステップ（Ｅ）の前に実行される項目６８に記載の方法。
（項目７０）
ステップ（Ｅ）が、
第１の電気的コンタクトおよび第２の電気的コンタクトを基板上の複数のナノワイヤの少なくとも一部分上に形成するステップ、
を含む項目６８に記載の方法。
（項目７１）
第１の電気的コンタクトが、ソース電極であり、第２の電気的コンタクトが、ドレイン電極であり、
（Ｆ）ゲート電極を基板上に形成するステップ、
をさらに含む項目６８に記載の方法。
（項目７２）
第１の電気的コンタクトが、カソード電極であり、第２の電気的コンタクトが、アノード電極であり、ステップ（Ｅ）が、
（Ｆ）カソード電極およびアノード電極を基板上に形成するステップ、
を含む項目６８に記載の方法。
（項目７３）
ステップ（Ｃ）が、
交互に現れるＮ型ドーピング部分およびＰ型ドーピング部分を有するようにそれぞれのナノワイヤをドーピングするステップであり、それぞれのナノワイヤが、実質的に第１の距離に等しい交互にドーピングされた部分の連続する接合間の間隔を有する、前記ドーピングするステップ、
を含む項目６７に記載の方法。
（項目７４）
（Ｅ）第１の電気的コンタクトおよび第２の電気的コンタクトを基板上に形成するステップであり、少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合し、第１の電気的コンタクトと第２の電気的コンタクトとの間の距離が、第１の距離にほぼ等しい、前記形成するステップ、
をさらに含む項目７３に記載の方法。
（項目７５）
ステップ（Ａ）において選択された少なくとも１つの発光半導体材料が、蛍光材料、燐光材料、エレクトロルミネセンス材料、および、カソードルミネセンス材料の少なくとも１つを含み、ステップ（Ｂ）が、
蛍光材料、燐光材料、エレクトロルミネセンス材料、および、カソードルミネセンス材料の選択された少なくとも１つから複数のナノワイヤを形成するステップ、
を含む項目６７に記載の方法。
（項目７６）
ステップ（Ａ）において選択された少なくとも１つの発光半導体材料が、複数の蛍光材料を含み、ステップ（Ｂ）が、
選択された複数の蛍光材料から複数のナノワイヤを形成するステップ、
を含む項目６７に記載の方法。
（項目７７）
ステップ（Ｂ）が、
それぞれのナノワイヤが実質的に同じ直径を有するように複数のナノワイヤを形成するステップ、
を含む項目６７に記載の方法。
（項目７８）
ステップ（Ｂ）が、
複数の直径を有するナノワイヤを含むように複数のナノワイヤを形成するステップ、
を含む項目６７に記載の方法。
（項目７９）
ステップ（Ａ）が、
（１）選択されたそれぞれの発光半導体ナノワイヤ材料が選択されたものとは別の発光半導体ナノワイヤ材料と異なる色の光を放射するように複数の発光半導体ナノワイヤ材料を選択するステップ、
を含む項目６７に記載の方法。
（項目８０）
ステップ（１）が、
薄膜によって白色光が放射されるように複数の発光半導体ナノワイヤ材料を選択するステップ、
を含む項目７９に記載の方法。
（項目８１）
ステップ（Ａ）が、
桃色、赤色、橙色、黄色、緑色、青色、紫色、藍色、青紫色、茶色、赤外線、近赤外線、または、紫外線の光が薄膜によって放射されるように少なくとも１つの発光半導体ナノワイヤ材料を選択するステップ、
を含む項目６７に記載の方法。
（項目８２）
ステップ（Ｄ）が、ステップ（Ｃ）の前に実行される項目６７に記載の方法。
（項目８３）
ステップ（Ｃ）が、ステップ（Ｄ）の前に実行される項目６７に記載の方法。
（項目８４）
発光半導体デバイスを製造する方法であって、
（Ａ）少なくとも１つの発光半導体ナノワイヤ材料を選択するステップと、
（Ｂ）選択された少なくとも１つの発光半導体ナノワイヤ材料から複数のナノワイヤを形成するステップと、
（Ｄ）複数のナノワイヤを基板上に成膜するステップと、
（Ｅ）第１の電気的コンタクトおよび第２の電気的コンタクトを基板上に形成するステップであり、少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する、前記形成するステップとを含み、
デバイスの動作中、光が、ナノワイヤと第１および第２の電気的コンタクトの一方との接合から放射される、
方法。
（項目８５）
少なくとも１つのナノワイヤを第１および第２の電気的コンタクトの一方に結合することによって、ショットキーダイオードが形成される項目８４に記載の方法。
（項目８６）
発光半導体デバイスであって、
基板と、
前記基板上に形成された第１の電気的コンタクトおよび第２の電気的コンタクトと、
それぞれが少なくとも１つの発光半導体ナノワイヤ材料を備えた複数のナノワイヤであり、少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する、前記複数のナノワイヤとを備え、
前記複数のナノワイヤが、両方の電気的コンタクトに接触した状態で前記基板上に固定化された、
発光半導体デバイス。
（項目８７）
デバイスの動作中、光が、ナノワイヤと第１および第２の電気的コンタクトの一方との接合から放射される項目８６に記載の発光半導体デバイス。
（項目８８）
それぞれのナノワイヤが、ｐｎ接合を含むようにドーピングされた項目８６に記載の発光半導体デバイス。
（項目８９）
前記一対の電気的コンタクト間の距離が、第１の長さにほぼ等しく、
それぞれのナノワイヤが、それのそれぞれの長軸に沿って、複数のｐｎ接合を有するようにドーピングされ、それぞれのナノワイヤが、前記第１の長さにほぼ等しい隣接するｐｎ接合間の間隔を有する、
項目８６に記載の発光半導体デバイス。
（項目９０）
前記それぞれのナノワイヤが、蛍光ナノワイヤ材料を備えた項目８６に記載の発光半導体デバイス。
（項目９１）
前記蛍光ナノワイヤ材料が、ＧａＮを含む項目９０に記載の発光半導体デバイス。
（項目９２）
前記蛍光ナノワイヤ材料が、ＣｄＳｅ、ＩｎＰ、ＩｎＡｓ、ＣｄＳ、ＣｄＴｅ、ＺｎＳ、ＺｎＳｅ、ＺｎＯ、ＰｂＳｅ、ＰｂＴｅ、ＰｂＳ、ＨｇＴｅ、ＨｇＳｅ、および、ＨｇＳの少なくとも１つを含む項目９０に記載の発光半導体デバイス。
（項目９３）
前記複数のナノワイヤが、複数の蛍光ナノワイヤ材料を備えた項目８６に記載の発光半導体デバイス。
（項目９４）
前記複数のナノワイヤのすべてのナノワイヤが、実質的に同じ直径を有する項目８６に記載の発光半導体デバイス。
（項目９５）
前記複数のナノワイヤが、複数の直径を有するナノワイヤを含む項目８６に記載の発光半導体デバイス。
（項目９６）
半導体デバイスが、動作中に、桃色、赤色、橙色、黄色、緑色、青色、紫色、藍色、青紫色、茶色、赤外線、近赤外線、または、紫外線の光を放射する項目８６に記載の発光半導体デバイス。
（項目９７）
半導体デバイスが、動作中に、白色光を放射する項目８６に記載の発光半導体デバイス。
（項目９８）
ターゲット表面上にナノワイヤを配置するための方法であって、
（Ａ）フローマスクの第１の表面に形成された少なくとも１つの通路がターゲット表面の一部分を覆うようにフローマスクの第１の表面をターゲット表面に重ね合わせるステップと、
（Ｂ）複数のナノワイヤを含む液体を少なくとも１つの通路へ流し込むステップと、
（Ｃ）少なくとも１つの通路を流れる液体に含まれるナノワイヤを、少なくとも１つの通路によって覆われたターゲット表面の一部分上に配置するステップと、
を含む方法。
（項目９９）
（Ｄ）少なくとも１つの通路を流れる液体の流れを中断し、ナノワイヤが、ターゲット表面の一部分上に配置されたままであることを可能にするステップ、
をさらに含む項目９８に記載の方法。
（項目１００）
少なくとも１つの通路が、第１の表面に形成された複数の通路を備え、ステップ（Ｂ）が、
複数のナノワイヤを含む液体を複数の通路へ流し込むステップ、
を含む項目９８に記載の方法。
（項目１０１）
複数の通路のそれぞれの通路が、ターゲット表面の対応する部分を覆い、ステップ（Ｃ）が、
複数の通路を流れる液体に含まれるナノワイヤを、複数の通路のそれぞれの通路によって覆われたターゲット表面の対応する部分上に配置するステップ、
を含む項目１００に記載の方法。
（項目１０２）
ターゲット表面が、その上に形成された複数の導電性構造体を有し、ステップ（Ｃ）が、
少なくとも１つのナノワイヤによって複数の導電性構造体の導電性構造体間に少なくとも１つの接続を形成するステップ、
を含む項目９８に記載の方法。
（項目１０３）
ステップ（Ｂ）が、
ターゲット表面の一部分上に配置されるナノワイヤを、少なくとも１つの通路を流れる液体の流れの方向に実質的に平行に配向するステップ、
を含む項目９８に記載の方法。
（項目１０４）
（Ｄ）液体中のナノワイヤの濃度を選択するステップ、
をさらに含む項目９８に記載の方法。
（項目１０５）
ステップ（Ｄ）が、
ステップ（Ｃ）において、ターゲット表面の覆われた部分上に電気的接続を形成するのに十分な数のナノワイヤが、ターゲット表面の覆われた部分上に配置されるように、液体中のナノワイヤの濃度を選択するステップ、
を含む項目１０４に記載の方法。
（項目１０６）
ナノワイヤをターゲット表面上に配置するための装置であって、
ターゲット表面と重なり合うように構成された第１の表面を有する本体と、
前記第１の表面に形成された少なくとも１つの通路と、
ナノワイヤの流れを前記少なくとも１つの通路に供給するために前記本体に形成された入力ポートと、
前記少なくとも１つの通路からナノワイヤの流れを取り出すために前記本体に形成された出力ポートとを備え、
前記少なくとも１つの通路が、前記本体の前記第１の表面がターゲット表面と重なり合ったときに前記少なくとも１つの通路によって覆われるターゲット表面の一部分上に前記ナノワイヤの流れに含まれるナノワイヤが配置されるのを可能にするように形成された、
装置。
（項目１０７）
前記少なくとも１つの通路が、前記第１の表面に形成された複数の通路を備えた項目１０６に記載の装置。
（項目１０８）
前記ターゲット表面が、半導体ウェーハ表面である項目１０６に記載の装置。
（項目１０９）
前記半導体ウェーハ表面が、その上に形成された集積回路のアレイを含む項目１０８に記載の装置。
（項目１１０）
前記ターゲット表面が、基板表面である項目１０６に記載の装置。
（項目１１１）
前記ナノワイヤの流れが、複数のナノワイヤを含む液体を含む項目１０６に記載の装置。
（項目１１２）
ターゲット表面が、その上に形成された複数の導電性トレースを有し、前記少なくとも１つの通路が、前記ナノワイヤの流れに含まれるナノワイヤが前記複数の導電性トレースに含まれる導電性トレース間に少なくとも１つの接続を形成するのを可能にする項目１０６に記載の装置。
（項目１１３）
ターゲット表面の一部分上に配置された前記ナノワイヤが、前記少なくとも１つの通路を流れる流れの方向に実質的に平行に配向された項目１０６に記載の装置。
（項目１１４）
前記少なくとも１つの通路の通路幅が、１μｍ〜１０００μｍの範囲内に存在する項目１０６に記載の装置。
（項目１１５）
ナノワイヤをターゲット表面に塗布するためのシステムであって、
ナノワイヤ溶液を提供する溶液供給源であり、前記ナノワイヤ溶液が、複数のナノワイヤを含む液体を含む、前記溶液供給源と、
前記溶液供給源に結合されたノズルであり、前記ノズルが、少なくとも１つの出力開口を有する、前記ノズルとを備え、
前記ノズルが、ナノワイヤ溶液を前記少なくとも１つの出力開口からターゲット表面上へ案内し、前記ナノワイヤ溶液に含まれる前記ナノワイヤが、前記ターゲット表面上においてお互いに実質的に平行に整列するようにターゲット表面上へ案内される、
システム。
（項目１１６）
前記ノズルが、複数の出力開口を有する項目１１５に記載のシステム。
（項目１１７）
前記複数の出力開口が、ターゲット表面の重なり合った部分にナノワイヤ溶液を塗布する項目１１６に記載のシステム。
（項目１１８）
前記複数の出力開口が、ターゲット表面の複数の重なり合わない部分にナノワイヤ溶液を塗布する項目１１６に記載のシステム。
（項目１１９）
前記少なくとも１つの出力開口に含まれる出力開口の幅が、１μｍ〜１０００μｍの範囲内に存在する項目１１５に記載のシステム。
（項目１２０）
前記少なくとも１つの出力開口に含まれる出力開口の幅が、前記複数のナノワイヤに含まれるナノワイヤの長さよりも大きいかまたはその長さに等しい（幅≧長さ）項目１１５に記載のシステム。
（項目１２１）
ナノワイヤを実質的に整列した状態でターゲット表面に塗布するための方法であって、
（Ａ）ナノワイヤ溶液を提供するステップであり、ナノワイヤ溶液が、複数のナノワイヤを含む液体を備えた、前記ナノワイヤ溶液を提供するステップと、
（Ｂ）ナノワイヤ溶液をノズルの少なくとも１つの出力開口からターゲット表面上へ案内するステップとを含み、
ステップ（Ｂ）が、ターゲット表面上においてナノワイヤをお互いに実質的に平行に整列させるステップを含む。
方法。
（項目１２２）
ステップ（Ｂ）が、
ナノワイヤ溶液をターゲット表面の重なり合った部分に案内するステップ、
をさらに含む項目１２１に記載の方法。
（項目１２３）
ステップ（Ｂ）が、
ナノワイヤ溶液をターゲット表面の複数の重なり合わない部分に案内するステップ、
をさらに含む項目１２１に記載の方法。
（項目１２４）
ステップ（Ｂ）が、
ノズルの少なくとも１つの出力開口からターゲット表面上へナノワイヤ溶液を押し出すために圧力を加えるステップ、
をさらに含む項目１２１に記載の方法。
（項目１２５）
ターゲット表面が、基板であり、ステップ（Ｂ）が、
ナノワイヤ溶液をノズルの少なくとも１つの出力開口から基板上へ案内するステップ、
をさらに含む項目１２１に記載の方法。
（項目１２６）
ターゲット表面が、ウェーハであり、ステップ（Ｂ）が、
ナノワイヤ溶液をノズルの少なくとも１つの出力開口からウェーハ上へ案内するステップ、
をさらに含む項目１２１に記載の方法。
（項目１２７）
ターゲット表面が、実質的に切れ目のないシードであり、ステップ（Ｂ）が、
ナノワイヤ溶液をノズルの少なくとも１つの出力開口からシート上へ案内するステップ、
をさらに含み、項目１２１に記載の方法が、
（Ｃ）ノズルに対してのシートの位置を調節するステップ、
をさらに含む項目１２１に記載の方法。
（項目１２８）
（Ｃ）ナノワイヤをターゲット表面に取り付けるステップ、
をさらに含む項目１２１に記載の方法。
（項目１２９）
ステップ（Ｃ）が、
ターゲット表面上のナノワイヤを硬化させるステップ、
を含む項目１２８に記載の方法。
（項目１３０）
ステップ（Ｃ）が、
電荷をターゲット表面に付与するステップ、
を含む項目１２１に記載の方法。
（項目１３１）
複数の半導体デバイスを有する大面積マクロエレクトロニクス基板を製造する方法であって、
（Ａ）ナノワイヤ溶液をノズルの少なくとも１つの出力開口から基板上へ案内し、動作電流密度を達成するのに十分な密度のナノワイヤを備えたナノワイヤ薄膜を形成するステップと、
（Ｂ）ナノワイヤ薄膜をパターン化し、複数の半導体デバイス領域を画定するステップと、
（Ｃ）半導体デバイス領域においてオーミックコンタクトを形成し、それによって、電気的接続を複数の半導体デバイスに提供するステップと、
を含む方法。
（項目１３２）
ステップ（Ａ）が、
ナノワイヤ薄膜に含まれるナノワイヤを実質的に整列させるステップ、
を含む項目１３１に記載の方法。
（項目１３３）
（Ｄ）ナノワイヤ薄膜を硬化させるステップ、
をさらに含む項目１３１に記載の方法。
（項目１３４）
（Ｄ）電荷をターゲット表面に付与するステップ、
をさらに含む項目１３１に記載の方法。
（項目１３５）
高い電子移動度を有する導電性ナノワイヤを設計する方法であって、
（Ａ）半導体材料を選択するステップと、
（Ｂ）選択された半導体材料から製造されたナノワイヤの最大直径を決定するステップであり、その最大直径が、相当な電子の量子閉じ込めを提供する、前記最大直径を決定するステップと、
を含む方法。
（項目１３６）
ステップ（Ｂ）が、


によって最大直径を計算するステップ、
を含む項目１３５に記載の方法。
（項目１３７）
（Ｃ）選択された半導体材料から複数のナノワイヤを形成するステップであり、複数のナノワイヤに含まれるそれぞれのナノワイヤが、決定された最大直径よりも小さいかまたはその最大直径に等しい直径（直径≦決定された最大直径）を有するように形成される、前記形成するステップ、
を含む項目１３５に記載の方法。
（項目１３８）
ステップ（１）が、
Ｓｉ、Ｇｅ、ＡｌＮ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、および、ＺｎＳの中の１つであるように半導体材料を選択するステップ、
を含む項目１３５に記載の方法。
（項目１３９）
ステップ（Ｃ）が、
予め定められた長さを有するように複数のナノワイヤに含まれるそれぞれのナノワイヤを形成するステップであり、それぞれのナノワイヤが、ナノワイヤにおける電子のバリスティック輸送を可能にする、前記形成するステップ、
を含む項目１３５に記載の方法。
（項目１４０）
予め定められた係数Ｎが、３よりも大きいかまたは３に等しい（Ｎ≧３）項目１３６に記載の方法。
（項目１４１）
予め定められた係数Ｎが、５よりも大きいかまたは５に等しい（Ｎ≧５）項目１４０に記載の方法。
（項目１４２）
高い電子移動度を有する導電性ナノワイヤを製造する方法であって、
（Ａ）半導体材料を選択するステップと、
（Ｂ）選択された半導体材料から複数のナノワイヤを形成するステップであり、それぞれのナノワイヤが、選択された半導体材料のために決定された最大直径よりも小さいかまたはその決定された最大直径に等しい直径（直径≦決定された最大直径）を有するように形成され、それぞれのナノワイヤが、相当な電子の量子閉じ込めを維持するのを可能にする、前記形成するステップと、
を含む方法。
（項目１４３）
ステップ（Ｂ）が、


によって最大直径を計算するステップ、
を含む項目１４２に記載の方法。
（項目１４４）
ステップ（１）が、
Ｓｉ、Ｇｅ、ＡｌＮ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、および、ＺｎＳの中の１つであるように半導体材料を選択するステップ、
を含む項目１４２に記載の方法。
（項目１４５）
それぞれのナノワイヤが、予め定められた長さよりも小さいかまたは予め定められた長さに等しい長さ（長さ≦予め定められた長さ）を有し、それによって、電子のバリスティック輸送をナノワイヤにおいて発生させることができる項目１４２に記載の方法。
（項目１４６）
予め定められた係数Ｎが、３よりも大きいかまたは３に等しい（Ｎ≧３）項目１４３に記載の方法。
（項目１４７）
予め定められた係数Ｎが、５よりも大きいかまたは５に等しい（Ｎ≧５）項目１４６に記載の方法。
（項目１４８）
（Ｃ）電子を伝導キャリアとして使用するように複数のナノワイヤを構成するステップであり、それによって、複数のナノワイヤに含まれるナノワイヤにおいて、電子のフォノン散乱が、減少する、前記構成するステップ、
をさらに含む項目１４２に記載の方法。
（項目１４９）
ステップ（Ｃ）が、
（１）複数のナノワイヤをｎ型ドーパント材料によってドーピングするステップ、
を含む項目１４８に記載の方法。
（項目１５０）
ステップ（Ｃ）が、
（１）複数のナノワイヤをｐ型ドーパント材料によってドーピングするステップと、
（２）電子を伝導キャリアにするのに十分なバイアス電圧を複数のナノワイヤに印加することによって、複数のナノワイヤを逆のモードで動作させるステップと、
を含む項目１４８に記載の方法。
（項目１５１）
複数のナノワイヤが、トランジスタのソース電極とドレイン電極との間に結合され、ステップ（２）が、
バイアス電圧をトランジスタのゲートバイアス電圧として複数のナノワイヤに印加するステップ、
を含む項目１５０に記載の方法。
（項目１５２）
高い電子移動度を有する導体であって、
動作電流レベルを達成するのに十分な密度のナノワイヤを有するナノワイヤ薄膜であり、それぞれのナノワイヤが、半導体材料を備え、かつ、前記半導体材料のために決定された最大直径よりも小さいかまたはその決定された最大直径に等しい直径（直径≦決定された最大直径）を有し、相当な電子の量子閉じ込めを前記それぞれのナノワイヤが維持するのを可能にする、前記ナノワイヤ薄膜、
を備えた導体。
（項目１５３）
前記最大直径が、


に基づいて計算される、
項目１５２に記載の導体。
（項目１５４）
前記半導体材料が、Ｓｉ、Ｇｅ、ＡｌＮ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、および、ＺｎＳの中の１つである項目１５２に記載の導体。
（項目１５５）
それぞれのナノワイヤが、予め定められた長さよりも小さいかまたは予め定められた長さに等しい長さ（長さ≦予め定められた長さ）を有し、それによって、電子のバリスティック輸送を前記それぞれのナノワイヤにおいて発生させることができる項目１５２に記載の導体。
（項目１５６）
予め定められた係数Ｎが、３よりも大きいかまたは３に等しい（Ｎ≧３）項目１５３に記載の導体。
（項目１５７）
予め定められた係数Ｎが、５よりも大きいかまたは５に等しい（Ｎ≧５）項目１５６に記載の導体。
（項目１５８）
ナノワイヤが、電子を伝導キャリアとして使用するように構成され、それによって、ナノワイヤにおいて、電子のフォノン散乱が、減少する項目１５２に記載の導体。
（項目１５９）
ナノワイヤが、ｎ型ドーパント材料によってドーピングされ、電子を伝導キャリアとして使用するように構成された項目１５８に記載の導体。
（項目１６０）
ナノワイヤが、ｐ型ドーパント材料によってドーピングされ、
電子を伝導キャリアとして使用するのに十分なバイアス電圧をナノワイヤ薄膜に印加することによって、ナノワイヤ薄膜が、逆のモードで動作させられる、
項目１５８に記載の導体。
（項目１６１）
複数のナノワイヤが、トランジスタのソース電極とドレイン電極との間に結合され、バイアス電圧が、トランジスタのゲートバイアス電圧として複数のナノワイヤに印加される項目１６０に記載の導体。
（項目１６２）
減少した表面散乱を有するナノワイヤを製造する方法であって、
（Ａ）半導体材料を選択するステップと、
（Ｂ）選択された半導体材料から複数のナノワイヤを形成するステップと、
（Ｃ）複数のナノワイヤに含まれるそれぞれのナノワイヤの周囲表面を絶縁層によってコーティングするステップと、
を含む方法。
（項目１６３）
絶縁層が、誘電体層を備え、ステップ（Ｃ）が、
複数のナノワイヤに含まれるそれぞれのナノワイヤを誘電材料によってコーティングするステップ、
を含む項目１６２に記載の方法。
（項目１６４）
絶縁層が、酸化物を備え、ステップ（Ｃ）が、
複数のナノワイヤに含まれるそれぞれのナノワイヤを酸化させ、複数の酸化したナノワイヤを生成するステップ、
を含む項目１６２に記載の方法。
（項目１６５）
（Ｄ）複数の酸化したナノワイヤに含まれるそれぞれの酸化したナノワイヤをアニーリングするステップ、
をさらに含む項目１６４に記載の方法。
（項目１６６）
ステップ（Ｄ）が、
それぞれの酸化したナノワイヤをＨ ２ 雰囲気中においてアニーリングし、それぞれの酸化したナノワイヤの酸化された層と酸化されない部分との界面におけるダングリングボンドをパッシベーションするステップ、
を含む項目１６５に記載の方法。
（項目１６７）
減少した表面散乱を有するナノワイヤを製造する方法であって、
（Ａ）半導体材料を選択するステップと、
（Ｂ）選択された半導体材料から複数のナノワイヤを形成するステップと、
（Ｃ）複数のナノワイヤに含まれるそれぞれのナノワイヤをドーピングするステップであり、それによって、それぞれのナノワイヤが、コア−シェル構造を備え、シェルが、それぞれのコアを取り巻くそれぞれのナノワイヤのドーピングされた外側層である、前記ドーピングするステップとを含み、
ステップ（Ｃ）が、
動作中に、それぞれのナノワイヤのキャリアを実質的にコアに閉じ込めるステップ、
を含む方法。
（項目１６８）
ステップ（Ｃ）が、
ドーピングされた外側層がそれぞれのコアのエネルギー準位に比較してより高いエネルギー準位を有するように、それぞれのナノワイヤのドーピングされる外側層のためのドーパント材料を選択するステップと、
選択されたドーパント材料を用いて、複数のナノワイヤに含まれるそれぞれのナノワイヤをドーピングするステップと、
を含む項目１６７に記載の方法。
（項目１６９）
前記ドーピングするステップが、
ドーピングされた外側層の格子構造がコアの格子構造に実質的に整合するように、ドーピングされる外側層のためのドーパント材料を選択するステップと、
選択されたドーパント材料を用いて、複数のナノワイヤに含まれるそれぞれのナノワイヤをドーピングするステップと、
を含む項目１６７に記載の方法。
（項目１７０）
減少した表面散乱を有する半導体デバイスであって、
複数の導電性ナノワイヤを備え、それぞれのナノワイヤが、
半導体材料を備えたコアと、
それぞれのコアを取り巻くシェルとを備え、
前記シェルが、ドーパント材料によってドーピングされた前記半導体材料を備え、
前記ドーピングされた半導体材料が、動作中に、前記それぞれのナノワイヤのキャリアをそれぞれの前記コアに実質的に閉じ込める、
半導体デバイス。
（項目１７１）
前記ドーパント材料によって、前記シェルが、前記それぞれのコアに比較してより高いエネルギー準位を有する項目１７０に記載の半導体デバイス。
（項目１７２）
前記ドーパント材料によって、前記セルが、前記それぞれのコアの格子構造に十分に整合する格子構造を有し、それによって、前記それぞれのナノワイヤの前記キャリアが、動作中に、前記それぞれのコアに実質的に閉じ込められる項目１７０に記載の方法。
（項目１７３）
複数の半導体デバイスを有する電子的基板であって、
基板と、
動作電流レベルを達成するのに十分な密度のナノワイヤを備えて前記基板上に形成されたナノワイヤ薄膜であり、前記ナノワイヤ薄膜が、複数の半導体デバイス領域を画定する、前記ナノワイヤ薄膜と、
前記半導体デバイス領域に形成されたコンタクトであり、それによって、電気的な接続を複数の半導体デバイスに提供する、前記コンタクトと、
を備えた電子的基板。
（項目１７４）
半導体デバイスの少なくとも一部が、トランジスタを備え、前記コンタクトが、前記ナノワイヤ薄膜の上側または下側に形成されたゲート電極、ソース電極、および、ドレイン電極を備え、前記ナノワイヤ薄膜が、前記ソース電極と前記ドレイン電極との間にチャンネルを形成する項目１７３に記載の半導体デバイス。
（項目１７５）
半導体デバイスの少なくとも一部が、ダイオードを備え、前記コンタクトが、前記ナノワイヤ薄膜の上側または下側に形成されたアノード電極およびカソード電極を備えた項目１７３に記載の半導体デバイス。
（項目１７６）
前記ナノワイヤ薄膜が、前記アノード電極と前記カソード電極との間にｐｎ接合を形成する項目１７５に記載の半導体デバイス。
（項目１７７）
前記ダイオードが、発光ダイオードを備えた項目１７５に記載の半導体デバイス。
（項目１７８）
半導体デバイスの少なくとも一部が、論理素子を備えた項目１７３に記載の半導体デバイス。
（項目１７９）
半導体デバイスの少なくとも一部が、メモリー素子を備えた項目１７３に記載の半導体デバイス。
（項目１８０）
半導体デバイスの少なくとも一部が、アクティブマトリックス駆動回路を備えた項目１７３に記載の半導体デバイス。
（項目１８１）
前記ナノワイヤが、それらの長軸に実質的に平行に整列させられた項目１７３に記載の半導体デバイス。
（項目１８２）
前記ナノワイヤが、ソース電極とドレイン電極との間の軸に実質的に平行に整列させられた項目１７４に記載の半導体デバイス。
（項目１８３）
前記ゲート電極が、基板上に形成され、前記ナノワイヤ薄膜が、前記ゲート電極上に形成され、前記ソース電極および前記ドレイン電極が、前記ナノワイヤ薄膜上に形成された項目１７４に記載の半導体デバイス。
（項目１８４）
前記ソース電極および前記ドレイン電極が、前記基板上に形成され、前記ナノワイヤ薄膜が、前記ソース電極および前記ドレイン電極上に形成され、前記ゲート電極が、前記ナノワイヤ薄膜上に形成された項目１７４に記載の半導体デバイス。
（項目１８５）
前記ゲート電極、前記ソース電極、および、前記ドレイン電極が、前記基板上に形成され、前記ナノワイヤ薄膜が、前記ゲート電極、前記ソース電極、および、前記ドレイン電極上に形成された項目１７４に記載の半導体デバイス。
（項目１８６）
前記ゲート電極、前記ソース電極、および、前記ドレイン電極が、前記ナノワイヤ薄膜上に形成された項目１７４に記載の半導体デバイス。
（項目１８７）
一部の半導体デバイス間の配線をさらに含む項目１７３に記載の半導体デバイス。
（項目１８８）
前記基板が、可撓性のある薄膜を含む項目１７３に記載の半導体デバイス。
（項目１８９）
前記基板が、透明な材料を含む項目１７３に記載の半導体デバイス。
（項目１９０）
前記基板が、透明な材料を含む項目１７３に記載の半導体デバイス。
（項目１９１）
前記ナノワイヤが、単結晶ナノワイヤであり、前記単結晶ナノワイヤにおいて、電気的なキャリアが、一般的なプレーナー単結晶半導体材料から形成されたデバイスにおいて輸送する電気的なキャリアの移動度に比べてもひけを取らない移動度で輸送する項目１７３に記載の半導体デバイス。
（項目１９２）
前記ナノワイヤ薄膜が、チャンネルにおいて、１０ナノアンペアよりも大きいオン状態電流レベルを有するのに十分な数のナノワイヤを含む項目１７４に記載の半導体デバイス。
（項目１９３）
前記チャンネルが、１つよりも多いナノワイヤを含む項目１７４に記載の半導体デバイス。
（項目１９４）
前記ゲート電極の少なくとも一部が、１つよりも多いナノワイヤ薄膜を備えた項目１７４に記載の半導体デバイス。
（項目１９５）
チャンネルの少なくとも一部が、ｐｎ接合を備え、それによって、動作中に、ｐｎ接合が、光を放射する項目１７４に記載の半導体デバイス。
（項目１９６）
前記ナノワイヤが、ドーピングされた項目１７３に記載の半導体デバイス。
（項目１９７）
前記ナノワイヤの少なくとも一部が、ドーピングされたコアを有する項目１７３に記載の半導体デバイス。
（項目１９８）
前記ナノワイヤの少なくとも一部が、ドーピングされたシェルを有する項目１７３に記載の半導体デバイス。
（項目１９９）
前記ナノワイヤの少なくとも一部が、ドーピングされたコアおよびシェルを有する項目１７３に記載の半導体デバイス。
（項目２００）
前記ナノワイヤの少なくとも一部が、酸化され、それによって、ゲート誘電体を形成する項目１７４に記載の半導体デバイス。
（項目２０１）
半導体デバイスの少なくとも一部が、別の回路に電気的に結合された項目１７３に記載の半導体デバイス。
（項目２０２）
前記回路が、論理回路である項目２０１に記載の半導体デバイス。
（項目２０３）
前記回路が、メモリー回路である項目２０１に記載の半導体デバイス。
（項目２０４）
前記回路が、アクティブマトリックス駆動回路である項目２０１に記載の半導体デバイス。
（項目２０５）
半導体デバイスの少なくとも一部が、別の回路に物理的に結合する項目１７３に記載の半導体デバイス。
（項目２０６）
前記回路が、論理回路である項目２０５に記載の半導体デバイス。
（項目２０７）
前記回路が、メモリー回路である項目２０５に記載の半導体デバイス。
（項目２０８）
前記回路が、アクティブマトリックス駆動回路である項目２０５に記載の半導体デバイス。
（項目２０９）
前記ナノワイヤが、パターン化された項目１７３に記載の半導体デバイス。
（項目２１０）
前記パターン化されたナノワイヤが、フォトリソグラフィーによってパターン化された項目２０９に記載の半導体デバイス。
（項目２１１）
前記パターン化されたナノワイヤが、スクリーン印刷された項目２０９に記載の半導体デバイス。
（項目２１２）
前記パターン化されたナノワイヤが、インクジェット印刷された項目２０９に記載の半導体デバイス。
（項目２１３）
前記パターン化されたナノワイヤが、ミクロ密着印刷された項目２０９に記載の半導体デバイス。
（項目２１４）
ナノワイヤが、回転塗布された項目１７３に記載の半導体デバイス。
（項目２１５）
ナノワイヤが、機械的に整列させられた項目１７３に記載の半導体デバイス。
（項目２１６）
ナノワイヤが、フロー整列させられた項目１７３に記載の半導体デバイス。
（項目２１７）
ナノワイヤが、剪断力整列させられた項目１７３に記載の半導体デバイス。
（項目２１８）
前記ナノワイヤが、基板上のどこにでもデバイスを実現することのできる統計的確率を有するのに十分な密度を備えた項目１７３に記載の半導体デバイス。
（項目２１９）
前記ナノワイヤの少なくとも一部分上に成膜された酸化物の層をさらに備えた項目１７３に記載の半導体デバイス。
（項目２２０）
前記ナノワイヤが、単結晶半導体材料の移動度よりも大きい移動度を有するバリスティック導体である項目１７３に記載の半導体デバイス。
（項目２２１）
前記ナノワイヤが、無作為に配向された項目１７３に記載の半導体デバイス。
（項目２２２）
前記ナノワイヤが、単層、二次単層、または、多層として形成された項目１７３に記載の半導体デバイス。
（項目２２３）
前記チャンネルに含まれる少なくとも１つのチャンネルのために、前記ナノワイヤに含まれる少なくとも２つのナノワイヤの第１の端部が、前記チャンネルの第１のコンタクトに電気的に結合され、前記少なくとも２つのナノワイヤの第２の端部が、前記チャンネルの第２のコンタクトに電気的に結合された項目１７４に記載の半導体デバイス。
（項目２２４）
複数の半導体デバイスを有する電子的な基板を製造する方法であって、
（ａ）動作電流レベルを達成するのに十分なナノワイヤの密度を備えたナノワイヤ薄膜を基板上に形成するステップと、
（ｂ）ナノワイヤ薄膜において複数の半導体デバイス領域を画定するステップと、
（ｃ）半導体デバイス領域においてコンタクトを形成し、それによって、電気的な接続を複数の半導体デバイスに提供するステップと、
を含む方法。
（項目２２５）
ナノワイヤをそれらの長軸に実質的に平行に整列させるステップをさらに含む項目２２４に記載の方法。
（項目２２６）
ステップ（ｃ）が、ソース電極およびドレイン電極を形成するステップを含み、それによって、ナノワイヤが、それぞれのソース電極とそれぞれのドレイン電極との間に存在する長さを有するチャンネルを形成する項目２２４に記載の方法。
（項目２２７）
ゲート電極を形成するステップをさらに含む項目２２６に記載の方法。
（項目２２８）
ステップ（ｃ）が、アノード電極およびカソード電極を形成するステップを含む項目２２４に記載の方法。
（項目２２９）
ナノワイヤが、ソースコンタクトとドレインコンタクトとの間の軸にほぼ平行に整列させられる項目２２６に記載の方法。
（項目２３０）
ゲート電極が、基板上に形成され、ナノワイヤ薄膜が、ゲート電極上に形成され、ソース電極およびドレイン電極が、ナノワイヤ薄膜上に形成される項目２２７に記載の方法。
（項目２３１）
ソース電極およびドレイン電極が、基板上に形成され、ナノワイヤ薄膜が、ソース電極およびドレイン電極上に形成され、ゲート電極が、ナノワイヤ薄膜上に形成される項目２２７に記載の方法。
（項目２３２）
ゲート電極、ソース電極、および、ドレイン電極が、基板上に形成され、ナノワイヤ薄膜が、ゲート電極、ソース電極、および、ドレイン電極上に形成される項目２２７に記載の方法。
（項目２３３）
ゲート電極、ソース電極、および、ドレイン電極が、ナノワイヤ薄膜上に形成される項目２２７に記載の方法。
以下、添付の図面を参照して、本発明を説明する。図面においては、類似する符号は、同一かまたは機能的に類似する構成要素を示す。さらに、符号の最も左側の数字は、その符号が最初に現れる図面を識別するものである。
図１は、本発明の例としての実施形態によるナノワイヤ薄膜の一部分を示す図である。 図２は、本発明の例としての実施形態によるナノワイヤ薄膜を含む半導体デバイスを示す図である。 図３Ａ〜３Ｄは、本発明の例としての様々な実施形態によるドーピングされたナノワイヤを示す図である。 図４Ａおよび４Ｂは、本発明の例としてのドーピング実施形態によってドーピングされた半導体デバイスの実施例を示す図である。 図５は、本発明の実施形態による複数の半導体デバイスを製造するための例としてのステップを提供するフローチャートである。 図６Ａ〜６Ｆは、本発明の実施形態による基板上に複数の半導体デバイスを有する基板を製造する様々なステージを示す図である。 図６Ａ〜６Ｆは、本発明の実施形態による基板上に複数の半導体デバイスを有する基板を製造する様々なステージを示す図である。 図７は、本発明の実施形態による本発明のナノワイヤ薄膜を組み込んだ電気的なデバイスを製造するための例としてのステップを提供するフローチャートである。 図８Ａは、本発明の実施形態による均一に混合されたｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含むナノワイヤ薄膜の例としての一部分を示す拡大図である。 図８Ｂは、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方を含むナノワイヤ薄膜の例としての一部分を示す図である。 図８Ｃは、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方を含むナノワイヤ薄膜を示す図である。 図９は、本発明の実施形態による本発明のナノワイヤ薄膜を製造するための例としてのステップを提供するフローチャートである。 図１０は、本発明の例としての実施形態によるナノワイヤヘテロ構造を有するナノワイヤを示す図である。 図１１Ａは、本発明の実施形態による複数のナノワイヤを含む例としての電気的な２端子デバイスを示す図である。 図１１Ｂは、ナノワイヤヘテロ構造を組み込んだ例としてのｐｎｐトランジスタを示す図である。 図１２は、本発明の実施形態によるナノワイヤヘテロ構造を組み込んだ電気的デバイスを製造するための例としてのステップを提供するフローチャートである。 図１３Ａは、本発明の実施形態による、一対の電極すなわち第１の電気的コンタクトおよび第２の電気的コンタクトを有する独立した画素または光源を示す図である。 図１３Ｂは、本発明の実施形態による独立した画素または光源からなる列を示す図であり、それぞれの画素または光源は、類似するものである。 図１３Ｃは、本発明の実施形態による大面積光源を示す図であり、複数の光源列を含む。 図１４は、本発明の実施形態による発光ナノワイヤヘテロ構造を組み込んだ発光デバイスを製造するための例としてのステップを提供するフローチャートである。 図１５Ａおよび１５Ｂは、本発明の実施形態による例としてのフローマスクの底面図である。 図１６は、本発明の例としての実施形態によるフローマスクを組み込んだナノワイヤ配置システムを示す図である。 図１７Ａおよび１７Ｂは、本発明の例としての実施形態によるフローマスクを流れるナノワイヤの流れを示す平面図である。 図１８Ａは、本発明の実施形態によるフローマスクに重ね合わせられた例としての半導体ウェーハを示す図である。 図１８Ｂは、図１８Ａに示されるウェーハの表面部分を示す図であり、その上には、本発明の動作によって、ナノワイヤが配置されている。 図１８Ｃは、ウェーハ上に形成された集積回路のアレイを示す図であり、その上には、本発明の動作によって、ナノワイヤが配置されている。 図１９Ａは、本発明の実施形態による、図１８Ｃに示されるウェーハの１つの集積回路の例である集積回路を示す図である。 図１９Ｂは、本発明の実施形態による図１９Ａの集積回路の一部分を示す拡大図であり、例としての導電性トレースの細部を示す。 図１９Ｃは、本発明の例としてのフローマスクの動作によって図１９Ｂの集積回路部分に成膜されたナノワイヤを示す図である。 図１９Ｄは、本発明の実施形態による、図１８Ｃに示されるウェーハの１つの集積回路の例である集積回路を示す図である。 図１９Ｅは、本発明の実施形態による図１９Ｄの集積回路の一部分を示す拡大図であり、例としての導電性トレースの細部を示す。 図１９Ｆは、本発明の例としてのフローマスクの動作によって図１９Ｅの集積回路部分に成膜されたナノワイヤを示す図である。 図２０Ａは、図１９Ａ〜図１９Ｃに関連するグラフである。 図２０Ｂは、図１９Ｄ〜図１９Ｆに関連するグラフである。 図２１は、本発明の例としての実施形態による、フローマスクを用いてナノワイヤをターゲット表面上に配置するための例としてのステップを提供するフローチャートである。 図２２は、本発明の実施形態による例としてのナノワイヤ噴霧塗布システムのブロック構成図である。 図２３は、本発明の実施形態による、ナノワイヤの流れを例としてのターゲット表面上へ送出するノズルの詳細図である。 図２４および２５は、本発明の動作によってその上に配置された複数のナノワイヤを有するターゲット表面の平面図である。 図２４および２５は、本発明の動作によってその上に配置された複数のナノワイヤを有するターゲット表面の平面図である。 図２６は、本発明の実施形態による、ナノワイヤに電気的に接触した状態でその上に形成された複数の電気的コンタクトを備えたターゲット表面の平面図である。 図２７は、本発明の例としての実施形態による、噴霧技術を用いてナノワイヤをターゲット表面上に配置するための例としてのステップを提供するフローチャートである。 図２８は、本発明の例としての実施形態による、半導体材料の許容最大直径と有効質量ｍｅｆｆとの間の関係を示すグラフである。 図２９は、例としての様々な半導体材料に関する情報を列挙した表である。 図３０は、本発明の例としての実施形態による、高い電子移動度を有する導電性ナノワイヤを設計するための例としてのステップを提供するフローチャートである。 図３１は、例としてのＩＩＩ−Ｖ族半導体材料に関する情報を列挙した表である。 図３２は、本発明の例としての実施形態による、小さな表面散乱を有するナノワイヤを製造するための例としてのステップを提供するフローチャートである。 図３３は、本発明の例としての実施形態による、小さな表面散乱を有するナノワイヤを製造するための例としてのステップを提供するフローチャートである。 図３４Ａは、非晶質または多結晶のＳｉＴＦＴを示す図である。 図３４Ｂは、本発明の実施形態によるナノワイヤＴＦＴを示す図である。 図３４Ｃは、本発明の実施形態によるナノリボンＴＦＴを示す図である。 図３５Ａは、本発明の実施形態によるＮＷ−ＴＦＴを製造する方法のフローチャートである。 図３５Ｂは、本発明の実施形態によるＮＷ薄膜の光学顕微鏡写真である。 図３５Ｃは、本発明の実施形態による金電極を備えたＮＷ−ＴＦＴを示す図である。 図３５Ｄは、本発明の実施形態によるソース電極からドレイン電極まで架かるＮＷの平行なアレイを備えたＮＷ−ＴＦＴの光学顕微鏡写真である。 図３６Ａは、本発明の実施形態によるＮＷ−ＴＦＴの１ボルト（Ｖ）単位で変化する様々なゲート電圧（ＶＧＳ）における典型的なドレイン電流（ＩＤＳ）対ドレイン−ソースバイアス電圧（ＶＤＳ）の関係を示す図である。 図３６Ｂは、本発明の実施形態によるＮＷ−ＴＦＴのＩＤＳ対ＶＧＳのプロット曲線を示す図である。 図３６Ｃは、本発明の実施形態によるＮＷ−ＴＦＴのしきい値電圧分布のヒストグラムを示す図である。 図３６Ｄは、本発明の実施形態によるＮＷ−ＴＦＴのデバイスがターンオンされたとき（ＶＧＳ＝−１０Ｖ）のドレイン電流の関係を線形スケールで示す図である。 図３７Ａは、本発明の実施形態によるプラスチック基板上のＮＷ−ＴＦＴを示す図である。 図３７Ｂは、本発明の実施形態によるプラスチック基板上のいくつかのＮＷ−ＴＦＴを示す図である。 図３７Ｃは、本発明の実施形態によるプラスチック基板上のＮＷ−ＴＦＴの１ボルト（Ｖ）単位で変化する様々なゲート電圧（ＶＧＳ）におけるドレイン電流（ＩＤＳ）対ドレイン−ソースバイアス電圧（ＶＤＳ）の関係を示す図である。 図３７Ｄは、本発明の実施形態による、プラスチック基板を少し曲げた前後における同じＮＷ−ＴＦＴの伝達特性を示す図である。 図３８Ａは、本発明の実施形態による電解液ゲートを備えたプラスチック基板上のＮＷ−ＴＦＴを示す図である。 図３８Ｂは、本発明の実施形態による、プラスチック基板上のＮＷ−ＴＦＴのＩＤＳ−ＶＤＳ関係を様々な電解液ゲート電圧の関数として示す図である。 図３８Ｃは、本発明の実施形態による、電解液ゲートを備えたプラスチック基板上のＮＷ−ＴＦＴのＶＤＳが１０ｍＶである場合のＩＤＳ−ＶＧＳ関係を示す図である。 図３９Ａは、本発明の実施形態によるＣｄＳナノリボンＴＦＴを示す図である。 図３９Ｂは、本発明の実施形態によるＣｄＳナノリボンＴＦＴのＩＤＳ−ＶＤＳ関係を様々なゲート電圧の関数として示す図である。 図３９Ｃは、本発明の実施形態によるＣｄＳナノリボンＴＦＴのＶＤＳが１ボルトの場合のＩＤＳ−ＶＧＳ関係を示す図である。 図４０は、本発明の実施形態によるｐ型チャンネルＮＷ−ＴＦＴおよびｎ型チャンネルＣｄＳナノリボンＴＦＴによって製造された相補型インバータを利得特性とともに示す図である。 図４１Ａは、本発明の例としての実施形態による合成されたシリコンナノワイヤの走査型電子顕微鏡写真である。図４１Ｂは、本発明の例としての実施形態による個々のＳｉナノワイヤの格子分解能透過型電子顕微鏡写真である。 図４２は、本発明の例としての実施形態による高移動度ナノワイヤ薄膜トランジスタを合成および実現するプロセスのフロー図である。 図４３は、本発明の例としての実施形態による単結晶コアおよび誘電体保護膜を備えたシリコンナノワイヤコア−シェル構造を示す図である。 図４４Ａ〜４４Ｃは、非晶質シリコン、多結晶シリコン、および、整列したナノワイヤ薄膜から製造された薄膜トランジスタ（ＴＦＴ）の概略図である。 図４５は、本発明の実施形態による、大きな領域の全体にわたってナノワイヤを整列させるための流体セルの概略図である。 図４６は、本発明の例としての実施形態による、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜を用いた大きな領域全体にわたるナノワイヤの整列を説明する図である。 図４７は、本発明の例としての実施形態による単一ナノワイヤ電界効果トランジスタの平面図および斜視図である。 図４８Ａおよび４８Ｂは、本発明の実施形態によるローカルゲートナノワイヤ薄膜トランジスタの斜視図である。
発明の詳細な説明
（序文）
ここに図示され、そして、説明される特定の実施形態は、本発明の実施例であり、本発明の範囲を限定しようとするものでは決してないことを理解すべきである。実際に、説明を簡潔なものにするために、システム（および、システムの個々の動作コンポーネントに含まれる構成要素）の一般的な電子部品、製造方法、半導体デバイス、並びに、ナノワイヤ（ＮＷ）、ナノロッド、ナノチューブ、および、ナノリボンの技術、並びに、その他の機能的側面は、ここでは、詳細には説明しない。さらに、説明を簡潔なものにするために、ここでは、本発明は、しばしば、ナノワイヤに関係するものとして説明され、また、半導体トランジスタデバイスに関係するものとして説明される。さらに、ナノワイヤの数およびそれらのナノワイヤの間隔は、説明される特定の実施形態のために提供され、それらの実施形態は、限定しようとするものではなく、様々なナノワイヤの数および間隔が、使用されてもよい。ナノワイヤが、しばしば、言及されるが、ここで説明される技術は、ナノロッド、ナノチューブ、および、ナノリボンにも応用できることを理解すべきである。さらに、ここで説明される製造技術は、あらゆる種類の半導体デバイスおよびその他の種類の電子コンポーネントを製作するのに使用されてもよいことを理解すべきである。さらに、この技術は、電気的システム、光システム、家庭用電化製品、産業用電子機器、無線システム、航空宇宙分野、または、その他の分野に利用するのに適したものである。
“ナノワイヤ”という用語は、ここで使用される場合、一般的には、５００ｎｍ以下、好ましくは、１００ｎｍ以下の少なくとも１つの断面寸法を含みかつ１０以上、好ましくは、５０以上、より好ましくは、１００以上のアスペクト比（長さ：幅）を有する細長い導電性かまたは半導電性のあらゆる材料（または、ここで説明されるその他の材料）を意味する。そのようなナノワイヤの実施例には、国際公開特許出願第ＷＯ０２／１７３６２号、第ＷＯ０２／４８７０１号、および、第ＷＯ０１／０３２０８号に記載されるような半導体ナノワイヤ、カーボンナノチューブ、および、類似する寸法を有するその他の細長い導電性または半導電性の構造体が含まれる。
“ナノロッド”という用語は、ここで使用される場合、一般的には、ナノワイヤに類似する細長い導電性かまたは半導電性のあらゆる材料（または、ここで説明されるその他の材料）を意味するが、ナノワイヤのアスペクト比よりも小さいアスペクト比（長さ：幅）を有する。２つかまたはそれ以上のナノロッドが、それらの縦軸に沿ってお互いに結合されてもよく、それによって、結合されたナノロッドは、電極間全体にわたることに注意されたい。あるいは、２つかまたはそれ以上のナノロッドは、実質的に、それらの縦軸に沿って整列してもよいが、お互いには結合されず、そのために、２つかまたはそれ以上のナノロッドの端部間には、小さな間隙が存在する。この場合、電子は、一方のナノロッドから他方のナノロッドへ飛び越えて小さな間隙を横断することによって、一方のナノロッドから他方のナノロッドへ流れてもよい。２つかまたはそれ以上のナノロッドは、実質的に、それらが経路を形成するように整列してもよく、その経路によって、電子は、電極間を移動してもよい。
ここで説明される例としての実施形態は、主として、ＣｄＳおよびＳｉを使用するが、例えば、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅ、Ｂ、Ｃ（ダイヤモンドを含む）、Ｐ、Ｂ−Ｃ、Ｂ−Ｐ（ＢＰ６）、Ｂ−Ｓｉ、Ｓｉ−Ｃ、Ｓｉ−Ｇｅ、Ｓｉ−ＳｎおよびＧｅ−Ｓｎ、ＳｉＣ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／Ｇａｐ／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ／ＩｎＡｓ／ＩｎＳｂ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／ＧａP／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ
／ＩｎＡｓ／ＩｎＳｂ、ＺｎＯ／ＺｎＳ／ＺｎＳｅ／ＺｎＴｅ、ＣｄＳ／ＣｄＳｅ／ＣｄＴｅ、ＨｇＳ／ＨｇＳｅ／ＨｇＴｅ、ＢｅＳ／ＢｅＳｅ／ＢｅＴｅ／ＭｇＳ／ＭｇＳｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＴｅ、ＳｎＳ、ＳｎＳｅ、ＳｎＴｅ、ＰｂＯ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｕＦ、ＣｕＣｌ、ＣｕＢｒ、ＣｕＩ、ＡｇＦ、ＡｇＣｌ、ＡｇＢｒ、ＡｇＩ、ＢｅＳｉＮ２、ＣａＣＮ２、ＺｎＧｅＰ２、ＣｄＳｎＡｓ２、ＺｎＳｎＳｂ２、ＣｕＧｅＰ３、ＣｕＳｉ２Ｐ３、（Ｃｕ、Ａｇ）（Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｆｅ）（Ｓ、Ｓｅ、Ｔｅ）２、Ｓｉ３Ｎ４、Ｇｅ３Ｎ４、Ａｌ２Ｏ３、（Ａｌ、Ｇａ、Ｉｎ）２（Ｓ、Ｓｅ、Ｔｅ）３、Ａｌ２ＣＯ、および、２つかまたはそれ以上のそのような半導体の適切な組み合わせから選択された半導体材料からなる半導電性のナノワイヤまたはナノリボンを含めて、ナノワイヤおよびナノリボンのためのその他の種類の材料が、使用されてもよい。
ある種の側面においては、半導体は、周期表のＩＩＩ族からのｐ型ドーパント、周期表のＶ族からのｎ型ドーパント、Ｂ、Ａｌ、および、Ｉｎからなるグループから選択されたｐ型ドーパント、Ｐ、Ａｓ、および、Ｓｂからなるグループから選択されたｎ型ドーパント、周期表のＩＩ族からのｐ型ドーパント、Ｍｇ、Ｚｎ、Ｃｄ、および、Ｈｇからなるグループから選択されたｐ型ドーパント、周期表のＩＶ族からのｐ型ドーパント、ＣおよびＳｉからなるグループから選択されたｐ型ドーパント、または、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｓｅ、および、Ｔｅからなるグループから選択されたｎ型ドーパント、からなるグループからのドーパントを備えてもよい。
さらに、ナノワイヤまたはナノリボンは、カーボンナノチューブ、または、導電性かまたは半導電性の有機ポリマー材料（例えば、ペンタセンおよび遷移金属酸化物）からなるナノチューブを含んでもよい。
したがって、“ナノワイヤ”という用語は、説明のために、ここに記載されたもの全体を通して言及されるが、ここに記載されたことは、ナノチューブ（例えば、それの軸方向に形成された中空管を有するナノワイヤ状構造体）を使用することも包含することを意図するものである。ナノチューブは、ここで説明される特性および利点を提供するために、ここでナノワイヤについて説明されるように、ナノチューブの組み合わせ／薄膜として、ナノチューブ単独で、あるいは、ナノワイヤと組み合わせて、形成されてもよい。
さらに、本発明のナノワイヤ薄膜は、半導体ナノワイヤおよび／またはナノチューブおよび／またはナノロッドおよび／またはナノリボンおよび／またはそれらの異なる割合のあらゆる組み合わせおよび／または構造的特徴を含む“不均一な”膜であってもよいことに注意されたい。例えば、“不均一な膜”は、様々な直径および長さを備えたナノワイヤ／ナノチューブ、および、ナノチューブおよび／または様々な特徴を有する“ヘテロ構造”のナノチューブを含んでもよい。
本発明においては、詳細な説明の重点は、ナノワイヤ、ナノロッド、ナノチューブ、または、ナノリボン薄膜をプラスチック基板上で使用することに関するが、これらのナノ構造体が取り付けられる基板は、その他の材料から構成されてもよく、限定はしないが、例えば、シリコン、ガラス、水晶、ポリマーなどのような固体材料からなるウェーハなどの均一な基板、例えば、ガラス、水晶、ポリカーボネート、ポリスチレンなどのようなプラスチックなどの固体材料からなる大きな硬質のシートが含まれ、あるいは、例えば、構造的なもの、複合的なものなどのさらなる構成要素を備えてもよい。ポリオレフィン、ポリアミド、および、その他のものなどのプラスチックのロールのような可撓性のある基板、透明な基板、あるいは、それらの特徴を組み合わせたものが、使用されてもよい。例えば、基板は、最終的に所望されるデバイスの一部であるその他の回路または構造的要素を含んでもよい。そのような構成要素の特定の例は、電気的コンタクト、その他のワイヤ、導電性経路のような電気回路要素を含み、ナノワイヤまたはその他のナノスケール導電性要素、光学的要素および／または光電気的要素（例えば、レーザ、ＬＥＤ、など）、および、構造的要素（例えば、微小カンチレバー、ピット、ウェル、ポスト、など）を含む。
実質的に“整列する”または“配向される”とは、ナノワイヤの集合または集団内の大部分のナノワイヤの縦軸が、３０°以内の単一方向に配向されることを意味する。大部分とは、様々な実施形態において、数が５０％よりも多いナノワイヤであると考えられるが、６０％、７５％、８０％、９０％、または、その他の割合のナノワイヤが、そのように配向された大部分であると考えられてもよい。ある種の好ましい側面においては、大部分のナノワイヤは、１０°以内の所望の方向に配向される。さらなる実施形態においては、大部分のナノワイヤは、その他の数値または範囲以内の所望の方向に配向されてもよく、無作為に配向されること、または、等方的に配向されることを含む。
ここでなされる空間的な記述（例えば、“上側”、“下側”、“上に”、“下に”、“上部”、“下部”、など）は、説明のためだけのものであり、本発明のデバイスは、どのような向きまたは形で空間的に配置されてもよいことを理解すべきである。
また、ここで説明されるナノワイヤに使用される材料は、高い移動度を有する半導体材料の固有の機械的な可撓性を有し、真に可撓性のある高性能の電子部品を製造するのを可能にする。きわめて小さな直径およびきわめて大きなアスペクト比（実施形態によっては、＞１，０００）のために、ナノワイヤは、優れた機械的な可撓性および強度を有する。個々のナノワイヤは、破損するまでに曲率半径ｒ＜１０μｍで容易に曲げることができる。これらの高密度基板上の個々のそれぞれのナノワイヤは、同じ方向に整列させられるが、周囲のワイヤから物理的に独立しており、この可撓性は、本発明のナノワイヤ薄膜において保持され、濃密な無機の配向されたナノワイヤ薄膜（ＤＩＯＮ薄膜）を含む。デバイス内の個々のナノワイヤを曲げなくても、それぞれのナノワイヤは長さがほんの１００μｍであるという事実が、ｒ≪１ｍｍであることを巨視的に可能にする。
（ナノワイヤ薄膜の実施形態）
本発明は、システムおよびデバイスの性能を向上させるために、システムおよびデバイスにナノワイヤを使用することを指向するものである。例えば、本発明は、半導体デバイスにナノワイヤを使用することを指向する。本発明によれば、複数のナノワイヤが、高移動度薄膜として形成される。ナノワイヤ薄膜は、電子デバイスに使用され、デバイスの性能および生産性を向上させる。
図１は、本発明の例としての実施形態によるナノワイヤ薄膜１００の拡大写真を示す。半導体ナノワイヤ薄膜１００は、デバイスの改善された動作を達成するために、また、簡単かつ安価な製造プロセスを可能にするために、一般的な電子デバイスにおける非晶質シリコン薄膜または有機薄膜の代わりに使用されてもよい。ナノワイヤ薄膜を使用することによって、本発明は、とりわけ、大きくて可撓性のある基板上に高性能で低コストのデバイスを製造するのに適したものとなる。
ここで説明されるナノワイヤ薄膜１００は、実現可能な様々な表面積で形成されてもよいことに注意されたい。例えば、本発明のナノワイヤ薄膜１００は、１ｍｍ２以上、１ｃｍ２以上、１０ｃｍ２以上、１ｍ２以上の機能領域を有するように、それどころか、それよりも大きいかまたは小さい領域を有するように形成されてもよい。
図１に示されるように、ナノワイヤ薄膜１００は、お互いに近接して配置された複数の個々のナノワイヤを含む。ナノワイヤ薄膜１００は、単一ナノワイヤの厚さに等しいかまたはそれよりも大きい様々な値の厚さを有してもよい。図１の実施例においては、ナノワイヤ薄膜１００のナノワイヤは、それらの長軸が実質的にお互いに平行となるように整列させられる。別の実施形態においては、ナノワイヤ薄膜１００のナノワイヤは、整列しておらず、その代わりに、無作為にかまたはそれとは別のやり方でお互いに異なる方向に配向されてもよいことに注意されたい。別の実施形態においては、ナノワイヤ薄膜１００のナノワイヤは、等方的に配向されてもよく、それによって、高い移動度が、すべての方向において提供される。ナノワイヤ薄膜１００のナノワイヤは、特定の用途に必要とされる場合に性能を向上させるために、電子流の方向に対してどのような形で整列させられてもよいことに注意されたい。
図２は、本発明の例としての実施形態による、ナノワイヤ薄膜１００を含む半導体デバイス２００を示す。図２において、半導体デバイス２００は、基板２０８上に形成されたソース電極２０２、ゲート電極２０４、ドレイン電極２０６を有するトランジスタとして示されている。ナノワイヤ薄膜１００は、ゲート電極２０４の部分上において、ソース電極２０２とドレイン電極２０６との間に結合される。ナノワイヤ薄膜１００は、実質的に、半導体デバイス２００のトランジスタのチャンネル領域として動作し、ここでさらに説明されるように、半導体２００が向上した特性で動作するのを可能にする。基板２０８に利用できる多くの種類の基板が、本明細書の別の箇所で説明される。
半導体デバイス２００は、説明のために、図２のトランジスタとして示されていることに注意されたい。関連する分野に精通する者には、ここに説明される教示から、ナノワイヤ薄膜１００は、トランジスタに加えて、ダイオードも含めたいくつかの種類の半導体デバイスに含まれてもよいことがわかるはずである。
いくつかの実施形態においては、ナノワイヤ薄膜１００のナノワイヤは、ソース電極２０２とドレイン電極２０６との間全体にわたる単結晶半導体ナノワイヤである。したがって、電気的キャリアは、単結晶ナノワイヤによって輸送することができ、その結果として、現在の非晶質シリコン技術および多結晶シリコン技術によって実際には得ることのできない高い移動度が得られる。
上述したように、ナノワイヤ薄膜１００のナノワイヤは、整列または配向されてもよい。例えば、図２に示されるナノワイヤ薄膜１００のナノワイヤは、ソース電極２０２とドレイン電極２０６との間のチャンネルの長手方向に平行に整列させられてもよく、あるいは、別の形で整列させられてもよい。
ナノワイヤ薄膜１００は、半導体デバイス２００の所望の特性を提供するのに十分な数のナノワイヤによって形成されてもよい。例えば、ナノワイヤ薄膜１００は、特定の半導体デバイスに要求される所望の電流密度または電流レベルを達成するのに十分な数のナノワイヤから形成されてもよい。例えば、図２のトランジスタの実施例においては、ナノワイヤ薄膜１００は、約１０ナノアンペアよりも大きいチャンネルにおける電流レベルを有するように形成されてもよい。
一実施形態においては、ナノワイヤ薄膜１００は、非対称の移動度を有するように形成されてもよい。例えば、これは、ナノワイヤ薄膜１００のナノワイヤを非対称に整列させることによって、および／または、ナノワイヤを特定の形でドーピングすることによって実現されてもよい。そのような非対称の移動度は、第２の方向においてよりも第１の方向においてきわめて大きなものにされてもよい。例えば、非対称の移動度は、第２の方向においてよりも第１の方向において約１０倍、１００倍、１０００倍、および、１００００倍も大きく生成されてもよく、あるいは、これらの値の中間にあるか、これらの値よりも大きいか、または、これらの値よりも小さいその他のどのような非対称移動度の比を有するように生成されてもよい。
ナノワイヤ薄膜１００のナノワイヤは、性能を改善するために、様々な形でドーピングされてもよい。ナノワイヤは、半導体デバイス２００に含める前に、あるいは、半導体デバイス２００に含めた後に、ドーピングされてもよい。さらに、ナノワイヤは、それの長軸の一部分に沿って異なるようにドーピングされてもよく、また、ナノワイヤ薄膜１００におけるその他のナノワイヤと異なるようにドーピングされてもよい。個々のナノワイヤのためのドーピング方式、および、ナノワイヤ薄膜のためのドーピング方式のいくつかの実施例が、以下に提供される。しかしながら、関連する分野に精通する者には、ここに説明される教示から、ナノワイヤおよびそれらの薄膜は、さらなるやり方でおよびここで説明されるやり方のあらゆる組み合わせでドーピングされてもよいことは明らかなことである。
図３Ａは、均一にドーピングされた単結晶ナノワイヤであるナノワイヤ３００を示す。そのような単結晶ナノワイヤは、正しく制御された形で、ｐ型かまたはｎ型の半導体としてドーピングされてもよい。ナノワイヤ３００のようなドーピングされたナノワイヤは、改善された電子的特性を呈する。例えば、そのようナノワイヤは、別の単結晶材料に比べてひけを取らないキャリア移動度レベルを有するようにドーピングされてもよい。さらに、何らかの特定の動作理論に束縛されることなく、ナノワイヤチャンネル内部を横断する電子波の１次元性のために、また、小さな散乱確率のために、そのようナノワイヤは、バルク単結晶材料よりもさらに高い移動度を達成することができる。単一ｐ型Ｓｉ（シリコン）ナノワイヤの場合、最大で１５００ｃｍ２／Ｖ・ｓのキャリア移動度レベルが、示されており、また、ｎ型ＩｎＰナノワイヤの場合、最大で４０００ｃｍ２／Ｖ・ｓのキャリア移動度レベルが、示されている。
図３Ｂは、コア−シェル構造に基づいてドーピングされたナノワイヤ３１０を示す。図３Ｂに示されるように、ナノワイヤ３１０は、ドーピングされた表面層３０２を有し、その表面層３０２は、ナノワイヤ３１０の表面上における分子の単層だけであることを含めて、様々な厚みレベルを有してもよい。そのような表面ドーピングは、ナノワイヤの伝導チャンネルから不純物を分離し、不純物関連散乱現象を抑制し、それによって、大きく向上したキャリア移動度をもたらすことができる。例えば、ナノワイヤが、コア−シェル構造に基づいてドーピングされた場合、ナノワイヤ内部において“バリスティック”輸送を達成することができる。“バリスティック”輸送は、電気的キャリアがナノワイヤによって本質的に抵抗のない状態で輸送されることである。ナノワイヤのドーピングに関するさらなる詳細な説明が、以下に提供される。
図３Ｃは、ナノワイヤ３２０を示し、そのナノワイヤ３２０は、均一にドーピングされ、別の種類のコア−シェル構造に基づいて、誘電体層３０４によってコーティングされる。誘電体層３０４は、ＳｉＯ２またはＳｉ３Ｎ４のような様々な誘電材料から選択されてもよい。誘電体層３０４の使用は、本明細書の別の箇所で説明されるように、半導体デバイス２００の製造を簡単なものにすることができる。誘電体層３０４は、以下でさらに説明されるように、ナノワイヤ３２０上に形成されてもよい。
図３Ｄは、ナノワイヤ３３０を示し、そのナノワイヤ３３０は、図３Ｂに示されるコア−シェル構造に基づいてドーピングされた表面層３０２を備えてドーピングされ、さらに、図３Ｃに示されるように、誘電体層３０４によってコーティングされる。
図４Ａおよび図４Ｂは、本発明の例としてのドーピング実施形態による、半導体デバイス２００の実施例を示す。図４Ａに示されるように、基板２０８の上面は、ドーパント層４０２によってコーティングされる。ドーパント層４０２は、電子供与体ドーピング材料または電子受容体ドーピング材料を含む。半導体デバイス２００の特性は、ドーパント層４０２を提供することによって制御されてもよい。電子供与体材料または電子受容体材料は、負電荷キャリアまたは正電荷キャリアをナノワイヤに提供し、それぞれ、ｎ型チャンネルトランジスタまたはｐ型チャンネルトランジスタを実現する。半導体デバイス２００のこの構造において、きわめて高い移動度レベルを達成することができる。なぜなら、ドーパントは、実際の伝導チャンネルから分離されるからである。
図４Ｂに示されるように、ドーパント層４０２は、ナノワイヤ薄膜１００を取り囲む実質的に局所的に限定された基板２０８の領域を覆う。実施形態によっては、半導体デバイス２００に付加されるドーパント層４０２は、ｎ型およびｐ型の異なる特性に基づいてドーピングされた２つかまたはそれ以上の領域を有するようにパターン化されてもよい。例えば、図４Ｂの実施形態においては、ドーパント層４０２は、ｎ型の特性によってドーピングされた第１の部分４０４と、ｐ型の特性によってドーピングされた第２の部分４０６とを有する。そのような実施形態においては、発光ダイオード（ＬＥＤ）を含めた様々な電子デバイスおよび光電子デバイスに基づいて、ｐｎ接合を達成することができる。
上述したように、ドーパント層４０２は、半導体デバイス２００を実際に製造する前かまたは後に基板２０８上に提供されてもよい。
これらの材料から製造されたナノワイヤの集合は、高性能の電子部品のための有益なビルディングブロックである。実質的に同じ方向に配向されたナノワイヤの集合は、高い移動度の値を有する。さらに、ナノワイヤは、溶液中において柔軟に処理することができ、安価な製造を可能にする。ナノワイヤの集合は、ナノワイヤ薄膜を実現するために、溶液からどのような種類の基板上にも容易に組み立てることができる。例えば、高性能電子部品に使用するために、半導体デバイスに使用されるナノワイヤ薄膜は、２、５、１０、１００、および、これらの数の中間にあるかまたはこれらの数よりも多いその他のどのような数のナノワイヤを含むように形成されてもよい。
ナノワイヤは、有機半導体材料のようなポリマー／材料と組み合わせられると、高性能の複合材料を製造するのに使用することもでき、その複合材料は、どのような種類の基板上にも柔軟に回転塗布（ｓｐｉｎ−ｃａｓｔ）することができることに注意されたい。ナノワイヤ／ポリマー複合材料は、純粋なポリマー材料よりも優れた特性を提供することができる。ナノワイヤ／ポリマー複合材料に関するさらに詳細な説明が、以下に提供される。
上述したように、ナノワイヤの集合または薄膜は、実質的にお互いに平行になるように整列させられてもよく、あるいは、非整列の状態または無作為の状態のままにしておいてもよい。ナノワイヤの非整列の集合または薄膜は、多結晶シリコン材料に匹敵するかまたはそれよりも優れた電子的特性を提供し、それらの特性は、典型的には、１ｃｍ２／Ｖ・ｓから１０ｃｍ２／Ｖ・ｓまでの範囲にある移動度の値を有する。
ナノワイヤの整列した集合または薄膜は、単結晶材料に匹敵するかまたはそれよりも優れた性能を有する材料を提供する。さらに、整列したバリスティックナノワイヤ（例えば、図３Ｂに示されるようなコア−シェルナノワイヤ）を含むナノワイヤの集合または薄膜は、単結晶材料よりも大幅に改善された性能を提供することができる。
整列および非整列のナノワイヤ薄膜および複合材料および非複合材料のナノワイヤ薄膜は、本発明によれば、様々な方法で製造することができる。これらの種類のナノワイヤ薄膜を組み立てかつ製造するための例としての実施形態が、以下に提供される。
無作為に配向されたナノワイヤ薄膜は、様々な方法で得ることができる。例えば、ナノワイヤは、適切な溶液中に分散させてもよい。そして、ナノワイヤは、回転塗布法、滴下乾燥（ｄｒｏｐ−ａｎｄ−ｄｒｙ）法、流し乾燥（ｆｌｏｏｄ−ａｎｄ−ｄｒｙ）法、または、浸漬乾燥（ｄｉｐ−ａｎｄ−ｄｒｙ）法を用いて、所望の基板上に成膜されてもよい。これらのプロセスは、高い被覆率を保証するために、複数の回数だけ実行されてもよい。ナノワイヤ／ポリマー複合材料からなる無作為に配向された薄膜が、同じようにして製造されてもよく、ナノワイヤが分散した溶液がポリマー溶液であることを提供する。
整列したナノワイヤ薄膜は、様々な方法で得ることができる。例えば、整列したナノワイヤ薄膜は、以下の技術を用いて製造されてもよい。すなわち、（ａ）Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜整列、（ｂ）その全体がここに組み入れられる２００２年９月１０日に出願された米国特許出願第１０／２３９，０００号（代理人整理番号第０１−０００５４０号）に記載されるような流体フロー（ｆｌｕｉｄｉｃ ｆｌｏｗ）法、および、（ｃ）機械的な剪断力の印加。例えば、機械的剪断力は、ナノワイヤを第１の表面と第２の表面との間に配置し、そして、ナノワイヤを整列させるために、第１の表面および第２の表面を反対方向に動かすことによって、使用されてもよい。ナノワイヤ／ポリマー複合材料からなる整列した薄膜は、これらの技術を用いて得ることができ、それに続いて、所望のポリマーが、生成されたナノワイヤ薄膜上に回転塗布される。例えば、ナノワイヤは、液体ポリマー溶液中に堆積させられてもよく、そして、これらの整列プロセスの１つかまたはその他の整列プロセスに基づいて、整列させることが実行されてもよく、そして、整列したナノワイヤを硬化させてもよい（紫外線硬化、架橋、など）。また、ナノワイヤ／ポリマー複合材料からなる整列した薄膜は、ナノワイヤ／ポリマー複合材料からなる無作為に配向された薄膜を機械的に引き伸ばすことによって得ることもできる。
（ナノワイヤ薄膜を組み込んだ電子デバイスの製造）
本発明によるナノワイヤ薄膜を組み込んだ電子デバイスおよびシステムを製造する実施形態が、この章でさらに詳細に説明される。これらの実施形態は、説明のためにここに記載されるものであり、限定するものではない。この章で説明されるような本発明の電子デバイスおよびシステムは、関連する分野に精通する者にはここに説明される教示から明らかなように、別のやり方で製造されてもよい。
図５は、本発明のナノワイヤ薄膜を組み込んだ複数の半導体デバイスを製造するための例としてのステップを提供するフローチャート５００を示す。図５のステップは、関連する分野に精通する者にはここに説明される教示から明らかなように、図示される順序で実行されなくてもよい。以下の説明に基づいて、関連する分野に精通する者は、その他の構造的実施形態を考えることができる。これらのステップが、以下に詳細に説明される。
フローチャート５００は、ステップ５０２によって開始する。ステップ５０２において、ナノワイヤ薄膜が、動作電流レベルを達成するのに十分なナノワイヤの密度で基板上に形成される。例えば、上述したように、ナノワイヤ薄膜は、本発明に基づいて、様々な方法で基板上に形成されてもよい。ナノワイヤ薄膜は、動作電流レベルを達成するのに十分なナノワイヤの密度で形成される。十分な動作電流レベルは、典型的には、用途に基づいて決定される。例えば、電流レベルは、ナノアンペアの範囲にあってもよく、２ナノアンペアおよびそれよりも大きいかまたは小さい電流レベルを含む。ナノワイヤ薄膜は、必要とされる電流レベルを得るために、本明細書の別の箇所で説明される様々なやり方で形成されてもよい。ナノワイヤ薄膜は、整列させられてもよく、あるいは、整列させられなくてもよく、また、複合材料かまたは非複合材料であってもよい。
例えば、必要とされる動作電流密度を達成するために、最低限の数のナノワイヤが、基板上に所定の面積を有するナノワイヤ薄膜に含まれてもよい。したがって、形成されたそれぞれの半導体デバイスは、動作電流レベルで電流を流すのに十分な数のナノワイヤを有する。例えば、必要とされるナノワイヤ数／単位面積は、１ナノワイヤ、２ナノワイヤ、および、それよりも多いその他のどのような数のナノワイヤであってもよく、５、１０、１００、または、それ以上の数を含む。
ステップ５０４において、複数の半導体デバイス領域が、ナノワイヤ薄膜において画定される。例えば、図２に示される単一半導体デバイス２００を参照すると、ステップ５０２において形成されたナノワイヤ薄膜全体が、局所的なナノワイヤ薄膜１００を半導体デバイスが形成される基板の領域ごとに形成するために、パターン化される。別の実施形態においては、ナノワイヤ薄膜は、パターン化されなくてもよい。特定の基板上においては、半導体デバイス領域は、すべて、同じ種類の半導体デバイスを画定してもよく、あるいは、２つかまたはそれ以上の異なる種類の半導体デバイスを画定してもよいことに注意されたい。
ステップ５０６において、コンタクト（例えば、電極）領域が、半導体デバイス領域に形成され、それによって、電気的接続が、複数の半導体デバイスに提供される。半導体デバイスは、電気的接続を提供するために形成されるどのような数の必要とされるコンタクト領域を有してもよい。例えば、ダイオードまたはその他の２端子デバイスは、アノード電極およびカソード電極を形成されてもよい。例えば、再度、図２に示される単一半導体デバイス２００を参照すると、３つのコンタクト領域、すなわち、ソース電極２０２、ゲート電極２０４、および、ドレイン電極２０６が、形成された。その他の半導体デバイスは、より多いかまたは少ない数のコンタクト領域を形成されてもよい。
様々な種類のコンタクト領域が、ステップ５０６において、形成されてもよいことに注意されたい。コンタクト領域は、オーミックおよび非オーミックであってもよい。例えば、非オーミックショットキーダイオードバリヤコンタクトが、電極として使用されてもよい。ショットキーダイオードバリヤコンタクトは、一般的には、高品質のゲート誘電体を作成するのが難しい場合に、ＩＩＩ−Ｖ族半導体材料に使用される。この分野に通常の知識を有する者には明らかなように、ソース電極２０２、ゲート電極２０４、および、ドレイン電極２０６は、金属、合金、シリサイド、多結晶シリコン、または、それらに類似するもののような導電性の材料から形成され、それらを組み合わせたものを含む。
実施形態によっては、図５のフローチャート５００は、ナノワイヤをドーピングするステップを含んでもよい。ナノワイヤは、薄膜として形成される前に、または、薄膜として形成された後に、ドーピングされてもよい。ナノワイヤ薄膜は、基板上に形成された後にドーピングされてもよい。ナノワイヤは、様々なやり方でドーピングされてもよく、図３Ａ〜図３Ｄを参照して上述したやり方を含む。例えば、ナノワイヤのコアが、ドーピングされてもよく、および／または、ナノワイヤのシェル層が、ドーピングされてもよい。さらに、個々のナノワイヤおよび／またはナノワイヤ薄膜は、それらのそれぞれの長手方向に沿った異なる領域において異なるようにドーピングされてもよい。
さらに、実施形態によっては、図５のフローチャート５００は、誘電体層をナノワイヤ上に形成するステップを含んでもよい。誘電体層は、ナノワイヤを酸化させることによって、あるいは、誘電体層を形成することによって、形成されてもよい。例えば、その他の酸化されていない高い誘電率の材料が、使用されてもよく、窒化シリコン、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、および、その他の材料を含む。ナノワイヤの窒化は、ナノワイヤの酸化に使用されるプロセスに類似するプロセスによって実施されてもよい。これらの材料は、化学気相成長法（ＣＶＤ）または溶液位相オーバーコーティング（ｓｏｌｕｔｉｏｎ ｐｈａｓｅ ｏｖｅｒ−ｃｏａｔｉｎｇ）によって、または、簡単に、適切な前駆体を基板上に回転塗布することによって、ナノワイヤに付加されてもよい。その他の知られている技術が、使用されてもよい。
図５のステップは、単一または複数の半導体デバイスを基板上に製造することに適応させることができる。図６Ａ〜図６Ｆは、本発明の実施形態による、複数の半導体デバイスをその上に有する基板６００を製造する様々なステージを示す。図５に示されるフローチャート５００のステップは、図６Ａ〜図６Ｆに示されるプロセスに関連させて以下で言及される。
図６Ａは、基板６００の斜視図を示す。基板６００は、どのような種類の基板であってもよく、シリコン、ガラス、水晶、ポリマー、および、ここで説明されあるいは知られているその他のあらゆる種類の基板を含む。基板６００は、大きな面積または小さな面積であってもよく、また、可撓性のあるプラスチックまたは薄膜基板のような種類の硬質のものまたは可撓性のあるものであってもよい。基板６００は、不透明または透明であってもよく、また、導電性材料、半導電性材料、または、非導電性材料から製造されてもよい。
図６Ｂは、基板６００上に複数のゲート２０４をパターン化することを示す。ゲート２０４は、例えば、一般的なフォトリソグラフィープロセス、インクジェット印刷プロセス、または、ミクロ密着印刷プロセスを用いて、あるいは、その他のプロセスによって、基板６００上にパターン化されてもよい。図６Ｂに示される複数のゲート２０４のパターン化は、例えば、図５に示されるフローチャート５００のステップ５０６中において実行されてもよい。
図６Ｃは、基板６００上に誘電体層６０２を成膜することを示す。誘電体層６０２は、複数のゲート２０４を電気的に絶縁する。基板６００上に誘電体層６０２を成膜することは、蒸着、ポリマーの溶液塗布、または、酸化物誘電体を用いて、および、その他のプロセスによって、なされてもよい。基板６００上に成膜されるべきナノワイヤがそれら自身の誘電体層によって絶縁されていれば、基板６００上に誘電体層６０２を成膜することはなくてもよいことに注意されたい。例えば、図３Ｃおよび図３Ｄに示されるナノワイヤ３２０および３３０は、それらの表面上に予め形成された誘電材料層３０４を有する。誘電体層のない直接接触デバイスを考えることもできる。
図６Ｄは、基板６００上にナノワイヤ薄膜６０４を成膜することを示す。ナノワイヤ薄膜６０４の成膜は、本明細書の別の箇所に説明される様々な処理を用いてなされてもよく、回転塗布技術、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ整列技術、機械的整列技術、および、フロー整列技術を含む。図６Ｄに示されるナノワイヤ薄膜６０４の成膜は、例えば、図５に示されるフローチャート５００のステップ５０２中において実行されてもよい。
図６Ｅは、ナノワイヤ薄膜６０４を複数のナノワイヤ薄膜１００にパターン化することを示す。ナノワイヤ薄膜６０４のパターン化は、様々なプロセスを用いてなされてもよく、リソグラフィー技術を含む。ナノワイヤ薄膜６０４の成膜およびパターン化は、図６Ｄおよび図６Ｅに示されるように、インクジェット印刷法またはミクロ密着印刷法などの様々なプロセスを用いて同時になされてもよいことに注意されたい。複数のナノワイヤ薄膜６０４を図６Ｅに示される複数のナノワイヤ薄膜１００にパターン化することは、例えば、図５に示されるフローチャート５００のステップ５０４中において実行されてもよい。
図６Ｆは、複数のソース２０２および複数のドレイン２０６をパターン化し、複数の半導体デバイス２００を形成することを示す。ソース電極およびドレイン電極のパターン化は、図６Ｂに示されるような複数のゲート２０４をパターン化するのに使用されたプロセスに類似するプロセスを用いてなされてもよい。図６Ｆに示される複数のソースおよび複数のドレインのパターン化は、例えば、図５に示されるフローチャート５００のステップ５０６中において実行されてもよい。
ゲート２０４、ソース２０２、および、ドレイン２０６がパターン化される順序は、変更されてもよいことに注意されたい。例えば、ゲート２０４、ソース２０２、および、ドレイン２０６は、お互いに同時にまたは別々にパターン化されてもよい。それらは、すべて、ナノワイヤ薄膜６０４を成膜する前に、または、その後に、パターン化されてもよい。ソース２０２およびドレイン２０６は、ナノワイヤ薄膜６０４を成膜する前に、パターン化され、その後に、ゲート２０４が、パターン化されてもよい。あるいは、ゲート２０４は、ナノワイヤ薄膜６０４を成膜する前に、パターン化され、その後に、ソース２０２およびドレイン２０６が、パターン化されてもよい。また、ソース２０２かまたはドレイン２０６の一方が、ナノワイヤ薄膜６０４を成膜する前に、パターン化され、その後に、他方が、パターン化されてもよい。
実施形態によっては、ナノワイヤ薄膜の１つよりも多い層が、基板の所定の領域に付加されてもよいことに注意されたい。複数の層は、より大きな導電性を可能にすることができ、そして、それぞれの半導体デバイスの電気的特性を変更するのに使用されてもよい。複数の層は、お互いに類似し、あるいは、お互いに異なるものであってもよい。例えば、異なる方向に整列し、異なってドーピングされ、および／または、異なって絶縁されたナノワイヤを有する２つかまたはそれ以上のナノワイヤ薄膜の層が、特定の半導体デバイスに使用されてもよい。特定の半導体デバイスのコンタクト領域は、複数層のナノワイヤ薄膜の１つかまたはそれ以上のいずれかの層に結合されてもよい。ナノワイヤ薄膜は、必要に応じて、ナノワイヤの単層として、ナノワイヤの二次単層として、および、ナノワイヤの単層よりも大きいものとして形成されてもよいことに注意されたい。
（大面積マクロエレクトロニクス基板ナノワイヤ材料）
上述したように、電子的な膜および電気光学的な膜は、半導電性材料から製造されたナノワイヤを用いて、マクロエレクトロニクス（すなわち、大面積エレクトロニクス）基板上に形成されてもよい。さらに、本発明の実施形態によれば、ナノワイヤは、別の材料から製造されてもよく、これらのナノワイヤは、半導体材料から製造されたナノワイヤの場合と同じような方法で膜を形成するのに使用されてもよい。
本発明の実施形態においては、ナノワイヤは、磁性材料、強誘電材料、熱電材料、圧電材料、金属／合金、および、遷移金属酸化物材料のような材料から製造されてもよい。さらに、対応する薄膜は、磁性ナノワイヤ、強誘電ナノワイヤ、熱電ナノワイヤ、圧電ナノワイヤ、金属／合金、および、遷移金属酸化物ナノワイヤから形成されてもよい。したがって、これらの薄膜は、対応する磁性材料、強誘電材料、熱電材料、圧電材料、金属材料、または、遷移金属酸化物材料の特性を呈し、そして、可撓性または非可撓性の大面積基板上に形成されることが可能である。したがって、本発明によれば、まったく新しい材料／デバイスを形成することができる。
例えば、図３Ａに示されるナノワイヤ３００は、磁性材料、強誘電材料、熱電材料、圧電材料、金属材料、または、遷移金属酸化物材料から製造されたナノワイヤであってもよい。さらに、図１に示されるナノワイヤ薄膜１００は、したがって、例えば、磁性ナノワイヤの薄膜、強誘電ナノワイヤの薄膜、熱電ナノワイヤの薄膜、圧電ナノワイヤの薄膜、金属ナノワイヤの薄膜、または、遷移金属酸化物ナノワイヤの薄膜、あるいは、それらのどのような組み合わせであってもよい。
したがって、図２に示される半導体デバイス２００のようなデバイスは、１つかまたはそれ以上のこれらの材料から製造されたナノワイヤ薄膜を用いて、形成されてもよい。これらのデバイスは、磁性ナノワイヤのようなナノワイヤ材料の種類に応じて、電気的コンタクトを必要とし、あるいは、必要としないかもしれない。
例えば、本明細書の別の箇所で説明されるように、半導電性ナノワイヤ薄膜は、図２に示される半導体デバイス２００のような電気的デバイスに使用されてもよい。半導体デバイス２００は、ソース電極２０２、ゲート電極２０４、および、ドレイン電極２０６を有する３端子トランジスタデバイスである。図２に示されるように、ナノワイヤ薄膜１００は、ソース電極２０２をドレイン電極２０６に結合する。ゲート電極２０４は、ナノワイヤ薄膜１００に隣接して形成される。動作中、十分な電圧がゲート電極２０４に印加されると、電流が、ドレイン電極２０６とソース電極２０２との間に流れることができる。別の実施形態においては、ゲート電極２０４は、存在しなくてもよく、デバイス２００は、ダイオードのように、２端子デバイスとして動作する。例えば、そのような別の実施形態においては、ソース電極２０２およびドレイン電極２０６は、カソード電極およびアノード電極であってもよい。
一実施形態においては、ナノワイヤ薄膜１００が、磁性材料、強誘電材料、熱電材料、圧電材料、金属材料、または、遷移金属酸化物材料の１つから形成される場合、その特定のナノワイヤ材料の特性が、その薄膜が組み込まれた電気的デバイスの動作中に現れるかもしれない。
例えば、一実施形態においては、電流が、強誘電ナノワイヤ薄膜に流されると、永久的または非永久的な種類の電気分極が、強誘電ナノワイヤ薄膜に発生するかもしれない。
例としての別の実施形態においては、電流が、圧電ナノワイヤの薄膜に流されると、圧電ナノワイヤの薄膜に変形応力を発生させることができ、それは、圧電ナノワイヤ薄膜の形状の変化、移動、および／または、振動として現れるかもしれない。そのような圧電ナノワイヤ薄膜は、例えば、オーディオおよびその他の技術分野に利用されてもよい。遷移金属酸化物材料は、圧電ナノワイヤを製造するのに使用することのできる例としての材料である。
例としての別の実施形態においては、電流が、熱電ナノワイヤの薄膜に流されると、熱が、熱電ナノワイヤ薄膜の一端から他端へ伝導される。そのような熱電ナノワイヤ薄膜は、温度制御の分野および加熱の分野において、とりわけ、空間的に局所的な加熱および／または冷却が望まれる利用分野においてなど、多くの利用分野を有するかもしれない。
磁性ナノワイヤは、動作するために、電気的コンタクトに結合されなくてもよいかもしれない。磁性ナノワイヤ薄膜は、表面に磁気特性を付与するために、その表面上に形成されてもよい。ナノワイヤ薄膜は、特定の用途によって必要とされるような寸法を有してもよい。
金属ナノワイヤは、有効な導体を必要とする用途において、薄膜として形成されてもよい。さらに、インダクター、変圧器、および、電磁石のような電気的デバイスは、金属ナノワイヤ薄膜から形成されてもよい。
図７は、本発明の実施形態に基づいて本発明のナノワイヤ薄膜を組み込んだ電気的デバイスを製造するための例としてのステップを提供するフローチャート７００を示す。関連する分野に精通する者は、以下の説明に基づいて、その他の構造的実施形態を考え出すことができる。これらのステップが、以下で詳細に説明される。
フローチャート７００は、ステップ７０２によって開始する。ステップ７０２において、複数の（磁性ナノワイヤ、強誘電ナノワイヤ、熱電ナノワイヤ、圧電ナノワイヤ、金属ナノワイヤ、または、遷移金属酸化物ナノワイヤ）が、基板上に成膜される。例えば、基板は、図２に示される基板２０８であってもよい。さらに、複数のナノワイヤは、上述したナノワイヤ薄膜１００であってもよく、ナノワイヤ薄膜は、磁性材料、強誘電材料、熱電材料、圧電材料、金属／合金材料、または、遷移金属酸化物材料から製造される。ナノワイヤは、ナノワイヤがお互いに無作為に整列するように、あるいは、ナノワイヤがそれらの長軸が実質的に平行になるように整列した状態で、基板上に成膜されてもよい。
ステップ７０４において、第１および第２の電気的コンタクトが、基板上に形成される。例えば、第１および第２の電気的コンタクトは、図２に示されるように、ソース電極２０２およびドレイン電極２０６であってもよい。そのような実施形態においては、同様に、ゲート電極が、基板上に形成されてもよい。あるいは、第１および第２の電気的コンタクトは、カソード電極およびアノード電極であってもよい。さらなる実施形態においては、第１および第２の電気的コンタクトは、その他の種類のコンタクトであってもよい。さらに、その他の数のコンタクト／さらなるコンタクトが、基板上に形成されてもよい。
ステップ７０２および７０４は、どのような順序で実行されてもよい。ステップ７０２および７０４の作用は、少なくとも１つのナノワイヤが第１の電気的コンタクトを第２の電気的コンタクトに結合することである。本明細書の別の箇所で説明されるようなそれに続くプロセスステップが、必要に応じて実行されてもよく、ナノワイヤのパターン化、ナノワイヤのドーピング、および、電気的コンタクトに接触した状態でナノワイヤを基板に接着／付着させあるいは接着／付着するのを可能にすることを含む。
（高い移動度で電子および正孔の両方を伝導する大面積マクロエレクトロニクス材料）ｐ型ドーパントおよびｎ型ドーパントの両方をシリコンのような単一半導体に組み込むことができるが、同じ材料内に両方の種類のキャリアが存在することは、キャリアの再結合および消滅をもたらし、結果として、いずれのキャリアの場合にも貧弱な移動度となる。したがって、一般的な手段による単一半導体におけるｐ型ドーパントおよびｎ型ドーパントの再結合は、望ましいものではない。
本発明の実施形態によれば、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤは、別個に製造され、そして、マクロエレクトロニクス基板のような表面上に均一な混合物として成膜されてもよい。巨視的なレベルにおいては、結果として得られた材料は、高濃度のｎ型ドーパントおよびｐ型ドーパントの両方を含むと考えられる。しかしながら、個々の種類のキャリアは、お互いから物理的に分離され（すなわち、それらは、異なるナノワイヤ内に存在する）、その結果として、それらは、実質的に、相互に作用することはない（すなわち、キャリアは、実質的に、お互いに消滅しない）。したがって、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤのそのような混合物を生成することによって、あたかもｎ型およびｐ型の両方でドーピングされたかのように応答するマクロエレクトロニクスデバイスを製造することができる。例えば、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方を含む結果として得られるナノワイヤ薄膜は、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤの両方の特性を呈する。
例えば、本明細書の別の箇所で説明されるかさもなければ知られているダイオード、トランジスタ、および、その他の電気的デバイスは、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤの組み合わせを含むように製造されてもよい。例えば、図２に示される半導体デバイス２００は、ｐ型ドーピングナノワイヤおよびｎ型ドーピングナノワイヤの組み合わせを含むナノワイヤ薄膜１００を含んでもよい。ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤは、様々なやり方で薄膜として組み合わせられてもよい。それらの方法のいくつかが、以下に説明される。
例えば、図８Ａは、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４の均一な混合物を含むナノワイヤ薄膜８００の例としての一部分の拡大図を示す。薄膜８００は、様々な種類の電気的デバイスに使用することができる。図８Ａの実施例においては、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４は、基板上に成膜される前に、形成および混合されてもよく、あるいは、基板上で混合されてもよいことに注意されたい。また、図８Ａのナノワイヤは、無作為に配向されているように示されるが、上述したように、本発明は、部分的に平行に配向されたナノワイヤおよび実質的に平行に配向されたナノワイヤを使用することを含む。
例としての別の実施形態においては、図８Ｂは、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４の両方を含むナノワイヤ薄膜８１０の例としての一部分を示す。例えば、薄膜８１０は、基板上に形成されてもよい。図８Ｂに示されるように、薄膜８１０の第１の領域８１２は、複数のｎ型ドーピングナノワイヤ８０２を含み、薄膜８１０の第２の領域８１４は、複数のｐ型ドーピングナノワイヤ８０４を含む。図８Ｂの実施例においては、第１の領域８１２および第２の領域８１４は、実質的に、重なり合っていない。したがって、図８Ｂの実施例に示されるように、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４は、空間的にまたは地域的に分離された形で、相当にまたはそれどころか完全に分離されて基板上に成膜されてもよい。ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤは、空間的にまたは地域的にどのような形状で分離されてもよく、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤからなる分離した縞、スポット、などを基板上に形成することを含む。
例としての別の実施形態においては、図８Ｃは、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４の両方を含むナノワイヤ薄膜８２０を示す。図８Ｃに示されるように、薄膜８２０の第１の二次層８２２は、複数のｎ型ドーピングナノワイヤ８０２を含み、薄膜８２０の第２の二次層８２４は、複数のｐ型ドーピングナノワイヤ８０４を含む。したがって、図８Ｃの実施例に示されるように、ｎ型ドーピングナノワイヤ８０２およびｐ型ドーピングナノワイヤ８０４は、２つかまたはそれ以上の分離した層として基板上に成膜されてもよい。
本発明の実施形態においては、ｎ型ドーピングナノワイヤ８０２とｐ型ドーピングナノワイヤ８０４とは、混合され、層内において地域的に分離され、および／または、それらをどのようにでも組み合わせて、別個の層として分離されてもよい。
図９は、本発明の実施形態に基づいて、本発明のナノワイヤ薄膜を製造するための例としてのステップを提供するフローチャート９００を示す。関連する分野に精通する者にはここに説明される教示から明らかなように、図９のステップは、必ずしも、図示される順序で発生しなくてもよい。関連する分野に精通する者は、以下の説明に基づいて、その他の構造的実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート９００は、ステップ９０２によって開始する。ステップ９０２において、ｐ型ドーピングされた第１の複数のナノワイヤが、形成される。例えば、第１の複数のナノワイヤは、図８Ａ〜図８Ｃに示されるように、ｐ型ドーピングナノワイヤ８０４である。ｐ型ドーピングナノワイヤは、本明細書の別の箇所に記載されるようなさもなければ知られているような多くのどのような方法で形成されてもよい。例えば、ｐ型ドーピングナノワイヤは、真性ナノワイヤとして成長させ、その後に、それらは、ｐ型ドーピングされてもよく、あるいは、ｐ型ドーピング半導体材料から成長させてもよい。さらに、ｐ型ドーピングナノワイヤは、すべて、同じ半導体材料（例えば、すべて、ｐ型ドーピングされたＳｉ）から製造されてもよく、あるいは、ナノワイヤは、異なる半導体材料（すなわち、いくつかのｐ型ドーピングされたＳｉナノワイヤおよびｐ型ドーピングされたＣｄＳナノワイヤ）から製造されてもよい。
ステップ９０４において、ｎ型ドーピングされた第２の複数のナノワイヤが、形成される。例えば、第２の複数のナノワイヤは、図８Ａ〜図８Ｃに示されるように、ｎ型ドーピングナノワイヤ８０２であってもよい。ｎ型ドーピングナノワイヤは、本明細書の別の箇所に記載されるようなさもなければ知られているような多くのどのような方法で形成されてもよい。例えば、ｎ型ドーピングナノワイヤは、真性ナノワイヤとして成長させ、その後に、それらは、ｎ型ドーピングされてもよく、あるいは、ｎ型ドーピング半導体材料から成長させてもよい。さらに、ｎ型ドーピングナノワイヤは、すべて、同じ半導体材料（例えば、すべて、ｎ型ドーピングされたＳｉ）から製造されてもよく、あるいは、ナノワイヤは、異なる半導体材料（すなわち、いくつかのｎ型ドーピングされたＳｉナノワイヤおよびｎ型ドーピングされたＣｄＳナノワイヤ）から製造されてもよい。
ステップ９０６において、第１の複数のナノワイヤおよび第２の複数のナノワイヤは、基板上に成膜され、ｎ型ドーピングナノワイヤおよびｐ型ドーピングナノワイヤを含むナノワイヤ薄膜が、形成される。例えば、実施形態によっては、第１および第２の複数のナノワイヤは、別々にまたは同時に成膜されてもよい。第１および第２の複数のナノワイヤは、混合され、単層または多層の均一な混合物が、形成されてもよい。あるいは、第１および第２の複数のナノワイヤは、基板の２つかまたはそれ以上の別個の領域に成膜されてもよく、および／または、２つかまたはそれ以上の別個の二次層からなる薄膜として成膜されてもよい。
一実施形態においては、ｎ型ドーピングナノワイヤとｐ型ドーピングナノワイヤとが、別々の層に存在する場合、フローチャート９００は、ｎ型ドーピングナノワイヤの層とｐ型ドーピングナノワイヤの層との間にもう１つの材料層が形成されるステップを含んでもよい。例えば、その中間層は、プラスチック層、ガラス層、空気層、または、その他の種類の絶縁体層のような、絶縁体層であってもよい。
したがって、ｐ型ドーピングされた特性およびｎ型ドーピングされた特性の両方を有する半導体デバイス／材料を形成することができる。一実施形態においては、そのようなデバイス／材料は、係数Ｘよりも大きな長さの規模にわたってｎ型特性およびｐ型特性の両方を有すると考えることができ、ここで、Ｘは、ナノワイヤの寸法、ナノワイヤの濃度、および／または、その他の要素に依存する。本発明よりも以前には、そのようなデバイス／材料は、存在しなかった。
（ナノワイヤヘテロ構造によって製造されたマクロエレクトロニクスデバイス）
本発明の別の実施形態においては、ｐｎダイオード、トランジスタ、および、その他の種類の電気的デバイスなどの電気的デバイスは、ナノワイヤヘテロ構造を用いて製造されてもよい。ここで説明されるように、ナノワイヤヘテロ構造は、ナノワイヤの長手方向に沿って複数のｐｎ接合を典型的に含むナノワイヤである。換言すると、ナノワイヤヘテロ構造は、それらの長手方向に沿って交互に現れる異なる部分またはセグメントを含む。例えば、ナノワイヤヘテロ構造は、異なってドーピングされたおよび／または異なる材料から製造された交互に現れる部分を有してもよい。
異なる部分を有するナノワイヤを形成することによって、半導体デバイスの製造は、大幅に簡素化することができる。例えば、いくつかの部分が異なってドーピングされた実施形態においては、ナノワイヤは、ドーピングされているので、ナノワイヤが取り付けられる基板上の領域は、一般的になされるように、高価なフォトリソグラフィーまたはイオン打ち込みプロセスを用いてドーピングされる必要がない。さらに、基板とのオーミックコンタクトは、ドーピングされたナノワイヤを使用することによって、真性ナノワイヤと比較すれば、改善される。またさらに、ナノワイヤヘテロ構造は、一般的なナノワイヤと比較すれば、基板上に注意深く配置されることを必要としない。なぜなら、それらは、典型的には、基板上の電極間の距離よりも相当に長いからである。したがって、一般的なナノワイヤと比較すれば、それらのほとんどが、電極間の距離を跨ぎ、それによって、電極に接触する。
いくつかの部分が異なる材料を有する実施形態においては、多くの利用分野が考えられる。例えば、ナノワイヤヘテロ構造は、高い濃度でｐ型ドーピングされた第１のシリコン部分、高い濃度でｎ型ドーピングされた第２のＧａＮ部分、および、高い濃度でｎ型ドーピングされた第３のシリコン部分を含んでもよい。これは、ＧａＮ ＬＥＤのための電気的接続を簡素化するのに使用することができる。ナノワイヤヘテロ構造におけるドーピングおよび材料のその他のどのような組み合わせが、使用されてもよい。
第１の実施形態においては、ナノワイヤヘテロ構造は、それらの長手方向に沿って複数のｐｎ接合を有するように成長させられる。（以下の説明は、ナノワイヤの長手方向に沿ったその他の相違点にも適用することができ、それらの相違点には、異なる材料などが含まれることに注意されたい。わかりやすくするために、説明は、異なってドーピングされた部分についてなされる。）例えば、図１０は、本発明の例としての実施形態によるナノワイヤヘテロ構造であるナノワイヤ１０００を示す。図１０に示されるように、ナノワイヤ１０００は、複数のｎ型ドーピング部分１０１０ａおよび１０１０ｂ、および、複数のｐ型ドーピング部分１０２０ａおよび１０２０ｂを有する。したがって、複数のｐｎ接合１０３０ａ、１０３０ｂ、１０３０ｃが、ｐ型ドーピング部分１０１０とｎ型ドーピング部分１０２０との交点に存在する。さらに、ナノワイヤ１０００のそれぞれのドーピング部分は、長さ１００２を有する。
実施形態によっては、ナノワイヤ１０００のドーピング部分の長さは、同じであってもよく、あるいは、同じでなくてもよい。好ましくは、本発明のナノワイヤヘテロ構造のドーピング部分は、ナノワイヤヘテロ構造が使用される最終的なデバイスにおける電極間の距離にほぼ等しい長さ（すなわち、換言すると、ｐｎ接合は、一定の間隔をおいて配置される）を有する。例えば、一実施形態においては、ドーピング部分の長さは、電極間の距離に等しくてもよく、あるいは、電極間の距離よりもわずかに長くてもよい。このように、ナノワイヤヘテロ構造が、基板上に成膜されると、平均して、それぞれのナノワイヤヘテロ構造の単一ｐｎ接合が、最終的なデバイスの電極間に配置され、それぞれのナノワイヤヘテロ構造は、電極間の距離を跨ぐことができる。さらに、それぞれのナノワイヤにおけるドーピング部分の数のために、それぞれのナノワイヤヘテロ構造の全長は、電極間の距離よりも相当に長くなる傾向を有する。これらの属性は、それぞれの電極対間に有効なｐｎダイオードを生成し、マクロエレクトロニクスデバイスを生成する。さらに、ナノワイヤヘテロ構造を使用することによって、製造上の制約が、減少する。なぜなら、ナノワイヤヘテロ構造は、精度をあまり必要とせずに基板上に成膜することができ、それどころか、無作為に成膜されてもよいからである。ナノワイヤヘテロ構造の反復構造は、統計的に、無作為に成膜されたナノワイヤヘテロ構造の十分な数のｐｎ接合を電気的コンタクト間に配置し、動作デバイスを生成するのを可能にする。ナノワイヤヘテロ構造のこの製造上の利点は、以下でさらに詳細に説明される。
ナノワイヤヘテロ構造を使用して、巨視的なヘテロ構造を有する電子デバイスを生成することができる。例えば、図１１Ａは、本発明の実施形態による複数のナノワイヤ１０００を含む例としての電気的な２端子デバイス１１００を示す。図１１Ａに示されるように、ナノワイヤ１０００ａ〜１０００ｅは、整列していない形で、第１の電気的コンタクト１１０２および第２の電気的コンタクト１１０４上に成膜される。例えば、デバイス１１００は、ダイオードであってもよく、第１および第２の電気的コンタクト１１０２および１１０４は、カソード電極およびアノード電極であってもよい。図１１Ａの実施形態に示されるように、第１の電気的コンタクト１１０２と第２の電気的コンタクト１１０４との間の距離（例えば、中心から中心までの距離または内側エッジ間の距離）は、ナノワイヤ１０００ａ〜１０００ｅのドーピング部分の長さである長さ１００２にほぼ等しい。さらに、それぞれのナノワイヤ１０００ａ〜１０００ｅの全長は、第１の電気的コンタクト１１０２と第２の電気的コンタクト１１０４との間の距離よりも長い。図１１Ａに示されるように、ナノワイヤ１０００ｃ、１０００ｄ、および、１０００ｅは、第１および第２の電気的コンタクト１１０２および１１０４と同時に結合しない。しかしながら、それらの位置のために、ナノワイヤ１０００ａおよび１０００ｂは、第１および第２の電気的コンタクト１１０２および１１０４に同時に結合する。さらに、ナノワイヤ１０００ａおよび１０００ｂは、それぞれ、第１の電気的コンタクト１１０２と第２の電気的コンタクト１１０４との間に配置されたｐｎ接合１０３０ａおよび１０３０ｂを有する。したがって、デバイス１１００は、図１１Ａにおいて構成されるようなダイオードとして動作することができる。
図１１Ａの実施例においては、ナノワイヤ１０００ａおよび１０００ｂのｐｎ接合１０３０ａおよび１０３０ｂは、それぞれ、お互いに反対の方向を向いていることに注意されたい。換言すると、ナノワイヤ１０００ａのｎ型ドーピング部分およびナノワイヤ１０００ｂのｐ型ドーピング部分は、第１の電気的コンタクト１１０２に接触しており、ナノワイヤ１０００ａのｐ型ドーピング部分およびナノワイヤ１０００ｂのｎ型ドーピング部分は、第２の電気的コンタクト１１０４に接触している。したがって、ナノワイヤ１０００ａおよび１０００ｂのｐｎ接合１０３０ａおよび１０３０ｂは、それぞれ、お互いに反対の方向における導電性および非導電性を有する。ナノワイヤ１０００ａおよび１０００ｂのそのような配置は、例えば、ナノワイヤヘテロ構造を無作為に基板上に成膜するときに発生するかもしれない。しかしながら、ある特定の利用分野においては、第１および第２の電気的コンタクト１１０２および１１０４は、一方向にだけ電流を流れさせる電圧を印加され、ナノワイヤ１０００ａおよび１０００ｂのｐｎ接合１０３０ａおよび１０３０ｂの一方だけをそれぞれ動作させる。例えば、ナノワイヤ１０００ａおよび１０００ｂは、発光ナノワイヤであってもよい（以下の章でさらに詳細に説明するように）。したがって、第２の電気的コンタクト１１０４に比較して十分に高い電圧が、第１の電気的コンタクト１１０２に印加されると、ナノワイヤ１０００ｂのｐｎ接合１０３０ｂは、導通し、光を放射する。その高い電圧が、第１の電気的コンタクト１１０２から除去されると、ナノワイヤ１０００ａおよび１０００ｂのいずれからも、光は放射されない。したがって、そのような利用分野においては、電流が流れる方向とは反対の方向に配向された１つかまたはそれ以上の余分なナノワイヤヘテロ構造を有することは、動作に影響を及ぼすことはない。この実施形態は、新しい種類の発光ダイオードを生成するが、逆方向にバイアスされたときでさえも、光を放射する（すなわち、ｐｎ接合１０３０ａが、順方向にバイアスされ、ｐｎ接合１０３０ｂが、光を放射しない場合）。しかしながら、別の利用分野においては、反対方向に向いたｐｎ接合のナノワイヤヘテロ構造を有することは望ましくないかもしれない。したがって、そのような利用分野においては、反対方向に向いたｐｎ接合が発生しないような形でナノワイヤを成膜することが望ましいかもしれない。
例えば、別の実施形態においては、ナノワイヤ１０００は、それらのｐｎ接合１０００が整列するように、お互いに対して、また、意図する電極パターンに対して、整列させられてもよい。例えば、これは、規定された場所にだけナノワイヤ１０００が接着または付着するように基板を化学的にパターン化することによって、達成されてもよい。さらに、これは、別のやり方で達成されてもよい。
２端子デバイスを生成するのと同じような形で、ｐｎｐまたはｎｐｎバイポーラトランジスタのようなより複雑なデバイスが、ソース電極とドレイン電極との間の距離に等しい周期で一定の間隔を置いて配置されたｐｎｐ反復セグメントを有するナノワイヤヘテロ構造を生成することによって、形成されてもよい。一実施形態においては、１つのデバイスにつき１つよりも多い界面を有するデバイスの場合、ナノワイヤヘテロ構造は、電極間の距離にほぼ等しい固有周期を有するが、それぞれの周期内のデバイスの全長は、総スパンと比較すれば、小さいことが望ましい。これは、中間におけるまるまる１つのｐｎｐセグメントによってではなく、それぞれの端部におけるほんの半分のｐｎｐセグメントによって、電極間の間隙に架かるナノワイヤの数を減少させるのを助ける。
例えば、図１１Ｂは、ナノワイヤヘテロ構造を組み込み、かつ、長さ１００２に等しい距離（例えば、典型的には、距離は、隣接するコンタクト／電極の中心から中心までの距離である）だけ離して配置されたドレイン電極１１５２、ゲート１１５４、および、ソース電極１１５６を有する例としてのｐｎｐトランジスタ１１５０を示す。図１１Ｂに示されるように、ドレイン電極１１５２とゲート電極１１５４との間およびゲート電極１１５４とソース電極１１５６との間において、ｐｎ接合が、それぞれのナノワイヤ１０００ａ〜１０００ｃに存在する。一実施形態においては、例えば、ゲート電極１１５４は、誘電体／絶縁層（図１１Ｂには示されない）によって、ナノワイヤ１０００ａ〜１０００ｃから分離されてもよい。したがって、電極１１５２、１１５４、および、１１５６上にナノワイヤヘテロ構造を成膜することによって、ｐｎｐトランジスタ１１５０を形成することができる。
ナノワイヤヘテロ構造を用いて、実際に、あらゆる材料からあらゆる種類の電子デバイスを形成することができる。例えば、デバイスは、電子材料、半導電性材料、光学的材料、電気光学的材料、圧電材料、熱電材料、強誘電材料、および、その他の材料を含むどのような材料から形成されたナノワイヤヘテロ構造を用いて製造されてもよい。
上述したようにして、ナノワイヤヘテロ構造を成長させてもよい。あるいは、フォトリソグラフィー、イオン打ち込み、または、その他のドーピングプロセスが、ナノワイヤヘテロ構造の異なってドーピングされた領域を生成するのに使用されてもよく、それによって、巨視的なｐｎ接合が、形成される。一実施形態においては、このプロセスは、電極の生成とともに、パターン化プロセスの一部としてなされてもよい。
実施形態によっては、ナノワイヤヘテロ構造は、２つよりも多い異なる種類のドーパントを有してもよいことに注意されたい。例えば、ナノワイヤ１０００は、反復する２つの種類のドーパント部分、すなわち、ｎ型ドーピング部分およびｐ型ドーピング部分（すなわち、反復ｎ：ｐドーピングパターン）を有する。さらに、ナノワイヤヘテロ構造は、反復するその他の数の種類のドーパント部分を有してもよく、ｐ：ｎ：ｐ、ｎ：ｐ：ｎ、ｐ：ｉ：ｐ、ｎ：ｉ：ｎ、ｐ＋：ｐ：ｎ、ｎ＋：ｎ：ｐ、ｐ＋：ｎ：ｐ、ｎ＋：ｐ：ｎ、および、その他のどのような反復パターンを含んでもよい。
図１２は、本発明の実施形態によるナノワイヤヘテロ構造を組み込んだ電気的デバイスを製造するための例としてのステップを提供するフローチャート１２００を示す。関連する分野に精通する者にはここに説明される教示から明らかなように、図１２のステップは、必ずしも、図示される順序で発生する必要はない。関連する分野に精通する者は、以下の説明から、その他の構造的実施形態を考え出すことができる。これらのステップが、以下で詳細に説明される。
フローチャート１２００は、ステップ１２０２によって開始する。ステップ１２０２において、複数のナノワイヤが、それぞれのナノワイヤがそれの長軸に沿って第１のドーパントによってドーピングされた少なくとも１つの第１の部分と第２のドーパントによってドーピングされた少なくとも１つの第２の部分とを有するように形成され、それぞれのナノワイヤは、第１の部分および第２の部分の連続する接合間の間隔を有し、その間隔は、第１の距離にほぼ等しい。例えば、複数のナノワイヤは、図１０のナノワイヤ１０００と同じように形成されてもよい。図１０に示されるように、ナノワイヤ１０００は、ｐ型ドーピング部分１０１０およびｎ型ドーピング部分１０２０を有するように形成され、ｐ型ドーピング部分１０１０およびｎ型ドーピング部分１０２０は、それぞれ、ｎ型ドーパント材料およびｐ型ドーパント材料によってドーピングされる。さらに、図１０に示されるように、ナノワイヤ１０００は、ｐｎ接合１０３０間の間隔を有し、その間隔は、長さ１００２を有する。ナノワイヤヘテロ構造は、どのような長さで形成されてもよく、どのような数の交互に現れるドーピング部分を有してもよい。
ステップ１２０４において、一対の電気的コンタクトが、基板上に形成され、その電気的コンタクト間の距離は、第１の距離にほぼ等しい。例えば、一実施形態においては、電気的コンタクトは、図１１Ａに示されるように、第１の電気的コンタクト１１０２および第２の電気的コンタクト１１０４である。図１１Ａに示されるように、第１の電気的コンタクト１１０２と第２の電気的コンタクト１１０４との間の距離は、長さ１００２にほぼ等しい。あるいは、一実施形態においては、一対の電気的コンタクトは、図１１Ｂに示されるドレイン電極１１５２およびゲート電極１１５４である。
ステップ１２０６において、複数のナノワイヤが、基板上に成膜され、複数のナノワイヤの少なくとも１つのナノワイヤは、第１の電気的コンタクトを第２の電気的コンタクトに結合する。例えば、図１１Ａに示されるように、複数のナノワイヤ１０００ａ〜１０００ｅが、基板上に成膜される。図１１Ｂに示されるように、複数のナノワイヤ１０００ａ〜１０００ｃが、基板上に成膜される。複数のナノワイヤは、ここに説明されあるいは知られているいずれかの方法で基板上に成膜されてもよい。そして、複数のナノワイヤは、どのような取り付け方法によってでも電気的コンタクトに取り付けられてよい。
（ナノワイヤマクロエレクトロニクスを用いた発光薄膜）
実施形態によっては、白色またはその他のあらゆる色の光を放射する低コストの大面積照明を可能にするために、蛍光半導体材料、燐光材料、エレクトロルミネセンス材料、カソードルミネセンス材料、または、その他の発光材料から製造されたナノワイヤが、ガラス、プラスチック、または、その他の種類の基板上に成膜されてもよい。このために、例えば、半導電性ナノワイヤの整列した単層が、基板上に形成されてもよい。これらのナノワイヤは、ＣｄＳｅ、ＧａＮ、ＩｎＰ、または、その他のあらゆる伝統的または非伝統的なエレクトロルミネセンス半導体材料のような蛍光材料から製造されてもよい。
しかしながら、発光ダイオード（ＬＥＤ）を形成するためには、それぞれのナノワイヤにおいて、ｐｎ接合が、それぞれの電極間に存在しなければならない。これは、それぞれのナノワイヤが例えば加工後イオン打ち込みを用いて巨視的にドーピングされなければならないならば、製造するのは困難なことであり、かつ、コストのかかるものであるかもしれない。
したがって、本発明によれば、ナノワイヤは、ナノワイヤヘテロ構造に関して上述した方法と同じような形で、それらの中にｐｎ接合を備えて形成／成長させることができる。上述したように、それぞれのナノワイヤは、１つかまたはそれ以上のｐｎ接合を有するように形成されてもよい。ｐｎ接合は、好ましくは、最終的なディスプレイデバイス／照明デバイスにおいてそれらのナノワイヤが取り付けられる電極間の距離にほぼ等しい距離だけ離して配置される。したがって、上述したように、ある量のナノワイヤヘテロ構造が、基板上に成膜される場合、電極間に配置されたｐｎ接合の分布が存在するが、１つのｐ型ドーピング領域またはｎ型ドーピング領域だけが、電極間の距離全体を跨ぐことはない。平均して、すべてのナノワイヤが、電極間の間隙または距離の全体を跨ぎ、１つのｐｎ接合を電極間に有する。これは、ｐｎ配列がマクロエレクトロニクスＬＥＤのバイアス方向に合ったそれぞれのナノワイヤにおいて、有効なＬＥＤを生成する。必要であれば、これは、アノード電極およびカソード電極またはソース電極／ドレイン電極のアレイをパターン化することによって、可撓性のある基板上のきわめて広い面積の全体にわたってなされてもよい。本発明の特有の側面は、ナノワイヤがその端部の位置が無作為であるように成膜されると、特定の表面上のナノワイヤのほぼ半分は、適切に配列されたｐｎ接合を有し、そのために、バイアスが特定の方向に印加されると光を放射するが、その他の半分は、光を放射しないことであることに注意されたい。反対方向にバイアスされると、ナノワイヤの異なる集団にとっては、役割が、逆になり、その結果として、ナノワイヤの第２の半分が、光を放射するが、第１の半分は、光を放射しない。このようなものとして、この技術は、バイポーラＬＥＤを実現するのを可能にする。上述したような部分的な端部の整列を使用することによって、本発明を用いて、より伝統的なユニポーラＬＥＤを製造することもできる。
ナノワイヤによって放射される光の色または波長は、少なくとも部分的に、ナノワイヤが製造される材料の種類およびナノワイヤの直径に依存する。一実施形態においては、単一のナノワイヤ材料およびナノワイヤ径をディスプレイデバイス／照明デバイスに使用される複数のナノワイヤに使用することによって、単色光光源を生成することができる。別の実施形態においては、異なる材料から製造されたナノワイヤおよび／または異なる直径を有するナノワイヤの混合物を使用することによって、多色光光源を生成することができる。例えば、赤、青、および、緑のナノワイヤが、混合物に含まれると、白色光源を生成することができる。
本発明の発光ナノワイヤ薄膜は、より品質の高い色純度の発光を実現することができ、また、一般的な発光体に比べて改善された色指数を実現することができる。発光ナノワイヤ薄膜のこれらの係数は、本発明の実施形態において多くの純粋色を混合することのできる能力のために、ＯＬＥＤに基づいたバージョンの薄膜発光体よりもきわめて大きい。
同じ材料配合を維持しながらエレクトロルミネセンスナノワイヤの発光波長を直径に応じて制御するために、ナノワイヤにおける量子閉じ込め効果をうまく利用してもよい。これは、そのような混合膜に電気的に接続するのを簡素化するのに使用されてもよい。なぜなら、混合膜内のそれぞれの発光エレメントの配合は、同じであるからである。
発光ナノワイヤヘテロ構造のための電極は、ディスプレイまたは照明パターンに必要であれば、どのようなパターンで配置されてもよいことに注意されたい。例えば、図１３Ａは、本発明の実施形態による一対の電極、すなわち、第１の電気的コンタクト１３０２および第２の電気的コンタクト１３０４を有する独立した画素または光源１３００を示す。第１の電気的コンタクト１３０２および第２の電気的コンタクト１３０４は、ＬＥＤのアノード電極およびカソード電極であってもよく、あるいは、発光トランジスタの一対の電極であってもよい。また、複数の発光ナノワイヤ１３１０ａ〜１３１０ｅが、光源１３００に存在する。図１０のナノワイヤ１０００と同じようにしてドーピングされ、かつ、発光材料から製造された発光ナノワイヤ１３１０ａ〜１３１０ｅは、第１の電気的コンタクト１３０２と第２の電気的コンタクト１３０４との間に結合される。第２の電気的コンタクト１３０４に比較して十分に高い電圧が、第１の電気的コンタクト１３０２に印加されると、それぞれの発光ナノワイヤ１３１０ａ〜１３１０ｅのｐｎ接合１３２０は、光を放射する。図１３Ａにおいては、ナノワイヤ１３１０ａ〜１３１０ｅは、整列しているように示されるが、別の実施形態においては、ナノワイヤ１３１０は、整列していなくてもよく、例えば、無作為に分布していてもよい。
例としての別の実施形態においては、図１３Ｂは、独立した画素または光源１３００ａ〜１３００ｃからなる列を示し、それらのそれぞれは、画素または光源１３００に類似する。同じようにして、どのような数の画素または光源１３００が、行、列、または、２次元のアレイとして配置され、例えば、大きな数の画素／複数の画素を有するディスプレイにおいて使用されてもよい。図１３Ｂに示されるように、光源１３００ａ〜１３００ｃは、必要であれば、共通の第２の電気的コンタクト１３０４を有してもよく、さらに、それぞれ、第１の電気的コンタクト１３０２ａ〜１３０２ｃによって個々に制御されてもよいことに注意されたい。あるいは、独立した第２の電気的コンタクトも可能である。
例としての別の実施形態においては、図１３Ｃは、本発明の実施形態による複数の光源列１３５０を含む大面積光源１３２０を示す。光源１３２０は、細長い第１の電気的コンタクト１３２４および第２の電気的コンタクト１３２６を含み、それらの第１の電気的コンタクト１３２４および第２の電気的コンタクト１３２６は、複数の列（または、行）１３５０ａ〜１３５０ｃにおけるｐｎ接合を発光させて大面積にわたる照明を提供するように配置される。第１の電気的コンタクト１３２４および第２の電気的コンタクト１３２６は、どのような長さを有してもよく、どのような数の屈曲部および／またはトレース“フィンガー”を有してもよく、また、どのような数の列および／または行として連結してもよく、それによって、ナノワイヤは、それらの電気的コンタクトに架かり、比較的に大きな面積にわたって光を提供することができる（および／または、その他のダイオード機能を提供することができる）。
電極間の間隔は、最適な電気的性能が得られるように選択されてもよいことに注意されたい。電極の長さは、任意の長さを有してもよく、それによって、総蛍光出力／照明出力を最大にし、かつ、必要とされるプロセスステップの数を減少させる。
別の実施形態においては、ナノワイヤ１３１０は、それらのｐｎ接合１３２０が整列するように、お互いに対して、また、意図する電極パターンに対して、整列させられてもよい。例えば、これは、規定された場所にだけナノワイヤ１３１０が接着または付着するように基板を化学的にパターン化することによって、達成されてもよい。これは、より有効な発光デバイスを生成することができ、また、形成される光源デバイス間における統計的変動を小さくすることができる。あるいは、ナノワイヤ１３１０は、無作為にまたは等方的に配向されて成膜されてもよい。そのような実施形態においては、あまり有効ではない発光デバイスが、生成されることがあり（例えば、より少ないナノワイヤ１３１０しか電極と結合されないことがあり、そのために、動作しないかもしれない）、また、形成される光源デバイス間における比較的により大きな統計的変動を発生させることがある。
さらに、光源は、ナノワイヤ１３１０の単層（すなわち、１つのナノワイヤの厚さの層）である膜として形成されたナノワイヤ１３１０、ナノワイヤ１３１０の二次単層、または、ナノワイヤ１３１０の複数の層を含んでもよい。
さらに、ナノワイヤ内のｐｎ接合を製造することを必要とせずに、発光膜を生成することができる。これは、成膜後のリソグラフィーおよび打ち込みによって、あるいは、半導体−電極界面においてショットキーダイオードを製造することによって達成されてもよい。
図１４は、本発明の実施形態による発光ナノワイヤヘテロ構造を組み込んだ発光デバイスを製造するための例としてのステップを提供するフローチャート１４００を示す。関連する分野に精通する者には、ここに説明される教示から明らかなように、図１４のステップは、必ずしも、図示される順序で発生しなくてもよい。関連する分野に精通する者は、以下の説明に基づいて、その他の構造的実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート１４００は、ステップ１４０２によって開始する。ステップ１４０２において、少なくとも１つの発光半導体材料が、選択される。例えば、半導体材料は、発光ナノワイヤの用途に適したＣｄＳｅまたはＩｎＰのような１つかまたはそれ以上の蛍光材料またはその他の発光材料を含んでもよい。ただ１つの材料が、単色光光源のために選択されてもよく、あるいは、複数の材料が、異なるナノワイヤを製造するために選択されてもよく、それによって、多色光光源を生成することができる。
材料によっては、たとえその材料がより大きな寸法では発光しなくても、ナノスケールの寸法では発光することに注意されたい。これらの材料は、発光ナノワイヤに使用するのに適している。例えば、いくつかのバルク半導体材料は、発光しないが、同じ材料からなるナノサイズの粒子は、発光する。これは、典型的に発光半導体ではないシリコンを含むが、特定の臨界寸法以下で発光し始める。いずれの種類のこれらの発光半導体材料でも本発明に利用することができる。
フローチャート１４００は、オプションとして、ナノワイヤの１つかまたは複数の直径を選択するためのステップを含んでもよいことに注意されたい。
ステップ１４０４において、複数のナノワイヤが、選択された少なくとも１つの発光半導体材料から形成される。例えば、複数のナノワイヤは、図１３Ａに示されるナノワイヤ１３１０ａ〜１３１０ｅである。どのような数の発光ナノワイヤが、特定の動作のために、生成されてもよく、それらの数には、十、百、千、百万、および、その他の数が含まれることに注意されたい。一実施形態においては、ステップ１４０４は、選択された１つかまたは複数の直径を有する１つかまたはそれ以上の複数のナノワイヤを形成するステップを含んでもよいことに注意されたい。
ステップ１４０６において、それぞれのナノワイヤは、ドーピングされ、それによって、それぞれのナノワイヤは、少なくとも１つのｐｎ接合を含む。一実施形態においては、それぞれのナノワイヤは、複数の交互に現れるｎ型ドーピング部分およびｐ型ドーピング部分を有するようにドーピングされる。例えば、ナノワイヤは、図１０に示されるナノワイヤ１０００の場合および図１３Ａに示されるナノワイヤ１３１０ａ〜１３１０ｅの場合と同じようにして、ドーピングされる。ナノワイヤは、どのような数の交互に現れるｎ型ドーピング部分およびｐ型ドーピング部分を有するようにドーピングされてもよい。
一実施形態においては、ステップ１４０４および１４０６は、同時に実行され、ナノワイヤが、成長するにつれて、ｎ型ドーピング部分およびｎ型ドーピング部分が、ナノワイヤに形成されることに注意されたい。あるいは、ステップ１４０４および１４０６は、別個に実行されてもよい。さらに、一実施形態においては、それぞれのナノワイヤは、第１の距離にほぼ等しい、交互に現れるドーピング部分の連続する接合間の距離を有するように形成される。
ステップ１４０８において、複数のナノワイヤが、基板上に成膜される。例えば、複数のナノワイヤは、図１３Ａ〜図１３Ｃに示されるように、基板上に成膜される。ナノワイヤは、どのようなやり方ででも成膜されてよく、また、本明細書の別の箇所に記載されあるいは知られているどのような種類の基板上にでも成膜されてよい。基板は、小さいものまたは大きいものを含めて、どのような寸法であってもよく、大面積マクロエレクトロニクス基板のようなものであってもよい。一実施形態においては、基板は、その上に形成された第１および第２の電気的コンタクトを有する。一実施形態においては、複数のナノワイヤの少なくとも１つのナノワイヤが、第１の電気的コンタクトを第２の電気的コンタクトに結合する。さらに、電気的コンタクトは、ナノワイヤにおけるｐｎ接合間の距離だけ離して配置されてもよい。
発光半導体デバイスの別の実施形態においては、ナノワイヤは、基板上に成膜され、第１の電気的コンタクトを第２の電気的コンタクトに結合することに注意されたい。第１の電気的コンタクトを第２の電気的コンタクトの少なくとも一方は、金属コンタクトである。発光デバイスの動作中、光は、ショットキー効果のために、ショットキーダイオードが動作するのと同じような形で、ナノワイヤと金属の電気的コンタクトとの接合から放射されてもよい。そのような実施形態においては、デバイスに使用されるナノワイヤは、必ずしも、ナノワイヤヘテロ構造である必要はなく、むしろ、必要であれば、均一にドーピングされたナノワイヤ／ドーピングされないナノワイヤであってもよい。
（ナノワイヤ溶液フローマスクの実施形態）
上述したように、多くの電子的なデバイスおよびその他の種類のデバイスは、ナノワイヤを組み込んでもよい。この章においては、ナノワイヤを正確に配置するための技術が、必要とされる。
大規模な製造においては、大量に製造されるデバイスのためのナノワイヤ配置技術が、必要とされる。例えば、必要に応じて電気的コンタクトを形成するために、製造されるデバイスごとに、ナノワイヤが、デバイスの表面上に配置されなければならない。しかしながら、デバイスは、商業的／経済的に実際に製造されなければならない。ナノワイヤは、正確に配置され、かつ、十分な量／密度で１つかまたは複数の表面に配置されなければならない。場合によっては、ナノワイヤは、お互いに整列して配置されなければならない。したがって、これらの製造要件に基づいて商業的／経済的に実際にナノワイヤを配置する技術が、必要とされる。
さらに、品質管理においては、ナノワイヤが製造された後に、製造されたナノワイヤのいくつかを検査することが望ましいかもしれない。例えば、ナノワイヤが十分な導電性を有するかどうかを検査し、ナノワイヤのインピーダンスを測定し、および／または、ナノワイヤのその他の電気的／機械的な属性を測定することが望ましいかもしれない。したがって、テスト電極に接触させてナノワイヤを商業的に実際に表面上に配置することが望ましいかもしれない。
本発明によれば、溶液中のナノワイヤは、表面に流し塗りされる。ナノワイヤ溶液は、溶液の１つかまたはそれ以上のナノワイヤが表面に存在しあるいは表面に付着するような形で、表面に流し塗りされる。そして、ナノワイヤ溶液フローが、除去され、１つかまたはそれ以上のナノワイヤが、表面に残り、１つかまたはそれ以上の電気的接続および／またはその他の種類の接続を形成する。
一実施形態においては、フローマスクが、ナノワイヤのフローを表面の指示された部分へ案内するのに使用される。したがって、フローマスクによって、ナノワイヤを表面の指示された部分に配置することができる。一実施形態においては、フローマスクを用いて、ナノワイヤは、お互いに整列して配置される。別の実施形態においては、ナノワイヤは、フローマスクによって整列しては配置されない。
一実施形態においては、本発明は、並列回路が形成される確率を小さくして、ナノワイヤを配置するのを可能にする。換言すると、本発明によれば、所望の密度でナノワイヤを成膜することができ、それによって、必要であれば、単一ナノワイヤによって、電気的接続を形成することができる。さらに、湿式化学環境および乾式化学環境の両方においてナノワイヤおよびコンタクトの抵抗を迅速に測定するのを可能にするデバイスが、提供される。
この章は、ナノワイヤを表面上に配置するための例としてのフロー技術およびフローマスクの実施形態を説明する。ナノワイヤは、フローマスクによって、電子デバイス、電気的検査構成、および、その他の何らかのデバイスまたはシステムに使用される半導体ウェーハ、エレクトロニクス基板、または、その他のどのような表面にでも配置することができる。ここに記載される特定の実施形態は、説明のために提供され、限定するものではない。関連する技術に精通する者は、ここに説明される教示から、フローマスクの別の実施形態を考え出すことができる。これらの別の実施形態は、本発明の範囲および精神内に存在する。
図１５Ａおよび図１５Ｂは、本発明の実施形態による例としてのフローマスク１５００の底面図および断面図を示す。図１５Ａおよび図１５Ｂに示されるように、フローマスク１５００は、本体１５０２を含む。本体１５０２は、入力ポート１５１０および出力ポート１５２０を含む。本体１５０２の第１の表面１５０４は、ターゲット表面と重なり合うような構造を有する。例えば、ターゲット表面は、ウェーハの表面、マクロエレクトロニクス基板のような基板の表面、または、その他の何らかの構造体の表面であってもよい。例えば、ターゲット表面は、その上に形成された集積回路のアレイを有する半導体ウェーハの表面であってもよい。フローマスク１５００は、いずれかまたはすべての集積回路上にナノワイヤを配置するために、半導体ウェーハ表面に取り付けられてもよい。フローマスク１５００は、ウェーハ全体を覆うような寸法、または、ウェーハのいくつかの部分を覆うような寸法を有してもよい。
図１５Ａに示されるように、第１の表面１５０４は、そこに形成された複数の通路１５０６ａ〜１５０６ｅを有する。第１の表面１５０４は、そこに形成されたどのような数の１つかまたはそれ以上の通路１５０６を有してもよい。通路１５０６は、図１５Ａに示されるように、お互いに実質的に平行であってもよく、あるいは、ナノワイヤを成膜するのに必要であれば、１つかまたはそれ以上の異なる方向に形成されてもよい。図１５Ａに示されるように、第１の表面１５０４は、また、そこに形成された第１および第２の供給通路１５３０ａおよび１５３０ｂを有する。第１の供給通路１５３０ａは、入力ポート１５１０と通路１５０６の第１の端部との間に結合された入力供給通路である。第２の供給通路１５３０ｂは、通路１５０６の第２の端部と出力ポート１５２０との間に結合された出力供給通路である。第１および第２の供給通路１５３０ａおよび１５３０ｂは、オプションとして存在する。さらに、第１および第２の供給通路１５３０ａおよび１５３０ｂが存在する場合、それらは、第１の表面１５０４上に露出してもよく（図１５Ａに示されるように）、あるいは、フローマスク１５００の内部に存在してもよい。第１および第２の供給通路１５３０ａおよび１５３０ｂの一方または両方が存在しない実施形態においては、それぞれの通路１５０６は、入力ポート１５１０および／または出力ポート１５２０に直接に結合されてもよい。あるいは、入力ポート１５１０および／または出力ポート１５２０は、通路ごとに存在してもよい。
図１５Ａおよび図１５Ｂに示されるように、入力ポート１５１０は、第１の供給通路１５３０ａを介して、通路１５０６ａ〜１５０６ｅの第１の端部に結合され、出力ポート１５２０は、第２の供給通路１５３０ｂを介して、通路１５０６ａ〜１５０６ｅの第２の端部に結合される。入力ポート１５１０は、本体１５０２内に形成され、ナノワイヤの流れを通路１５０６ａ〜１５０６ｅに供給する。出力ポート１５２０は、本体１５０２内に形成され、ナノワイヤの流れを通路１５０６ａ〜１５０６ｅから取り除く。したがって、ナノワイヤの流れは、本体１５０２の入力ポート１５１０内に導かれ、第１の供給通路１５３０ａを流れる。第１の供給通路１５３０ａは、ナノワイヤの流れを通路１５０６ａ〜１５０６ｅへ分散させる。第２の供給通路１５３０ｂは、通路１５０６ａ〜１５０６ｅからのナノワイヤの流れを集める。ナノワイヤの流れは、第２の供給通路１５３０ｂから出力ポート１５２０へ流れ、そこで、ナノワイヤの流れは、フローマスク１５００から取り除かれる。第１の表面１５０４は、ターゲット表面に重ね合わせられると、それぞれの通路１５０６ａ〜１５０６ｅは、ターゲット表面の一部分を覆う。通路１５０６ａ〜１５０６ｅは、第１の表面１５０４に形成され、ナノワイヤの流れに含まれるナノワイヤをターゲット表面の通路１５０６ａ〜１５０６ｅによって覆われた部分に配置するのを可能にする。
通路１５０６の長さ、幅、および／または、深さは、ナノワイヤの流れを制御するように、また、ターゲット表面上のナノワイヤの配置および配向を最適化／制御するように、選択されてもよい。これらのパラメータは、ナノワイヤの流れに含まれる特定の長さ／幅のナノワイヤに対して最適化されてもよい。さらに、これらのパラメータは、ターゲット表面上の特定のターゲット導電性パターンに対して最適化されてもよい。例えば、フローマスク１５００は、数マイクロメーター、数十マイクロメーター、数百マイクロメーター、および、数千マイクロメーターの幅を含めて、どのような幅の通路を有してもよい。例えば、長さが１５μｍのナノワイヤの場合、通路の幅は、１〜１０００μｍの範囲に存在してもよく、１００μｍ、５００μｍ、７００μｍ、および、それらの間に存在するかまたは存在しないその他の幅の通路を含む。さらに、通路１５０６は、フローマスク１５００の内部に存在する導管（すなわち、フローマスク１５００内の管またはトンネル）によって分離された複数の通路セグメントを含んでもよい。このように、通路１５０６は、通路１５０６に沿って、ナノワイヤをターゲット表面の独立した個々の領域上に配置することができる。
フローマスク１５００は、様々な材料から作成されてもよく、金属または金属／合金の組み合わせ、プラスチック、ポリマー、ガラス、基板材料、および、その他の材料が、含まれる。フローマスク１５００は、成形され、機械加工され、エッチングされ、および／または、別の方法で作成されてもよい。フローマスク１５００は、必要であれば、どのような寸法で製造されてもよい。例えば、４インチの基板またはウェーハに接触させるために、４インチの円形または四角形のフローマスクが、使用されてもよい。
様々なシステムが、本発明の実施形態によるナノワイヤを配置するためのフローマスク１５００を組み込んでもよい。例えば、図１６は、本発明の例としての実施形態によるフローマスク１５００を組み込んだナノワイヤ配置システム１６００を示す。図１６に示されるように、システム１６００は、フローマスク１５００、ターゲット表面１６０２、ナノワイヤ溶液供給源１６０４、および、ナノワイヤ溶液容器１６０６を含む。さらに、図１６に示されるように、ナノワイヤ溶液供給源１６０４は、ナノワイヤ溶液１６５０を含む。ナノワイヤ溶液１６５０は、典型的には、複数のナノワイヤを含む溶液である。ナノワイヤ溶液１６５０の配合は、ナノワイヤをナノワイヤの流れからフローマスク１５００を介してターゲット表面１６０２へ移すのを助けるように選択されてもよい。
図１６に示されるように、フローマスク１５００の第１の表面１５０４は、ターゲット表面１６０２に重ね合わせられる。フローマスク１５００は、ターゲット表面１６０２に重なり合うような構造を有し、それによって、それらの間には、漏れのない密封状態が、実質的に形成される。したがって、ナノワイヤ溶液１６５０は、フローマスク１５００とターゲット表面１６０２との間を流れるとき、フローマスク１５００とターゲット表面１６０２との間に形成された囲い込まれた部分の中に実質的に含まれる。一実施形態においては、フローマスク１５００の第１の表面１５０４は、平坦なものでありまたは平面であるターゲット表面１６０２に重なり合って密封状態を形成するために、実質的に、平坦なものでありまたは平面である（通路１５０６、および、もし存在するなら供給通路１５３０を除いて）。しかしながら、別の実施形態においては、そうではなく、第１の表面１５０４は、ターゲット表面１６０２に重なり合うように付形されてもよい。さらに、フローマスク１５００とターゲット表面１６０２とは、それらがお互いに適切に重なり合い／整列することができるように、１つかまたは複数の連結するタブとスロットとを有してもよい。あるいは、フローマスク１５００およびターゲット表面１６０２は、光学的に、および／または、そうでなければ、機械的に重なり合わせられ／整列させられてもよい。シーリング材が、密封状態を維持するために、フローマスク１５００とターゲット表面１６０２との間に使用されてもよいが、そのようなシーリング材は、すべての用途において必要であるとは限らない。
ナノワイヤ溶液供給源１６０４は、フローマスク１５００の入力ポート１５１０に結合される。ナノワイヤの流れをフローマスク１５００を介してターゲット表面１６０２全体に供給するために、ナノワイヤ溶液供給源１６０４は、ナノワイヤ溶液１６５０を入力ポート１５１０に供給する。ナノワイヤ溶液容器１６０６は、フローマスク１５００からナノワイヤの流れを受け取りかつ取り除くために、フローマスク１５００の出力ポート１５２０に結合され、そして、実施形態によっては、受け取ったナノワイヤ溶液１６５０を貯蔵することができる。一実施形態においては、ナノワイヤ溶液供給源１６０４は、フローマスク１５００を介して、加圧されたナノワイヤの流れを供給してもよい。さらに、一実施形態においては、ナノワイヤ溶液供給源１６０４は、フローマスク１５００を流れるナノワイヤ溶液１６５０の流量を正確に制御してもよい。
図１７Ａおよび図１７Ｂは、本発明の例としての実施形態によるフローマスク１５００を流れるナノワイヤの流れ１７０２の平面図および断面図を示す。フローマスク１５００を流れる流れ１７０２の方向／経路が、概略的に、矢印によって示される。さらにまた、さらなる矢印１７１０は、ナノワイヤの流れ１７０２に含まれるいくつかのナノワイヤがナノワイヤ溶液１６５０から取り出されてターゲット表面１６０２上に配置される経路を示す。一実施形態においては、ナノワイヤは、通路１５０６を流れる流れ１７０２の方向に実質的に平行な配向でもってターゲット表面１６０２上に配置される。
図１８Ａは、フローマスク１５００に重ね合わせられた例としての半導体ウェーハ１８００の平面図を示す（フローマスク１５００の通路の位置だけが図１８Ａに示される）。ウェーハ１８００に対してのフローマスク１５００の通路１５０６ａ〜１５０６ｅの位置が、点線で示される。通路１５０６ａ〜１５０６ｅのそれぞれは、ウェーハ１８００の部分１８０２ａ〜１８０２ｅの対応する１つを覆うように配置される。
図１８Ｂは、本発明の処理のためにその上に配置されたナノワイヤを有するウェーハ１８００の表面上におけるナノワイヤ領域１８１０ａ〜１８１０ｅ（すなわち、ナノワイヤ成膜領域）を示す。
図１８Ｃは、例としてのウェーハ１８００をより詳細に示し、その上に形成された集積回路１８２０ａ〜１８２０ｎのアレイの位置を示す。集積回路１８２０は、どのような種類および０．５ｃｍ２を含めてどのような寸法の集積回路であってもよい。図１８Ｃに示されるように、それぞれの集積回路１８２０ａ〜１８２０ｎの一部分は、ナノワイヤ領域１８１０ａ〜１８１０ｅの中の１つの一部分によって覆われる。このように、ナノワイヤは、それぞれの集積回路１８２０ａ〜１８２０ｎの一部分上に存在する本発明のフローマスクによって配置される。例えば、集積回路は、それぞれ、複数の導電性のトレースを含んでもよい。ナノワイヤ領域１８１０ａ〜１８１０ｅのナノワイヤは、それぞれの集積回路１８２０の導電性トレース間の１つかまたはそれ以上の接続を形成する。
例えば、図１９Ａは、集積回路１９００を示し、この集積回路１９００は、１つの集積回路１８２０の実施例であってもよい。図１９Ａに示されるように、集積回路１９００の部分１８０２は、フローマスクの通路によって覆われる。図１９Ｂは、集積回路１９００の部分１９２０の拡大図を示し、例としての導電性トレース１９０２を詳細に示す。図１９Ｃは、フローマスク１５００の動作によって、ナノワイヤ領域１８１０において、ナノワイヤ１９１０が部分１９２０上に成膜された後の部分１９２０を示す図である。図１９Ｃに示されるように、フローマスク１５００の動作の後、ナノワイヤ１９１０が、配置され、導電性トレース１９０２の様々なトレース間の電気的接続を形成する。例えば、図１９Ｃに示されるように、ナノワイヤ１９１０ａは、グランド信号トレース１９０４のトレースフィンガーとトレースフィンガー１９５６との間の接続を形成する。
集積回路上に成膜されたナノワイヤ１９１０の密度は、フローマスク１５００を流れるナノワイヤの流量を変化させ、ナノワイヤ溶液１６５０中のナノワイヤの濃度を選択し、ナノワイヤ溶液１６５０の配合を制御し（例えば、基礎液の種類を選択する、など）、ナノワイヤの流れを施す時間の長さを選択するなどを含めて、様々に制御されてもよいことに注意されたい。それによって、どれだけのナノワイヤ１９１０によって集積回路１９００上のそれぞれの接続を形成することができるかを統計的に制御するために、ナノワイヤ１９１０の濃度が、制御されてもよい。さらに、電極間の間隔、電極の厚さ、通路１５０６の幅などが、どれだけのナノワイヤ１９１０によってそれぞれの接続を形成することができるかを制御するのに使用されてもよい。
さらに、ナノワイヤ１９１０は、集積回路１９００のパターンが基板上に形成される前または後に、フローマスク１５００によって基板上に成膜されてもよいことに注意されたい。例えば、ナノワイヤ１９１０が、まず最初に成膜されれば、その後に、集積回路１９００のトレースが、基板上において、ナノワイヤ１９１０の上に形成される。
図２０Ａは、図１９Ａ〜図１９Ｃに関連するグラフ２０００を示す。グラフ２０００は、本発明による集積回路１９００の電気的接続を形成することに関連する様々な確率を示す。グラフ２０００のＹ軸は、確率を示し、グラフ２０００のＸ軸は、単位長さあたりのナノワイヤの数（１／μｍ）を示す。例としてのグラフ２０００は、ナノワイヤ成膜領域において１２μｍのトレース間隔を有する集積回路１９００に取り付けられる例としての長さが１５μｍのナノワイヤに関連する。曲線２００２は、開回路となる確率を示す。曲線２００４は、単一ナノワイヤが導電性トレース間に導電性経路を形成する確率を示す。曲線２００６は、１つよりも多いナノワイヤが導電性トレース間に導電性経路を形成する確率を示す。図２０Ａの曲線２００４に示されるように、トレース間隔が、１２μｍであり、かつ、ナノワイヤが、１５μｍの平均長を有する場合、単一ナノワイヤが導電性トレース間に導電性経路を形成する最大確率は、使用される溶液が０．３〜０．４本のナノワイヤ／長さである範囲において、約０．３５であり、ここで、
ナノワイヤの数／長さ（１／μｍ）＝ナノワイヤ溶液中のナノワイヤの濃度（１／μｍ２）×電気的コンタクトの幅（μｍ）
である。
図１９Ｄは、例としての別の集積回路１９５０を示し、この集積回路１９５０は、集積回路１８２０の実施例であってもよい。図１９Ｄに示されるように、集積回路１９５０の部分１８０２は、フローマスクの通路によって覆われる。図１９Ｅは、集積回路１９５０の部分１９６０の拡大図を示す。図１９Ｆは、フローマスク１５００の動作によって、ナノワイヤ領域１８１０において、ナノワイヤ１９１０がその上に成膜された後の部分１９６０を示す図である。図１９Ｆに示されるように、フローマスク１５００の動作の後、ナノワイヤ１９１０が、配置され、集積回路１９５０の導電性トレース１９５２の様々なトレース間の電気的接続を形成する。例えば、ナノワイヤ１９１０ａは、トレースフィンガー１９５４とトレースフィンガー１９５６との間の接続を形成する。
図２０Ｂは、グラフ２０００に類似する、図１９Ｄ〜図１９Ｆに関連するグラフ２０５０を示す。曲線２０５２は、単一ナノワイヤが導電性トレース／電極間に導電性経路を形成する確率を示す。曲線２０５４は、１つよりも多いナノワイヤが導電性トレース間に導電性経路を形成する確率を示す。図２０Ｂの曲線２０５２に示されるように、トレース間隔が、４μｍであり、かつ、ナノワイヤが、１５μｍの平均長を有する場合、単一ナノワイヤが導電性トレース間に導電性経路を形成する最大確率は、使用されるナノワイヤ溶液が約０．０５本のナノワイヤ／長さである位置において、約０．０６である。電気的コンタクトの間隔、ナノワイヤの長さ、および／または、その他のパラメータを変化させることによって、図２０Ａおよび図２０Ｂに示される確率を特定の用途のために変更しかつ最適化することができる。
上述した集積回路は、例えば、最終製品に使用されるような、どのような種類の集積回路デバイスであってもよいことに注意されたい。あるいは、これらの集積回路は、製造されたナノワイヤを検査するのに使用されてもよい。例えば、ナノワイヤは、ナノワイヤが十分に導電性を有するかどうかを検査するために、ナノワイヤのインピーダンスを測定するために、および／または、ナノワイヤのその他の電気的／機械的属性を測定するために、本発明のフローマスクを用いて集積回路（または、その他の種類の回路）上に配置されてもよい。例えば、２探針検査プローブおよび４探針検査プローブが、集積回路上のナノワイヤを検査するのに使用されてもよい。例えば、図１９Ｄの集積回路１９５０は、４探針検査プローブシステムに使用されてもよい。検査プローブは、２つのパッドに対応するトレース同士を結合するナノワイヤを検査するために、集積回路１９５０の外側エッジの近くに存在する２つのパッドに結合されてもよい。１つかまたは複数のナノワイヤに起因するパッド間の抵抗またはその他のパラメータを測定する一対のプローブは、パッドに結合されてもよく、そして、検査電流を供給するために、別の一対のプローブが、使用される。同じようにして、図１９Ａの集積回路１９００が、２探針検査プローブシステムに使用されてもよく、ここでは、図１９Ｃに示されるトレース１９０４が、グランドまたはその他の基準電位に結合される。あるいは、集積回路１９００および１９５０は、電気的デバイスとして使用されてもよく、ここでは、電気的接続、ダイオード、トランジスタ、などを生成するために、ナノワイヤが、その上に流し塗りされる。
図２１は、本発明の例としての実施形態による、フローマスクを用いてターゲット表面上にナノワイヤを配置するための例としてのステップを提供するフローチャート２１００を示す。関連する分野に精通する者は、以下の説明に基づいて、その他の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート２１００は、ステップ２１０２によって開始する。ステップ２１０２において、フローマスクが、ターゲット表面に重ね合わせられる。例えば、一実施形態においては、フローマスクは、図１５Ａおよび図１５Ｂに示されるフローマスク１５００であってもよい。図１６に示されるように、フローマスク１５００の第１の表面１５０４が、ターゲット表面１６０２に重ね合わせられる。
ステップ２１０４において、複数のナノワイヤを含む液体が、フローマスクの表面に存在する少なくとも１つの通路に流し込まれる。例えば、図１７Ａおよび図１７Ｂに示されるように、複数のナノワイヤを含む液体は、ナノワイヤ溶液１６５０のようなナノワイヤ溶液である。図１７Ａに示されるように、ナノワイヤ溶液１６５０は、流れ１７０２の方向にフローマスク１５００を流れる。ナノワイヤの流れ１７０２は、図１５Ａのフローマスク１５００に示される通路１５０６ａ〜１５０６ｅのような１つかまたはそれ以上の通路を流れる。図１８Ａに示されるように、通路１５０６は、例としてのターゲット表面の部分１８０２を覆う。
ステップ２１０６において、少なくとも１つの通路を流れる液体に含まれるナノワイヤは、ターゲット表面の少なくとも１つの通路によって覆われる部分上に配置することができる。例えば、図１７Ｂにおいて矢印１７１０によって示されるように、ナノワイヤは、流れ１７０２からターゲット表面１６０２上に配置することができる。一実施形態においては、ターゲット表面１６０２上に配置されたナノワイヤは、ターゲット表面１６０２上の導電性構造体間に少なくとも１つの電気的接続を形成する。一実施形態においては、ナノワイヤ溶液中のナノワイヤの濃度は、電気的接続を形成するのに十分な数のナノワイヤをターゲット表面の覆われた部分上に配置できるように選択されてもよい。
ステップ２１０８において、少なくとも１つの通路を流れる液体の流れが、中断される。このようにして、ナノワイヤは、ターゲット表面の一部分に配置されたままであることが可能である。例えば、図１８Ｂに示されるように、ナノワイヤは、ナノワイヤ領域１８１０として示されるターゲット表面１６０２の一部分に配置されたままである。
一実施形態においては、フローチャート２１００は、ナノワイヤがターゲット表面１６０２に取り付けられる（または、付着させられる）さらなるステップを含んでもよい。例えば、ナノワイヤをターゲット表面１６０２に付着させるために、ナノワイヤ溶液は、ターゲット表面１６０２上において硬化させられてもよい。あるいは、ナノワイヤを取り付けるために、エポキシ樹脂またはその他の接着材料が、ターゲット表面１６０２上のナノワイヤに付加されてもよい。
（基板上へのナノワイヤの噴霧）
上述したように、基板上に、とりわけ、大面積基板上に、ナノワイヤを配置するための技術が、要求されている。これの１つの理由は、一般的なフォトリソグラフィー技術を大面積基板に適用するのはきわめて困難または不可能であるからである。
本発明の実施形態によれば、噴霧技術が、大面積基板を含めて、表面にナノワイヤを取り付けるのに使用される。電極間に電気的接続を形成するために、あるいは、その他の理由のために、ナノワイヤが、表面上に噴霧されてもよい。ナノワイヤは、表面上の電気的コンタクト上に噴霧されてもよく、あるいは、ナノワイヤは、まず最初に、表面上に噴霧され、そして、その上に直接に、電気的コンタクトが、メタライゼーションされ、さもなければ、形成されてもよい。
本発明の実施形態によれば、噴霧技術は、ナノワイヤの流れを表面の指示された部分に導くのに使用されてもよい。例えば、噴霧ノズルが、ナノワイヤ溶液を表面上に噴霧し、表面の指示された部分にナノワイヤを配置するのに使用される。一実施形態においては、噴霧技術を用いて、ナノワイヤは、お互いに整列した状態で配置される。別の実施形態においては、ナノワイヤ溶液の噴霧は、ナノワイヤを整列させない。
この章は、表面上にナノワイヤを配列および配置するための噴霧技術および例としての噴霧ノズルの実施形態を説明する。ナノワイヤは、電子デバイスにおいて、電気的検査構成において、および、その他のあらゆるデバイスまたはシステムにおいて使用するために、噴霧ノズルによって、半導体ウェーハ、電子的基板、または、その他のどのような表面上に配置されてもよい。ここに記載される特定の実施形態は、説明のために提供され、限定するものではない。関連する分野に精通する者は、ここに説明される教示から別の実施形態を考え出すことができる。それらの別の実施形態は、本発明の範囲および精神の範囲内に存在する。
図２２は、本発明の実施形態による例としてのナノワイヤ噴霧塗布システム２２００のブロック構成図を示す。システム２２００は、ノズル２２０２、ターゲット表面２２０４、ナノワイヤ溶液供給源２２０６、および、ナノワイヤ溶液導管２２０８を含む。あるいは、関連する分野に精通する者には明らかなように、システム２２００は、その他の構成を有してもよい。
図２２に示されるように、ナノワイヤ溶液供給源２２０６は、ナノワイヤ溶液２２１０を含む。ナノワイヤ溶液２２１０は、典型的には、複数のナノワイヤを含む溶液である。ナノワイヤ溶液２２１０の配合は、ナノワイヤ導管２２０８および／またはノズル２２０２からターゲット表面２２０４上へ流れるナノワイヤの流れを最適化するように選択されてもよい。例えば、ナノワイヤ溶液２２１０の粘度は、ターゲット表面２２０４上へ流れるナノワイヤの流れを向上させるように選択されてもよい。ナノワイヤ溶液２２１０の配合は、ナノワイヤ溶液２２１０内のナノワイヤの寸法に応じて選択されてもよい。ターゲット表面２２０４は、ウェーハの表面、マクロエレクトロニクス基板のような、基板の表面、または、本明細書の別の箇所で説明されるかあるいは知られているその他のどのような構造の表面であってもよい。
ナノワイヤ溶液供給源２２０６は、ナノワイヤ溶液２２１０をナノワイヤ溶液導管２２０８を介してノズル２２０２へ提供する。ナノワイヤ溶液導管２２０８は、管、パイプ、および／または、バルブを含めて、流体または溶液のためのどのような種類の導管であってもよい。実施形態によっては、ナノワイヤ溶液供給源２２０６が、ノズル２２０２に直接に結合されるのであれば、ナノワイヤ溶液導管２２０８は、なくてもよいことに注意されたい。
ノズル２２０２は、ナノワイヤ溶液供給源２２０６に結合され、ナノワイヤの流れを受け取る。ノズル２２０２は、ターゲット表面２２０４上へのナノワイヤの流れを案内および／または制御する。図２３は、ナノワイヤの流れ２３０２を例としてのターゲット表面２２０４上へ出力するノズル２２０２の詳細図を示す。図２３において、ターゲット表面２２０４は、基板キャリア２３０８によって支持される基板２３０６である。ノズル２２０２は、ナノワイヤの流れをターゲット表面２２０４上へ提供するためのどのような数の１つかまたはそれ以上の開口を有してもよい。例えば、ノズル２２０２は、ただ１つの開口を有してもよい。あるいは、図２３に示されるように、ノズル２２０２は、複数の開口２３０４ａ〜２３０４ｅを有してもよい。開口２３０４は、開口のただ１つの行または列として配置されてもよく、開口の２次元アレイとして配置されてもよく、あるいは、その他のどのような形で配置されてもよい。さらに、開口２３０４は、円形、楕円形、長方形、または、その他の形状を含めて、どのような形状を有してもよい。開口２３０４は、１ミクロンの数十倍および数百倍の幅を含めて、どのような幅を有してもよい。例えば、開口２３０４の寸法は、ターゲット表面２２０４に塗布されるナノワイヤ溶液２２１０の液滴の寸法を決定するのに使用されてもよい。
制御され加圧されたエアゾールまたはジェット噴霧の供給源が、ナノワイヤの流れをノズル２２０２から所望の速度で噴霧するのに使用されてもよい。特定の速度でノズル２２０２からナノワイヤを噴霧するのに必要な圧力は、用途ごとに決定されてもよい。
図２４は、本発明を適用することによってその上に配置された複数のナノワイヤ２４０２を有するターゲット表面２２０４の平面図を示す。ナノワイヤ２４０２は、ノズル２２０２によって、ナノワイヤの流れ２３０２から成膜されたものである。図２４に示されるように、ナノワイヤ２４０２は、単一で実質的に均一に分布したナノワイヤとしてターゲット表面２２０４上に配置される。ナノワイヤ２４０２は、ノズル２２０２の単一の開口２３０４を使用することによって、あるいは、隣接しあるいは重なり合った被覆領域をターゲット表面２２０４上に有するノズル２２０２の複数の開口２３０４を使用することによって、単一の分布領域に配置されてもよい。さらに、ナノワイヤ２４０２は、整列した状態で（すなわち、お互いに平行に）ターゲット表面２２０４上に配置される。実施形態によっては、ナノワイヤ２４０２は、ノズル２２０２を使用することによって、お互いに整列させられてもよい。ナノワイヤ２４０２は、ノズル２２０２によって、ノズル２２０２の開口２３０４の寸法、ナノワイヤ溶液２２１０の粘度、ナノワイヤ２４０２の寸法、および、本明細書の別の箇所で説明されるその他の要素に応じて、整列させられてもよい。例えば、ターゲット表面２２０４に塗布されるナノワイヤ溶液２２１０の液滴は、ナノワイヤ２４０２を整列させる表面張力を有してもよい。
図２５は、本発明を適用することによってその上に配置された第２の複数のナノワイヤ２５０２を有するターゲット表面２２０４の平面図を示す。ナノワイヤ２５０２は、ノズル２２０２によって、ナノワイヤの流れ２３０２から成膜されたものである。図２５に示されるように、ナノワイヤ２５０２は、複数の分布領域２５０４ａ〜２５０４ｄとして、ターゲット表面２２０４上に配置される。ナノワイヤ２５０２は、重なり合わない複数の領域にナノワイヤを成膜するように案内され／動かされるノズル２２０２の単一の開口２３０４を使用することによって、あるいは、隣接しないまたは重なり合わない被覆領域をターゲット表面２２０４上に有するノズル２２０２の複数の開口２３０４を使用することによって、複数の分布領域２５０４ａ〜２５０４ｄに配置されてもよい。さらに、ナノワイヤ２５０２は、整列した状態で（すなわち、お互いに平行に）ターゲット表面２２０４上に配置される。実施形態によっては、開口２３０４は、ナノワイヤをターゲット表面２２０４上に無作為に（すなわち、必ずしも、お互いに平行にではなく）整列させるように構成されてもよい。
電子的コンタクトが、ノズル２２０２によってナノワイヤ２４０２を成膜する前かまたは後に、ターゲット表面２２０４上に形成されてもよい。図２６は、図２４のターゲット表面２２０４の平面図を示し、複数の電気的コンタクト２６０２ａ〜２６０２ｅが、ナノワイヤ２４０２と電気的に接触した状態でターゲット表面２２０４上に形成されている。ナノワイヤ２４０２は、隣接する対の電気的コンタクト２６０２ａ〜２６０２ｅ間における電気的接続を形成する。電気的コンタクト２６０２は、どのような種類の電気的コンタクトであってもよい。例えば、隣接する対の電気的コンタクト２６０２は、アノード電極およびカソード電極であってもよい。あるいは、３つの隣接する電気的コンタクト２６０２は、トランジスタのドレイン電極、ゲート電極、および、ソース電極の役割をなしてもよい。
ここで説明され、さもなければ、知られているあらゆる種類のナノワイヤは、本発明の噴霧技術を用いて成膜されてもよい。ナノワイヤ溶液２２１０中のナノワイヤの濃度は、ターゲット表面２２０４上に成膜される所望の密度のナノワイヤを生成するように制御されてもよい。さらに、ナノワイヤが、噴霧技術を用いて、ターゲット表面２２０４上に成膜されてしまえば、複数のナノワイヤ／１つのナノワイヤの溶液は、本明細書の別の箇所で説明され、さもなければ、知られているどのような方法ででもターゲット表面２２０４上において硬化または固化させられてよい。ナノワイヤが、ターゲット表面２２０４上に成膜された後、リソグラフィー技術および洗浄技術を含めて、ターゲット表面２２０４上のナノワイヤ膜の特徴を決定するためのあらゆるプロセスが、使用されてもよい。さらに、ターゲット表面２２０４は、ナノワイヤの接着／付着を向上させるために、本明細書の別の箇所で説明され、さもなければ、知られているどのような方法ででも調製／処理されてもよい。
開口２３０４の寸法／径は、ターゲット表面２２０４上へのナノワイヤの流れを向上させるように、例えば、ナノワイヤが整列した状態で成膜されるように、構成されてもよい。一実施形態においては、１つかまたはそれ以上の開口２３０４の幅は、噴霧成膜されるべきナノワイヤの長さよりも大きいかまたはその長さに等しくなるように（幅≧長さ）製作されてもよい。あるいは、１つかまたはそれ以上の開口の幅は、ナノワイヤの長さよりも小さくてもよい。一実施形態においては、開口２３０４の幅は、１μｍ〜１０００μｍの範囲内に存在してもよいが、特定の用途に応じて、この範囲外に存在する幅が、使用されてもよい。さらに、開口２３０４は、円形、楕円形、長方形、または、その他の形状を含めて、どのような形状を有してもよい。
図２７は、本発明の例としての実施形態による、噴霧技術を用いてターゲット表面上へナノワイヤを配置するための例としてのステップを提供するフローチャート２７００を示す。関連する分野に精通する者は、以下の説明に基づいて、その他の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート２７００は、ステップ２７０２によって開始する。ステップ２７０２において、ナノワイヤ溶液が、提供される。例えば、ナノワイヤ溶液は、図２２に示されるナノワイヤ溶液２２１０であってもよい。上述したように、一実施形態においては、ナノワイヤ溶液２２１０は、複数のナノワイヤを含む溶液であってもよい。
ステップ２７０４において、ナノワイヤ溶液は、ノズルの少なくとも１つの出力開口を介してターゲット表面上へ導かれる。例えば、図２３は、ナノワイヤの流れ２３０２示し、そのナノワイヤの流れ２３０２は、ナノワイヤ溶液２２１０を含み、ノズル２２０２の開口２３０４ａ〜２３０４ｅを介してターゲット表面２２０４上へ導かれる。
ステップ２７０６において、ナノワイヤは、ターゲット表面に取り付けられる。例えば、ステップ２７０６は、ナノワイヤ溶液２２１０が、硬化性材料を含み、ターゲット表面２２０４上において硬化するステップを含んでもよい。一実施形態においては、ステップ２７０４においてナノワイヤ溶液を塗布するとき、電荷が、ターゲット表面２２０４に付与され、静電引力を発生させ、ナノワイヤ溶液２２１０からのナノワイヤをターゲット表面２２０４に接着させ、所定の位置に留まるのを助けてもよい。また、帯電させたポリマー、薬品、顔料、または、薬剤が、表面上に塗布されてもよい。例えば、正に帯電した基板を生成するための材料が、基板に塗布されてもよい。正に帯電した基板は、酸化物（例えば、ＳｉＯ２）でコーティングされたシリコンナノワイヤのような負に帯電したナノワイヤを引き付ける。シリコンまたはその他の材料を含む基板上にこの効果を提供するために、アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、正に帯電したポリリシンアミン基、アミン含有シラン、または、アミン含有ポリマーが、表面に塗布されてもよい。
一実施形態においては、ステップ２７０４は、ターゲット表面上においてナノワイヤを実質的にお互いに平行に整列させるステップを含む。例えば、図２４は、本発明によってお互いに整列した状態でその上に配置された複数のナノワイヤ２４０２を有するターゲット表面２２０４を示す。
一実施形態においては、ステップ２７０４は、ナノワイヤ溶液がターゲット表面の重なり合った部分に導かれるステップを含む。例えば、図２４は、単一分布領域に配置されたナノワイヤ２４０２を示す。あるいは、ステップ２７０４は、ナノワイヤ溶液がターゲット表面の複数の重なり合わない部分に導かれるステップを含んでもよい。例えば、図２５は、ターゲット表面２２０４上の複数の重なり合わない分布領域２５０４ａ〜２５０４ｄに配置されたナノワイヤ２５０２を示す。
一実施形態においては、ステップ２７０４は、ノズルの少なくとも１つの出力開口からターゲット表面上へナノワイヤ溶液を押し出すために、圧力を加えるステップを含んでもよい。
一実施形態においては、ターゲット表面２２０４は、大面積マクロエレクトロニクス基板のようなきわめて大きな表面であってもよい。そのような実施形態においては、ターゲット表面は、コンベヤベルト式システムまたはその他の基板供給システムにおいて、切れ目のないシートとして受け取られてもよい。したがって、一実施形態においては、フローチャート２７００は、ノズルに対するシートの位置を調節するステップを含んでもよい。例えば、シートは、ロールから供給されてもよく、そのシートは、連続的に、ノズル２２０２を通過して供給される。ノズル２２０２とターゲット表面２２０４とのそのような相対運動は、例えば、ターゲット表面上でナノワイヤを整列させるのに使用されてもよい。
（ナノワイヤ半導体材料を選択することによるナノワイヤにおける電子のフォノン散乱の減少）
シリコンは、ある意味では、半導体業界においてそれの相性の良さのために、ナノワイヤのための適切な半導体材料である。しかしながら、シリコンは、表面準位の存在（約１０１０ｃｍ−２）という欠点を有し、また、電子のフォノン散乱を除去するのに必要なナノワイヤのワイヤ直径の達成できる限界がある。
したがって、本発明によれば、ナノワイヤを製造するための別の材料が、開示される。ここに開示されるそのような材料は、ナノワイヤの小さなフォノン散乱および大きな直径の範囲を含めて、利点を有する。
電子のフォノン散乱を除去するには、少なくとも２つの方法が存在する。ナノワイヤにおいてフォノン散乱を減少させあるいは除去するために、ナノワイヤ材料のサブバンド間のエネルギー間隔は、（１）フォノンエネルギーよりも大きく、かつ、（２）３*ｋｂＴ
よりも大きくなければならない。ここで、ｋｂは、ボルツマン定数（８．６２×１０−５ｅＶ／°Ｋ）であり、“３”は、予め定められた係数であり、Ｔは、ナノワイヤデバイスが動作する絶対温度である。室温で動作するためには、（２）は、典型的には、より厳しい要求である。なぜなら、ほとんどの半導体材料のフォノンエネルギーは、３*ｋｂＴｒ
ｔよりも小さいからである。ここで、Ｔｒｔは、室温であり、ｋｂＴｒｔ＝０．０２５９ｅＶとなり、したがって、３*ｋｂＴｒｔ＝０．７７７である。
半導体材料における電子の量子閉じ込めは、半導体材料の伝導帯内のサブバンドに電子を閉じ込めることに関連する。材料内の電子は、固有のエネルギー準位のサブバンドに閉じ込められる。しかしながら、電子は、一方のサブバンドエネルギー準位から他方のサブバンドエネルギー準位へ移動することができる。サブバンド間の間隔またはエネルギー差は、計算することができる。等方的電子（または、正孔）有効質量ｍｅｆｆを備えたナノワイヤ材料の場合、基底状態と第１の励起状態との間のエネルギー間隔は、以下の式によって与えられる。
である。半導体材料における電子の量子閉じ込めは、電子がサブバンド間で散乱することができないときに維持される。しかしながら、半導体材料におけるフォノン散乱は、半導体材料のサブバンド間で電子を散乱させ、これは、ナノワイヤにおける電子の移動度を減少させる。電子の量子閉じ込めを維持するために、電子のフォノン散乱を半導体材料において防止し、電子がサブバンド間で散乱されるのを防止しなければならない。以下に説明するように、電子の量子閉じ込めは、既知の有効質量ｍｅｆｆを有する半導体材料を選択し、そして、電子がフォノン散乱のためにサブバンドのエネルギー準位間で移動するのを阻止する直径を有する半導体材料からナノワイヤを形成することによって、維持することができる。
様々な半導体の有効質量ｍｅｆｆは、その他のものと比較してそれらのいくつかを、フォノン散乱を減少させあるいは除去するのに適したものにする。さらに、より小さな有効質量ｍｅｆｆを有するナノワイヤは、より大きな直径を可能にする。ナノワイヤのより大きな直径は、ナノワイヤを成長させるとき、より良好な制御を可能にし、かつ、ナノワイヤをさらに強度のあるものにする。
式（１）をＮｋｂＴｒｔに等しくすることによって、以下の式を得ることができ、この式は、フォノン散乱を相当に減少させあるいは除去するために、有効質量ｍｅｆｆを有する半導体材料から製造されたナノワイヤの最大直径を計算するのに使用することができる。
であり、室温において、ｋｂＴ＝４．１４４×１０−２１Ｊ（０．０２５９ｅＶ）である。
したがって、式（２）は、以下のように書きなおすことができる。
予め定められた係数Ｎは、電子の閉じ込めおよびフォノン散乱の減少に関する統計的な確かさを提供するように選択されてもよい係数である。例えば、予め定められた係数Ｎは、ゼロよりも大きい任意の値を有するように選択されてもよい。一実施形態においては、予め定められた係数Ｎは、３よりも大きいかまたは３に等しい値（Ｎ≧３）を有するように選択される。別の実施形態においては、予め定められた係数Ｎは、５よりも大きいかまたは５に等しい値（Ｎ≧５）を有するように選択される。
図２８に示されるグラフ２８００は、半導体材料の最大許容直径と有効質量ｍｅｆｆとの間の関係を示す。ナノメートル（ｎｍ）の単位によるナノワイヤの最大許容直径が、Ｙ軸に示され、正規化された有効質量ｍｅｆｆ／ｍ０が、グラフ２８００のＹ軸に示される。グラフ２８００に示されるように、正規化された有効質量ｍｅｆｆ／ｍ０が、減少するにつれて、ナノワイヤの最大許容直径は、増大する。正規化された有効質量ｍｅｆｆ／ｍ０が、０．２以下に減少すると、ナノワイヤの最大許容直径は、急激に増加する。
図２９に示される表２９００は、例としての様々な半導体材料を第１の列２９０２に列挙したものである。第２の列２９０４に列挙されているものは、第１の列２９０２の半導体材料の有効質量であり、第３の列２９０６に列挙されているものは、第１の列２９０２の半導体材料のエネルギーギャップである。上述したように、比較的に小さな有効質量ｍｅｆｆを有する半導体材料は、より大きなナノワイヤ直径を可能にするので、望ましい。ＧａＡｓ、ＩｎＳｂ（赤外線検出器のための）、および、ＩｎＡｓは、表２９００において、例としての望ましい選択肢であることがわかり、それらのそれぞれは、比較的に小さな有効質量ｍｅｆｆを有し、したがって、比較的に大きなナノワイヤ直径を可能にする。
例えば、列２９０４のデータを図２８のグラフ２８００に適用すれば、フォノン散乱が相当に小さくあるいは除去されたシリコン（Ｓｉ）ナノワイヤの最大許容直径は、約６ｍｎである。ガリウムヒ素（ＧａＡｓ）の場合、フォノン散乱が相当に小さくあるいは除去されたナノワイヤの最大許容直径は、約２０ｍｎである。
さらに、表２９００のデータは、特定の半導体材料の適切なナノワイヤ直径を計算するために、式（２）に適用されてもよい。例えば、列２９０４に示されるように、ＧａＡｓの場合、ｍｅｆｆ／ｍ０は、．０６７に等しく、ここで、ｍ０は、自由電子静止質量（９．１１×１０−３１ｋｇ）である。この値は、以下のように式（２）に適用される。
ここで、ｍ０＝自由電子静止質量＝９．１１×１０−３１ｋｇ、かつ、
Ｎ＝３
である。
したがって、ＧａＡｓの場合、最大１６．１４ｎｍまでの直径を使用することができ、フォノン散乱を減少させあるいは除去する。
このように、ナノワイヤは、個々にまたはグループで薄膜に使用されてもよく、ナノワイヤは、１つかまたは複数のナノワイヤの半導体材料に対して決定される最大直径よりも小さいかまたは最大直径に等しい直径（直径≦最大直径）を有するように形成され、それぞれのナノワイヤは、相当な電子の量子閉じ込めを維持することができる（すなわち、電子のフォノン散乱を相当に減少させあるいは完全に除去する）。
さらに、一実施形態においては、それぞれのナノワイヤは、予め定められた長さよりも短いかまたはその予め定められた長さに等しい長さ（長さ≦予め定められた長さ）を有するように形成されてもよく、それによって、電子のバリスティック輸送が、それぞれのナノワイヤにおいて発生する。
図３０は、本発明の例としての実施形態による、電子の高い移動度を有する導電性ナノワイヤを開発するための例としてのステップを提供するフローチャート３０００を示す。関連する分野に精通する者は、以下の説明に基づいて、別の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート３０００は、ステップ３００２によって開始する。ステップ３００２において、半導体材料が、選択される。例えば、半導体材料は、図２９の表２９００から選択されてもよく、あるいは、ここに説明され、さもなければ、知られているその他のどのような半導体材料であってもよい。
ステップ３００４において、選択された半導体材料から製造されるナノワイヤの最大直径が、決定され、その最大直径は、相当な電子の量子閉じ込めを提供するものである。例えば、直径は、図２８のグラフ２８００を見ることによって、あるいは、式（２）を用いて最大直径を計算することによって、選択されてもよい。
ステップ３００６において、複数のナノワイヤが、選択された半導体材料から製造され、複数のナノワイヤのそれぞれのナノワイヤは、決定された最大直径よりも小さいかまたはその最大直径に等しい直径（直径≦決定された最大直径）を有するように形成される。
（ドーピングストラテジーによるナノワイヤにおける電子のフォノン散乱の減少）
本発明によれば、ナノワイヤ半導体ドーピングストラテジーによって、ナノワイヤにおける電子のフォノン散乱を減少させあるいは除去することができる。ドーピング（ｎ型であろうとｐ型であろうと）の効果は、ワイヤの物理的な強度だけでなく、ナノワイヤにおける電子のフォノン散乱にも影響を与える。本発明の実施形態においては、以下でさらに詳細に説明するように、伝導キャリアとして電子かまたは正孔を備えた半導体は、性能を改善するために、ドーピングされてもよい。
ほとんどの半導体は、価電子帯の最上部において、高濃度の正孔および低濃度の正孔の両方を備えた縮退伝導帯を有する。価電子帯間の最も小さなエネルギー間隔は、より大きな有効質量を備えた高濃度の正孔によってもたらされる。したがって、好ましい実施形態においては、正孔の有効質量は、電子の有効質量よりも大きいので、ナノワイヤは、電子がナノワイヤにおいて伝導キャリアであるように構成される。
伝導キャリアとして電子を使用するようにナノワイヤを構成することは、ナノワイヤを直接にｎ型ドーピングすることによって、および／または、バイアスゲート電圧をｐ型ドーピングワイヤに印加することによって、実現されてもよい。図３１に示される表３１００は、例としてのＩＩＩ−Ｖ族半導体材料を列３１０２に列挙したものである。列３１０４は、列３１０２に示される材料の対応する電子の有効質量を含む。列３１０６および３１０８は、列３１０２に示される材料の対応する低濃度正孔および高濃度正孔の有効質量をそれぞれ含む。表３１００に列挙されたすべての半導体材料に関して、列３１０４に示される電子の有効質量は、列３１０６および３１０８に含まれる低濃度正孔および高濃度正孔の有効質量よりも小さい。したがって、これらの半導体材料から製造されたナノワイヤをｎ型ドーピングすることは、ｐ型ドーピングに比較して、より少ないフォノン散乱をもたらす。
ＩＩＩ−Ｖ族半導体材料を列挙した表３１００は、説明のために提供されたものであり、本発明は、ＩＩＩ−Ｖ族半導体だけでなくそれ以外の半導体材料にも適用できることに注意されたい。
さらに、ｎ型ドーピングシリコンの機械的強度は、ｐ型ドーピングシリコンよりも強く、これは、また、ナノワイヤをｐ型ドーピングするよりもｎ型ドーピングすることを選択することにおける利点であるかもしれない。さらに詳細には、Ｂ．Ｂｕｓｈａｍ ａｎｄ
Ｘ．Ｌｉ，Ｊｏｕｒｎａｌ ｏｆ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ，Ｖｏｌ．１２，５４頁（１９９７年）を参照されたい。
あるいは、ナノワイヤは、ｐ型ドーパント材料によってドーピングされてもよく、そして、ナノワイヤは、電子が伝導キャリアであるように構成されてもよい。例えば、十分なバイアス電圧をナノワイヤ薄膜に印加することによって、ｐ型ドーピングナノワイヤを組み込んだナノワイヤ薄膜を逆のモードで動作させてもよい。これによって、ｐ型ドーピングナノワイヤにおいて、電子を伝導キャリアとして使用することができ、ｐ型ドーピングナノワイヤにおけるフォノン散乱を減少させあるいは除去することができる。例えば、トランジスタの実施形態においては、逆のモードでナノワイヤを動作させるために、バイアス電圧は、トランジスタのゲートバイアス電圧として複数のナノワイヤに印加されてもよい。
（ナノワイヤにおける表面準位を減少させるためのコア−シェル材料の使用）
電子の大きな移動度を達成するための別の要素は、ナノワイヤにおけるバリスティック輸送をも含めて、表面不純物散乱およびバルク（すなわち、ナノワイヤコア）不純物散乱の両方を減少させることである。ナノワイヤにおいては、より大きな表面積対体積比が存在する場合、表面散乱は、特に重要である。
表面散乱は、例えば、ナノワイヤをパッシベーションアニーリングすることによって、および／または、コア−シェル構造をナノワイヤに用いることによって、ナノワイヤの外側層を形成することによって減少させることができる。例えば、図３Ｂは、コア−シェル構造に基づいてドーピングされた例としてのナノワイヤ３１０を示す。酸化物コーティングのような絶縁層が、シェル層としてナノワイヤ上に形成されてもよい。さらに、例えば、酸化物コーティングを有するシリコンナノワイヤの場合、水素（Ｈ２）中におけるナノワイヤのアニーリングは、表面準位を大幅に減少させることができる。別の例においては、ＧａＡｓのような化合物半導体をナノワイヤコアに有するナノワイヤの場合、ＡｌＧａＡｓ（または、その他の種類の化合物半導体のための類似する化合物）シェルの使用は、電子波動作用を効果的に閉じ込め、また、表面準位を減少させる役割をなすことができる。
実施形態によっては、コア−シェルの組み合わせは、以下の制約を満足するような構造を有する。すなわち、（１）シェルエネルギー準位は、コアエネルギー準位よりも高くなければならず、それによって、伝導キャリアは、コア内に閉じ込められる。（２）コア材料およびシェル材料は、多少の表面準位および表面電荷を備えた良好な格子整合を有するべきである。
一実施形態においては、ナノワイヤにおけるキャリア移動度を改善するために、また、表面準位を減少させるために、シェル層の厚さとワイヤの直径との比は、変更されてもよいことに注意されたい。
図３２は、本発明の例としての実施形態による、減少した表面散乱を有するナノワイヤを製造するための例としてのステップを提供するフローチャート３２００を示す。関連する分野に精通する者は、以下の説明に基づいて、別の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート３２００は、ステップ３２０２によって開始する。ステップ３２０２において、半導体材料が、選択される。本明細書の別の箇所で説明され、さもなければ、知られている半導体材料を含めて、どのような半導体材料が、選択されてもよい。
ステップ３２０４において、複数のナノワイヤが、選択された半導体材料から形成される。例えば、ナノワイヤは、選択された半導体材料から成長させられあるいは形成されてもよい。
ステップ３２０６において、複数のナノワイヤのそれぞれのナノワイヤの周囲表面は、絶縁層によってコーティングされる。例えば、一実施形態においては、絶縁層は、誘電体であってもよい。別の実施形態においては、絶縁層は、酸化物であってもよい。絶縁層を形成するために、それぞれのナノワイヤが、酸化されてもよい。一実施形態においては、それぞれの酸化したナノワイヤは、アニーリングされてもよい。例えば、それぞれの酸化したナノワイヤは、それぞれの酸化したナノワイヤの酸化された層と酸化されない部分との界面におけるダングリングボンドをパッシベーションするために、Ｈ２雰囲気中においてアニーリングされてもよい。例えば、シリコンナノワイヤは、ＳｉＯ２からなる酸化物層を生成するために、酸化させられてもよい。別の実施例においては、化合物半導体材料から形成されたナノワイヤは、酸素中、または、酸化物を材料上に形成する助けとなる酸素との組み合わせの中において酸化させられてもよい。例えば、ＧａＡｓナノワイヤを酸素およびヒ素雰囲気中において酸化させ、Ａｓ２Ｏ３の層のような酸化物層を生成してもよい。その他の化合物半導体材料を、同様に、酸化させてもよく、あるいは、別の方法で酸化させてもよい。
図３３は、本発明の例としての実施形態による、減少した表面散乱を有するナノワイヤを製造するための例としてのステップを提供する別のフローチャート３３００を示す。関連する分野に精通する者は、以下の説明に基づいて、別の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート３３００は、ステップ３３０２によって開始する。ステップ３３０２において、半導体材料が、選択される。本明細書の別の箇所で説明され、さもなければ、知られている半導体材料を含めて、どのような半導体材料が、選択されてもよい。
ステップ３３０４において、複数のナノワイヤが、選択された半導体材料から形成される。例えば、ナノワイヤは、選択された半導体材料から成長させられあるいは形成されてもよい。
ステップ３３０６において、複数のナノワイヤのそれぞれのナノワイヤは、それぞれのナノワイヤがコア−シェル構造を備えるようにドーピングされ、シェルは、それぞれのナノワイヤのそれぞれのコアを取り巻くそれぞれのナノワイヤのドーピングされた外側層である。例えば、ナノワイヤは、図３Ｂに示されるナノワイヤ３１０である。ドーピングされた外側層は、ドーピングされた表面層３０２である。一実施形態においては、ステップ３３０６の作用は、動作中にそれぞれのナノワイヤのキャリアを軸方向に配置されたコアに実質的に閉じ込めることである。
一実施形態においては、ステップ３３０６は、ドーピングされた外側層がそれぞれのコアのエネルギー準位と比較してより高いエネルギー準位を有するように、それぞれのナノワイヤのドーピングされる外側層のためのドーパント材料が選択されるステップを含んでもよい。
一実施形態においては、ステップ３３０６は、ドーピングされた外側層の格子構造がコアの格子構造に実質的に整合するように、ドーピングされる外側層のためのドーパント材料が選択されるステップを含んでもよい。
（ナノワイヤおよびナノリボン薄膜トランジスタ）
図３４Ａ〜図３４Ｃは、高移動度のナノワイヤおよびナノリボンＴＦＴに関する概念を説明する図である。図３４Ａは、非晶質Ｓｉ（ａ−Ｓｉ）ＴＦＴまたは多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）ＴＦＴを示す。図３４Ａからわかるように、電気的キャリアは、低いキャリア移動度をもたらす複数の結晶粒界を越えて移動しなければならない。図３４Ｂは、本発明の実施形態によるＮＷ−ＴＦＴを示す。キャリアが低いキャリア移動度をもたらす複数の結晶粒界を越えて移動しなければならないａ−ＳｉＴＦＴまたはｐｏｌｙ−ＳｉＴＦＴと異なり、ＮＷ−ＴＦＴは、平行な複数の単結晶ＮＷ経路（丸木橋のような）によって形成される伝導チャンネルを有する。したがって、電子／正孔は、ソース電極とドレイン電極との間を端から端までいくつかの単結晶内を高いキャリア移動度で移動する。また、同様に、図３４Ｃに示されるように、本発明の実施形態によれば、平行な複数のナノワイヤの特徴に類似する特徴を有する単結晶半導体ナノリボンが、高い性能を備えたＴＦＴを製造するのに使用される。
（ＮＷ−ＴＦＴデバイスの製造）
図３５Ａは、本発明の実施形態による、ＮＷ−ＴＦＴを製造するための例としてのステップを提供するフローチャート３２００を示す。関連する分野に精通する者は、以下の説明に基づいて、別の構造的および動作的な実施形態を考え出すことができる。これらのステップが、以下に詳細に説明される。
フローチャート３５００は、ステップ３５１０によって開始する。ステップ３５１０において、単結晶ナノワイヤが、合成される。例えば、制御された直径を備えたｐ型シリコンナノワイヤが、実験的生産規模の反応器における触媒として金コロイド粒子（例えば、Ｂｒｉｔｉｓｈ Ｂｉｏｃｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｌｔｄ．，から市販されている）を用いて、ＳｉＨ４およびＢ２Ｈ６を分解することによって合成されてもよい。例としての実施形態においては、４２０〜４８０℃の範囲にある温度において、３０トールの全圧および約２トールのシラン分圧によって、４０分の期間だけ、成長させてもよい。ＳｉＨ４とＢ２Ｈ６との比は、ドーピングレベルを制御するために、変更されもよい。比６４００：１が、測定値が以下に提供されるナノワイヤを合成するのに使用されるが、その他の比が、使用されてもよい。ステップ３５１０の例としての適用においては、このプロセスによって合成されたナノワイヤは、２０〜４０μｍの範囲にある長さを有し、Ａｕコロイド触媒粒子によって決定されるようなほぼ単分散直径を備えた。この例としての適用においては、ナノワイヤは、厚さが２〜３ｎｍの非晶質酸化シリコンシェルによって取り巻かれた単結晶シリコンコアを備えたコア−シェル構造を有するように合成された。
ステップ３５２０において、ナノワイヤは、溶液中に浮遊させられる。例としての実施形態においては、合成されたナノワイヤは、適切なナノワイヤ懸濁液を得るために、超音波処理を用いてエタノールの中へ移されてもよい。あるいは、ナノワイヤは、その他の適切な種類の溶液中に、移され、そして、浮遊させてもよい。
ステップ３５３０において、ナノワイヤは、薄膜として成膜される。この実施例においては、溶液中に分散させた後、ナノワイヤは、配向されたナノワイヤ薄膜を得るために、流体フロー有向整列法（ｆｌｕｉｄｉｃ ｆｌｏｗ ｄｉｒｅｃｔｅｄ ａｌｉｇｎｍｅｎｔ ｍｅｔｈｏｄ）を用いて、選択された基板上に成膜された。ナノワイヤ懸濁液は、ＮＷアレイを表面上に得るために、ポリジメチルシロキサン（ＰＤＭＳ）金型と平坦な基板表面との間に形成された流路構造を通過させられた。薄膜における平均ＮＷ間隔は、溶液中のＮＷ濃度および／または総フロー時間を変化させることによって制御された。この方法によれば、整列は、より長いかまたはより大きな流路金型を使用することによって、４インチを超えるウェーハに、それどころか、より広い面積にさえも容易に拡張することができる。そのような流路構造の実施例が、図１５Ａおよび図１５Ｂに示されるフローマスク１５００として上で説明された。
図３５Ｂは、約５００〜１０００ｎｍの平均ナノワイヤ間隔で平行に配向されたナノワイヤの単層を有する例としてのナノワイヤ薄膜の光学顕微鏡写真を示す。図３５Ｂの顕微鏡写真は、さらに、多少のナノワイヤがナノワイヤ薄膜の上面で交差していることを示すが、別の実施形態においては、薄膜は、ナノワイヤ薄膜の上面で交差するナノワイヤを備えることなく生成されてもよい。図３５Ｂに示されるスケールバーは、長さが１００μｍである。図３５Ｂ内のはめ込み図３５０２は、高い倍率を提供し、２０μｍのスケールバーを含む。
ステップ３５４０において、薄膜トランジスタデバイスが、製造される。薄膜トランジスタデバイスは、ステップ３５３０において生成されたナノワイヤ薄膜を含む。どのような種類の薄膜トランジスタデバイスが、製造されてもよい。
ステップ３５５０において、薄膜トランジスタデバイスは、マクロエレクトロニクスの特定の用途のために、集積される。例としての実施形態においては、ＮＷ薄膜は、ソース電極およびドレイン電極を画定し、そして、マクロエレクトロニクス基板上にＴＦＴを製造するために、一般的なフォトリソグラフィープロセスまたは電子ビームリソグラフィープロセスを施されてもよい。
図３５Ｃは、例としてのＴＦＴを示し、ここで、スケールバーは、１００μｍである。金の電極を含めて、様々な材料が、電極のために使用されてもよく、それらの電極は、図３５Ｃに示される例としてのＴＦＴデバイスの場合、明るい色のバーとして示される。図３５Ｃ内のはめ込み図に示される例としてのＴＦＴ３５０４として、シリコン基板上のバックゲートデバイス構成が、示される。下に横たわるシリコンは、バックゲートとして使用され、厚さが１００ｎｍの窒化シリコン（ＳｉＮｘ）が、ゲート誘電体として使用され、電子ビーム蒸着装置を用いて成膜されたＴｉ／Ａｕ（６０ｎｍ／６０ｎｍ）膜が、ソース電極およびドレイン電極として使用される。
図３５Ｄは、ＮＷ−ＴＦＴの光学顕微鏡写真を提供し、ソース電極３５０６とドレイン電極３５０８とに架けられたＮＷの平行なアレイを示す。図３５Ｄに示されるスケールバーは、長さが５μｍである。
ステップ３５６０は、フローチャート３５００の終了である。
（性能特性−Ｐ型チャンネルシリコンナノワイヤ薄膜トランジスタ（ＮＷ−ＴＦＴ））
以下の実施例においては、ＮＷ−ＴＦＴの電気的な特性評価が、空気雰囲気、暗箱、室温において実行される。図３６Ａは、様々なゲート電圧（ＶＧＳ）におけるドレイン電流（ＩＤＳ）対ドレイン−ソースバイアス電圧（ＶＤＳ）のプロット曲線を示し、ゲート電圧（ＶＧＳ）は、ＶＧＳ＝−１０Ｖを有する最上部の曲線から開始して１ボルト（Ｖ）単位で変化させられる。この実施例においては、ＴＦＴは、９１本の実質的に平行な直径が２０ｎｍのナノワイヤからなり、５μｍのチャンネル長を有する。ドレイン電流ＩＤＳは、低いＶＤＳにおいて、ＶＤＳとともに線形に増加し、そして、より高いＶＤＳにおいては、飽和しようとするので、図３６Ａは、蓄積モードで動作する典型的なｐ型チャンネルトランジスタの動作を示す。負のゲート電圧を印加すると、多数キャリア（正孔）が、チャンネル内に増加するので、ドレイン電流は、増加する。正のゲートバイアスを印加すると、チャンネル内の正孔を激減させ、デバイスをターンオフする。
図３６Ｂに示される、一定のＶＤＳ＝−１ＶにおけるＩＤＳ対ＶＧＳのプロット曲線は、ゲート電圧が、限界点よりも大きな正であれば、本質的に、電流は流れず、かつ、ゲート電圧が、負方向に増加すれば、ＩＤＳは、ほぼ線形に増加することを示す。線形領域の線形推定から、０．４５Ｖのしきい値電圧が、得られる。図３６Ｂ内に示されるはめ込みプロット曲線３６０２は、ＶＤＳ＝−１Ｖにおける−ＩＤＳ対ＶＧＳを指数スケールで示す。図３６Ｂは、ほぼ１０８のオンオフ比および約５００ｍＶ／ｓのサブスレッショルドスイングを強調するものである。線形プロットデータは、５００ｍＶ／ｓのＶＧＳ掃引速度で収集され、また、指数プロットデータは、より高いゲート電圧における容量性充電電流を最小限に抑制するために、１５ｍＶ／ｓのＶＧＳ掃引速度で収集された。はめ込み図における見掛けのしきい値電圧は、ヒステリシス効果のために、３．５Ｖだけずれている。
ヒステリシス効果は、一般的には、ＮＷ−ＴＦＴの電流のＩＤＳ−ＶＧＳ関係において観察される。このヒステリシスは、主に、ＮＷ−ＴＦＴデバイスに存在する可動イオンによるものと考えられる。このヒステリシスは、イオン不純物を最小限に抑制するために、ＮＷ合成およびデバイス製造プロセスの厳密な調節によって除去されあるいは最小限に抑制されてもよい。ヒステリシスは、しきい値電圧を決定するときに、影響を及ぼす。ヒステリシスのために、見掛けのしきい値電圧は、測定条件および測定の前にデバイスに印加された電圧履歴に依存して、変化することがある。
ヒステリシスによってもたらされるしきい値電圧の変動を最小限に抑制するために、類似する条件が、検査デバイスに使用された（５００ｍＶ／ｓの比較的に素早いゲート電圧掃引速度が、可動イオンの影響を最小限に抑制するのに使用された）。また、デバイスごとにデータを収集する前に、まず最初に、ゲート電圧を少なくとも３回だけ循環させることによって（１０Ｖから−１０Ｖまで）、電圧履歴変動が、最小限に抑制された。このようにして、納得できるしきい値電圧分布（図３６Ｂの主プロット曲線および図３６Ｃ）が、決定された。他方において、オフ状態電流を正確に測定するために、容量電流を最小限に抑制するためのより遅いゲート電圧掃引速度（１５ｍＶ／ｓ）が、使用された。この場合、デバイスは、延長された時間期間（約５〜１０分）だけ高い正のゲート電圧を印加され、見掛けのしきい値をより大きな正の値へずらした（図３６Ｂのはめ込み図）。
マクロエレクトロニクスに使用する場合、相互コンダクタンス、移動度、オンオフ電流比、しきい値電圧、および、サブスレッショルドスイングを含めて、いくつかの重要なトランジスタパラメータが、ＴＦＴ性能を決定する。高い相互コンダクタンスは、トランジスタ性能にとって重要なものであり、また、増幅器および論理回路を含めて、トランジスタを利用したデバイスの電圧利得にとっても重要なものである。−ＩＤＳ対ＶＧＳの線形領域における勾配は、ＶＤＳ＝−１Ｖにおいて約１１μＳの相互コンダクタンスｇｍ＝ｄＩＤＳ／ｄＶＧＳを示す。有効チャンネル幅をＮＷの直径ｄ×ＮＷの数Ｎに等しいと仮定すれば、Ｗｅｆｆ＝Ｎ・ｄ＝１．８μｍとなる。ａ−ＳｉＴＦＴとｐｏｌｙ−ＳｉＴＦＴとを比較するために、約６μＳ／μｍの正規化された相互コンダクタンスを得ることができる。この相互コンダクタンスは、約０．０１μＳ／μｍの相互コンダクタンスを有する非晶質ＳｉＴＦＴおよび約０．３〜０．８μＳ／μｍの相互コンダクタンスを有するｐ型チャンネルｐｏｌｙ−ＳｉＴＦＴの相互コンダクタンスよりも相当に良好なものである。さらに、これは、約５〜１２μＳ／μｍの相互コンダクタンスを有する単結晶ｐ型チャンネルシリコンオン絶縁体（ＳＯＩ）ＭＯＳＦＥＴの相互コンダクタンスに比べてもひけを取らない。ＮＷ−ＴＦＴ相互コンダクタンスは、より高い誘電率を有するより薄い誘電体を用いて、さらに改善することができることに注意されたい。
研究中のＮＷ−ＴＦＴにおけるキャリア移動度をさらに評価するために、一般的なＭＯＳＦＥＴの式を用いたさらなるモデル化がなされた。ＩＤＳ−ＶＤＳ曲線の低バイアス線形領域において、正孔移動度μｈは、以下の式から推定することができる。
ＧＤＳ＝ＩＤＳ／ＶＤＳ＝μｈＣＧ（ＶＧＳ−Ｖｔｈ−ＶＤＳ／２）／Ｌ２
ここで、ＣＧは、ゲートキャパシタンスであり、
Ｌは、チャンネル長である。
ゲート容量は、基板上のＳｉＮｘ誘電体のキャパシタンスおよび酸化シリコンシェルのキャパシタンスを含む。しかしながら、これらのキャパシタンスを計算することは、重要なことである。３次元有限要素パッケージを用いたシミュレーション（例えば、Ｆｉｅｌｄ ＰｒｅｃｉｓｉｎからのＭｅｔａｍｅｓｈ ａｎｄ ＨｉＰｈｉ、ｈｔｔｐ：／／ｗｗｗ．ｆｉｅｌｄｐ．ｃｏｍ）は、約２７ｆＦの総キャパシタンスをもたらし、約１３０ｃｍ２／Ｖ・ｓの正孔移動度をもたらす。この正孔移動度は、ｐ型多結晶シリコンに関して報告されている最良の値（約１２０ｃｍ２／Ｖ・ｓ）よりも大きく、また、ＳＯＩＭＯＳＦＥＴのようなｐ型単結晶シリコン材料の正孔移動度（約１８０〜２５０ｃｍ２／Ｖ・ｓ）に比べてもひけを取らない。さらに、例えば、ドーピングレベルを減少させることによって、および／または、ＮＷ表面上の捕獲準位を最小限に抑制することによって、キャリア移動度をさらに改善できることが考えられる。
図３６Ｂ内のはめ込み図は、プロットされたＩＤＳ−ＶＧＳ曲線を指数スケールで示し、ドレイン電流はしきい値電圧以下では指数関数的に減少すること、および、トランジスタは、ほぼ１０８であるオンオフ電流比を有することを示す。これは、化学的に合成されたナノ材料から組み立てられたトランジスタに関して報告されている最も大きなオンオフ比に相当し、単結晶シリコンデバイスのオンオフ比に比べてもひけを取らない。電流の指数関数的減少は、このデバイスにおいて、重要なトランジスタパラメータであるサブスレッショルドスイングＳ＝−ｄＶＧＳ／ｄｌｎ｜ＩＤＳ｜を約６００ｍＶ／ｄｅｃａｄｅであるように定義する。一般的はＭＯＳＦＥＴにおいては、Ｓは、Ｓ＝（ｋBＴ／ｅ）・Ｌ
ｎ（（１０）（１＋α））によって決定され、ここで、Ｔは、温度であり、ｋBは、ボル
ツマン定数であり、ｅは、電気素量であり、そして、αは、デバイスのキャパシタンスに依存し、ゲートキャパシタンスが界面捕獲準位キャパシタンスのようなその他のキャパシタンスよりもきわめて大きければ、０である。したがって、Ｓの最も小さな理論的な限界値は、室温において、Ｓ＝（ｋBＴ／ｅ）・Ｌｎ（１０）、または、約６０ｍＶ／ｄｅｃ
ａｄｅである。
一般的には、小さなしきい値電圧および低電力動作のために、小さなサブスレッショルドスイングが、望ましい。本発明のＮＷデバイスの実施形態における約６００ｍＶ／ｄｅｃａｄｅのサブスレッショルドスイングは、典型的には１Ｖ／ｄｅｃａｄｅよりも大きな範囲にある一般的な非晶質ＳｉＴＦＴまたは有機半導体ＴＦＴよりも相当に良好なものである。さらに、これは、ほとんどのｐｏｌｙ−ＳｉＴＦＴに比べてもひけを取らないが、最良のｐｏｌｙ−ＳｉＴＦＴ（約２００ｍＶ）および単結晶シリコンデバイス（約７０ｍＶ）よりも相当に大きい。
本発明のＮＷデバイスで観察された比較的に大きなサブスレッショルドスイングは、主として、表面捕獲準位の存在および幾何学的な作用によるものと考えられ、それらは、表面をパッシベーションすることによって（例えば、水素を添加することによって、または、コア−シェル構造を使用することによって）、および／または、上面ゲート構造または高いｋを有する誘電体で取り囲まれたゲート構造を使用することによって、劇的に改善することができる。
幾何学的な作用は、ＮＷ−ＴＦＴにおいて、ＮＷが他のＮＷと交差することから発生する。ＮＷ薄膜は、典型的には、ＮＷのほぼ単層からなるが、たまに、多少のＮＷが、他のＮＷと交差する。ＮＷが、他のＮＷと交差すると、そのＮＷは、基板表面から分離され、バックゲートからより小さな電界を受け、そのために、デバイスのその他のＮＷよりも緩慢にターンオンまたはターンオフする。これは、ＮＷ−ＴＦＴのサブスレッショルドスイングを全体的に増加させる。それにもかかわらず、また、重要なことには、約７０ｍＶ／ｄｅｃａｄｅ程度の小さなサブスレッショルドスイングが、以下で説明するように、周囲コンフォーマル電解液ゲート（ｓｕｒｒｏｕｎｄｉｎｇ ｃｏｎｆｏｒｍａｌ ｅｌｅｃｔｒｏｌｙｔｅ ｇａｔｅ）を用いて実証された。
特定の用途においては、しきい値電圧がデバイスごとに変わりやすいことは、技術の実施可能性を決定する際の重要な要素である。このために、検査が、本発明の実施形態に基づいて製造された２０個の個々のデバイスに対してなされた。図３６Ｃは、これらのデバイスのしきい値電圧分布の棒グラフを示す。ガウス分布に当てはめると、ほんの０．２２Ｖの標準偏差を示す。さらに、構成および製造プロセスの最適化は、よりぴったりと合致した分布をもたらすと考えられる。
とりわけ、ＮＷ−ＴＦＴの性能は、様々なＮＷコア−シェル構造を活用することによって、様々な形で、さらに改善することができる。第１に、プラスチック上のＮＷ−ＴＦＴにおいて、オンオフ比は、低品質の電子ビーム蒸着されたＡｌＯｘゲート誘電体によって、制限される。この問題は、単結晶半導体コアおよび高品質ゲート誘電体シェルからなるコア−シェルＮＷ構造を使用することによって、潜在的に克服することができる。ＳｉＮＷは、当然ながら、コア−シェル構造を有するが、薄い自然酸化物層は、大きな電界に耐えるほど高い品質ではない。自然酸化物は、制御された熱酸化、化学気相成長、または、その他の適切な技術のいずれかによって生成された高品質の酸化シリコンシェルによって置き換えられてもよく、あるいは、そのような酸化シリコンシェルを補足されてもよい。コア−シェルＮＷ構造は、高性能ＮＷ−ＴＦＴをプラスチック上に形成するのにきわめて良好に適合するものである。なぜなら、半導体材料の合成および高品質ゲート誘電体の形成を含めて、高温プロセスは、最終的なデバイス基板から分離して、実行されるからである。さらに、そのようなコア−シェル構造は、また、表面捕獲準位のパッシベーションをもたらすことができ、その結果として、性能をさらに向上させる。
第２に、現在のバックゲートＮＷ−ＴＦＴは、幾何学的作用のために、性能を比較的に制限される。そのような幾何学的な作用は、単結晶半導体のコア、内側シェルのゲート誘電体、および、外側シェルのコンフォーマルゲートを含むより複雑なＮＷコア−シェル構造を用いることによって、克服されてもよい。これは、例えば、高濃度でドーピングされた非晶質シリコンの層をＳｉ／ＳｉＯｘコア−シェル構造（上述した）の周りに外側ゲートシェルとして成膜することによって、達成されてもよい。
第３に、ＮＷ−ＴＦＴの性能は、単結晶材料の性能を越えるために、小さな直径のＮＷにおける量子電子的作用を活用することによって、潜在的にさらに改善することができる。一般的な２次元半導体超格子および２次元電子／正孔ガスと同様に、ドーパントを能動的な伝導チャンネルから分離するために、マルチコア−シェルＮＷ構造を考えることができる。
デバイス性能の主要なパラメータ（キャリア移動度およびしきい値電圧のような）は、伝導チャンネルに存在するＮＷの数に依存しない。したがって、予め定められた特性を備えたＮＷ−ＴＦＴの設計および製造が可能である。例えば、伝導チャンネルに存在するＮＷの数を変化させることによって（有効チャンネル幅を変更することによって）、ＮＷ−ＴＦＴは、予め定められたレベルで電流を輸送するように設計および製造されてもよい。図３６Ｄは、デバイスがターンオンされたとき（ＶＧＳ＝−１０Ｖ）のドレイン電流の関係を線形スケールで示す。２つの曲線は、オン状態電流を有効チャンネル幅の関数として示す。下側の曲線は、ＶＤＳ＝−１Ｖを有し、上側の曲線は、ＶＤＳ＝−８Ｖを有する。有効チャンネル幅は、ＮＷの平均直径とチャンネルに存在するＮＷの数との積に対応する。予想されたように、オン状態電流は、有効チャンネル幅（伝導チャンネルに存在するＮＷの数）とともに線形に増減する。０．５ｍＡよりも大きいオン状態電流が、５μｍ以下の有効チャンネル幅を備えたデバイスによって達成された。設計されたデバイスパラメータを備えたＮＷ−ＴＦＴの再現可能かつ予測可能な組み立てが、重要である。
（プラスチック上のＮＷ−ＴＦＴ）
最新のＮＷ薄膜概念の重要な１つの側面は、デバイス製造から分離しているＮＷ合成ステップを除いて、ＮＷ−ＴＦＴ製造プロセス全体を、本質的に、室温で実行することができることである。したがって、高性能ＮＷ−ＴＦＴの組み立てを低コストのガラス基板およびプラスチック基板に容易に適用することができる。プラスチック基板上のＮＷ−ＴＦＴを実証するために、様々なデバイス構成が使用される。図３７Ａは、デバイス構成を示す。図３７Ａのデバイスを製造するために、厚さが１〜２μｍのＳＵ−８（ＭｉｃｒｏＣｈｅｍ Ｃｏｒｐ．）フォトレジストの層が、まず最初に、回転塗布され、そして、顕微鏡的に滑らかな表面を保証するために、ポリエーテルエーテルケトン（ＰＥＥＫ）シート（５０μｍまたは１００μｍの厚さ、Ｇｏｏｄｆｅｌｌｏｗ Ｉｎｃ．）上において硬化させられる。Ｃｒ／Ａｕ（１０ｎｍ／３０ｎｍ）ストリップが、ゲートアレイとして画定され、厚さが３０ｎｍの酸化アルミニウムの層が、電子ビーム蒸着を用いて、ゲート誘電体として成膜される。整列したＮＷ薄膜が、表面上に成膜され、Ｔｉ／Ａｕ（６０ｎｍ／８０ｎｍ）ソース−ドレイン電極が、ＴＦＴを形成するために画定される。図３７Ｂは、ＮＷ−ＴＦＴを備えた例としてのプラスチックデバイスを示す。図３７Ｂの下部は、ＮＷ−ＴＦＴのソース、ゲート、および、ドレインを５μｍに等しいスケールバーとともに示す。
電気的な輸送特性評価が、上述したやり方と同じように実行された。図３７Ｃは、ＩＤＳ−ＶＤＳ曲線が、ＳｉＮｘ／Ｓｉ基板上のデバイスの動作に類似する動作を示すことを説明する図である。図３７Ｃのプロット曲線は、ＩＤＳ−ＶＤＳの関係を示し、ＶＧＳは、可変であり、ＶＧＳ＝−８Ｖにおける最上部から開始して、１Ｖ単位で増加する。ＩＤＳ−ＶＧＳの関係は、しきい値電圧が約３．０Ｖであり、かつ、オンオフ比＞１０５であることを示す。
図３７Ｄは、プラスチック基板を少し曲げた前後における同じデバイスの伝達特性を示す。図３７Ｄのはめ込み図３７０２は、１０５よりも大きいオンオフ比および５００〜８００ｍＶ／ｄｅｃａｄｅのサブスレッショルドスイングを強調するものである。検査されたデバイスは、直径が４０ｎｍの平行な１７個のＮＷを有し、６μｍのチャンネル長および３μｍのゲート長を備えるものであった。２つの曲線は、プラスチック基板を少し曲げた（約５５ｎｍの曲率半径）前後における同じデバイスの伝達特性を示し、プラスチック上のＮＷ−ＴＦＴの機械的可撓性を実証している。
比較的に小さいオンオフ比（ＳｉＮｘ／Ｓｉ基板上のデバイスのオンオフ比と比較して）は、（１）最適化されないローカルゲートデバイス構成によるより小さいオン電流、（２）低品質の電子ビーム蒸着されたＡｌＯｘ誘電体によって発生するゲートリーク電流によって制限されるより大きいオフ電流、によるものであり、改善されたデバイス構成および改善されたコア−シェルＮＷ構造によって、相当に増加させることができる。
小さなサブスレッショルドスイングは、主として、２つの要素によってもたらされる。第１に、電解液は、優れたコンフォーマルゲートを形成し、それによって、サブスレッショルドスイングを大きくする幾何学的作用を除去しあるいは減少させる。第２に、電解液コンフォーマルゲートによって、ゲートキャパシタンスは、バックゲートデバイスのキャパシタンスより１桁以上も大きい（約１６０本のＮＷからなるデバイスの場合、約０．７７ｐＦ対約０．０５ｐＦ）。したがって、その他のキャパシタンスの相対的重要度は、ゲートキャパシタンスに比較して減少し、Ｓ＝（ｋBＴ／ｅ）Ｌｎ（１０）（１＋α）にお
けるαの値を劇的に減少させ、その結果として、サブスレッショルドスイングＳを減少させる。
プラスチックエレクトロニクスの研究を推進する主たる魅力は、機械的な可撓性である。重要なことには、ＮＷ−ＴＦＴデバイスを備えたプラスチックを少しだけ曲げても、デバイス特性は大きく変化することはない。上述したように、図３７Ｄは、この特徴を説明する２つの曲線を提供する。図３７Ｃに示されるように、ＩＤＳ−ＶＧＳ関係における線形領域は、ＶＤＳ＝−１Ｖにおいて０．４５μＳの相互コンダクタンスを提供する。しかしながら、ローカルゲートデバイス構成におけるゲートキャパシタンスを評価するのは困難なために、デバイスにおける正確な正孔移動度を評価することは難しい。
キャリア移動度およびプラスチック上のＮＷ−ＴＦＴの最終的なデバイス性能を評価するために、電解液ゲートＴＦＴ構造が、検査された。図３８Ａは、検査された電解液ゲートＮＷ−ＴＦＴ構造を示す。このアプローチは、個々のカーボンナノチューブＦＥＴを研究するのに使用された。検査アプローチは、以下のステップを必要とした。１ｍＭの食塩水の小さな液滴が、プラスチック基板上のＴＦＴデバイス上に配置され、ソース電極、ドレイン電極、ＮＷ薄膜、および、絶縁された付加的な金電極を含むＴＦＴデバイス全体を覆った。電解液のＮＷ−ＴＦＴデバイスに対する電気化学ポテンシャルを確立するために、電圧ＶＧＳが、絶縁された金電極に印加された。電圧の範囲が±０．９Ｖ以下である場合、電解液と、ソース電極、ドレイン電極、または、ＮＷとの間のリーク電流は、無視できるものであった。電解液は、絶縁された良好な液体ゲートの役割をなす。特定の利点の１つは、電解液は、ＴＦＴチャンネルにおけるすべてのＮＷのための有益な周囲コンフォーマルゲートを形成することであり、望ましくない幾何学的作用および表面電荷を減少させあるいは除去し、それによって、ＮＷ−ＴＦＴの最終的な性能を検査するための有効な構成を提供する。
図３８Ｂは、ＶＧＳ＝−０．９Ｖを有する最上部の曲線から０．１Ｖ単位で変化させた様々な電解液ゲート電圧に対応するＩＤＳ−ＶＤＳ関係を示す。検査されたＮＷ−ＴＦＴは、直径が２０ｎｍの１６２本のＮＷを長さが５μｍのチャンネルと平行に含むものであった。
図３８Ｃは、ＶＤＳが１０ｍＶである場合のＩＤＳ−ＶＧＳ関係を示す。総合的な結果は、上述したようなシリコン基板上に製造されたＴＦＴの結果に類似している。しかしながら、このデバイスにおいては、電解液ゲート電圧の変化にきわめて大きく応答することがはっきりとわかる。また、サブスレッショルドスイングは、図３８Ｃのはめ込み図３８０２に示されるように、相当に小さい（７０〜１１０ｍＶ／ｄｅｃａｄｅ）。ＩＤＳ−ＶＧＳ関係は、ロックイン増幅器（例えば、Ｓｔａｎｆｏｒｄ Ｒｅｓｅａｒｃｈから市販されている）によって測定された。１０ｍＶの実効振幅値で１０Ｈｚ正弦波が、測定に使用された。
さらに、溶液ゲート実験の特定の構成は、ソース電極およびドレイン電極もまた溶液に接触するので、理想的なデバイスの性能を過小評価することがある。ソースポテンシャルおよびドレインポテンシャルは、実際の溶液ポテンシャルに影響を及ぼし、ゲート電極によって確立された電気化学ポテンシャルに悪影響を及ぼし、ＮＷの周囲に実際に印加されるポテンシャルをゲート電極に印加されたポテンシャル以下にまで減少させることがある。したがって、ゲートポテンシャルを確立するための改善されたアプローチ（例えば、比較基準電極を用いた）によれば、さらに小さいサブスレッショルドスイングを達成することができる。それと同時に、結果は、プラスチック上の高性能ＴＦＴを実現できる可能性を実証しており、その高性能ＴＦＴは、これらのデバイスのゲート構成をさらに最適化することによって、改善されてもよい（例えば、単結晶半導体コア、内側シェルのゲート誘電体、および、外側シェルのコンフォーマルゲートからなるマルチコア−シェルＮＷ構造において固体周囲コンフォーマルゲートを実現してもよい）。
プラスチック上の電解液ゲートＴＦＴデバイスの性能は、デバイス特徴の様々な特性を調査することによって、さらに分析された。ゲートキャパシタンスが、まず最初に調査された。この場合、総キャパシタンスは、電解液の直列キャパシタンスおよびＮＷシェル酸化物のキャパシタンスを含むが、前者は、後者よりもきわめて大きいので、前者は、無視してもよい。２０ｎｍの単結晶コアおよび平均で約２．５ｎｍの非晶質酸化シリコンシェルを有するＮＷが考察された。ゲートキャパシタンスは、ＣＧ＝２Ｎπεε０Ｌ／ｌｎ（（１＋ｔｏｘ／ｒ）によって評価することができ、ここで、Ｎは、チャンネルに存在するＮＷの数であり、εおよびｔｏｘは、それぞれ、非晶質酸化物の誘電率および厚さであり、ｒは、ＮＷの半径である。計算されたキャパシタンスおよび以下の式ＧＤＳ＝ＩＤＳ／ＶＤＳ＝μｈＣＧ（ＶＧＳ−Ｖｔｈ−ＶＤＳ／２）／Ｌ２に基づいて、正孔移動度μｈは、１５０ｃｍ２／Ｖ・ｓであるように決定することができる。この結果は、類似するＮＷを有するＳｉＮｘ／Ｓｉ基板上の類似するデバイスに対して得られた移動度と一致する。これは、ＮＷ−ＴＦＴの移動度は、ＮＷ自身に固有なものであり、プラスチック基板または電解液ゲートによって劇的な影響を受けないことを示す。
（Ｎ型チャンネルＣｄＳナノリボンＴＦＴ）
上記の説明は、高性能ＮＷ−ＴＦＴは、ｐ型ＳｉＮＷから低い温度のプラスチック基板上に組み立てられてもよいことを実証している。さらに、ＮＷ合成は、最終的なデバイス基板に依存しないので、ＩＩＩ−Ｖ族およびＩＩ−ＶＩ族の半導体を含む広範囲の材料が、ＴＦＴチャンネル材料として活用され、様々な機会をもたらすことができる。１つの例として、高性能ＴＦＴは、ＩＩ−ＶＩ族硫化カドミウム（ＣｄＳ）ナノリボンから容易に組み立てることができる。ＣｄＳは、それ固有の小さい表面捕獲準位のために、電子的な用途だけでなく光学的な用途にも優れた材料である。３０〜１５０ｎｍの厚さ、０．５〜５μｍの幅、および、１０〜２００μｍの長さを備えた単結晶ＣｄＳナノリボンが、真空蒸気輸送法（ｖａｃｕｕｍ ｖａｐｏｒ ｔｒａｎｓｐｏｒｔ ｍｅｔｈｏｄ）を用いて合成された。
より詳細には、わずかな量のＣｄＳ粉末（約１００ｍｇ）が、真空チューブの一端に移され、そして、密閉された。真空チューブは、ＣｄＳ粉末を備えた端部が９００℃に維持されるように加熱され、真空チューブの他端は、約５０℃だけ低い温度に維持された。２時間以内に、ほとんどのＣｄＳが、冷却器側へ輸送され、チューブ壁に成膜された。結果として得られた材料は、その大部分が、３０〜１５０ｎｍの厚さ、０．５〜５μｍの幅、および、１０〜２００μｍの長さを有するナノリボンである。ＴＥＭ画像は、これらのナノリボンがエッジ面までずっと欠陥の少ない単結晶であることを示す。
ナノリボンは、それらの特有の物理的な形態が一般的な単結晶薄膜の形態にきわめて類似しているので、ＴＦＴにとって有益なものである。単結晶伝導チャンネルを備えたＣｄＳナノリボンＴＦＴは、上述した方法に類似する方法を用いて製造された。図３９Ａは、ＣｄＳナノリボンＴＦＴを示す。図３９Ａのはめ込み図３９０２は、ナノリボンＴＦＴの３次元原子間力顕微鏡表面画像を示す。
ＣｄＳナノリボンＴＦＴの電気的輸送の測定は、典型的なｎ型チャンネルトランジスタ特性を示した。ｎ型チャンネル動作は、ＣｄＳバルク材料およびＮＷに関するこれまでの研究と合致している。図３９Ｂは、ＣｄＳナノリボンＴＦＴのための様々なゲート電圧におけるＩＤＳ−ＶＤＳ関係を提供する。図３９Ｂは、低いソース−ドレインバイアスにおける線形領域を示し、より高いバイアスにおいては、飽和する。１ＶのＶＤＳにおけるＩＤＳ−ＶＧＳ関係は、２．０Ｖのしきい値ＶＧＳ以上においてほぼ線形の動作を示す。線形領域の勾配は、ＶＤＳ＝１Ｖにおいて、約２．４μＳ／μｍの相互コンダクタンスを与える。平行板モデルを考えると、ゲートキャパシタンスは、ＣＧ＝εε０Ｌ・Ｗ／ｈを用いて、１．９ｆＦであると計算された。ここで、ＬおよびＷは、チャンネルの長さおよび幅であり、ｈは、誘電体の厚さである。計算されたキャパシタンスによって、電子移動度は、ＩＤＳ／ＶＤＳ＝μｅＣＧ（ＶＧＳ−Ｖｔｈ−ＶＤＳ／２）／Ｌ２を用いて、約３００ｃｍ２／Ｖ・ｓであると推定することができる。重要なことには、移動度のこの値は、単結晶ＣｄＳ材料の移動度（約３００〜３５０ｃｍ２／Ｖ・ｓ）にぴったりと一致する。
さらに、図３９Ｃおよびそれのはめ込み図に示されるように、ＩＤＳ−ＶＧＳの曲線指数プロット曲線は、１０７よりも大きなオンオフ比、および、理論的限界である６０ｍＶ／ｄｅｃａｄｅに近い７０ｍＶ／ｄｅｃａｄｅの小さなサブスレッショルドスイングＳを与える。ＣｄＳナノリボンＴＦＴにおいて観察された大きなキャリア移動度および小さなサブスレッショルドスイングは、主に、ＳｉＮＷ−ＴＦＴにおける幾何学的作用に類似する幾何学的作用だけでなくこれらの材料における結晶品質および低い表面準位のおかげであると考えられる。
（相補的論理）
ｐ型チャンネルＴＦＴおよびｎ型チャンネルＴＦＴの両方を製造する能力は、ユニポーラｐ型チャンネルトランジスタまたはユニポーラｎ型チャンネルトランジスタからなる回路よりも性能が優れていることが知られている相補的電子部品を構成するのに重要なことである。このために、相補型インバータ（論理否定ゲート）が、ｎ型チャンネルＴＦＴとｐ型チャンネルＴＦＴとを直列に接続することによって構成された。相補型インバータは、ｐ型チャンネルＳｉＮＷ−ＴＦＴ（１５本の平行なＮＷからなる）とｎ型チャンネルＣｄＳナノリボンＴＦＴとを直列に接続することによって形成された。デバイス４００２が、図４０に示される。また、図４０は、インバータの出力−入力（Ｖｏｕｔ−Ｖｉｎ）電圧レスポンスを提供し、小さな入力による一定の大きな出力電圧を示す。入力が、１．５Ｖまで増加すると、出力は、０Ｖへ向かって急激に下降し、そして、より高い入力電圧において、低い状態を維持する。きわめて重要なことには、相補型インバータは、大きな電圧利得を呈する。測定されたＶｏｕｔ−Ｖｉｎ関係の特徴は、図４０のはめ込み図４００４に示されるように、２７程度の大きな電圧利得を見せることである。そのような大きな利得は、本発明によるデバイスの高い性能を実証するものであり、様々な大面積エレクトロニクス用途において、それぞれの段において信号修復を必要とせずに論理回路アレイを相互接続するために、重要なことである。最後に、インバータのＶｏｕｔ−Ｖｉｎ関係は、出力側に何らかの負荷を含むことなく測定されたことに注意されたい。デバイスが、実際の回路に実装されると、利得は、減少するかもしれない。しかしながら、図３６Ａ〜図３６Ｄに示されるような特性を備えたここで説明されるＮＷ−ＴＦＴデバイスの再現性および予測可能性を考えれば、デバイス／回路を入念に設計することによって、実際の利用分野で所望される電圧利得を達成できるはずである。
（ディスプレイおよびその他の利用分野におけるＮＷ−ＴＦＴ）
この２０年にわたって、フラットパネルディスプレイ（ＦＰＤ）が、最近の電子デバイスにおいてより一般的なものとなった。ＦＰＤは、携帯電話、携帯情報端末、ディジタルカメラ、ビデオカメラ、および、ノート型コンピュータを含めて多くの新しい製品において不可欠なものである。さらに、市場は、相当に拡大することが期待されている。なぜなら、ＦＬＤは、デスクトップコンピュータおよびテレビ（ＴＶ）ブラウン管（ＣＲＴ）のモニターに取って代わる用意ができているからである。アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）は、商業的に有力なフラットパネルディスプレイ技術であり、大面積フラットパネルディスプレイ市場のほぼ全体を占めている。また、ＡＭＬＣＤは、場合によっては、アクティブマトリックス薄膜トランジスタ（ＡＭＴＦＴ）とも呼ばれる。なぜなら、大面積薄膜トランジスタは、今日のＡＭＬＣＤを可能にする重要な技術であるからである。
薄膜トランジスタ（ＴＦＴ）は、点接触接合トランジスタよりも１３年前に発明された。ＴＦＴに関する最初の米国特許は、１９３３年にＬｉｌｉｅｎｆｉｅｌｄに発行された。１９６０年代の初頭になってようやく、ＧＥ、ＲＣＡ、ＩＢＭ、Ｚｅｎｉｔｈ、Ｗｅｓｔｉｎｇｈｏｕｓｅ および、Ｐｈｉｌｉｐｓを含めて業界の多くの研究所が、ＴＦＴの研究および開発に積極的に着手した。しかしながら、１９６０年代のほぼ中頃に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、出現し、中心となった。すぐに、業界のほとんどの研究所は、ＴＦＴの研究および開発を中止した。ＭＯＳＦＥＴ技術を含めて今日の半導体技術の大部分は、単結晶ウェーハに基づくものであるので、基板の大きさは、得られるウェーハの大きさによって決定される。現在、得ることのできる最も大きなウェーハは、約１２インチである。したがって、この基板寸法は、恐らく、大きな基板面積を必要とする用途に適合することはない。
１９８０年代の中頃において、大きなガラス基板上に駆動回路を配置する必要がある液晶ディスプレイ（ＬＣＤ）とりわけＡＭＬＣＤの出現は、ＴＦＴ技術に対する興味を復活させた。初期の試みは、ＩＩ−ＶＩ族半導体材料に集中された。ＩＩ−ＶＩ族半導体材料を制御する難しさのために、技術は、研究所から出ることは決してなかった。例えば、一般的に、結晶相の化合物半導体を形成することは結晶相の元素を作成することよりも難しいことである。さらに、ＣｄＳｅのようなＩＩ−ＶＩ族の材料をドーピングするのは、難しいことである。また、信頼性のある誘電材料をＩＩ−ＶＩ族の材料上に成膜するのは、きわめて難しいことであった。
同時に、水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）薄膜が、太陽電池および撮像センサー材料としてのそれの潜在的な用途のために、大いに注目された。転換点は、Ｗ．Ｅ．ＳｐｅａｒおよびＰ．Ｇ．ＬｅＣｏｍｂｅｒが非晶質シリコン材料をドーピングできることを実証した１９７５年に到来した。それからすぐに、ａ−Ｓｉ：Ｈに基づいたＴＦＴが、貧弱なトランジスタ特性にもかかわらず、ＡＭＬＥＤの駆動素子として選択された。この技術は、市販されている今日の大画面ＡＭＬＣＤにほぼ例外なく使用されている。ＡＭＬＥＤディスプレイにおいては、ａ−ＳｉＴＦＴは、ＬＣＤ画素の下にあるガラス基板上に製造され、集積回路（ＩＣ）駆動回路からコマンドを受け取ったときに画素をオン／オフするスイッチとして使用される。ＩＣ駆動回路は、基板の周囲に取り付けられる。ａ−Ｓｉ薄膜は、プラズマ支援化学気相成長法を用いて、低い温度において比較的に大きなガラス基板上に容易に成膜することができる。低い成膜温度は、安価なガラス基板を使用するのを可能にする。ガラス基板は、不可欠なものである。なぜなら、基板の透明度は、この技術のバックサイト照明技術に絶対に必要なものであるからである。
典型的なａ−ＳｉＦＥＴの電界効果移動度は、約１ｃｍ２／Ｖ・ｓであり、これは、ディスプレイの性能を制限する。ａ−Ｓｉを結晶化して多結晶薄膜にすることによってａ−ＳｉＴＦＴの性能を改善するための多くの試みが、世界中でなされた。多結晶シリコンＴＦＴの電界効果移動度は、ａ−ＳｉＴＦＴの電界効果移動度と単結晶シリコントランジスタの電界効果移動度との間に存在し、数百にのぼる値が、報告されている。現在の多結晶プロセスは、１０〜５０ｃｍ２／Ｖｓの移動度を備えたトランジスタを製造するためには、典型的には、６００℃において最大で２４時間のアニーリングを必要とする。直接熱アニーリングに加えて、急速熱アニーリング、レーザ誘起結晶化、および、遷移金属誘起アニーリングを含めたいくつかの方法が、ａ−Ｓｉ膜を多結晶に変化させるために、探求されてきた。急速熱アニーリングは、７００℃から８００℃までのより高い温度をきわめて短い時間期間だけ使用する。短い時間期間は、基板を損傷させる可能性を最小限に抑制する。しかしながら、安価なガラス基板は、このプロセスに使用できそうにもない。レーザアニーリングは、基板をあまり加熱することなく、非晶質シリコンの小さな領域をきわめて高い温度にまで急速に加熱することを可能にする。残念ながら、小さなビーム寸法のために、この方法は、大きな製品の場合にはきわめて非効率的なものである。さらに、このプロセスは、制御するのがきわめて難しい。
金属誘起結晶化は、近年、大いに注目された。ニッケルに基づいたプロセスが、有望であると思われる。一般的には、ニッケルに基づいたプロセスは、低速熱プロセスに必要とされるアニーリング温度を約６００℃から５００〜５５０℃にまで減少させ、アニーリング時間期間を約２４時間から数時間まで減少させる。しかしながら、金属誘起結晶化は、遷移金属をａ−Ｓｉの上面に成膜する余分なステップを必要とする。結晶化は、金属膜の品質に依存する。残留金属、金属シリサイド、および、複雑な粒界の構造的な欠陥は、トランジスタにおける大きなリーク電流をもたらすことがある。
多結晶ＴＦＴは、すぐにはａ−Ｓｉ技術に取って代わりそうもない。なぜなら、安価なガラス基板と相性のよい実行可能な多結晶シリコンプロセスが、いまだに存在しないからである。多結晶シリコンＴＦＴの性能は、粒界伝導および高品質の多結晶シリコンを調製する難しさのために、一般的な単結晶シリコンから製造されたデバイスの性能にすぐには近づきそうもない。したがって、ａ−Ｓｉまたはｐｏｌｙ−Ｓｉに基づいた現時点において利用できるＴＦＴ技術は、様々な観点から、限られている。
最近、新しい薄膜トランジスタ技術すなわち有機ＴＦＴが、大いに注目された。最大で約１ｃｍ２／Ｖ・ｓの電界効果移動度を備えた有機ＴＦＴが、実証された。それの性質によって、有機トランジスタは、プラスチック基板上における低温プロセスと相性がよいが、ほとんどの研究は、ガラスかまたは酸化物コーティングシリコンを基板として使用して、実行された。しかしながら、残念ながら、有機トランジスタの性能は、現時点においては、シリコンの性能に近づいていない。したがって、有機化合物に基づいたトランジスタの利用範囲は、制限される。シリコンをプラスチック上に配置しようとする試みは、満足できる結果をいまだにもたらしていない。なぜなら、主として、２つの重要なステップ、すなわち、シリコンを成膜するステップおよびゲート誘電材料を成膜するステップに要求される温度は、非晶質シリコントランジスタを製造する場合でさえも、今までのところ最も高いガラス転移温度を備えたプラスチック基板が耐えるには高すぎるからである。
このプログラムの主任研究者であるＸｉａｎｇｆｅｎｇ Ｄｕａｎ博士によって実施されたＨａｒｖａｒｄ大学におけるＣｈａｒｌｅｓ Ｌｉｅｂｅｒ教授の実験室における最近の研究開発は、半導体ナノワイヤがナノスケールのエレクトロニクスおよびオプトエレクトロニクスのための優れたまたは理想的なビルディングブロックであることを示した。Ｌｉｅｂｅｒ教授の実験室は、制御されたかつ調節可能な化学成分、物理的な寸法（例えば、直径および長さ）、および、電子的特性（例えば、ドーピングの型および濃度）を備えた広範囲にわたるＩＶ、ＩＩＩ−Ｖ、および、ＩＩ−ＶＩ族半導体ナノワイヤを単結晶の状態で合理的に合成できることを実証した。ナノワイヤの直径は、２〜１００ｎｍの範囲において制御しかつ変化させることができる。ナノワイヤの長さは、通常、１０〜１００μｍの範囲にある（図４１）。
図４１Ａは、本発明の例としての実施形態による合成されたシリコンナノワイヤの走査型電子顕微鏡画像を示す。図４１Ａのナノワイヤは、１０ナノメーター程度の直径および最大で数十マイクロメーターの長さを有する。図４１Ａに示されるスケールバーは、長さが５μｍである。図４１Ｂは、本発明の例としての実施形態による個々のＳｉナノワイヤの格子分解能透過型電子顕微鏡画像を示す。図４１Ｂの例としてのナノワイヤは、それらの全長にわたって連続的な格子を備えた単結晶コアおよび非晶質酸化物オーバー層を有し、それらは、合成的に制御することができる。
大きな縦方向寸法および小さな横方向寸法は、電気的キャリアを効率的に輸送するために、ナノワイヤを最も小さな寸法の材料にする。さらに、ナノワイヤは、電界または微小流体フローによるアプローチを用いて、溶液中において柔軟に処理され、基板上に組み立てられてもよく、それによって、発光ダイオード、光検出器、および、高感度化学／生物学的センサーだけでなく、単一ナノワイヤ電界効果トランジスタ（ＦＥＴ）、交差ナノワイヤＦＥＴ、および、論理的なＯＲ、ＡＮＤ、ＮＯＴ、ＮＯＲゲート、および、論理的な半加算器回路およびメモリーアレイのような一連の論理回路を含めて様々なナノスケールの電子および光電子的なデバイスおよびデバイスアレイを実証することができた。
とりわけ、単一ナノワイヤＦＥＴに関する研究は、Ｓｉナノワイヤの場合、最大で１５００ｃｍ２／Ｖ・ｓの電界効果移動度、ＧａＮナノワイヤの場合、約１０００ｃｍ２／Ｖ・ｓの電界効果移動度、また、ｎ型ＩｎＰナノワイヤの場合、約４０００ｃｍ２／Ｖ・ｓの電界効果移動度を実証し、それらのすべてが、類似するドーピング濃度を備えた単結晶の対応物に比べてひけを取らないかまたはそれらよりも優れていた。ナノワイヤ材料において観測された移動度の高い値は、この新しい種類の材料の高い品質を強調するものである。さらに、これらの観察された移動度の値は、表面パッシベーションなどに注意を払われなかったので、ナノワイヤ材料のほんの小さな値しか示していないと考えられ、最近の研究は、ナノワイヤ表面をパッシベーションすることによって、移動度の値を相当に増加させることができることを示している。研究は、選択ドーピングされた１次元ワイヤにおける量子力学的特性のために、散乱現象を相当に抑制できることを示唆している。例えば、理論的な計算は、選択ドーピングされたＧａＡｓナノワイヤの場合、３×１０８ｃｍ２／Ｖ・ｓの移動度を予測することができた。したがって、ドーパントを伝導チャンネルから分離すれば（例えば、ナノワイヤの表面からの分子ドーピングまたはコア−シェルナノワイヤ構造におけるシェルからのドーピング）、きわめて高いキャリア移動度を達成することができる。
要するに、ナノワイヤは、高移動度薄膜トランジスタのためのビルディングブロックであることを意味する。無作為に配向されたナノワイヤ薄膜は、多結晶薄膜材料に比べてもひけを取らないキャリア移動度を有し、配向されたナノワイヤ薄膜は、単結晶材料に比べてもひけを取らないかまたはそれよりも優れた移動度の値を呈する。
ＴＦＴは、多くの新しい電子技術を開発するためには、重要なものである。現在、ＴＦＴに関する研究および開発が、アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）が優位を占めるフラットパネルディスプレイ（ＦＰＤ）市場によって推進されている。新しいＴＦＴ技術、すなわち、安価な大面積のガラス基板またはプラスチック基板上における真のシリコンは、現在のＦＰＤ技術に革命をもたらし、新しい種類の電子デバイスを製造する新しい産業を生み出すかもしれない。本発明によるナノワイヤ薄膜を組み込んだＴＦＴは、以前には注目されなかったこれらの目的を実現可能にするものである。
ここでは、配向された半導体ナノワイヤに基づいた、安価なガラス基板または可撓性のあるプラスチック基板上に形成された、単結晶シリコンから製造されたトランジスタの性能に比べてひけを取らない以下の性能を有する薄膜トランジスタ（ＴＦＴ）が、説明される。すなわち、
電界効果移動度：１５００ｃｍ２／Ｖ・ｓ
Ｉｏｎ／Ｉｏｆｆ：１０７
しきい値：＜２．５Ｖ
一般的には、ナノ材料は、電子部品の寸法を減少させるために使用される。しかしながら、本発明の実施形態は、電子部品をより迅速におよび／またはより大きく製造するためにナノ材料を使用する。個々のナノワイヤの移動度は、大きいが、単一のナノワイヤは、マクロエレクトロニクス用途に必要とされる十分な電流密度を提供できそうもない。ナノワイヤの大きな移動度を利用するために、トランジスタは、配向されたナノワイヤ薄膜から製造され、その結果として、数百または数千のナノワイヤを含めて多くのナノワイヤが、電極間（例えば、ソース電極とドレイン電極との間）に架かる。これは、大きな可撓性のある基板上において、大きな移動度および大きな電流密度のトランジスタを可能にする。
図４２は、本発明の例としての実施形態による、高移動度ナノワイヤ薄膜トランジスタを合成および実現するためのプロセスの流れ図を示す。高品質単結晶ナノワイヤ材料が、高い温度で合成され、そして、配向されたナノワイヤ薄膜を形成するために、所望の基板上に整列させられる。これは、さらに、ワイヤ軸に平行に伝導チャンネルを備えた薄膜トランジスタを形成するために、リソグラフィープロセスを施されてもよい。ナノワイヤの長手方向に沿った単結晶伝導チャンネルは、その結果として得られるＴＦＴの高い移動度を保証する。
このアプローチにおいては、図４３に示されるように、本発明の例としての実施形態による単結晶コアと誘電体保護膜（シェル）とを備えたシリコンナノワイヤコア−シェル構造が、製造されてもよい。ナノワイヤは、まず最初に、最近開発された金ナノ粒子触媒化学気相成長（ＣＶＤ）法およびそれに続く直接酸化を用いて合成される。この方法は、シリコン（Ｓｉ）およびガリウムヒ素（ＧａＡｓ）を含めて様々な半導体ナノワイヤに適用することができる。シリコンナノワイヤは、ここでは、説明のために言及される。化学的に合成されたナノワイヤは、アルコールのような溶媒中に浮遊させられ、それに続くプロセスおよび処理を可能にする。ナノワイヤを浮遊させたこれらの溶液から、単層ナノワイヤ薄膜が、基板上に実質的に平行に配向されたワイヤによって調製される。最後に、ワイヤ軸に平行に伝導チャンネルを備えたナノワイヤＴＦＴアレイを製造するために、ソース、ドレイン、および、ゲートのための金属コンタクトが、フォトリソグラフィープロセスによって取り付けられてもよい。
本発明は、高性能薄膜トランジスタを実現するための根本的に新しいストラテジーを提供し、様々な技術的な革新、および、プロセスおよび性能における利点をもたらす。
単結晶伝導チャンネル。本発明によるＴＦＴデバイスにおいては、複数のナノワイヤが、ソースからドレインまで全体に平行に存在し（丸木橋のように）、単結晶伝導チャンネルをキャリアに提供する。これは、バルク単結晶材料に比べてもひけを取らない高いキャリア移動度をもたらし、これは、非晶質シリコン材料または多結晶シリコン材料によって達成することはできない。これは、主として、粒界の近くの大きな捕獲準位によるものであり、その捕獲準位は、それらの材料において、界面の近くにおける相当なキャリアの激減および粒界散乱をもたらす（図４４Ａ〜図４４Ｃ参照）。
図４４Ａ〜図４４Ｃは、非晶質シリコン（図４４Ａ）、多結晶シリコン（図４４Ｂ）、および、整列したナノワイヤ薄膜（図４４Ｃ）から製造された薄膜トランジスタ（ＴＦＴ）を示す図である。ａ−Ｓｉに基づいた技術およびｐｏｌｙ−Ｓｉに基づいた技術の両方において、電気的キャリアは、複数の粒界散乱を経験し、そのために、達成できるキャリア移動度を制限する（ａ−Ｓｉの場合、＜約１ｃｍ２／Ｖ・ｓ、および、ｐｏｌｙ−Ｓｉの場合、＜約１００ｃｍ２／Ｖ・ｓ）。他方において、本発明のナノワイヤに基づいた技術においては、電気的キャリアは、複数の単結晶経路に沿ってＴＦＴチャンネル間を輸送し、そのために、単結晶材料に近いキャリア移動度（約１０００ｃｍ２／Ｖ・ｓ）を備えたＴＦＴを可能にする。
基板外高温プロセス。半導体ナノワイヤおよびゲート誘電体は、高い温度において、基板の外で調製され、そして、室温において、基板に取り付けられる。したがって、基板の熱特性は、高温プロセスに対する制限要素ではない。そのために、これは、高品質の結晶材料およびゲート材料を可能にし、これは、高性能で信頼性のあるデバイス機能には重要なことである。さらに、デバイスを覆う外因性ゲート酸化物の層ではなく、それぞれの個々のナノワイヤの周囲にきわめて薄いゲート誘電体シェルを含むことによって、プロセスを劇的に簡素化することができ、そして、シェルのきわめて薄くかつ完璧に近い性質のために、要求されるターンオン電圧を減少させる。
溶液の加工容易性（ｐｒｏｃｅｓｓｉｂｉｌｉｔｙ）。バルク半導体ウェーハとは異なり、ナノワイヤは、溶液中に浮遊させ、その後に、実質的にどのような基板上にでも大きな面積にわたって成膜しかつ固定することができる。したがって、多くの種類の技術的に重要な基板（例えば、プラスチック、ガラス）上における高性能半導体材料が、実現可能である。これは、さらに、インクジェット印刷技術またはスクリーン印刷技術による高性能電子部品のロールツーロール生産を可能にする。
機械的な可撓性。きわめて小さな直径および大きなアスペクト比（＞１０００）のために、ナノワイヤは、例えば、１０マイクロメーター程度の小さな曲率半径を備えた優れた機械的可撓性を有する。機械的可撓性のある配向されたナノワイヤの密度の高い膜を大きな可撓性のある基板上に成膜することによって、その結果として得られる構造は、バルク単結晶半導体に比べてもひけを取らない優れた電子的性能を有し、任意の大きな面積全体に広げることができ、かつ、布のように可撓性がある。さらに、ナノワイヤの機械的可撓性は、ほとんどのプラスチックのように非晶質薄膜または多結晶薄膜の使用がほぼ不可能な比較的にきめの粗い基板上に高性能電子部品を形成するのを可能にする。
微細化されたデバイス寸法。ナノワイヤの本質的な小さい直径および大きい長さによって、ＴＦＴチャンネルの幅および長さを容易に制御することができる。トランジスタは、多結晶シリコンデバイスの場合に制限される小さな寸法で実現されてもよい。さらに、ナノワイヤ材料の本質的に高い移動度によって、有効な電流レベルを維持しながら、トランジスタを小さな寸法で形成することができ、かつ、大面積基板上に高い密度で集積することができ、これは、一般的な非晶質シリコン材料または多結晶シリコン材料によっては不可能なことである。
ＧａＡｓナノワイヤのようなその他の高移動度材料に適用できるプロセス。シリコンナノワイヤの能力は、ＧａＡｓナノワイヤおよびＩｎＡｓナノワイヤを含めて、ＩＩＩ−Ｖ族材料のようなその他の本質的に高い移動度の材料にまで拡張および適用することができる。したがって、超高移動度材料が可能であり、多くの新しい用途に使用することができる。本明細書の別の箇所でさらに詳しく説明されるように、ナノワイヤの潜在的な量子効果すなわちバリスティック伝導を利用することによって、さらに高い移動度が、可能である。
ナノワイヤの合成。実施形態によっては、信頼性および再現性のあるＴＦＴデバイス動作を実現するために、均一な物理的寸法および化学的ドーパント分布を備えたナノワイヤが、使用されてもよい。そのような制御は、１インチの環状炉内においてきわめて小規模に実証されている。８インチ半導体環状炉が、存在し、この環状炉は、ナノワイヤを大規模に製造することができる。大量生産における均一性の制御は、より少量の生産におけるそれよりも難しいことである。シリコンナノワイヤの制御直径および直径分布は、金コロイドの直径および直径分布によって決定される。市販されている金コロイドが、使用されてもよい。ナノワイヤの長さは、成長条件、すなわち、温度、蒸気圧、および、成長期間に依存する。これらの問題、および、結晶性およびドーピング濃度の問題は、成長条件を変更しまた微調整することによって、解決されてもよい。
誘電体酸化物／窒化物コーティング。ゲート誘電体コーティングの品質は、ナノワイヤＴＦＴの性能には重要なことである。高品質のゲート誘電体を形成するための技術は、プレーナー半導体技術に存在する。しかしながら、規定された結晶方向を備えていないナノワイヤ表面の周囲に均一な厚さを備えたピンホールのないゲート誘電体を形成することは、技術的に難しいことである。この問題は、異なった観点から取り組むことができる。ナノワイヤの成長およびその直後のシリコンナノワイヤの低速熱酸化によって約２ｎｍ以下の均一な酸化シリコンコーティングを生成するためのプロセスが、使用されてもよい。酸化物コーティングの品質を制御する鍵は、滑らかでむらのない表面構造を有するナノワイヤである。低速酸化プロセスは、ホットスポットの発生を防止し、かつ、薄いピンホールのないコーティングを生成するのを助ける。あるいは、酸素窒化物または窒化物のコーティングをナノワイヤ表面に生成するために、ナノワイヤにコーティングされた酸化シリコンのプラズマ支援直接窒化が、使用されてもよい。
表面準位および捕獲された電荷。それの高い表面とバルクとの原子比のために、表面準位、捕獲された電荷、および、ダングリングボンドは、ナノワイヤに影響を及ぼし、それは、デバイスの性能を相当に制限することがある。表面準位を最小限に抑制するために、不活性雰囲気または水素／フォーミングガス雰囲気中における直接熱アニーリング、および、水素プラズマ中におけるアニーリングとそれに続く熱アニーリングを含めて、いくつかのストラテジーが、使用されてもよい。これらのおよびその他のストラテジーは、上記においてより詳細に説明される。
大面積ナノワイヤ薄膜の成膜。大面積基板上に配向されたナノワイヤ薄膜を調製するための拡張性のあるアプローチの開発は、この新しい技術を最終的にうまく実現するためには重要なことである。例えば、フロー整列プロセスまたはＬａｎｇｍｕｉｒ−Ｂｌｏｇｅｔｔｅ膜アプローチが、ナノワイヤの単層をガラスまたはプラスチックの基板上に配置するために、使用されてもよい。
オーミックコンタクト。ナノワイヤとの信頼性のあるコンタクトを形成することは、小さなコンタクト面積および複雑な界面準位のために、難しいことである。金属コンタクトとシリコンとの間の界面の化学および物理学は、オーミックコンタクトに関する重要な技術分野である。成功するための鍵は、メタライゼーションプロセスおよびメタライゼーションの前の表面洗浄プロセスを正確に制御することである。考えられる３つのメタライゼーション方式が、使用されてもよい。すなわち、電子ビーム蒸着によるＴｉ−Ａｕ、Ｎｉ、および、Ａｌである。ソース−ドレイン電極をメタライゼーションする前に表面誘電体を除去するために、イオン銃洗浄またはＨＦエッチングを含めてさらなる様々なプロセスが、使用されてもよい。
本発明は、大面積エレクトロニクスの革命的な進歩を可能にし、そして、プラスチック電子部品の寸法および可撓性だけでなく無機単結晶半導体材料に比べてもひけを取らない性能を備えた薄膜ＴＦＴを提供することによって、新しい世代の電子デバイスを提供する。
ＴＦＴナノワイヤトランジスタは、一般的な単結晶シリコンから製造されたトランジスタのそれに近い性能特性を備えて、とりわけ、きわめて大きなガラスまたはプラスチック基板上に製造されてもよく、それは、超大規模高密度集積を可能にし、真シリコンオンプラスチック技術を提供する。この技術の潜在的な用途は、ナノワイヤＴＦＴを液晶ディスプレイ（ＬＣＤ）に組み込むことを含めて、きわめて広範囲にわたる。ナノワイヤＴＦＴは、ａ−ＳｉＴＦＴの面積よりもきわめて小さな面積を有し、画素密度を増加させるのを可能にし、例えば、超高密度ディスプレイを可能にする。また、より小さなＴＦＴは、光をそれほど遮蔽することがなく、より大きな開口率を有する。ナノワイヤＴＦＴによれば、周辺駆動回路をガラス基板のエッジに同時に集積することができ、製造プロセスを相当に簡素化し、コストを下げる。ナノワイヤＴＦＴは、超小型表示装置、ディジタルプロジェクター、および、きわめて高い画素密度を必要とする高密度画像処理装置に使用することができる。さらに、真シリコンオンプラスチック技術は、軽量で高い情報密度を有する電子デバイスを開発するのを可能にする。例えば、本発明は、計算して単一シート上に表示するのを可能にし、携帯型電子装置を可能にし、それらは、とりわけ、警察官、現場で作業する救急隊員、戦場の兵隊、宇宙および未開地を探索する者には重要なものであるかもしれない。
より広い意味では、本発明は、基板材料上において産業関連半導体材料の性能および材料特性を備えたあらゆる電子材料を技術者が開発するのを可能にする。この技術は、電子材料の機能／特性（すなわち、伝導特性、ドーピング、移動度、および、ターンオン電圧）を構造的特性（すなわち、それの可撓性、形状、寸法、および、プロセス特性）から完全に独立して技術者が設計するのを可能にする。半導体ナノワイヤ構成要素の物理的特性（例えば、配合、直径、長さ、結晶性、および、密度）の選択は、電子的性能すなわち基板の性質を決定し、それらは、物理的性能から完全に独立して選択されてもよい。同時に、高性能で、容易に加工することができ、潜在的に低コストであるナノワイヤ薄膜は、利用分野の広い柔軟性のある電子的プラットフォームを提供し、高密度ディスプレイおよび超小型表示装置アレイのための駆動回路、無線周波数識別タグ、大面積バイオセンサーだけでなく、スマートカード、プラスチック上に形成された携帯型コンピュータの論理回路およびメモリーのような多くの新しい利用分野およびまだ確認されていない多くのより重要な利用分野にも有益である。
以下、３つの開発段階、すなわち、（１）シリコンナノワイヤの合成、（２）配向されたナノワイヤ薄膜の成膜、および、（３）ナノワイヤ薄膜トランジスタ（ＴＦＴ）の製造について説明される。
（（１）シリコンナノワイヤの合成）
ステップ１：シリコンナノワイヤを合成するための拡張可能なプロセスが、以下に説明される。
説明のために、例としてのナノワイヤ懸濁溶液、ナノワイヤの種類、および、ナノワイヤの濃度が、提供され、アルコール中において１ｍｇ／１００ｃｃのｐ型およびｎ型ドーピングされた直径が６０ｎｍのシリコンナノワイヤは、コア−シェル構造を有する。ナノワイヤコアは、単結晶シリコンである。ナノワイヤシェルは、厚さが約２ｎｍで長さが約２０〜５０μｍのピンホールのない酸化シリコンコーティングまたは酸素窒化物コーティングである。
合成は、金ナノ粒子触媒ＣＶＤプロセスを使用する。予め定められた前駆ガス混合物ＳｉＨ４およびＢ２Ｈ６またはＨｅ中のＰＨ３が、２０〜５０トールの範囲にある全圧において、酸化物コーティングシリコン基板上に堆積した触媒金粒子を通過し、金ナノ粒子は、約４５０℃にまで加熱される。金ナノ粒子に接触すると、ＳｉＨ４／Ｂ２Ｈ６は、分解し、Ｓｉ原子およびＢ原子が、金ナノ粒子の中へ拡散し、合金液滴を生成する。過飽和に達すると、Ｓｉ／Ｂ原子は、沈殿し、ナノワイヤ成長を開始する。ＳｉＨ４およびＢ２Ｈ６を連続的に供給することによって、意図的に終了させるまで、あるいは、局所的な条件の変化によって“死滅”が発生するまで、ナノワイヤは、成長し続けることができる。ナノワイヤの品質は、金ナノ粒子の品質、基板上における金ナノ粒子分布の制御、および、温度、Ｂ２Ｈ６またはＰＨ３に対するＳｉＨ４の比、ＳｉＨ４の分圧、および、前駆ガスが反応器内に存在している時間を含めた成長条件に依存する。
この例としての実施形態においては、成長は、コンピュータ制御された８“半導体加熱炉を用いて実施された。４“の酸化シリコンコーティングシリコンウェーハが、基板として使用された。
４“ウェーハ上に金ナノ粒子を均一に堆積させるためのプロセスを説明する。
市販されている直径が６０ナノメーターの金コロイドが、使用された。目的は、密度が１平方マイクロメーター当たり２〜４個の粒子で金ナノ粒子を均一に堆積させることを達成することである。鍵は、金粒子クラスタの形成を最小限に抑制することである。クラスタは、望ましくないより大きな直径を有するナノワイヤの成長をもたらすことがある。回転塗布自己集合法が、堆積のために研究されてもよい。
回転塗布は、かなり容易なプロセスである。堆積密度は、前駆コロイド中の金粒子濃度の変更、シリコンウェーハの表面化学処理、および、回転速度の変更によって制御されてもよい。回転塗布の欠点は、金コロイド溶液の利用効率が小さいことかもしれない。保証されていれば、製造ステージにおけるリサイクルプロセスが、使用されてもよい。
自己集合は、確立された化学をある程度使用しなければならない。４”酸化シリコンコーティングウェーハの表面は、（３−アミノプロピル）−トリメトキシシラン（ＡＰＴＭＳ）かまたは（３−メルカプトプロピル）−トリメトキシシラン（ＭＰＴＭＳ）によって機能化され、そして、６０ナノメーターの金コロイド溶液に接触させられる。金粒子は、表面上で組み立てられる。２つの異なる化学の違いが、比較され、接触溶液中における接触時間および金粒子濃度を制御することによって金粒子の密度を制御できるものが、使用されてもよい。
ステップ２：ナノワイヤ成長条件の最適化。Ｂ２Ｈ６またはＰＨ３に対するＳｉＨ４の比、ＳｉＨ４、および、Ｂ２Ｈ６またはＰＨ３の分圧、全圧、ガス流量、成長温度、および、成長時間期間を含めた成長パラメータは、最適化されなければならない。シリコンナノワイヤの直径分布は、金ナノ粒子の直径によって決定されてもよい。市販されている直径が６０ナノメーターの金コロイドは、±１０％の直径分布を有してもよい。同じ分布にすることが、本発明のナノワイヤの目的である。金ナノ粒子は、成長条件に応じて、より小さなナノ粒子に分割されてもよく、より小さな直径のナノワイヤ成長がもたらされる。成長条件は、このことを最小限に抑制するように最適化されてもよい。成長条件を与えて、成長期間を変化させることによって、ナノワイヤの長さが、制御されてもよい。また、シリコンナノワイヤの結晶性およびドーピング濃度は、成長条件に依存する。それらは、その他の重要なナノワイヤ特性とともに最適化されかつ制御されてもよい。
高品質シリコンナノワイヤを成長させるためのもう１つの問題は、成長条件下におけるＳｉＨ４およびＢ２Ｈ６の熱分解である。この分解は、望ましくないシリコンナノ粒子を生成物中に生成することがある。ナノワイヤの小規模な成長においては、熱分解は、容易に除去することはできないが、成長条件を変化させることによって、最小限に抑制することはできる。
ステップ３：誘電体薄膜コーティングのためのプロセス。誘電体コーティングの品質は、ナノワイヤＴＦＴの性能を決定する重要な要素である。高品質誘電体コーティングを得るための方法および科学的基礎原理は、プレーナー単結晶シリコンのために、最近では、非晶質シリコンおよび多結晶シリコンのために、しっかりと確立されている。一般的には、方法は、酸化シリコン／窒化シリコン誘電体を得るための直接酸化／窒化と、あらゆる種類の誘電体コーティングを得るためのＣＶＤ蒸着とに分類されてもよい。シリコンナノワイヤの独特の構造的性質のために、蒸着方法よりも直接酸化／窒化を選択することになる。しかしながら、蒸着方法が、それの代わりとして使用されてもよい。
約２ｎｍの厚さを備えた薄い二酸化シリコンコーティングが、使用されてもよい。直径が６０ナノメーターのシリコンナノワイヤの直接酸化は、ナノワイヤ成長加熱炉において実施されてもよい。ナノワイヤの成長が終了した後、反応ガス混合物は、反応管から使い果たされ、１５０℃以下の温度において、酸素（５％）およびヘリウムの混合物を補充されてもよい。そして、３００℃から８００℃までの間にある値まで加熱炉の温度をゆっくりと上昇させてもよい。酸素とヘリウムの比、酸素の分圧、および、酸化期間とともに、酸化温度は、生成される酸化シリコンの厚さを決定する。これらの条件は、約２ｎｍの厚さが得られるまで最適化されてもよい。捕獲された電荷および捕獲準位を発生させるかもしれない欠陥およびダングリングボンドを最小限に抑制するために、低速酸化は、望ましいものである。
薄い酸化シリコンコーティングの性能が、満足できるものでなければ、酸素窒化物コーティングを生成するための酸化シリコンコーティングナノワイヤの直接窒化が、使用されてもよい。より高い誘電率は、酸素窒化物および窒化物をより魅力のあるコーティングにした。ＮＯまたはＮＨ３のガスを用いたプラズマ支援直接窒化法が、使用されてもよい。
ステップ４：表面準位および捕獲電荷を除去するためのプロセス。表面準位および捕獲電荷は、それらの高い表面とバルクとの原子比のために、重大な問題である。この問題を処理するためのプロセスが、半導体業界において、プレーナープロセスとして知られており、これらは、ナノワイヤにも適用できる。まず最初に、単一ナノワイヤデバイス検査を条件最適化のフィードバックとして用いて、水素中でアニーリングしてもよい。
ステップ５：アルコールによるナノワイヤ懸濁液の調製。誘電体コーティングによってコーティングされ、そして、アニーリングされた後、シリコンナノワイヤは、超音波処理によって、４”（または、その他の寸法の）ウェーハから除去され、アルコール中に浮遊させられてもよい。ナノワイヤは、凝集し、そして、沈殿するかもしれない。Ｔｒｉｔｏｎ Ｘ−１００のような界面活性剤が、安定化のために使用されてもよい。
ステップ６：ナノワイヤの特性評価。ナノワイヤの構造的および電気的な特性が、評価されてもよい。ＳＥＭおよびＡＦＭが、それらの長さおよび直径分布を評価するのに使用されてもよく、誘電体薄膜コーティングの厚さおよび均一性を測定するための高分解能ＴＥＭ、輸送特性を測定するためのＥＦＭ、それらの電気的特性を測定するための走査型ゲートＡＦＭが、使用されてもよい。特性評価の結果は、合成の手順および条件を微調整するために、フィードバックされてもよい。
（（２）配向ナノワイヤ薄膜の成膜）
配向されたナノワイヤの単層薄膜を成膜するための拡張可能な方法が、以下に説明される。
結果：４”×４”のガラスまたはポリスチレンのようなプラスチック上の６０ｎｍの配向単層シリコンナノワイヤ膜。
配向されたナノワイヤアレイは、ナノワイヤＴＦＴのソースとドレインとの間の単結晶伝導チャンネルを保証するためには重要であり、それらは、高い電界効果移動度を可能にする。大きな領域の全体にわたって高度に配向されたナノワイヤ薄膜を得るために、２つの基本的なアプローチ、すなわち、流体フロー法およびＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜法が、平行なストラテジーとして使用されてもよい。
ステップ１：ナノワイヤ表面を改良のための一般的な化学。このタスクの目的は、無極性溶媒においてナノワイヤの安定した懸濁液を実現するのを容易にするために、シリコンナノワイヤ表面を改良するための一般的な一組のプロセスを開発することであり、これは、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜法を実施するために必要なものである。これは、一般的な酸化シリコン表面化学を用いて達成されてもよい。オクチル基のような疎水性アルキル基をナノワイヤ表面に取り付けるために、アルキルトリメトキシシランを使用してもよい。これは、ナノワイヤをオクタンのような有機溶媒中に浮遊できるものにする。これらの表面基は、ナノワイヤの電子的特性に対する有害な影響を有するかもしれない。ナノワイヤ薄膜を形成した後に有機分子をシリコンナノワイヤ表面から除去するための方法（例えば、酸素プラズマプロセスまたはオゾン洗浄プロセス）が、必要であれば、開発されてもよい。
ステップ２：基板表面を処理するためのプロセス。基板の表面化学は、ナノワイヤを基板に接着するためには重要である。ガラス基板の場合、ナノワイヤは、ガラスと酸化シリコンコーティングナノワイヤとの類似する表面化学のために、本質的に、そのガラス基板にうまく接着する。定期洗浄および急速プラズマ酸素プラズマエッチングが、なされてもよい。疎水性プラスチック基板の場合、まず最初に、酸素プラズマ酸化が、なされ、その後に、３−アミノプロピル基の単層が、３−アミノプロピルトリメトキシシランを用いて、表面に取り付けられる。硬いポリスチレンシートが、まず最初に、検査されてもよい。うまくいけば、ポリプロピレンのシートのような可撓性のある膜が、次に、使用されてもよい。
ステップ３：流体フロー整列。流体整列の場合、アルコール中に浮遊するナノワイヤが、使用される。流体フロー法は、幅が数百マイクロメーターであり長さが数インチである大きさのナノワイヤを整列させるために使用された。原理的には、流体フロー整列は、まさに川の中の丸太のように、きわめて大きな領域に拡張されてもよい。大きな領域の全体にわたる整列を達成するために、基板寸法と比較できる程度の横方向寸法を備えた流路が、使用されてもよい。通路の高さは、５００μｍ以下となるように制御されてもよく、それによって、ナノワイヤ溶液の大部分が、基板に最も近くなり、基板表面近く剪断流は、ナノワイヤが流れの方向に沿って整列するのを可能にする。図４５は、本発明の実施形態による、大きな領域の全体にわたってナノワイヤを整列させるための流体セルを示す図である。そのような流体セル整列アプローチのための詳細な例としての方法およびシステムが、図１５Ａおよび図１５Ｂに示されるように、フローマスク１５００を参照して上で説明された。流体セルの入口および出口は、流路全体に沿った均一な流れを保証するために、注意深く設計される。
基板上のナノワイヤ表面密度／被覆率を制御するために、様々なナノワイヤ溶液濃度およびフロー時間が、使用されてもよい。また、必要であれば、基板とナノワイヤとの相補的相互作用を向上させてより高い表面被覆率を達成するために、基板は、機能化されてもよい。基板上における再現性のあるナノワイヤ成膜を可能にするために、系統的な研究が、実施されてもよい。表面被覆率は、光学顕微鏡および／または走査型電子顕微鏡によって研究されてもよく、また、表面被覆率を定量的に評価するために、推定統計学的アプローチが、開発されてもよい。これらの研究は、まず最初に、ガラス基板に対して実施されてもよく、そして、表面機能化プラスチック基板に対して実施されてもよい。
いくつかの重要な問題に注意し、そして、それを注意深く制御すべきである。１）小規模な整列に使用されるゴム印（ポリジメチルシロキサン、ＰＤＭＳ）流路は、１インチから数十インチの寸法においては適用できないかもしれない。なぜなら、通路は、ＰＤＭＳの可撓性のために、中間部分が潜在的に潰れることがあるからである。この問題を克服するために、ガラスまたはステンレス鋼を使用した頑丈な通路が、使用されてもよい。通路の周囲は、Ｏ−リングかまたはＰＤＭＳからなる薄い層のコーティングを用いて密封されてもよい。２）そのような大規模な寸法においては、通路全体に沿った流れは、均一でないかもしれず、それは、均一なナノワイヤ成膜には望ましいものではない。均一な流れを可能にするために、流路の入口および出口の設計および製作には特別な注意を払うべきである。また、溶液給送方式の設計に十分に注意すべきである。一定の溶液給送量を保証するために、プログラマブル自動シリンジポンプが、使用されてもよい。基板上において均一なナノワイヤの成膜を達成することに関しては、大きな技術的リスクが存在する。例えば、出口に近い領域よりも通路の入口に近い領域のほうがきわめて高いナノワイヤ密度を有しそうであり、これは、しばしば、通路入口が注意深く設計されていない微小通路流体整列において観察される。密度のばらつきは、整列プロセス中に流れの方向を交互に反転させることによって、補償されてもよい。あるいは、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜技術が、使用されてもよく、これは、大きな領域全体にわたって均一な整列を実現することができる。しかしながら、流体フロー整列から得られる結果は、デバイスの製造および評価に関する初期検査にそのまま使用されてもよい。
ステップ４：Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜。大きな領域全体にわたって均一な整列を達成するために、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ（Ｌ−Ｂ）膜に基づいた大規模組み立てアプローチが、使用されてもよい。Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ整列は、ナノ粒子および整列したナノロッドの薄膜を形成するのに使用されてきた。このアプローチは、配向されたナノワイヤ薄膜を製造するために、ナノワイヤの整列に拡張されてもよい。図４６は、本発明の例としての実施形態による、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜を用いた大きな領域全体にわたるナノワイヤの整列を説明する図を示す。
このアプローチにおいては、ナノワイヤは、まず最初に、機能化され、そして、無極性溶媒中に浮遊させられる（上述のステップ１）。そして、そのような無極性ナノワイヤ懸濁液は、Ｌ−Ｂ容器内の水面上に移される。十分に低い密度において、ナノワイヤは、無作為に配向された等方的分布を形成する。表面が、圧縮されるにつれて、その表面は、ワイヤが無作為な方向に向くのが次第に難しくなり、そして、ナノワイヤは、１軸対称性を備えたより規則的な異方的相へ遷移し、ネマティック相またはスメクティック相を有する（図４６参照）。実際に、これは、Ｍｏｎｔｅ−Ｃａｒｌｏシミュレーションにおいて、また、薄膜ナノロッドを整列させる場合の実際の実験において観察された（例えば、アスペクト比＝長さ／直径＜１０）。このように、大きな領域全体にわたって水面上におけるナノワイヤの整列を達成することができる。さらに、ナノワイヤ間の方向性のある毛管力およびファンデルワールス引力が、ナノワイヤの平行な整列および配向されたナノワイヤ薄膜の形成をさらに向上させる。ナノワイヤの相当により大きなアスペクト比（例えば、＞５００）のために、無作為な配向からお互いに平行になるまで回転するのに相当により大きな抵抗をうける。この潜在的な問題は、表面圧縮の前にある程度の事前整列を発生させることによって、解決されてもよい。また、いくつかのストラテジーが、この目的を達成するために使用されてもよい。例えば、フロープロセスは、ある程度の事前整列を達成するために、組み合わせられてもよい。また、電界が、ワイヤの整列を向上させるために印加されてもよい。そして、水面上の整列したナノワイヤは、所望の基板上へ移された。ナノワイヤ密度は、界面活性剤とナノワイヤとの比によって、また、表面圧縮の量によって制御されてもよい。整列したナノワイヤの薄膜が、水面上に形成された後、それは、どのような基板上にでも移されてよい。様々な移送手順が、移送中に整列をかき乱すのを防止するために使用されてもよい。表面被覆率は、上述したものに類似するアプローチを用いて評価されてもよい。
（（３）ＴＦＴの製造および特性評価）
この実施例においては、約１０００ｃｍ２／Ｖ・ｓの電界効果移動度、＞１０７のオンオフ電流比、および、＜２．０Ｖのしきい値電圧を備えたシリコンナノワイヤＴＦＴが、以下のようにして製造される。
結果：ガラス基板およびポリスチレン基板上のシリコンナノワイヤＴＦＴからなる１０００×１０００のアレイ。
ＦＥＴが、単一ナノワイヤを伝導チャンネルとして用いて、実証されたにもかかわらず、これらのＦＥＴの使用は、しばしば、デバイスごとに大きなばらつきがあるという欠点を有するものであった。このばらつきは、合成の制御、オーミックコンタクトを形成する信頼できる方法、および、多くの数の表面捕獲準位によるものかもしれない。信頼性のある制御可能な電気的特性を達成することは、ＴＦＴを実際に使用するためには重要なことである。デバイス特性の高レベル制御を達成するために、個々のナノワイヤの電子的特性は、高い再現性を有し、かつ、制御可能なものでなければならない。ナノワイヤの電子的な品質管理は、単一ナノワイヤＦＥＴ構造を用いて、評価および最適化されてもよい。良好に制御された電子的特性によって、ナノワイヤ薄膜トランジスタデバイスが、ガラスおよびプラスチックを含めて様々な基板上において製造および評価されてもよい。
ステップ１：単一ナノワイヤＦＥＴを用いた信頼性のあるメタライゼーションプロセスのためのプロセス。
単一ナノワイヤトランジスタＦＥＴは、信頼性のあるメタライゼーションプロセスを開発するための検査媒体として使用されてもよい。単一ナノワイヤＦＥＴデバイスは、電子ビームリソグラフィーかまたはフォトリソグラフィーを用いて、ＳｉＯ３／Ｓｉ表面上に製造されてもよい。基板シリコンは、グローバルバックゲートであってもよく、そして、２つの金属電極が、ソース電極およびドレイン電極として使用されてもよい（図４７）。メタライゼーションの前に、酸化物をナノワイヤ表面から除去し、かつ、ナノワイヤとコンタクト金属との良好な接触を保証するために、適切な表面洗浄処理が、なされてもよい。プレーナーシリコン技術が、適切なコンタクト金属およびプロセス手順を選択するための参照事項として使用されてもよい。イオン銃洗浄またはＨＦエッチングを含めて様々なストラテジーが、表面誘電体を除去するために、ソース−ドレイン電極のメタライゼーションの前に使用されてもよい。様々なメタライゼーション手段（例えば、Ｔｉ／Ａｕ、Ｎｉ／Ａｕ、Ａｌ）が、電子ビーム蒸着プロセスかまたはスパッタリングプロセスを用いて、検査および最適化されてもよい。ナノワイヤの表面処理（熱アニーリングおよび水素プラズマアニーリングによって）およびそれの電子的特性への影響に注意すべきである。デバイスの動作は、半導体分析装置を用いて評価されてもよい。原子間力顕微鏡測定だけでなくゲート依存２端子測定および４端子測定を含めて様々な測定構成が、デバイスの動作を評価するのに使用されてもよい。キャリア濃度およびキャリア移動度、しきい値電圧、オンオフ比などを含めたすべての重要なトランジスタパラメータを理論的に導き出すために、デバイス構造は、厳密にモデル化されてもよい。さらに、メタライゼーションプロセスを最適化するために、電気的検査および理論的モデル化から得られた結果は、信頼できるプロセスが得られるまで、フィードバックされてもよい。これは、ナノワイヤＴＦＴを製造するための一般的なメタライゼーションプロセスであってもよい。また、単一ナノワイヤＦＥＴが、ナノワイヤ品質試験に使用されてもよい。データベースが、ナノワイヤの合成条件および電子的パラメータに関して構築されてもよく、さらに、そのデータベースは、より制御可能な合成およびデバイス製造プロセスを導き出すのに使用されてもよい。
図４７は、本発明の例としての実施形態による単一ナノワイヤ電界効果トランジスタの平面図および斜視図を示す。単一ナノワイヤＦＥＴは、個々のナノワイヤの電気的輸送特性を評価および最適化するための基本的デバイス形状として使用される。図４７に示される斜視図は、典型的なデバイスの走査型電子顕微鏡（ＳＥＭ）写真を示す。このデバイスにおいては、シリコン基板は、バックゲートとして使用されてもよく、２つの金属電極は、ソース−ドレインコンタクトとして使用されてもよい。
ステップ２：グローバルバックゲートナノワイヤＴＦＴ。このタスクの目的は、上述した類似するデバイス構造を用いて、様々な表面密度を備えたナノワイヤ薄膜から製造されたナノワイヤＴＦＴを実証および評価することである。単一ナノワイヤデバイスのために確認された信頼できる手順が、ナノワイヤ薄膜トランジスタに使用されてもよい。ソース電極とドレイン電極との間に架かる可変の数のナノワイヤを備えた個々のＴＦＴデバイスを実現するために、ＴＦＴデバイスは、様々な表面密度を備えたナノワイヤ薄膜を用いて、製造されてもよい。半導体分析装置が、電流レベル、オンオフ比、しきい値電圧、および、ゲートリーク電流のようなデバイスの動作を、ナノワイヤ表面密度の関数として評価するのに使用されてもよく、また、移動度の値を含めて重要なデバイスパラメータを計算するために、デバイスの動作は、理論的にモデル化されてもよい。そして、そのモデル化は、所望のデバイス機能を実現するようにデバイス構造を設計するのに使用されてもよい。これらの研究は、シリコンバックをバックゲートとして用いて、ＳｉＯ２／Ｓｉ基板に対して実施されてもよい。なぜなら、これは、デバイスを製造およびモデル化するための比較的に容易な方法であるからである。このタスクの最後に、可変のナノワイヤ表面密度および制御可能なデバイス動作を備えたＴＦＴを製造するための信頼できる手順が、構築されてもよい。
ステップ３：ガラスおよびプラスチック上のローカルゲートナノワイヤＦＥＴ。ガラスおよびプラスチック上におけるナノワイヤＴＦＴおよびＴＦＴアレイの製造が、例えば、約１０００ｃｍ２／Ｖ・ｓの移動度を目標にして、説明される。局所的にパターン化されたゲート電極を用いたＴＦＴが、使用される。ローカルゲートＴＦＴ構造は、Ｓｉ／ＳｉＯ２またはＳｉ／Ｓｉ３Ｎ４コア−シェルナノワイヤを用いて製造され、ＳｉＯ２またはＳｉ３Ｎ４シェルは、ゲート誘電体として使用されてもよく、そして、さらなる金属電極が、ゲート電極として使用されてもよい（図４８）。
図４８Ａおよび図４８Ｂは、本発明の実施形態によるローカルゲートナノワイヤ薄膜トランジスタの斜視図を示す。図４８Ａは、互い違いに配置された構造を示し、ゲートは、ナノワイヤ薄膜の下に形成され、ソースドレイン電極は、ナノワイヤ薄膜の上面に形成され、誘電体オーバー層は、除去されている。図４８Ｂは、ＴＦＴ構造を示し、すべてのコンタクトは、ナノワイヤ薄膜の上面に形成されている。
底面コンタクトゲート構造および上面コンタクトゲート構造の両方が、最も低いスイッチング電圧、最も大きなオンオフ比、および、最も小さなリーク電流を保証するために、検査されてもよい。これらの検査のすべては、まず最初に、ガラス基板に対してなされ、その後に、プラスチック基板に対してなされてもよい。結果として、個々のナノワイヤＴＦＴは、制御可能なデバイス特性（約１０００ｃｍ２／Ｖ・ｓのキャリア移動度、制御可能なしきい値（＜２．５Ｖ）、電流レベル（１μＡ〜１ｍＡ）、および、オンオフ比（＞１０６））を備えて、ガラス基板およびプラスチック基板上に製造されてもよい。
ステップ４：集積ナノワイヤＴＦＴアレイ。個々のローカルゲートＴＦＴをガラスおよび選択されたプラスチック上に所望のデバイス特性を備えて製造するための信頼性のある手順が、確認されると、その手順は、ＴＦＴデバイスの集積されたアレイを４×４”のガラス基板およびプラスチック基板上に製造するのに使用されてもよい。集積されたＴＦＴアレイを得るために、マルチレベルフォトリソグラフィーが、ナノワイヤ薄膜をパターン化し、かつ、ソース電極、ドレイン電極、および、ゲート電極のアレイを形成するのに使用されてもよい。特別の注意が、正確なデバイス構造の設計およびデバイス製造プロセスの設計に払われてもよい。非晶質シリコンＴＦＴおよび多結晶シリコンＴＦＴの成熟した技術が、そのような設計のための参照事項として使用されてもよい。最終的には、ナノワイヤの１０００×１０００アレイが、製造され、さらに、論理機能を生成するための論理回路として構成されてもよい。
（ナノワイヤ層を含む電気的デバイス、および、単結晶半導体材料、非晶質半導体材料、および、多結晶半導体材料と組み合わせられたナノワイヤ層）
本発明のさらなる側面においては、複数のナノワイヤ薄膜層を含む構造を用いて、電気的デバイスが、形成されてもよい。換言すると、上述した様々な実施形態のようなナノワイヤ薄膜の複数の層は、デバイスを生成するために積み重ねられてもよい。
例えば、一実施形態においては、第１の複数のナノワイヤが、基板上に成膜され、第１のナノワイヤ薄膜層を形成する。第２の複数のナノワイヤが、第１のナノワイヤ薄膜層上に成膜され、第２のナノワイヤ薄膜層を形成する。同様に、どのような数のさらなる複数のナノワイヤが、先行するナノワイヤ薄膜層上に成膜され、積み重ねられたさらなる薄膜層を形成してもよい。
説明のために、２つの薄膜層の実施形態に言及すると、第１の層のナノワイヤと第２の層のナノワイヤとは、異なってドーピングされてもよい。例えば、第１の層は、ｐ型ドーピングされたナノワイヤを含んでもよく、第２の層は、ｎ型ドーピングされたナノワイヤを含んでもよい。したがって、それによって、ｐｎ接合のような接合が、第１の薄膜層のナノワイヤと第２の薄膜層のナノワイヤとの交差点／交点において、形成される。
接合の特性に基づいた電気的デバイスを生成するために、コンタクトが、形成されてもよい。例えば、ダイオードの実施形態においては、第１の薄膜のナノワイヤに結合された第１のコンタクトが、形成されてもよく、そして、第２の薄膜のナノワイヤに結合された第２のコンタクトが、形成されてもよい。このようにして、２端子ｐｎダイオードを形成することができる。トランジスタなどの３端子またはその他の数の端子を有するデバイスが、同様に、形成されてもよい。
第１の薄膜層のナノワイヤは、好ましくは、お互いに平行に整列させられ、かつ、第２の薄膜層のナノワイヤは、好ましくは、お互いに平行に整列させられることに注意されたい。しかしながら、別の側面においては、第１の薄膜層のナノワイヤおよび／または第２の薄膜層のナノワイヤは、無作為に配向されてもよい。
別の実施形態においては、ハイブリッドナノワイヤ単結晶半導体構造を含む電気的デバイスが、形成される。例えば、単結晶半導体のストリップ／薄膜が、形成される。例えば、単結晶ストリップは、シリコンオン絶縁体（ＳＯＩ）ウェーハのようなウェーハをエッチングすることによって形成されてもよい。さらに、単結晶半導体のストリップ／薄膜は、特定の用途に必要であれば、どのような形状または寸法をも有するように形成されてよい。複数のナノワイヤが、ストリップの上面に成膜される。ｐｎ接合のような接合が、ナノワイヤと単結晶半導体ストリップとの交差点に形成される。例えば、単結晶半導体ストリップは、第１のやり方（ｎ型ドーピングかまたはｐ型ドーピング）でドーピングされてもよく、そして、ナノワイヤは、異なるやり方（例えば、ｐ型ドーピングまたはｎ型ドーピング）でドーピングされてもよい。このように、ストリップとナノワイヤとの交点において、ｐｎ接合を形成することができる。
これらの接合の特性に基づいた電気的デバイスを生成するために、コンタクトが、形成されてもよい。例えば、ダイオードの実施形態においては、単結晶半導体ストリップに結合された第１のコンタクトが、形成されてもよく、そして、ナノワイヤ薄膜に結合された第２のコンタクトが、形成されてもよい。このようにして、２端子ｐｎダイオードを形成することができる。トランジスタなどの３端子またはその他の数の端子を有するデバイスが、同様に、形成されてもよい。
複数のナノワイヤに含まれるナノワイヤは、好ましくは、お互いに平行に整列させられるが、その代わりに、無作為に配向されてもよい。
別の実施形態においては、ハイブリッドナノワイヤ−非晶質／多結晶半導体構造を含む電気的デバイスが、形成される。例えば、非晶質半導体薄膜または多結晶半導体薄膜が、基板上に成膜される。複数のナノワイヤが、薄膜パターン上に成膜される。ナノワイヤと非晶質／多結晶半導体薄膜パターンとの交差点／交点において、ｐｎ接合のような接合が、形成される。例えば、非晶質半導体薄膜または多結晶半導体薄膜は、第１のやり方（ｎ型ドーピングかまたはｐ型ドーピング）でドーピングされてもよく、そして、ナノワイヤは、異なるやり方（例えば、ｐ型ドーピングまたはｎ型ドーピング）でドーピングされてもよい。このように、非晶質半導体薄膜または多結晶半導体薄膜とナノワイヤとの交点において、ｐｎ接合を形成することができる。
これらの接合の特性に基づいた電気的デバイスを生成するために、コンタクトが、形成されてもよい。例えば、ダイオードの実施形態においては、非晶質半導体薄膜または多結晶半導体薄膜に結合された第１のコンタクトが、形成されてもよく、そして、ナノワイヤ薄膜に結合された第２のコンタクトが、形成されてもよい。このようにして、２端子ｐｎダイオードを形成することができる。トランジスタなどの３端子またはその他の数の端子を有するデバイスが、同様に、形成されてもよい。
複数のナノワイヤに含まれるナノワイヤは、好ましくは、お互いに平行に整列させられるが、その代わりに、無作為に配向されてもよい。
例としての実施形態においては、これらの構造を用いて、発光デバイスが、生成されてもよい。例えば、赤、緑、および、青の光を放射するような発光半導体ナノワイヤが、ナノワイヤの予め定められた割合で選択されてもよい。予め定められた割合で選択されたナノワイヤは、溶液中で混合されてもよい。ナノワイヤ混合物は、単結晶半導体ストリップ／薄膜、非晶質半導体ストリップ／薄膜、または、多結晶半導体ストリップ／薄膜の全体に流し塗りされる。上述したように、２コンタクト／端子デバイスにおける発光ダイオードのような光を放射する電気的デバイスを生成するために、コンタクトが、形成されてもよい。発光ナノワイヤの選択された混合物に応じて、白色光を含めてどのような色の光でも光を放射する電気的デバイスによって放射することができる。
（本発明の利用分野）
多くの電子デバイスおよび電子システムは、本発明の実施形態によるナノワイヤ薄膜を備えた半導体またはその他の種類のデバイスを組み込むことができる。本発明のいくつかの例としての利用分野が、説明のために、以下にまたは本明細書の別の箇所において説明され、そして、それらは、本発明を限定するものではない。ここで説明される利用分野は、整列したまたは整列しないナノワイヤ薄膜を含んでもよく、また、複合ナノワイヤ薄膜または非複合ナノワイヤ薄膜を含んでもよい。
本発明の半導体デバイス（または、その他の種類のデバイス）は、別の電子回路の信号に結合されてもよく、および／または、その他の電子回路とともに集積されてもよい。本発明の半導体デバイスは、大きな基板上に形成されてもよく、その後に、その大きな基板は、より小さな基板に分離またはダイシングされてもよい。さらに、大きな基板（すなわち、一般的な半導体ウェーハよりも相当に大きな基板）上において、本発明に基づいてその上に形成された半導体デバイスが、お互いに接続されてもよい。
本発明は、単一の半導体デバイスおよび複数の半導体デバイスを必要とする用途に組み込まれてもよい。例えば、本発明は、とりわけ、複数の半導体デバイスが形成される大面積マクロエレクトロニクス基板に使用できる。そのような電子デバイスは、アクティブマトリックス液晶ディスプレイ（ＬＣＤ）、有機ＬＥＤディスプレイ、電界放出ディスプレイのためのディスプレイ駆動回路を含んでもよい。その他のアクティブディスプレイが、ナノワイヤポリマー、量子ドットポリマー混合物（その混合物は、エミッターおよびアクティブ駆動マトリックスの両方の役割をなす）から形成されてもよい。また、本発明は、スマートカード、スマート棚卸票、および、それらに類似するものを含めて、スマートライブラリ、クレジットカード、大面積アレイセンサー、および、無線周波数識別タグ（ＲＦＩＤ）に使用されてもよい。
さらに、本発明は、ディジタル回路およびアナログ回路の分野にも利用できる。とりわけ、本発明は、大面積基板上における超大規模集積を必要とする用途に使用することができる。例えば、本発明の実施形態によるナノワイヤ薄膜は、論理回路、メモリー回路、プロセッサ、増幅器、および、その他のディジタル回路およびアナログ回路において実施されてもよい。
本発明は、光起電力電池の分野に利用されてもよい。そのような分野においては、特定の光起電力デバイスの光起電力特性を向上させるために、透明な導電性基板が、使用される。例えば、そのような透明導電性基板は、インジウムスズ酸化物（ＩＴＯ）またはそれに類似するものの代わりとなる可撓性のある大面積の代替品として使用されてもよい。基板は、大きなバンドギャップ、すなわち、可視光よりも大きなバンドギャップを有するように形成されたナノワイヤ薄膜によってコーティングされてもよく、それによって、非吸収性となるが、基板の上面に形成された光起電力デバイスの活性物質と整列したＨＯＭＯバンドかまたはＬＵＭＯバンドを有するように形成される。光起電力デバイスからの電流を輸送するために、透明導体が、吸収光起電性材料の両側に配置されてもよい。２つの異なるナノワイヤ材料が、選択されてもよく、一方は、光起電性材料ＨＯＭＯバンドと整列するＨＯＭＯを有し、他方は、光起電性材料のＬＵＭＯバンドと整列するＬＵＭＯを有する。２つのナノワイヤ材料のバンドギャップは、光起電性材料のバンドギャップよりもかなり大きくなるように選択されてもよい。この実施形態によるナノワイヤは、ナノワイヤ薄膜の抵抗を減少させ、かつ、基板をほとんど非吸収性のままにしておくことができるように、低い濃度でドーピングされてもよい。
このように、広範囲にわたる軍事品および民生品が、本発明の実施形態によるナノワイヤ薄膜を組み込むことができる。例えば、そのような物品は、パーソナルコンピュータ、ワークステーション、サーバー、ネットワーク機器、ＰＤＡおよびパルムパイロットのようなハンドヘルド電子デバイス、電話（例えば、携帯電話および固定電話）、ラジオ、テレビ、電子ゲーム機およびゲームシステム、ホームセキュリティシステム、自動車、飛行機、船舶、その他の家庭用電化製品、および、それらに類似するものを含んでもよい。
（結び）
本発明の様々な実施形態を説明したが、それらは、ただ単に実施例として提供されたものであり、本発明を限定するものではないことを理解すべきである。関連する分野に精通する者には、本発明の精神および範囲を逸脱することなく、構成および細かな点において様々な変更をなすことができることは明らかなことである。したがって、本発明の範囲は、上述した例としてのいずれかの実施形態に限定されるのではなく、添付の特許請求の範囲およびそれらと等価なものによってのみ規定されるべきである。
ここに組み込まれ本明細書の一部をなす添付の図面は、本発明を示すものであり、以下の説明とともに、本発明の原理を説明する役割をなし、そして、この分野に精通する者が、本発明を製造し使用するのを可能にする。

Claims (15)

  1. 基板の表面上の薄膜に堆積されたナノワイヤの集団を含む物品であって、
    前記ナノワイヤの集団中の５０％よりも多くのナノワイヤが、第1の方向の３０°以内に配向された長手軸を有し、
    前記薄膜は、１０ｃｍ ２ よりも大きな面積を有する、物品。
  2. 前記薄膜は、１ｍ ２ よりも大きな面積を有する、請求項１に記載の物品。
  3. 前記物品は、トランジスタであり、前記薄膜は、少なくとも１０ナノアンペアの電流密度をサポートすることができる、請求項１または２に記載の物品。
  4. 前記物品は、前記基板の表面上または前記薄膜上のいずれかに配置された少なくとも第１の電気コンタクトおよび第２の電気コンタクトをさらに備え、少なくとも１０個のナノワイヤは、前記第１の電気コンタクトと前記第２の電気コンタクトとにかかり、前記第１の電気コンタクトおよび前記第２のコンタクトに電気接続される、請求項１〜３のいずれか一項に記載の物品。
  5. 前記物品は、前記基板の表面上または前記薄膜上のいずれかに配置された少なくとも第１の電気コンタクトおよび第２の電気コンタクトをさらに備え、少なくとも１００個のナノワイヤは、前記第１の電気コンタクトと前記第２の電気コンタクトとにかかり、前記第１の電気コンタクトおよび前記第２のコンタクトに電気接続される、請求項１〜３のいずれか一項に記載の物品。
  6. 前記ナノワイヤの集団中の６０％よりも多くのナノワイヤが、前記第1の方向の３０°以内に配向された長手軸を有する、請求項１〜５のいずれか一項に記載の物品。
  7. 前記ナノワイヤの集団中の７５％よりも多くのナノワイヤが、前記第1の方向の３０°以内に配向された長手軸を有する、請求項１〜６のいずれか一項に記載の物品。
  8. 前記ナノワイヤの集団中の８０％よりも多くのナノワイヤが、前記第1の方向の３０°以内に配向された長手軸を有する、請求項１〜７のいずれか一項に記載の物品。
  9. 前記ナノワイヤの集団中の９０％よりも多くのナノワイヤが、前記第1の方向の３０°以内に配向された長手軸を有する、請求項１〜８のいずれか一項に記載の物品。
  10. 前記ナノワイヤの集団中の５０％よりも多くのナノワイヤが、前記第1の方向の１０°以内に配向された長手軸を有する、請求項１〜９のいずれか一項に記載の物品。
  11. 前記薄膜に配置された前記ナノワイヤの集団は、ポリマーを含む複合材料をさらに含む、請求項１〜１０のいずれか一項に記載の物品。
  12. 前記基板は、柔軟な基板を含む、請求項１〜１１のいずれか一項に記載の物品。
  13. 前記物品は、前記基板の表面上に少なくとも第１の電気コンタクトおよび第２の電気コンタクトをさらに備え、前記ナノワイヤの集団中の複数のナノワイヤは、前記第１の電気コンタクトと前記第２の電気コンタクトとにかかり、前記第１の電気コンタクトおよび前記第２のコンタクトの両方に電気接続され、好ましくは、少なくとも１０個のナノワイヤが、前記第１の電気コンタクトと前記第２の電気コンタクトとにかかり、前記第１の電気コンタクトおよび前記第２のコンタクトの両方に電気接続され、より好ましくは、少なくとも１００個のナノワイヤが、前記第１の電気コンタクトと前記第２の電気コンタクトとにかかり、前記第１の電気コンタクトおよび前記第２のコンタクトの両方に電気接続される、請求項１〜１２のいずれか一項に記載の物品。
  14. 前記基板の表面上に配置された複数のソース電極およびドレイン電極のペアをさらに備え、前記ナノワイヤの集団中の複数のナノワイヤは、前記ソース電極および前記ドレイン電極の各ペア中のソース電極とドレイン電極とにかかり、前記ソース電極および前記ドレイン電極の各ペア中のソース電極とドレイン電極の両方に電気接続される、請求項６に記載の物品。
  15. 前記ナノワイヤの集団は、ＩＩ−ＩＶ族の半導体、ＩＩＩ−Ｖ族の半導体、ＩＶ族の半導体から選択されるナノワイヤを含む、請求項１〜１４のいずれか一項に記載の物品。
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