JP2011009686A - パッケージ基板及びその製造方法、並びにその基材 - Google Patents

パッケージ基板及びその製造方法、並びにその基材 Download PDF

Info

Publication number
JP2011009686A
JP2011009686A JP2009263132A JP2009263132A JP2011009686A JP 2011009686 A JP2011009686 A JP 2011009686A JP 2009263132 A JP2009263132 A JP 2009263132A JP 2009263132 A JP2009263132 A JP 2009263132A JP 2011009686 A JP2011009686 A JP 2011009686A
Authority
JP
Japan
Prior art keywords
layer
metal
layers
auxiliary dielectric
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009263132A
Other languages
English (en)
Other versions
JP2011009686A5 (ja
Inventor
Chin-Ming Liu
▲謹▼銘 劉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unimicron Technology Corp
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Publication of JP2011009686A publication Critical patent/JP2011009686A/ja
Publication of JP2011009686A5 publication Critical patent/JP2011009686A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】資源の無駄を省き、プロセスを簡略化できるパッケージ基板及びその製造方法、並びにその基材を提供する。
【解決手段】本発明に係るパッケージ基板の製造方法は、先ず、二つの金属層を相互にラミネートし、誘電体層で二つの金属層を覆い、次に、誘電体層の両側にビルドアップ構造をそれぞれ形成し、最後に二つの金属層の界面に沿って両側のビルドアップ構造を分離させることにより、二つのパッケージ基板を形成する。本発明は最初に誘電体層の粘着特性によって中間層である二つの金属層をビルドアップ構造の形成過程にて分離させず、最後に二つの金属層の周囲の誘電体層部分を切断することにより、二つの金属層を円滑に分離させることで、プロセスを簡略化することができる。又、中間層である二つの金属層をパターニングすることにより、回路層、金属バンプ、又は支持構造を形成することができるため、資源の無駄が生じない。
【選択図】図２Ａ

Description

本発明は、パッケージ基板（ｐａｃｋａｇｅ ｓｕｂｓｔｒａｔｅ）及びその製造方法、並びにその基材に関し、特に、低コストのパッケージ基板及びその製造方法、並びにその基材に関するものである。
電子産業の急速な発展に伴い、電子製品も多機能化、高性能化が進んでいる。より多くの能動素子、受動素子、及び配線を接続することで半導体パッケージの高集積化（ｉｎｔｅｇｒａｔｉｏｎ）及び小型化（ｍｉｎｉａｔｕｒｉｚａｔｉｏｎ）などのパッケージの要求を満たすべく、半導体パッケージ基板は両面回路基板から多層回路基板（ｍｕｌｔｉ−ｌａｙｅｒ ｂｏａｒｄ）へと革新を遂げている。これにより、限られたスペースにおいて、層間接続（Ｉｎｔｅｒｌａｙｅｒ ｃｏｎｎｅｃｔｉｏｎ）技術により、半導体パッケージ基板において利用可能なレイアウト面積を増加させ、高密度レイアウトの集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の需要に対応し、且つパッケージ基板の厚さを低減し、パッケージの軽薄短小化、電気性能の向上などの目的を達成している。
従来の技術において、多層回路基板は、コア板及びそのコア板の両面に対称的に形成されたビルドアップ構造からなる。しかしながら、コア板を使用すると、リード線の長さ及び全体構造の厚さが増加し、電子製品の機能を向上させつつ体積を低減していくという要求を満たし難い。そこで、コアレス（ｃｏｒｅｌｅｓｓ）構造の回路基板が開発されるに至った。これにより、リード線の長さ及び全体構造の厚さを低減することができるため、高周波化と小型化の流れに対応することが可能となっている。
図１Ａ乃至図１Ｆは従来のパッケージ基板及びその製造方法を示す断面図である。
図１Ａに示すように、先ず、載置基板１０を用意する。この載置基板１０の両面には薄膜金属層１１、離型層１２、及びキャリア金属層１３が順に設けられる。
図１Ｂに示すように、キャリア金属層１３の上に第１の誘電体層１４が形成される。
図１Ｃに示すように、第１の誘電体層１４にはフォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）あるいはレーザアブレーション（ｌａｓｅｒ ａｂｌａｔｉｏｎ）のプロセスで複数のビア１４０が形成された後、これらのビア１４０に露出されたキャリア金属層１３の一部の表面に、エッチングによって複数の凹部（ｃｏｎｃａｖｅ）１３０が形成される。
図１Ｄに示すように、各凹部１３０及び各凹部１３０に対応するビア１４０の中に半田バンプ（ｓｏｌｄｅｒ ｂｕｍｐ）１４１ａと第１の導電コンタクト１４１ｂが順に形成される。第１の誘電体層１４の上には第１の導電コンタクト１４１ｂに電気的に接続される第１の回路層１４２が形成される。そして、第１の誘電体層１４の上にビルドアップ構造１５が形成される。ビルドアップ構造１５は、少なくとも一つの第２の誘電体層１５１、第２の誘電体層１５１の上に設けられた第２の回路層１５２、及び第２の誘電体層１５１に設けられ第１の回路層１４２と第２の回路層１５２に電気的に接続された複数の第２の導電ビア１５３を含む。ビルドアップ構造１５の最外層にある第２の回路層１５２は複数の電気接触パッド１５４を有する。そして、ビルドアップ構造１５の最外層には絶縁保護層１６が形成される。絶縁保護層１６には各電気接触パッド１５４を露出させるための複数の絶縁保護層開孔１６０が形成される。
図１Ｅに示すように、離型層１２により、キャリア金属層１３から分離させることで、以降の工程で製作したパッケージ基板を載置基板１０から分離させる。
図１Ｆに示すように、以降の工程で半導体チップ（図示せず）を接続するために、キャリア金属層１３を除去することで第１の誘電体層１４の表面に突出する複数の半田バンプ１４１ａが形成される。
上述のように、従来のパッケージ基板の製造方法は、先ず、載置基板１０の両側に両面の表面とも金属層が設けられる離型層１２がそれぞれ形成され、次に、この構造の両側の金属層の上にビルドアップ構造１５がそれぞれ形成され、最後に、離型層１２とキャリア金属層１３の界面に沿って両側のビルドアップ構造を分離させることで二つのパッケージ基板を形成する。
しかしながら、従来の製造方法は両側の構造を一時的に支持するように載置基板１０と薄膜金属層１１を形成することが必要であるため、プロセスが複雑になり、さらに、最後には中間層である一時キャリア（載置基板１０、両層の薄膜金属層１１、及び両層の離型層１２を含む）を除去して捨てなければならないため、材料の無駄が甚だしくなり、製造コストが増加する等の問題があった。
従って、こうした状況に鑑み、従来技術のパッケージ基板の製造方法において、中間層である一時キャリアに離型層又は接着層を形成しながら最後に中間層である一時キャリアを捨てなければいけないことによるコストの無駄及びプロセスの複雑化などの問題を如何にして回避するかが、解決が待たれる極めて重要な課題となっている。
本発明はこうした状況に鑑みてなされたものであり、その目的は、従来技術のパッケージ基板の製造方法における、中間層である一時キャリアに離型層又は接着層を形成しながら最後に中間層である一時キャリアを捨てなければいけないことによるコストの無駄及びプロセスの複雑化などの問題を解決することができるパッケージ基板及びその製造方法、並びにその基材を提供することにある。
上記の目的及び他の目的を達成するために、本発明は、
一方の表面に内層回路層が設けられ、前記内層回路層に電気的に接続される複数の内層導電ビアが設けられた第１の補助誘電体層と、
前記第１の補助誘電体層の他方の表面の上に設けられ、前記内層導電ビアの各々に接続された金属バンプであって、前記内層導電ビアの電気的に接続された一端の孔径が、前記内層導電ビアの前記金属バンプが電気的に接続された一端の孔径より大きいようにする複数の金属バンプと、
前記第１の補助誘電体層と前記内層回路層の上に設けられ、少なくとも一つの第１の誘電体層、前記第１の誘電体層の上に設けられた第１の回路層と、前記第１の誘電体層に設けられ前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を含むビルドアップ構造であって、このビルドアップ構造の最外層の第１の回路層が複数の第１の電気接触パッドを有するビルドアップ構造と、
前記ビルドアップ構造の上に設けられ、前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を有する第１の絶縁保護層と、
を備えるパッケージ基板を提供する。
前記パッケージ基板において、前記金属バンプはソルダーバンプパッドであり、フリップチップパッケージ（ｆｌｉｐ ｃｈｉｐ ｐａｃｋａｇｅ）の電気的接続に用いられる。あるいは、前記パッケージ基板において、前記金属バンプはヒートシンク及びその周囲に設けられる複数のボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄ）であり、前記ボンディングパッドはボンディングパッケージの電気的接続に用いられる。さらに金属支持フレームを含むことが好ましい。
本発明は、
対向してラミネートされ、対向する第１の表面と第２の表面を有し、前記第１の表面で相互に結合する二つの第１の金属層と、
前記第１の金属層の第２の表面の上にそれぞれ設けられ、二つの前記第１の金属層を覆う二つの第１の補助誘電体層と、
前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、
を含む基材を提供する。
前記基材において、前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面である。
又、本発明は、
対向してラミネートされ、対向する第１の表面と第２の表面を有し、前記第１の表面で相互的に結合する二つの第１の金属層と、
前記第１の金属層の前記第２の表面の上にそれぞれ設けられ、二つの前記第１の金属層を覆う二つの第１の補助誘電体層と、
前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層と、
前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層と、
前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、を含む基材を提供する。
前記基材において、前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面である。
本発明は、
対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体でああって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆う基材を用意する工程と、
前記第２の金属層をパターニングすることにより内層回路層を形成する工程と、
前記第１の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成することにより全体構造を形成する工程であって、前記ビルドアップ構造は、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を少なくとも含む工程と、
を含むパッケージ基板の製造方法を提供する。
前記パッケージ基板の製造方法において、前記基材の製造方法は、
対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層を提供する工程と、
前記第１の金属層の前記第２の表面の上に前記第１の補助誘電体層をラミネートする工程と、
前記第１の補助誘電体層が露出した表面の上に前記第２の金属層をラミネートし、これらの前記第１の金属層、前記第１の補助誘電体層、及び前記第２の金属層を圧着することにより、二つの前記第１の補助誘電体層を一体に結合させ、二つの前記第１の金属層を覆う工程と、
を含む。
前記パッケージ基板の製造方法は、切断ラインが前記第１の金属層を通すように前記全体構造のエッジを切断し、前記第１の金属層の各々を分離することにより、二つの基礎基板を形成する工程をさらに含む。前記パッケージ基板の製造方法において、前記ビルドアップ構造の最外層の第１の回路層はさらに複数の第１の電気接触パッドを有し、前記ビルドアップ構造の上に第１の絶縁保護層が形成され、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔が形成される。前記パッケージ基板の製造方法において、前記第１の金属層をパターニングすることにより第２の回路層を形成し、前記第１の補助誘電体層には前記内層回路層と前記第２の回路層に電気的に接続される複数の第２の導電ビアを形成する工程をさらに含み、前記第２の回路層はさらに複数の第２の電気接触パッドを有し、前記第１の補助誘電体層の上には第２の絶縁保護層を形成し、前記第２の絶縁保護層には前記第２の電気接触パッドの各々を露出させるための複数の第２の絶縁保護層開孔が形成される。
前記パッケージ基板の製造方法の他の実施の態様において、前記ビルドアップ構造の最外層の第１の回路層はさらに複数の第１の電気接触パッドを有し、前記ビルドアップ構造の上に第１の絶縁保護層を形成し、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程と、切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、前記第１の金属層の各々を分離することにより、二つの基礎基板を形成する工程をさらに含む。前記パッケージ基板の製造方法において、前記第１の金属層を除去することにより前記第１の補助誘電体層を露出させ、前記第１の補助誘電体層に内層回路層の一部を露出させる複数の開孔を形成する工程をさらに含む。
又、本発明は、
対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体でああって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆う基材を用意する工程と、
前記第２の金属層をパターニングすることにより内層回路層を形成し、前記第１の補助誘電体層に前記内層回路層と前記第１の金属層に電気的に接続される複数の内層導電ビアを形成する工程と、
前記第１の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成し、前記ビルドアップ構造が、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアとを含み、前記ビルドアップ構造の最外層の前記第１の回路層が複数の第１の電気接触パッドを有する工程と、
前記ビルドアップ構造の上に第１の絶縁保護層を形成することにより全体構造を形成し、前記第１の絶縁保護層に前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程と、
切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、
前記第１の金属層の各々を分離することにより、二つの基礎基板を形成する工程と、
を含むパッケージ基板の製造方法を提供する。
前記パッケージ基板の製造方法において、前記基材の製造方法は、
対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層を提供する工程と、
前記第１の金属層の前記第２の表面の上に前記第１の補助誘電体層をラミネートする工程と、
前記第１の補助誘電体層が露出した表面の上に前記第２の金属層をラミネートし、これらの前記第１の金属層、前記第１の補助誘電体層、及び前記第２の金属層を圧着することにより、二つの前記第１の補助誘電体層を一体に結合させ、二つの前記第１の金属層を覆う工程と、を含む。
前記パッケージ基板の製造方法において、前記第１の金属層の一部を除去することにより、前記内層ビアの各々に接続される複数の金属バンプ及び／又は金属支持フレームを形成する工程を含む。
又、本発明は、
対向する第１の表面と第２の表面を有し前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層と、前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層と、前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体でああって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆い、前記コア層の両表面には第１の電気接触パッドと第２の電気接触パッドを複数有し、前記第２の電気接触パッドが前記第１の補助誘電体層の上にあるようにする基材を用意する工程と、
前記第２の金属層をパターニングすることにより内層回路層を形成し、前記第２の補助誘電体層には前記内層回路層と前記第１の電気接触パッドに電気的に接続される複数の内層導電ビアを形成する工程と、
前記第２の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成することにより全体構造を形成し、前記ビルドアップ構造が、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアを含む工程と、
切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、
前記第１の金属層の各々を分離することにより、二つの基礎基板を形成する工程と、
を含むパッケージ基板の製造方法を提供する。
前記パッケージ基板の製造方法において、前記基材の製造方法は、
対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートする二つの第１の金属層、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの前記第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層、前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層、及び前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層を提供する工程と、
これらの前記第１の金属層、前記第１の補助誘電体層、前記コア層、前記第２の補助誘電体層、及び前記第２の金属層を圧着することにより、二つの前記第１の補助誘電体層を一体に結合させ二つの前記第１の金属層を覆い、前記第２の電気接触パッドを前記第１の補助誘電体層の表面に嵌め込む工程と、
を含む。
前記パッケージ基板の製造方法において、前記ビルドアップ構造の最外層の第１の回路層はさらに複数の第１の電気接触パッドを有し、前記ビルドアップ構造の上に第１の絶縁保護層を形成し、前記第１の絶縁保護層に前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程を含む。
前記パッケージ基板の製造方法は、前記第１の金属層をパターニングすることにより第２の回路層を形成し、前記第１の補助誘電体層に前記第２の電気接触パッドと前記第２の回路層に電気的に接続される複数の第２の導電ビアを形成し、前記第２の回路層が複数の第２の電気接触パッドを有し、前記第１の補助誘電体層の上に第２の絶縁保護層を形成し、前記第２の絶縁保護層に前記第２の電気接触パッドの各々を露出させるための複数の第２の絶縁保護層開孔を形成する工程を含む。
上記三つのパッケージ基板の製造方法において、前記第１の金属層の第１の表面は平滑面であり、第２の表面は粗面である。
上述のように、本発明に係るパッケージ基板は、先ず、二層の金属層をラミネートし、補助誘電体層で両層の金属層を覆い、次に、補助誘電体層の両側にビルドアップ構造をそれぞれ形成し、最後に二層の金属層の界面に沿って両側のビルドアップ構造を分離することにより二つのパッケージ基板を形成するものである。本発明は、最初に補助誘電体層の粘着特性によって中間層である二層の金属層をビルドアップ構造の形成過程にて分離させず、最後に二層の金属層の周囲の補助誘電体層の一部を切断することにより、二層の金属層を円滑に分離させ、プロセスを簡略化することができる。又、中間層である二層の金属層をパターニングすることにより、回路層、金属バンプ又は支持構造を形成することができるため、従来技術のパッケージ基板の製造方法が中間層である一時キャリアに離型層又は接着層を形成しながら最後に中間層である一時キャリアを捨てなければいけないことによるコストの無駄及びプロセスの複雑化などの問題を回避することができる。従って、本発明は無駄を省き、プロセスとコストを低減することができる。
又、本発明に係るパッケージ基板は、従来技術におけるソルダーレジスト層開孔に露出される電気接触パッドの代わりに、金属バンプがパッケージ基板のチップ実装側の表面の上に突出するため、ソルダーレジスト層に関するプロセスを省略できるだけでなく、ソルダーレジスト層開孔の電気接触パッドの上に半田バンプを形成することも回避できるため、さらにコストダウンと歩留まりの向上を図ることができる。
従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 従来のパッケージ基板及びその製造方法を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第２の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第２の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第２の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第２の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である図４Ｅの他の実施態様である。 本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である図４Ｆの他の実施態様である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。 本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。
以下、具体的な実施例によって本発明の実施形態を説明する。当業者は本明細書に記載の内容から本発明のその他の利点や効果を容易に理解することができる。
又、本発明の全ての実施例において、各回路層の製造方法は煩雑で、その具体的な実施方法も従来の技術であるため、ここではその説明を省略する。
［第１の実施例］
図２Ａ乃至図２Ｆは、本発明に係るパッケージ基板及びその製造方法の第１の実施例を模式的に示す断面図である。
図２Ａに示すように、それぞれ対向する第１の表面２０１ａ、２０１ｂと第２の表面２０２ａ、２０２ｂを有し第１の表面２０１ａ、２０１ｂで相互にラミネートされる二つの第１の金属層２０ａ、２０ｂと、この第１の金属層２０ａ、２０ｂの第２の表面２０２ａ、２０２ｂの上にそれぞれ設けられる二つの第１の補助誘電体層２１ａ、２１ｂと、この第１の補助誘電体層２１ａ、２１ｂが露出した表面の上にそれぞれ設けられる二つの第２の金属層２２ａ、２２ｂとを用意する。充分な剛性を提供するために、第２の金属層２２ａ、２２ｂの厚さを第１の金属層２０ａ、２０ｂより厚くする。
本実施例において、第１の表面２０１ａ、２０１ｂは平滑面であり、第２の表面２０２ａ、２０２ｂは粗面である。
図２Ｂに示すように、これらの第１の金属層２０ａ、２０ｂ、第１の補助誘電体層２１ａ、２１ｂ、及び第２の金属層２２ａ、２２ｂを圧着することで、二つの第１の補助誘電体層２１ａ、２１ｂを一体に結合し最内部にある二つの第１の金属層２０ａ、２０ｂを覆うようにし、それにより、一つの基材を形成する。二つの第１の金属層２０ａ、２０ｂは第１の表面２０１ａ、２０１ｂで互いに接触する。
図２Ｃに示すように、第２の金属層２２ａ、２２ｂをパターニングすることにより内層回路層２２１ａ、２２１ｂを形成し、第１の補助誘電体層２１ａ、２１ｂと内層回路層２２１ａ、２２１ｂの上にビルドアップ構造２３ａ、２３ｂを形成する。ビルドアップ構造２３ａ、２３ｂは、少なくとも一つの第１の誘電体層２３１ａ、２３１ｂと、この第１の誘電体層２３１ａ、２３１ｂの上に形成される第１の回路層２３２ａ、２３２ｂと、第１の誘電体層２３１ａ、２３２ｂに形成され内層回路層２２１ａ、２２１ｂと第１の回路層２３２ａ、２３２ｂに電気的に接続される複数の導電ビア２３３ａ、２３３ｂとを含む。
図２Ｄに示すように、上述の全体構造のエッジに沿って切断し、且つ切断ライン２４は第１の金属層２０ａ、２０ｂを通る。
図２Ｅに示すように、二つの第１の金属層２０ａ、２０ｂは二つの第１の補助誘電体層２１ａ、２１ｂによって覆われて結合されるため、切断ライン２４で切断した後、二つの第１の金属層２０ａ、２０ｂを互いに分離させることにより二つの基礎基板が得られる。以降の工程については基礎基板を用いて説明する。
図２Ｆに示すように、ビルドアップ構造２３ａの最外層の第１の回路層２３２ａは複数の第１の電気接触パッド２３４ａを有する。又、ビルドアップ構造２３ａの最外層の上には例えばソルダーレジスト層である第１の絶縁保護層２５ａを形成し、第１の絶縁保護層２５ａには各第１の電気接触パッド２３４ａを露出させるための複数の第１の絶縁保護層開孔２５０ａが形成される。又、第１の金属層２０ａをパターニングすることにより第１の補助誘電体層２１ａの上に第２の回路層２６１ａを形成し、第１の補助誘電体層２１ａには内層回路層２２１ａと第２の回路層２６１ａに電気的に接続される複数の第２の導電ビア２６２ａを形成する。第２の回路層２６１ａはさらに複数の第２の電気接触パッド２６３ａを有する。又、第１の補助誘電体層２１ａと第２の回路層２６１ａの上に例えばソルダーレジスト層である第２の絶縁保護層２７ａを形成し、この第２の絶縁保護層２７ａには各第２の電気接触パッド２６３ａを露出させるための複数の第２の絶縁保護層開孔２７０ａを形成する。
又、第１の電気接触パッド２３４ａと第２の電気接触パッド２６３ａの上に表面処理層３５を形成し、本発明に係るパッケージ基板を製作した。表面処理層３５は、例えば、プリフラックス（ＯＳＰ；ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅｓ）、無電解ニッケル／無電解パラジウム／置換金（ＥＮＥＰＩＧ；Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）、置換スズ（ＩＴ、Ｉｍｍｅｒｓｉｏｎ Ｔｉｎ）などであってよい。又、各第１の電気接触パッド２３４ａは半導体チップ（図示せず）を接続するためのものであり、各第２の電気接触パッド２６３ａはプリント配線基板（図示なし）を接続するためのものである。
又、本発明の実施例はコアレスのパッケージ基板の製作に用いられる基材を提供する。図２Ｂに示すように、基材は、対向する第１の表面２０１ａ、２０１ｂと第２の表面２０２ａ、２０２ｂをそれぞれ有し、第１の表面２０１ａ、２０１ｂで対向してラミネートされる二つの第１の金属層２０ａ、２０ｂと、この第１の金属層２０ａ、２０ｂの第２の表面２０２ａ、２０２ｂの上にそれぞれ設けられる二つの第１の誘電体層２１ａ、２１ｂと、この第１の補助誘電体層２１ａ、２１ｂが露出した表面の上にそれぞれ設けられる二つの第２の金属層２２ａ、２２ｂと、からなるラミネート体であり、二つの第１の補助誘電体層２１ａ、２１ｂは一体に結合され、二つの第１の金属層２０ａ、２０ｂを覆う。
上述の基材において、第１の表面２０１ａ、２０１ｂは平滑面であり、第２の表面２０２ａ、２０２ｂは粗面である。
［第２の実施例］
図３Ａ乃至図３Ｄは、本発明に係るパッケージ基板及びその製造方法の第２の実施例を模式的に示す断面図である。
図３Ａに示すように、図２Ｃの製造方法に続けて、ビルドアップ構造２３ａ、２３ｂの最外層の第１の回路層２３２ａ、２３２ｂは、さらに複数の第１の電気接触パッド２３４ａ、２３４ｂを有する。又、ビルドアップ構造２３ａ、２３ｂの最外層の上に例えばソルダーレジスト層である第１の絶縁保護層２５ａ、２５ｂを形成し、第１の絶縁保護層２５ａ、２５ｂには各第１の電気接触パッド２３４ａ、２３４ｂを露出させるための複数の第１の絶縁保護層開孔２５０ａ、２５０ｂを形成する。
図３Ｂに示すように、上述の全体構造のエッジに沿って切断し、且つ切断ライン２４は第１の金属層２０ａ、２０ｂを通す。
図３Ｃに示すように、二つの第１の金属層２０ａ、２０ｂは二つの第１の補助誘電体層２１ａ、２１ｂによって覆われて結合されるため、切断ライン２４で切断した後、二つの第１の金属層２０ａ、２０ｂを互いに分離させることにより、二つの基礎基板が得られる。以降の工程についてはその中の一つの基礎基板を用いて説明する。
図３Ｄに示すように、第１の金属層２０ａを除去することにより、第１の補助誘電体層２１ａを露出させる。第１の補助誘電体層２１ａには内層回路層２２１ａの一部を露出させるための開孔２１０ａを形成する。露出させた内層回路層２２１ａは第３の電気接触パッド２２１０として機能する。第１の電気接触パッド２３４ａと第３の電気接触パッド２２１０の上に表面処理層３５を形成する。これにより、本発明に係るパッケージ基板を製作した。又、各第１の電気的コンタクト２３４ａは半導体チップ（図示せず）を接続するためのものであり、各第３の電気接触パッド２２１０はプリント配線基板（図示せず）を接続するためのものである。
［第３の実施例］
図４Ａ乃至図４Ｆは、本発明に係るパッケージ基板及びその製造方法の第３の実施例を模式的に示す断面図である。図４Ｇと図４Ｈは本実施例の他の実施態様を示す。
図４Ａに示すように、図２Ｂの製造方法に続けて、第２の金属層２２ａ、２２ｂをパターニングすることにより、内層回路層３０１ａ、３０１ｂを形成する。第１の補助誘電体層２１ａ、２１ｂには内層回路層３０１ａ、３０１ｂと第１の金属層２０ａ、２０ｂに電気的に接続される複数の内層導電ビア３０２ａ、３０２ｂを形成する。第１の補助誘電体層２１ａ、２１ｂと内層回路層３０１ａ、３０１ｂの上にビルドアップ構造２３ａ、２３ｂを形成する。ビルドアップ構造２３ａ、２３ｂは、少なくとも一つの第１の誘電体層２３１ａ、２３１ｂと、この第１の誘電体層２３１ａ、２３１ｂの上に形成される第１の回路層２３２ａ、２３２ｂと、この第１の誘電体層２３１ａ、２３１ｂに形成され内装回路層３０１ａ、３０１ｂと第１の回路層２３２ａ、２３２ｂに電気的に接続される複数の第１の導電ビア２３３ａ、２３３ｂと、を含む。
図４Ｂに示すように、ビルドアップ構造２３ａ、２３ｂの最外層の第１の回路層２３２ａ、２３２ｂは、さらに複数の第１の電気接触パッド２３４ａ、２３４ｂを有する。ビルドアップ構造２３ａ、２３ｂの最外層の上に例えばソルダーレジスト層である第１の絶縁保護層２５ａ、２５ｂを形成する。第１の絶縁保護層２５ａ、２５ｂには各第１の電気接触パッド２３４ａ、２３４ｂを露出させるための複数の第１の絶縁保護層開孔２５０ａ、２５０ｂをそれぞれ形成する。
図４Ｃに示すように、上述の全体構造のエッジに沿って切断し、且つ切断ライン２４は第１の金属層２０ａ、２０ｂを通す。
図４Ｄに示すように、二つの第１の金属層２０ａ、２０ｂは二つの第１の補助誘電体層２１ａ、２１ｂによって覆われて結合するため、切断ライン２４で切断した後、二つの第１の金属層２０ａ、２０ｂを互いに分離させることにより、二つの基礎基板が得られる。以降の工程についてはその中の一つの基礎基板を用いて説明する。
図４Ｅに示すように、パターニングによって第１の金属層２０ｂの一部を除去することにより、基礎基板の外周に金属支持フレーム２０３ｂを形成する。内層導電ビア３０２ｂの上には電気的に接続するための金属バンプ２００ｂを形成する。金属支持フレーム２０３ｂ、金属バンプ２００ｂ、及び第１の電気接触パッド２３４ｂの上に表面処理層３５を形成する。これにより、本発明に係るパッケージ基板を製作した。
図４Ｆに示すように、パッケージ基板の上に半導体チップ３１を接着する。半導体チップ３１の作用面には複数の電極パッド３１１を有する。これらの電極パッド３１１は半田バンプ３２により各金属バンプ２００ｂに電気的に接続される。半導体チップ３１とパッケージ基板の間に充填材料３４を形成する。各第１の電気接触パッド２３４ａの上の表面処理層３５の上に半田ボール（ｓｏｌｄｅｒ ｂａｌｌ）３３を形成する。
図４Ｇと図４Ｈは本実施例の他の態様を示す図である。金属バンプ２００ｂはボンディングパッケージに用いられるボンディングパッドである。パターニングにより第１の金属層２０ｂの一部を除去することにより、各内層導電ビア３０２ｂに接続される大面積のヒートシンク２００ｂ’を形成する。各ボンディングパッドはヒートシンク２００ｂ’の周囲にある。ヒートシンク２００ｂ’は半導体チップ３１の非作用面３１ｂに接着される。図４Ｈに示すように、ヒートシンク２００ｂ’は半導体チップ３１の熱量を迅速に外部に伝えることで、半導体チップ３１の温度の過剰な上昇を防ぐために用いられる。半導体チップ３１の作用面３１ａは複数の電極パッド３１１を有する。これらの電極パッド３１１はボンディングワイヤ３６を介してボンディングパッドとしての各金属バンプ２００ｂに電気的に接続される。半導体チップ３１とパッケージ基板の上には半導体チップ３１、ボンディングワイヤ３６、及び金属バンプ２００ｂを覆うモールド化合物（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）３７を形成する。各第１の電気接触パッド２３４ａの上の表面処理層３５の上に半田ボール３３を形成する。
又、本発明の実施例はパッケージ基板を提供する。図４Ｅと図４Ｇに示すように、パッケージ基板は、第１の補助誘電体層２１ｂと、金属バンプ２００ｂと、ビルドアップ構造２３と、例えばソルダーレジスト層である第１の絶縁保護層２５ｂと、を含む。第１の補助誘電体層２１ｂは、一方の表面に内層回路層３０１ｂが設けられる。第１の補助誘電体層２１ｂには内層回路層３０１ｂに電気的に接続される複数の内層導電ビア３０２が設けられる。金属バンプ２００ｂは第１の補助誘電体層２１ｂの他方の表面に設けられ、各内層導電ビア３０２ｂに接続される。ビルドアップ構造２３は第１の補助誘電体層２１ｂと内層回路層３０１ｂの上に形成される。ビルドアップ構造２３ｂは、少なくとも一つの第１の誘電体層２３１ｂと、この第１の誘電体層２３１ｂの上に設けられる第１の回路層２３２ｂと、第１の誘電体層２３１ｂに設けられ内層回路層３０１ｂと第１の回路層２３２ｂに電気的に接続される複数の第１の導電ビア２３３ｂと、を含む。ビルドアップ構造２３ｂの最外層の第１の回路層２３２ｂはさらに複数の第１の電気接触パッド２３４ｂを有する。第１の絶縁保護層２５ｂはビルドアップ構造２３ｂの最外層に設けられる。第１の絶縁保護層２５ｂには各第１の電気接触パッド２３４ｂを露出させるための複数の第１の絶縁保護層開孔２５０ｂが設けられる。内層導電ビア３０２ｂの内層回路層３０１ｂに電気的に接続した一端の孔径は内層導電ビア３０２ｂの金属バンプ２００ｂに電気的に接続した他端の孔径より大きい。
図４Ｅに示すように、これらの金属バンプ２００ｂはフリップチップパッケージに用いられるソルダーバンプバッドである。又は、図４Ｇに示すように、これらの金属バンプ２００ｂはボンディングパッケージに用いられる。金属バンプ２００ｂは大面積のヒートシンク２００ｂ’及びこのヒートシンク２００ｂ’の周囲にある複数のボンディングパッドを含む。
上述のパッケージ基板は、第１の補助誘電体層２１ｂの上に設けられる金属支持フレーム２０３ｂをさらに含む。
図４Ｆは、図４Ｅに続けて、本発明を応用したパッケージ構造を示す。ここで、上述のパッケージ基板の上に半導体チップ３１を接着する。半導体チップ３１の作用面は複数の電極パッド３１１を有する。これらの電極パッド３１１は半田バンプ３２により各金属バンプ２００ｂに電気的に接続される。半導体チップ３１とパッケージ基板の間に充填材料３４を形成する。各第１の電気接触パッド２３４ｂの上の表面処理層３５の上に半田ボール３５を形成する。
図４Ｈは、図４Ｇに続けて、本発明を応用した他のパッケージ構造を示す。ここで、ヒートシンク２００ｂ’の上には作用面３１ａと非作用面３１ｂを有する半導体チップ３１を接着する。半導体チップ３１の非作用面３１ｂをヒートシンク２００ｂ’の上を接着する。半導体チップ３１の作用面３１ａは複数の電極パッド３１１を有する。これらの電極パッド３１１はボンディングワイヤ３６を介してボンディングパッドとしての各金属バンプ２００ｂに電気的に接続される。半導体チップ３１とパッケージ基板の上に半導体チップ３１、ボンディングワイヤ３６、及び金属バンプ２００ｂを覆うためのモールド化合物３７を形成する。各第１の電気接触パッド２３４ｂの上の表面処理層３５の上に半田ボール３３を形成する。
［第４の実施例］
図５Ａ乃至図５Ｇは、本発明に係るパッケージ基板及びその製造方法の第４の実施例を模式的に示す断面図である。
図５Ａに示すように、それぞれ対向する第１の表面２０１ａ、２０１ｂと第２の表面２０２ａ、２０２ｂを有し、第１の表面２０１ａ、２０１ｂで相互にラミネートされる二つの第１の金属層２０ａ、２０ｂと、第１の金属層２０ａ、２０ｂの第２の表面２０２ａ、２０２ｂの上にそれぞれ設けられる二つの第１の補助誘電体層２１ａ、２１ｂと、第１の補助誘電体層２１ａ、２１ｂが露出した表面の上にそれぞれ設けられる二つのコア層２８ａ、２８ｂと、コア層２８ａ、２８ｂが露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層２９ａ、２９ｂと、第２の補助誘電体層２９ａ、２９ｂが露出した表面の上にそれぞれ設けられる二つの第２の金属層２２ａ、２２ｂと、を用意する。コア層２８ａ、２８ｂの対向する表面には複数の第１の電気接触パッド２８１ａ、２８１ｂと第２の電気接触パッド２８２ａ、２８２ｂをそれぞれ有する。又、コア層２８ａ、２８ｂには第１の電気接触パッド２８１ａ、２８１ｂと第２の電気接触パッド２８２ａ、２８２ｂに電気的に接続される導電ビア２８３ａ、２８３ｂを有する。
本実施例において、第１の表面２０１ａ、２０１ｂは平滑面であり、第２の表面２０２ａ、２０２ｂは粗面である。
図５Ｂに示すように、これらの第１の金属層２０ａ、２０ｂ、第１の補助誘電体層２１ａ、２１ｂ、コア層２８ａ、２８ｂ、第２の補助誘電体層２９ａ、２９ｂ、及び第２の金属層２２ａ、２２ｂを圧着することにより、二つの第１の補助誘電体層２１ａ、２１ｂを一体に結合し、最内部にある第１の金属層２０ａ、２０ｂを覆い、且つ二つの第１の金属層２０ａ、２０ｂが第１の表面で互いに接触し、第１の電気接触パッド２８１ａ、２８１ｂが第２の補助誘電体層２９ａ、２９ｂに嵌め込まれ、第２の電気接触パッド２８２ａ、２８２ｂが第１の補助誘電体層２１ａ、２１ｂに嵌め込まれる。これにより、一つの基材として形成される。
図５Ｃに示すように、第２の金属層２２ａ、２２ｂをパターニングすることにより、内層回路層３０１ａ、３０１ｂを形成し、第２の補助誘電体層２９ａ、２９ｂには内層回路層３０１ａ、３０１ｂと第１の電気接触パッド２８１ａ、２８１ｂに電気的に接続される複数の内層導電ビア３０２ａ、３０２ｂを形成する。
図５Ｄに示すように、第２の補助誘電体層２９ａ、２９ｂと内層回路層３０１ａ、３０１ｂの上にビルドアップ構造２３ａ、２３ｂを形成する。ビルドアップ構造２３ａ、２３ｂは、少なくとも一つの第１の誘電体層２３１ａ、２３１ｂと、この第１の誘電体層２３１ａ、２３１ｂの上に形成される第１の回路層２３２ａ、２３２ｂと、この第１の誘電体層２３１ａ、２３１ｂに形成され内層回路層３０１ａ、３０１ｂと第１の回路層２３２ａ、２３２ｂに電気的に接続される複数の第１の導電ビア２３３ａ、２３３ｂとを含む。
図５Ｅに示すように、上述の全体構造のエッジに沿って切断し、且つ切断ライン２４は第１の金属層２０ａ、２０ｂを通る。
図５Ｆに示すように、上述のように、二つの第１の金属層２０ａ、２０ｂは二つの第１の補助誘電体層２１ａ、２１ｂによって覆われて結合されるため、切断ライン２４で切断した後、二つの第１の金属層２０ａ、２０ｂを相互に分離させることにより、二つの基礎基板が得られる。以降の工程についてはその中の一つの基礎基板を用いて説明する。
図５Ｇに示すように、ビルドアップ構造２３ａの最外層の第１の回路層２３２ａはさらに複数の第１の電気接触パッド２３４ａを有する。ビルドアップ構造２３ａの最外層の上には例えばソルダーレジスト層である第１の絶縁保護層２５ａを形成する。第１の絶縁保護層２５ａには各第１の電気接触パッド２３４ａを露出させるための複数の第１の絶縁保護層開孔２５０ａを形成する。
第１の金属層２０ａをさらにパターニングすることにより、第１の補助誘電体層２１ａの上に第２の回路層２６１ａを形成し、第１の補助誘電体層２１ａには第２の電気接触パッド２８２ａと第２の回路層２６１ａに電気的に接続される複数の第２の導電ビア２６２ａを形成する。第２の回路層２６１ａはさらに複数の第２の電気接触パッド２６３ａを有する。第１の補助誘電体層２１ａの上には例えばソルダーレジスト層である第２の絶縁保護層２７ａを形成する。第２の絶縁保護層２７ａには各第２の電気接触パッド２６３ａを露出させるための複数の第２の絶縁保護層開孔２７０ａを形成する。
又、第１の電気接触パッド２３４ａと第２の電気接触パッド２６３ａの上に表面処理層３５を形成しても良い。これにより、本発明に係るパッケージ基板を製作した。又、第１の電気接触パッド２３４ａは半導体チップ（図示せず）を接着するためのものであり、第２の電気接触パッド２６３ａはプリント配線基板（図示せず）を接着するためのものである。
又、本発明の実施例は薄コア層のパッケージ基板の製作に用いられる基材を提供する。図５Ｂに示すように、基材は、それぞれ対向する第１の表面２０１ａ、２０１ｂと第２の表面２０２ａ、２０２ｂを有し、第１の表面２０１ａ、２０１ｂで相互にラミネートされる二つの第１の金属層２０ａ、２０ｂと、この第１の金属層２０ａ、２０ｂの第２の表面２０２ａ、２０２ｂの上にそれぞれ設けられる二つの第１の誘電体層２１ａ、２１ｂと、この第１の補助誘電体層２１ａ、２１ｂが露出した表面の上にそれぞれ設けられる二つのコア層２８ａ、２８ｂと、このコア層２８ａ、２８ｂが露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層２９ａ、２９ｂと、第２の補助誘電体層２９ａ、２９ｂが露出した表面の上にそれぞれ設けられる第２の金属層２２ａ、２２ｂと、からなるラミネート体である。又、二つの第１の金属層２０ａ、２０ｂは、共に、対向する第１の表面２０１ａ、２０１ｂと第２の表面２０２ａ、２０２ｂを有する。第１の金属層２０ａ、２０ｂは第１の表面２０１ａ、２０１ｂで互いに接触する。二つの第１の補助誘電体層２１ａ、２１ｂは一体に結合し、二つの第１の金属層２０ａ、２０ｂを覆う。第１の補助誘電体層２１ａ、２１ｂの表面の上にはコア層２８ａ、２８ｂ、第２の補助誘電体層２９ａ、２９ｂ、及び第２の金属層２２ａ、２２ｂを順に圧着する。
上述の基材において、第１の表面２０１ａ、２０１ｂは平滑面であり、第２の表面２０２ａ、２０２ｂは粗面である。
本実施例は、薄コア層を有するパッケージ基板に適用される。薄コア層の厚さは例えば０．２ｍｍ以下であり、薄コア層の厚さが薄すぎたり、柔らかすぎたりすることによって、プロセスでの薬液、エアナイフの噴射圧、又は重力により基板が曲がり易く、輸送過程において基板全体が壊れたり引っかかったりし易くなり、ひいては生産ラインが止まるなどの問題が生じる恐れがあった。そのため、本発明の技術によれば、高剛性がある薄コア層を有するパッケージ基板を製作できる。
上述のように、本発明に係るパッケージ基板は、先ず、二層の金属層をラミネートし、補助誘電体層で二層の金属層を覆い、次に、補助誘電体層の両側にビルドアップ構造をそれぞれ形成し、最後に二層の金属層の界面に沿って両側のビルドアップ構造を分離させることにより二つのパッケージ基板を形成するものである。本発明は最初に補助誘電体層によって中間層である二層の金属層を覆うため、ビルドアップ構造を形成する過程では分離させず、最後に二層の金属層の周囲を含む補助誘電体層部分を切断することにより、二層の金属層を円滑に分離させ、プロセスを簡略化することができる。又、中間層である二層の金属層をパターニングすることにより、回路層、金属バンプ、又は支持構造を形成することができるため、従来技術のパッケージ基板の製造方法において、中間層である一時キャリアに離型層又は接着層を形成しながら最後に中間層である一時キャリアを捨てなければならないために生じていたコストの無駄及びプロセスの複雑化の問題を回避することができる。従って、本発明は無駄を省き、プロセスとコストを低減することができる。
又、本発明の第３の実施例におけるパッケージ基板は、金属バンプがパッケージ基板のチップセット側の表面の上に突出するため、従来技術におけるソルダーレジスト層開孔に露出される電気接触パッドに取って代わり、ソルダーレジスト層に関するプロセスを省略するだけでなく、ソルダーレジスト層開孔の電気接触パッドの上に半田バンプを形成することも回避できるため、さらにコストダウンと歩留まりの向上を達成することができる。
上述した実施形態は本発明の原理や効果を説明するための例示に過ぎず、本発明の実施形態を限定するものではない。本発明の主旨を逸脱しない範囲において、当業者が本明細書に記載の実施形態に種々の修飾と変更が可能であることは言うまでもない。またそうした修飾や変更も本発明の特許請求の範囲に含まれる。そして、本発明の保護範囲は特許請求の範囲に記載される。
１０ 載置基板
１１ 薄膜金属層
１２ 離型層
１３ キャリア金属層
１４、２３１ａ、２３１ｂ 第１の誘電体層
１５、２３ａ、２３ｂ ビルドアップ構造
１６ 絶縁保護層
２０ａ、２０ｂ 第１の金属層
２１ａ、２１ｂ 第１の補助誘電体層
２２ａ、２２ｂ 第２の金属層
２４ 切断ライン
２５ａ、２５ｂ 第１の絶縁保護層
２７ａ 第２の絶縁保護層
２８ａ、２８ｂ コア層
２９ａ、２９ｂ 第２の補助誘電体層
３１ 半導体チップ
３１ａ 作用面
３１ｂ 非作用面
３２、１４１ａ 半田バンプ
３３ 半田ボール
３４ 充填材料
３５ 表面処理層
３６ ボンディングワイヤ
３７ モールド化合物
１３０ 凹部
１４０ ビア
１４１ｂ、２３３ａ、２３３ｂ 第１の導電ビア
１４２、２３２ａ、２３２ｂ 第１の回路層
１５１ 第２の誘電体層
１５２、２６１ａ 第２の回路層
１５３、２６２ａ 第２の導電ビア
１５４ 電気接触パッド
１６０ 絶縁保護層開孔
２００ｂ 金属バンプ
２００ｂ ヒートシンク
２０１ａ、２０１ｂ 第１の表面
２０２ａ、２０２ｂ 第２の表面
２０３ｂ 金属支持フレーム
２１０ａ 開孔
２２１ａ、２２１ｂ、３０１ａ、３０１ｂ 内層回路層
２３４ａ、２３４ｂ 第１の電気接触パッド
２５０ａ、２５０ｂ 第１の絶縁保護層開孔
２６３ａ 第２の電気接触パッド
２７０ａ 第２の絶縁保護層開孔
２８１ａ、２８１ｂ 第１の電気接触パッド
２８２ａ、２８２ｂ 第２の電気接触パッド
２８３ａ、２８３ｂ 導電ビア
３０２ａ、３０２ｂ 内層導電ビア
３１１ 電極パッド
２２１０ 第３の電気接触パッド

Claims (26)

  1. 一方の表面に内層回路層が設けられ、前記内層回路層に電気的に接続される複数の内層導電ビアが設けられる第１の補助誘電体層と、
    前記第１の補助誘電体層の他方の表面の上に設けられ、前記内層導電ビアの各々に接続された金属バンプであって、前記内層導電ビアの、前記内層回路層に電気的に接続された一端の孔径が、前記内層導電ビアの、金属バンプに電気的に接続された一端の孔径より大きい複数の金属バンプと、
    前記第１の補助誘電体層と前記内層回路層の上に設けられ、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に設けられる第１の回路層と、前記第１の誘電体層に設けられ前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を含むビルドアップ構造であって、前記ビルドアップ構造の最外層の前記第１の回路層が複数の第１の電気接触パッドを有するビルドアップ構造と、
    前記ビルドアップ構造の上に設けられ、前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を有する第１の絶縁保護層と、
    を含むことを特徴とするパッケージ基板。
  2. 前記金属バンプはソルダーバンプパッドであり、フリップチップパッケージの電気的接続に用いられることを特徴とする請求項１に記載のパッケージ基板。
  3. 前記金属バンプはヒートシンク及びその周囲に設けられる複数のボンディングパッドであり、前記ボンディングパッドはボンディングパッケージの電気的接続に用いられることを特徴とする請求項１に記載のパッケージ基板。
  4. 前記第１の補助誘電体層の上に設けられる金属支持フレームをさらに含むことを特徴とする請求項１に記載のパッケージ基板。
  5. 対向してラミネートされ、それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で相互いに結合される二つの第１の金属層と、
    前記第１の金属層の前記第２の表面の上にそれぞれ設けられ、二つの前記第１の金属層を覆う二つの第１の補助誘電体層と、
    前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、
    を含むことを特徴とする基材。
  6. 前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面であることを特徴とする請求項５に記載の基材。
  7. 対向してラミネートされ、対向する第１の表面と第２の表面を有し、前記第１の表面で相互に結合される二つの第１の金属層と、
    前記第１の金属層の前記第２の表面の上にそれぞれ設けられ、二つの前記第１の金属層を覆う二つの第１の補助誘電体層と、
    前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層と、
    前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層と、
    前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、
    を含むことを特徴とする基材。
  8. 前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面であることを特徴とする請求項７に記載の基材。
  9. それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体であって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆う基材を用意する工程と、
    前記第２の金属層をパターニングすることにより内層回路層を形成する工程と、
    前記第１の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成することにより全体構造を形成する工程であって、前記ビルドアップ構造は、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を含む工程と、
    を含むことを特徴とするパッケージ基板の製造方法。
  10. 前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面であることを特徴とする請求項９に記載のパッケージ基板の製造方法。
  11. 前記基材の製造方法は、
    それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層を提供する工程と、
    前記第１の金属層の前記第２の表面の上に前記第１の補助誘電体層をラミネートする工程と、
    前記第１の補助誘電体層が露出した表面の上に前記第２の金属層をラミネートし、これらの前記第１の金属層、前記第１の補助誘電体層、及び前記第２の金属層を圧着させることにより、二つの前記第１の補助誘電体層を一体に結合させ、二つの前記第１の金属層を覆う工程と、
    を含むことを特徴とする請求項９に記載のパッケージ基板の製造方法。
  12. 切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断し、前記第１の金属層の各々を分離させることにより、二つの基礎基板を形成する工程をさらに含むことを特徴とする請求項９に記載のパッケージ基板の製造方法。
  13. 前記ビルドアップ構造の最外層の前記第１の回路層はさらに複数の第１の電気接触パッドを有し、前記ビルドアップ構造の上に第１の絶縁保護層が形成され、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔が形成されることを特徴とする請求項１２に記載のパッケージ基板の製造方法。
  14. 前記第１の金属層をパターニングすることにより第２の回路層を形成し、前記第１の補助誘電体層には前記内層回路層と前記第２の回路層に電気的に接続される複数の第２の導電ビアを形成する工程をさらに含み、
    前記第２の回路層はさらに複数の第２の電気接触パッドを有し、前記第１の補助誘電体層の上には第２の絶縁保護層を形成し、前記第２の絶縁保護層には前記第２の電気接触パッドの各々を露出させるための複数の第２の絶縁保護層開孔が形成されることを特徴とする請求項１２に記載のパッケージ基板の製造方法。
  15. 前記ビルドアップ構造の最外層の前記第１の回路層はさらに複数の第１の電気接触パッドを有し、
    前記ビルドアップ構造の上に第１の絶縁保護層を形成し、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程と、
    切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、
    前記第１の金属層の各々を分離させることにより、二つの基礎基板を形成する工程と、
    をさらに含むことを特徴とする請求項９に記載のパッケージ基板の製造方法。
  16. 前記第１の金属層を除去することにより前記第１の補助誘電体層を露出させ、前記第１の補助誘電体層には前記内層回路層の一部を露出させる複数の開孔を形成する工程をさらに含むことを特徴とする請求項１５に記載のパッケージ基板の製造方法。
  17. それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体であであって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆う基材を用意する工程と、
    前記第２の金属層をパターニングすることにより内層回路層を形成し、前記第１の補助誘電体層には前記内層回路層と前記第１の金属層に電気的に接続される複数の内層導電ビアを形成する工程と、
    前記第１の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成し、前記ビルドアップ構造が、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を含み、前記ビルドアップ構造の最外層の前記第１の回路層が複数の第１の電気接触パッドを有する工程と、
    前記ビルドアップ構造の上に第１の絶縁保護層を形成することにより全体構造を形成し、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程と、
    切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、
    前記第１の金属層の各々を分離させることにより、二つの基礎基板を形成する工程と、
    を含むことを特徴とするパッケージ基板の製造方法。
  18. 前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面であることを特徴とする請求項１７に記載のパッケージ基板の製造方法。
  19. 前記基材の製造方法は、
    それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面でラミネートされる二つの第１の金属層を提供する工程と、
    前記第１の金属層の前記第２の表面の上に前記第１の補助誘電体層をラミネートする工程と、
    前記第１の補助誘電体層が露出した表面の上に前記第２の金属層をラミネートし、これらの前記第１の金属層、前記第１の補助誘電体層、及び前記第２の金属層を圧着することにより、二つの前記第１の補助誘電体層を一体に結合させ、二つの前記第１の金属層を覆う工程と、
    を含むことを特徴とする請求項１７に記載のパッケージ基板の製造方法。
  20. 前記第１の金属層の一部を除去することにより、前記導電内層ビアの各々に接続される複数の金属バンプを形成することを特徴とする請求項１７に記載のパッケージ基板の製造方法。
  21. 前記第１の金属層の一部を除去することにより、前記第１の補助誘電体層の上に金属支持フレームを形成することを特徴とする請求項２０に記載のパッケージ基板の製造方法。
  22. それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層と、前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層と、前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層と、からなるラミネート体であって、二つの前記第１の補助誘電体層が二つの前記第１の金属層を覆い、前記コア層の両表面にはそれぞれ第１の電気接触パッドと第２の電気接触パッドを複数有し、前記第２の電気接触パッドが前記第１の補助誘電体層の上にあるようにする基材を用意する工程と、
    前記第２の金属層をパターニングすることにより内層回路層を形成し、前記第２の補助誘電体層には前記内層回路層と前記第１の電気接触パッドに電気的に接続される複数の内層導電ビアを形成する工程と、
    前記第２の補助誘電体層と前記内層回路層の上にビルドアップ構造を形成することにより全体構造を形成し、前記ビルドアップ構造が、少なくとも一つの第１の誘電体層と、前記第１の誘電体層の上に形成される第１の回路層と、前記第１の誘電体層に形成され前記第１の回路層と前記内層回路層に電気的に接続される複数の第１の導電ビアと、を含む工程と、
    切断ラインが前記第１の金属層を通るように前記全体構造のエッジを切断する工程と、
    前記第１の金属層の各々を分離させることにより、二つの基礎基板を形成する工程と、
    を含むことを特徴とするパッケージ基板の製造方法。
  23. 前記第１の金属層の前記第１の表面は平滑面であり、前記第２の表面は粗面であることを特徴とする請求項２２に記載のパッケージ基板の製造方法。
  24. 前記基材の製造方法は、
    それぞれ対向する第１の表面と第２の表面を有し、前記第１の表面で対向してラミネートされる二つの第１の金属層と、前記第１の金属層の前記第２の表面の上にそれぞれ設けられる二つの第１の補助誘電体層と、前記第１の補助誘電体層が露出した表面の上にそれぞれ設けられる二つのコア層と、前記コア層が露出した表面の上にそれぞれ設けられる二つの第２の補助誘電体層と、前記第２の補助誘電体層が露出した表面の上にそれぞれ設けられる二つの第２の金属層を提供する工程と、
    これらの前記第１の金属層、前記第１の補助誘電体層、前記コア層、前記第２の補助誘電体層、及び前記第２の金属層を圧着することにより、二つの前記第１の補助誘電体層を一体に結合させ二つの前記第１の金属層を被覆させ、前記第２の電気接触パッドを前記第１の補助誘電体層の表面に嵌め込む工程と、
    を含むことを特徴とする請求項２２に記載のパッケージ基板の製造方法。
  25. 前記ビルドアップ構造の最外層の前記第１の回路層は、さらに複数の第１の電気接触パッドを有し、前記ビルドアップ構造の上に第１の絶縁保護層を形成し、前記第１の絶縁保護層には前記第１の電気接触パッドの各々を露出させるための複数の第１の絶縁保護層開孔を形成する工程を含むことを特徴とする請求項２２に記載のパッケージ基板の製造方法。
  26. 前記第１の金属層をパターニングすることにより第２の回路層を形成し、前記第１の補助誘電体層には前記第２の電気接触パッドと前記第２の回路層に電気的に接続される複数の第２の導電ビアを形成し、前記第２の回路層が複数の第２の電気接触パッドを有し、前記第１の補助誘電体層の上に第２の絶縁保護層を形成し、前記第２の絶縁保護層に前記第２の電気接触パッドの各々を露出させるための複数の第２の絶縁保護層開孔を形成する工程を含むことを特徴とする請求項２２に記載のパッケージ基板の製造方法。
JP2009263132A 2009-06-23 2009-11-18 パッケージ基板及びその製造方法、並びにその基材 Pending JP2011009686A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098120959A TWI390692B (zh) 2009-06-23 2009-06-23 封裝基板與其製法暨基材

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013225193A Division JP2014017531A (ja) 2009-06-23 2013-10-30 パッケージ基板及びその製造方法、並びにその基材

Publications (2)

Publication Number Publication Date
JP2011009686A true JP2011009686A (ja) 2011-01-13
JP2011009686A5 JP2011009686A5 (ja) 2013-01-10

Family

ID=43353307

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009263132A Pending JP2011009686A (ja) 2009-06-23 2009-11-18 パッケージ基板及びその製造方法、並びにその基材
JP2013225193A Pending JP2014017531A (ja) 2009-06-23 2013-10-30 パッケージ基板及びその製造方法、並びにその基材

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013225193A Pending JP2014017531A (ja) 2009-06-23 2013-10-30 パッケージ基板及びその製造方法、並びにその基材

Country Status (3)

Country Link
US (2) US8354598B2 (ja)
JP (2) JP2011009686A (ja)
TW (1) TWI390692B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035756A (zh) * 2011-10-08 2013-04-10 威奈联合科技股份有限公司 光电元件及其制造方法
JP2013128000A (ja) * 2011-12-16 2013-06-27 Advance Materials Corp パッケージ基板及びその製造方法
WO2014054803A1 (ja) * 2012-10-04 2014-04-10 Jx日鉱日石金属株式会社 多層プリント配線基板の製造方法及びベース基材
JP2014082489A (ja) * 2012-09-28 2014-05-08 Hitachi Chemical Co Ltd 多層配線基板の製造方法
JP2014123772A (ja) * 2014-03-17 2014-07-03 Advance Materials Corp パッケージ基板
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5003812B2 (ja) * 2009-12-10 2012-08-15 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US20110253439A1 (en) * 2010-04-20 2011-10-20 Subtron Technology Co. Ltd. Circuit substrate and manufacturing method thereof
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US20120055706A1 (en) * 2010-09-03 2012-03-08 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
TW201241969A (en) 2011-04-08 2012-10-16 Unimicron Technology Corp Method for fabricating heat dissipation substrate
TWI453872B (zh) * 2011-06-23 2014-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
CN102956575A (zh) * 2011-08-24 2013-03-06 国碁电子(中山)有限公司 封装结构及制造方法
US9230899B2 (en) 2011-09-30 2016-01-05 Unimicron Technology Corporation Packaging substrate having a holder, method of fabricating the packaging substrate, package structure having a holder, and method of fabricating the package structure
CN103066048B (zh) * 2011-10-21 2015-11-25 欣兴电子股份有限公司 具有支撑体的封装基板、封装结构及其制法
CN103066049B (zh) * 2011-10-24 2015-09-02 联致科技股份有限公司 封装基板及其制法
TWI560835B (en) * 2011-11-07 2016-12-01 Siliconware Precision Industries Co Ltd Package substrate and fabrication method thereof
CN103137568B (zh) * 2011-12-02 2017-05-03 欣兴电子股份有限公司 具有支撑体的封装基板及其制法
TWI444123B (zh) * 2012-02-16 2014-07-01 Via Tech Inc 線路板製作方法及線路板
TWI484600B (zh) * 2012-08-15 2015-05-11 Unimicron Technology Corp 無核心封裝基板及其製法
CN103681586B (zh) * 2012-08-30 2016-07-06 欣兴电子股份有限公司 无核心封装基板及其制法
WO2014054811A1 (ja) * 2012-10-04 2014-04-10 Jx日鉱日石金属株式会社 多層プリント配線基板の製造方法及びベース基材
JP2014075515A (ja) * 2012-10-05 2014-04-24 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2014127623A (ja) 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2014130856A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板の製造方法
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
US8659173B1 (en) 2013-01-04 2014-02-25 International Business Machines Corporation Isolated wire structures with reduced stress, methods of manufacturing and design structures
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US10464836B2 (en) 2013-10-10 2019-11-05 Medtronic, Inc. Hermetic conductive feedthroughs for a semiconductor wafer
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US9609751B2 (en) * 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
TWI529883B (zh) * 2014-05-09 2016-04-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法暨無核心層式封裝基板及其製法
CN204014250U (zh) * 2014-05-16 2014-12-10 奥特斯(中国)有限公司 用于生产电子元件的连接系统的半成品
US9603247B2 (en) * 2014-08-11 2017-03-21 Intel Corporation Electronic package with narrow-factor via including finish layer
TWI576025B (zh) * 2014-10-29 2017-03-21 矽品精密工業股份有限公司 基板結構及其製法
JP6615701B2 (ja) * 2016-06-24 2019-12-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US10515888B2 (en) 2017-09-18 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
TWI693874B (zh) * 2018-06-08 2020-05-11 欣興電子股份有限公司 線路載板結構及其製作方法
US11637060B2 (en) 2019-07-18 2023-04-25 Unimicron Technology Corp. Wiring board and method of manufacturing the same
TWI751506B (zh) * 2020-03-06 2022-01-01 欣興電子股份有限公司 線路板及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026171A (ja) * 2000-07-06 2002-01-25 Sumitomo Bakelite Co Ltd 多層配線板の製造方法および多層配線板
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2004214272A (ja) * 2002-12-27 2004-07-29 Ngk Spark Plug Co Ltd 片面積層配線基板の製造方法
JP2006080214A (ja) * 2004-09-08 2006-03-23 Cmk Corp プリント配線板とその製造方法
WO2009037939A1 (ja) * 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法
JP2009088429A (ja) * 2007-10-03 2009-04-23 Nec Toppan Circuit Solutions Inc 印刷配線板及びその製造方法ならびに半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252189A (ja) * 1986-04-25 1987-11-02 株式会社日立製作所 銅張積層板
JP4082995B2 (ja) * 2001-11-30 2008-04-30 日本特殊陶業株式会社 配線基板の製造方法
JP2006049660A (ja) * 2004-08-06 2006-02-16 Cmk Corp プリント配線板の製造方法
KR100674319B1 (ko) * 2004-12-02 2007-01-24 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법
TWI315657B (en) * 2005-06-07 2009-10-01 Phoenix Prec Technology Corp Reverse build-up structure of circuit board
JP5356647B2 (ja) * 2006-12-25 2013-12-04 新光電気工業株式会社 実装基板及び電子装置
KR100929839B1 (ko) * 2007-09-28 2009-12-04 삼성전기주식회사 기판제조방법
JP5080234B2 (ja) * 2007-12-19 2012-11-21 新光電気工業株式会社 配線基板およびその製造方法
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
KR20090130612A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
TWI365026B (en) 2009-06-11 2012-05-21 Unimicron Technology Corp Method for fabricating packaging substrate and base therefor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026171A (ja) * 2000-07-06 2002-01-25 Sumitomo Bakelite Co Ltd 多層配線板の製造方法および多層配線板
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP2004214272A (ja) * 2002-12-27 2004-07-29 Ngk Spark Plug Co Ltd 片面積層配線基板の製造方法
JP2006080214A (ja) * 2004-09-08 2006-03-23 Cmk Corp プリント配線板とその製造方法
WO2009037939A1 (ja) * 2007-09-20 2009-03-26 Ibiden Co., Ltd. プリント配線板及びその製造方法
JP2009088429A (ja) * 2007-10-03 2009-04-23 Nec Toppan Circuit Solutions Inc 印刷配線板及びその製造方法ならびに半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035756A (zh) * 2011-10-08 2013-04-10 威奈联合科技股份有限公司 光电元件及其制造方法
JP2013128000A (ja) * 2011-12-16 2013-06-27 Advance Materials Corp パッケージ基板及びその製造方法
JP2014082489A (ja) * 2012-09-28 2014-05-08 Hitachi Chemical Co Ltd 多層配線基板の製造方法
WO2014054803A1 (ja) * 2012-10-04 2014-04-10 Jx日鉱日石金属株式会社 多層プリント配線基板の製造方法及びベース基材
JP2014123772A (ja) * 2014-03-17 2014-07-03 Advance Materials Corp パッケージ基板
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate

Also Published As

Publication number Publication date
US20100319966A1 (en) 2010-12-23
TW201101441A (en) 2011-01-01
TWI390692B (zh) 2013-03-21
US20130118680A1 (en) 2013-05-16
JP2014017531A (ja) 2014-01-30
US8354598B2 (en) 2013-01-15

Similar Documents

Publication Publication Date Title
JP2011009686A (ja) パッケージ基板及びその製造方法、並びにその基材
JP4251421B2 (ja) 半導体装置の製造方法
US7591067B2 (en) Thermally enhanced coreless thin substrate with embedded chip and method for manufacturing the same
US8749073B2 (en) Wiring board, method of manufacturing the same, and semiconductor device
US8181342B2 (en) Method for manufacturing a coreless packaging substrate
JP5607086B2 (ja) 半導体パッケージの製造方法
JP3813402B2 (ja) 半導体装置の製造方法
TWI446464B (zh) 封裝結構及其製作方法
CN101989592B (zh) 封装基板与其制法
TWI442530B (zh) 封裝載板、封裝結構以及封裝載板製程
JP5390346B2 (ja) パッケージ基板の製造方法
TWI474450B (zh) 封裝載板及其製作方法
TWI512926B (zh) 電路板層疊封裝結構及其製作方法
JP2003297968A (ja) 半導体パッケージの製造方法
JP2011009686A5 (ja)
TWI517321B (zh) 封裝結構及其製作方法
JP2008103615A (ja) 電子部品搭載多層配線基板及びその製造方法
JP2016063130A (ja) プリント配線板および半導体パッケージ
TWI474449B (zh) 封裝載板及其製作方法
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
US10096491B2 (en) Method of fabricating a packaging substrate including a carrier having two carrying portions
TW200910561A (en) Packaging substrate structure with capacitor embedded therein and method for fabricating the same
KR101061801B1 (ko) 칩 내장형 다층 인쇄회로기판 및 그 제조방법
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP2007317955A (ja) 部品内蔵回路モジュール基板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131224