JP2010040820A - 不揮発性記憶装置及びその製造方法 - Google Patents

不揮発性記憶装置及びその製造方法 Download PDF

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Abstract

【課題】相変化材料からなる記憶素子とダイオードからなる選択素子とを組み合わせたクロスポイント型のメモリセルによって構成される相変化メモリを備えた不揮発性記憶装置において、相変化材料を高温にしてもダイオードが高温になりにくいメモリセル構造を実現することのできる技術を提供する。
【解決手段】第１方向に沿って延びる複数の第１金属配線２と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線９との交点に、相変化材料７からなる記憶素子と、第１多結晶シリコン膜３、第２多結晶シリコン膜４及び第３多結晶シリコン膜５の積層構造のダイオードからなる選択素子とによって構成されるメモリセルを配置し、隣接する選択素子の間及び隣接する記憶素子の間に層間膜（例えば第２層間膜１１）を形成し、隣接する記憶素子の間に設けられた層間膜に空隙（例えば空隙１２ｂ）を形成する。
【選択図】図２

Description

本発明は、不揮発性記憶装置及びその製造技術に関し、特に、金属化合物の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶し、電気的に書き換え可能な相変化メモリを備えた不揮発性記憶装置及びその製造に適用して有効な技術に関するものである。
不揮発性記憶装置には、金属化合物の結晶状態と非晶質状態とを記憶情報として用いるものがあり、一般にテルル化合物がその記憶材料として用いられている。その原理は金属化合物の結晶状態の反射率と非晶質状態の反射率との違いを情報として記憶するものであり、例えばＤＶＤ（Digital Versatile Disk）のような光学的情報記憶媒体に広く用いられている。
ところで、近年、金属化合物を電気的情報記憶媒体に用いる提案がなされている。この金属化合物を電気的情報記憶媒体に用いる方法は、前述した金属化合物を光学的情報記憶媒体に用いる光学的手法と異なり、金属化合物の結晶状態と非晶質状態との電気抵抗の差、すなわち結晶の低抵抗状態と非晶質の高抵抗状態との違いを電流量または電圧変化によって検出する電気的手法である。例えば特開２００３−１０００８５号公報（特許文献１）には、相変化メモリまたは相変化型メモリと呼ばれる金属化合物を用いた電気的情報記憶媒体が開示されている。
相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料）と選択素子とを組み合わせた構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により記憶素子を結晶状態若しくは非晶質状態にすることで情報を記憶、保持する。その書換えは、電気的に高抵抗の非晶質状態にする場合、大電流を印加して記憶素子の温度が融点以上となるようにした後、急冷すればよく、電気的に低抵抗の結晶状態にする場合、印加する電流を制限して記憶素子の温度が融点より低い結晶化温度となるようにすればよい。一般に記憶素子の抵抗値は相変化により２桁から３桁も変化する。このため、相変化メモリは、記憶素子が結晶状態か非晶質状態かによって読み出し信号が大きく異なるので、センス動作が容易である。
例えば特開２００３−３０３９４１号公報（特許文献２）には、低コストで製造することのできるクロスポイント型のメモリセルを有する相変化メモリが開示されている。
特開２００３−１０００８５号公報 特開２００３−３０３９４１号公報
クロスポイント型のメモリセルでは、誤った情報の書込みを防ぐために選択素子としてダイオードを用いる必要がある。前述したように、選択素子であるダイオードから記憶素子である相変化材料へ電流を流すことにより、メモリセルの情報は書換えられる。このことは、相変化材料がその結晶状態を変化させるため高温になる一方で、ダイオードも同様に抵抗を持つため高温になることを意味する。
しかしながら、ダイオードが高温になると、ダイオード内の不純物プロファイルが崩れてしまい、適切な読み出しを行うのに必要なオフ電流が維持できない、またはダイオード自体が熱的に破壊されるなどの問題を引き起こしてしまう。ダイオードが高温にならないようにダイオードの材料を熱伝導率の高い材料とすることも可能ではあるが、この場合は、相変化材料を高温にするために大電流が必要となる、または必要とする高温にならず情報の書換えが困難となるなどの問題を引き起こす。従って、クロスポイント型のメモリセルにおける課題は、書き換え時にダイオードは高温になりにくく、かつ相変化材料は高温になりやすいメモリセル構造を開発することにある。
本発明の目的は、相変化材料からなる記憶素子と、ダイオードからなる選択素子とを組み合わせたクロスポイント型のメモリセルによって構成される相変化メモリを備えた不揮発性記憶装置において、相変化材料を高温にしてもダイオードが高温になりにくいメモリセル構造を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置である。メモリセルは、第１金属配線上に設けられた選択素子と、選択素子上に設けられた記憶素子と、記憶素子上に設けられた第２金属配線と、第２金属配線上に設けられた第３金属配線とから構成され、隣接する選択素子の間及び記憶素子の間には層間膜が形成され、隣接する記憶素子の間に設けられた層間膜には空隙が形成されている。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置である。メモリセルは、第１金属配線上に設けられた選択素子と、選択素子上に設けられた記憶素子と、記憶素子上に設けられた第２金属配線と、第２金属配線上に設けられた第３金属配線とから構成され、隣接する記憶素子の間には、隣接する選択素子の間に設けられる層間膜よりも熱伝導率が低い層間膜が設けられている。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置の製造方法である。まず、半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成した後、第１方向に沿って第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜を順次エッチングして、相変化材料の幅がバッファ層または選択素子材料の幅よりも狭いストライプ状に加工する。続いて隣接する第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜の積層パターンの間を、隣接する相変化材料の間に空隙を形成して第１層間膜により埋める。続いて第１層間膜の表面を研磨して、第２金属膜の上面を露出させた後、半導体基板上に第３金属膜を形成する。さらに、第２方向に沿って第３金属膜、第２金属膜、相変化材料、バッファ層及び選択素子材料を順次エッチングして、相変化材料の幅がバッファ層または選択素子材料の幅よりも狭いストライプ状に加工する。続いて隣接する第３金属膜、第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜の積層パターンの間を、隣接する相変化材料の間に空隙を形成して第２層間膜により埋める。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置の製造方法である。まず、半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成した後、第１方向に沿って第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜を順次エッチングして、ストライプ状に加工する。続いて第１方向に沿って第２金属膜及び相変化材料を細く加工した後、第２金属膜及び相変化材料の側面を被覆し、同時に、隣接するバッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第１層間膜を形成する。続いて第１層間膜をエッチバックした後、第１層間膜よりも熱伝導率が低い第２層間膜によって第１層間膜の被覆性により生じた空間を埋める。続いて第２層間膜の表面を研磨して第２金属膜の上面を露出させた後、半導体基板上に第３金属膜を形成する。さらに第２方向に沿って第３金属膜、第２金属膜、相変化材料、バッファ層及び選択素子材料を順次エッチングして、ストライプ状に加工する。続いて第２方向に沿って第２金属膜及び相変化材料を細く加工した後、第２金属膜及び相変化材料の側面を被覆し、同時に、隣接するバッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第３層間膜を形成する。続いて第３層間膜をエッチバックした後、第３層間膜よりも熱伝導率が低い第４層間膜によって第３層間膜の被覆性により生じた空間を埋める。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置の製造方法である。まず、半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成した後、第１方向に沿って第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜を順次エッチングして、ストライプ状に加工する。続いて第１方向に沿って第２金属膜及び相変化材料を細く加工した後、隣接する第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第１層間膜を形成する。続いて第１層間膜をエッチバックして、隣接する第２金属膜及び相変化材料の積層パターンの間の第１層間膜を除去する。続いて第１層間膜よりも熱伝導率が低い第２層間膜によって隣接する第２金属膜及び相変化材料の積層パターンの間を埋めて、第２層間膜の表面を研磨して第２金属膜の上面を露出させた後、半導体基板上に第３金属膜を形成する。さらに、第２方向に沿って第３金属膜、第２金属膜、相変化材料、バッファ層及び選択素子材料を順次エッチングして、ストライプ状に加工する。続いて第２方向に沿って第２金属膜及び相変化材料を細く加工した後、隣接する第３金属膜、第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第３層間膜を形成する。続いて第３層間膜をエッチバックして、隣接する第２金属膜及び相変化材料の積層パターンの間の第３層間膜を除去する。続いて第３層間膜よりも熱伝導率が低い第４層間膜によって隣接する第２金属膜及び相変化材料の積層パターンの間を埋める。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置の製造方法である。まず、半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成した後、第１方向に沿って第２金属膜、相変化材料、バッファ層、選択素子材料及び第１金属膜を順次エッチングして、ストライプ状に加工する。続いて第１方向に沿って第２金属膜及び相変化材料を細く加工した後、バッファ層の上部の幅を下部の幅よりも狭く加工する。続いて第２金属膜及び相変化材料の側面を被覆し、同時に、隣接するバッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第１層間膜を形成した後、第１層間膜よりも熱伝導率が低い第２層間膜によって第１層間膜の被覆性により生じた空間を埋める。続いて第１層間膜及び第２層間膜の表面を研磨して第２金属膜の上面を露出させた後、半導体基板上に第３金属膜を形成する。さらに、第２方向に沿って第３金属膜、第２金属膜、相変化材料、バッファ層及び選択素子材料を順次エッチングして、ストライプ状に加工する。続いて第２方向に沿って第２金属膜及び相変化材料を細く加工した後、バッファ層の上部の幅を下部の幅よりも狭く加工する。続いて第２金属膜及び相変化材料の側面を被覆し、同時に、隣接するバッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋める第３層間膜を形成した後、第３層間膜よりも熱伝導率が低い第４層間膜によって第３層間膜の被覆性により生じた空間を埋める。
また、この実施の形態は、第１方向に沿って延びる複数の第１金属配線と、第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、第１金属配線と第３金属配線との交点に記憶素子と選択素子とから成るクロスポイント型のメモリセルによって構成される相変化メモリを有する不揮発性記憶装置の製造方法である。まず、半導体基板上に第１金属膜、選択素子材料及び第１バッファ層を順次形成した後、第１方向に沿って第１バッファ層、選択素子材料及び第１金属膜を順次エッチングして、ストライプ状に加工する。続いて半導体基板上に第１層間膜を形成して、隣接する第１バッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋めた後、第１層間膜の表面を研磨して第１バッファ層の上面を露出させる。続いて第２方向に沿って第１バッファ層及び選択素子材料を順次エッチングして、ストライプ状に加工する。続いて半導体基板上に第２層間膜を形成して、隣接する第１バッファ層、選択素子材料及び第１金属膜の積層パターンの間を埋めた後、第２層間膜の表面を研磨して第１バッファ層の上面を露出させる。さらに、半導体基板上に第２バッファ層、相変化材料及び第２金属膜を順次形成した後、第１方向に沿って第２金属膜、相変化材料及び第２バッファ層を順次エッチングして、ストライプ状に加工する。続いて半導体基板上に第１または第２層間膜よりも熱伝導率が低い第３層間膜を形成して、隣接する第２金属膜、相変化材料及び第２バッファ層の積層パターンの間を埋めた後、第３層間膜の表面を研磨して第２金属膜の上面を露出させる。続いて第２方向に沿って第２金属膜、相変化材料及び第２バッファ層を順次エッチングして、ストライプ状に加工する。続いて半導体基板上に第１または第２層間膜よりも熱伝導率が低い第４層間膜を形成して、隣接する第２金属膜、相変化材料及び第２バッファ層の積層パターンの間を埋めた後、第４層間膜の表面を研磨して第２金属膜の上面を露出させる。続いて半導体基板上に第３金属膜を形成し、第２方向に沿ってストライプ状に加工する。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
相変化材料を高温にしてもダイオードが高温になりにくいメモリセル構造を実現することができる。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本発明の実施の形態による相変化メモリの構造がより明確となると思われるため、これまで本発明者によって検討された相変化メモリの基本構造及び基本動作について簡単に説明する。なお、以下の説明において、本発明者によって検討された相変化メモリセルを便宜上、従来の相変化メモリセルと記載する。
図５７に、従来の相変化メモリの要部断面図を示す。図５７中、１０１は半導体基板、１０２は第１方向に沿って延びる第１金属配線である。また、１０３は第１多結晶シリコン膜、１０４は第２多結晶シリコン膜、１０５は第３多結晶シリコン膜であり、これら３層で選択素子であるダイオードＣＤＩＯＤを形成している。また、１０６はバッファ層、１０７は記憶素子である相変化材料、１０８はプラグ状の第２金属配線、１０９は第１方向と直交する第２方向に沿って延びる第３金属配線、１１０は層間膜である。
従来の相変化メモリの書換えにおいては、電流は第３金属配線１０９から第２金属配線１０８、相変化材料１０７、バッファ層１０６、ダイオードＣＤＩＯＤ、そして第１金属配線１０２へと順に流れる。これらの系において、ジュール熱は主として抵抗の高い部分、すなわち相変化材料１０７、ダイオードＤＩＯＤとバッファ層１０６との界面、またはダイオードＤＩＯＤと第１金属配線１０２との界面で発生する。発生した熱は周囲の材料に拡散する。例えば相変化材料１０７で発生した熱は相変化材料１０７の周囲に存在するバッファ層１０６、第２金属配線１０８及び層間膜１１０へ拡散する。
（実施の形態１）
本実施の形態１による相変化メモリのメモリマトリクスを図１〜図５を用いて説明する。図１はメモリマトリクスの上面図、図２は図１のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図３は図１のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図４は図１のＣ−Ｃ’線におけるメモリマトリクスの要部断面図、図５は図１のＤ−Ｄ’線におけるメモリマトリクスの要部断面図である。図１では、メモリマトリクスの構造をわかりやすくするために、第３金属配線、第１金属配線及び半導体基板のみを示している。
図中、符号１は半導体基板、符号２は第１方向に沿って延びる第１金属配線である。また、符号３は第１多結晶シリコン膜、符号４は第２多結晶シリコン膜、符号５は第３多結晶シリコン膜であり、これら３層で選択素子であるダイオードＤＩＯＤを形成している。また、符号６はバッファ層（例えばＴｉＮ）、符号７は記憶素子である相変化材料（例えばＧｅ２Ｓｂ２Ｔｅ５）、符号８は第２金属配線（例えばＴｉＮ）、符号９は第３金属配線、符号１０は第１層間膜（例えばＴＥＯＳ：テトラエトキシシラン）、符号１１は第２層間膜（例えばＴＥＯＳ）、符号１２ａ及び１２ｂは空隙である。なお、第１層間膜１０と第２層間膜１１とは互いに異なる領域に形成されており、隣接するダイオードＤＩＯＤ及び相変化材料等を電気的に分離している。
相変化メモリの書換えにおいては、前述した従来の相変化メモリの電流経路と同様に、第３金属配線９から第２金属配線８、相変化材料７、バッファ層６、ダイオードＤＩＯＤ、そして第１金属配線２へと順に電流は流れる。
従来の相変化メモリでは、相変化材料１０７が設けられた層ＣＰＨＬにおけるメモリセル間の熱伝導率ＫＣＰは、ダイオードＣＤＩＯＤが設けられた層ＣＤＩＬにおけるメモリセル間の熱伝導率ＫＣＤと等しい。本実施の形態１による相変化メモリでは、ダイオードＤＩＯＤが設けられた層ＤＩＬにおいて隣接するメモリセル間には第１層間膜１０または第２層間膜１１が存在し、相変化材料７が設けられた層ＰＨＬにおいて隣接するメモリセル間には第１層間膜１０及び空隙１２ａ、または第２層間膜１１及び空隙１２ｂが存在する。ここで第１層間膜１０及び第２層間膜１１の熱伝導率はＫＩ（ＴＥＯＳの熱伝導率：約１．４Ｗ／（ｍ・Ｋ））、空隙１２ａ，１２ｂの熱伝導率はＫＡ（真空の熱伝導率：約０Ｗ／（ｃｍ・Ｋ））であり、ＫＡ＜ＫＩの関係がある。このため、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率ＫＰは、ダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率ＫＤより小さくなる。
従って、本実施の形態１による相変化メモリでは、従来の相変化メモリと比較して、ダイオード部分での放熱は大きく、相変化材料部分での放熱は小さくなる。つまり、本実施の形態１によるメモリマトリクスは、ダイオードＤＩＯＤは高温になりにくく、かつ相変化材料７は高温になりやすい構造である。
次に、本実施の形態１による相変化メモリの製造方法を図６〜図１６を用いて説明する。図６及び図１２はメモリマトリクスの上面図、図７〜図１１及び図１３は図１のＢ−Ｂ’線に対応するメモリマトリクスの要部断面図、図１４〜図１６は図１のＡ−Ａ’線に対応するメモリマトリクスの要部断面図である。
まず、図６及び図７に示すように、半導体基板１上に、第１金属膜２ａ、第１多結晶シリコン膜３、第２多結晶シリコン膜４、第３多結晶シリコン膜５、バッファ層６、相変化材料７及び第２金属膜８ａを順次堆積する。
第１金属膜２ａの材料は、例えばＷ（タングステン）であり、例えばＣＶＤ（Chemical Vapor Deposition）法等により形成することができる。第１多結晶シリコン膜３がＢ（ボロン）を不純物として含む多結晶シリコンの場合は、第１多結晶シリコン膜３と第１金属膜２ａとが直接接合する構造であるため、第１金属膜２ａの材料をＷとして、第１多結晶シリコン膜３と第１金属膜２ａとの接触抵抗を低くすることが好ましい。第１金属膜２ａの膜厚は、例えば１０ｎｍ以上１００ｎｍ以下が望ましい。第１金属膜２ａの膜厚が薄すぎると配線抵抗が高くなり、厚すぎると加工形状の制御が困難となる。
第１多結晶シリコン膜３の材料はＢ、ＧａまたはＩｎの何れかを不純物として含む多結晶シリコン、第２多結晶シリコン膜４の材料は真性多結晶シリコン、第３多結晶シリコン膜５の材料はＰ（リン）またはＡｓを不純物として含む多結晶シリコンであり、例えばそれぞれＣＶＤ法により形成することができる。第１多結晶シリコン膜３、第２多結晶シリコン膜４及び第３多結晶シリコン膜５の合計膜厚は、例えば３０ｎｍ以上２５０ｎｍ以下が望ましい。
第１多結晶シリコン膜３、第２多結晶シリコン膜４及び第３多結晶シリコン膜５は、初めから多結晶シリコンとして成膜せずに、非晶質シリコンとして成膜した後、レーザアニールにより結晶化して成膜することもできる。これにより、プロセス中の熱不可を低減することができる。また、選択素子としてＰＩＮダイオードを例示したが、Ｐ＋／Ｎ−／Ｎ＋ダイオードを用いてもよく、ＰＩＮダイオードと同程度の性能を得ることができる。また、第１多結晶シリコン膜３と第１金属膜２ａとの間には、接触抵抗を下げるため、シリサイド技術を用いてタングステンシリサイドやチタンシリサイド等を形成してもよい。同様に、第３多結晶シリコン膜５とバッファ層６との間に、チタンシリサイド等を形成してもよい。
バッファ層６の材料は、例えばＴｉＮであり、例えばＣＶＤ法等により形成することができる。バッファ層６は、第１多結晶シリコン膜３、第２多結晶シリコン膜４及び第３多結晶シリコン膜５と、相変化材料７との相互拡散を防ぐために設けられており、その膜厚は、厚すぎると相変化メモリの駆動電圧が高くなるため、５０ｎｍ以下が望ましい。
相変化材料７は、例えばＧｅ２Ｓｂ２Ｔｅ５であり、例えばスパッタリング法等により形成することができる。他の相変化材料７としては、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料を用いることができて、組成を選択することにより、Ｇｅ２Ｓｂ２Ｔｅ５同程度の性能を得ることができる。相変化材料７の膜厚は、例えば５ｎｍ以上３００ｎｍ以下が望ましい。
第２金属膜８ａの材料は、例えばＴｉＮであり、例えばＣＶＤ法等により形成することができる。第２金属膜８ａの膜厚は、例えば１０ｎｍ以上１００ｎｍ以下が望ましい。第２金属膜８ａの膜厚が薄すぎると後のＣＭＰ（Chemical Mechanical Polishing）工程での削り込み余裕が不足し、厚すぎると相変化メモリの駆動電圧が高くなる。また、バッファ層６及び第２金属配線８ａの材料は、熱伝導率の低い材料が好ましく、熱伝導率の低い材料を用いることにより相変化メモリの駆動電圧を低減することができる。
次に、図８に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａを順次加工する。これにより、第１金属膜２ａからなる第１金属配線２が形成される。第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンは、ワード線のパターンであり、隣接のパターンと平行して第１方向に沿ってストライプ状に形成される。また、第１金属配線２は、相変化メモリの読み出し及び書き込みが行えるように、周辺回路を含む半導体基板１と電気的に接続されている（図示は省略）。
相変化材料７の幅は、下層のバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の幅より狭く、かつ第２金属膜２ａの幅は、相変化材料７の幅より広い方がよい。これは、後に説明する空隙の形成を容易に行うためである。また、相変化材料７の体積が小さいほど、相変化材料７の書き換え時の駆動電圧を小さくすることができるので、相変化材料７の体積を小さくすることが好ましい。
相変化材料７の幅を他の部分よりも狭くする方法としては、まず、第２金属膜８ａを異方性ドライエッチング法により加工し、続いて相変化材料７を等方性ドライエッチング法により加工し、その後バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａを異方性ドライエッチング法により順次加工する方法がある。
また、図９に示すように、まず、第２金属膜８ａ及び相変化材料７を異方性ドライエッチング法により順次加工し、続いて相変化材料７を等方性ドライエッチング法により加工して相変化材料７の側面にサイドエッチングを入れた後、再度、異方性ドライエッチング法によりバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン４、第１多結晶シリコン膜３及び第１金属膜２ａを順次加工する方法がある。
また、図１０に示すように、まず、第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａを異方性ドライエッチング法により順次加工した後、選択的に相変化材料７の側面にサイドエッチを入れる方法がある。
次に、図１１に示すように、半導体基板１上に第１層間膜１０を形成する。第１層間膜１０の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。相変化材料７の幅が、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の幅より狭く、かつ第２金属膜８ａの幅が、相変化材料７の幅より広いため、等方的に成膜される条件を用いて第１層間膜１０を形成することにより、隣接する第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間に空隙１２ａが同時に形成される。あるいは、一旦、埋め込み性の良い成膜条件を用いて隣接する第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間を第１層間膜１０である程度埋め込んだ後、埋め込み性の悪い条件を用いて隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間を第１層間膜１０で充填してもよい。
次に、図１２、図１３及び図１４に示すように、ＣＭＰ技術を用いて第１層間膜１０の表面を研磨して、第２金属膜８ａの表面を露出させる。図１２はメモリマトリクスの上面図であるが、メモリマトリクスの構造をわかりやすくするために、第２金属膜８ａ及び半導体基板１のみを示してある。また、図１３は図１２のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図１４は図１２のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
次に、図１５に示すように、半導体基板１上に第３金属膜９ａを形成する。第３金属配線９ａの材料は、例えばＷであり、例えばＣＶＤ法等により形成することができる。第２金属膜８ａと第３金属膜９ａとの合計膜厚は、例えば２００ｎｍ以下が望ましい。膜厚が２００ｎｍより厚くなると、第２金属膜８ａ及び第３金属膜９ａのドライエッチング法による加工が困難となる。
次に、図１６に示すように、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って第３金属膜９ａ、第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３を順次加工する。これにより、第３金属膜９ａからなる第３金属配線９が形成され、第２金属膜８ａからなるプラグ状の第２金属配線８が形成される。また、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３からなる積層構造のダイオードＤＩＯＤが形成される。第３金属配線９、第２金属配線８、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターンは、ビット線のパターンであり、隣接のパターンと平行して、第１方向と直交する第２方向に沿ってストライプ状に形成される。また、第３金属配線９は、相変化メモリの読み出し及び書き込みが行えるように、周辺回路を含む半導体基板１と電気的に接続されている（図示は省略）。また、前述した図８〜図１０で説明した方法と同様にして、相変化材料７の幅は、下層のバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の幅より狭く、かつ第３金属配線９及び第２金属配線８の幅は、相変化材料７の幅より広くなるように加工する。
その後、半導体基板１上に第２層間膜１１を形成する。第２層間膜１１の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。また、前述した空隙１２ａと同様に、隣接する第３金属配線９、第２金属配線８、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間に空隙１２ｂが同時に形成される。これにより、前述した図１〜図５に示す本実施の形態１によるメモリセルが略完成する。ダイオードＤＩＯＤの重心と隣接するメモリセルのダイオードＤＩＯＤの重心とを結ぶ平面においてメモリセル間の第１層間膜１０の充填率は、例えば７５％以上であり、相変化材料７の重心と隣接するメモリセルの相変化材料７とを結ぶ平面においてメモリセル間の第２層間膜１１の充填率は、例えば７５％以下５０％以上である。
次に、本発明の実施の形態１によるメモリマトリクスの動作方式を図１７を用いて説明する。図１７は、メモリマトリクスの等価回路の要部構成図である。メモリセルＭＣｉｊ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）は、複数本平行に配置された第１金属配線（以下、ワード線）ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置された第３金属配線（以下、ビット線）ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置される。前述した図１で示したように、ダイオードＤＩＯＤと相変化材料７とが直列に接続された構造となっており、図１７において、ダイオードＤＩＯＤは選択素子ＳＥに、相変化材料７は記憶素子ＶＲにあたる。
相変化メモリの記録は次のように行う。例えばメモリセルＭＣ１１を書き換える場合、１番目のワード線ＷＬ１に電圧Ｖｈを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを、他のビット線ＢＬｊに電圧Ｖｈを印加し、ＭＣ１１の記憶素子ＶＲに電流を流して情報の記憶を行う。ここで、Ｖｈ＞Ｖｌである。書換えの際、非選択のメモリセルに誤書込みが行われないようにするため、整流作用を持つ選択素子ＳＥが必要となる。また、当然、電圧Ｖｈは選択素子ＳＥの降伏電圧以下でなければいけない。
不揮発性メモリの読み出しは次のように行う。例えば、メモリセルＭＣ１１の情報を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。
本実施の形態１では第１金属配線２をワード線とし、第３金属配線９をビット線として説明したが、第１金属配線２をビット線とし、第３金属配線９をワード線としてもよい。
以上、メモリマトリクスが一階層の場合について述べたが、メモリマトリクスの積層は、メモリセルのビット密度を高くできることから、より好ましい。図１８に、本実施の形態１によるメモリマトリクスを二階層に積層した場合の相変化メモリの要部断面図を示す。例えばメモリマトリクスを二階層に積層する場合は、前述した図１〜図５の構造の上に、つまり第２層間膜１１上に、本実施の形態１の前述した図６〜図１６を用いて説明した製造方法と同様にして、メモリマトリクスの二階層目のワード線である第１金属配線２Ａ、二階層目の第１多結晶シリコン膜３Ａ、二階層目の第２多結晶シリコン膜４Ａ、二階層目の第３多結晶シリコン膜５Ａ、二階層目のバッファ層６Ａ、二階層目の相変化材料７Ａ、二階層目の第２金属配線８Ａ、二階層目の第３金属配線９Ａ、二階層目の第１層間膜（図示は省略）、二階層目の第２層間膜１１Ａ及び二階層目の空隙１２ｂＡ等を形成することにより実現できる。さらにメモリマトリクスをｋ階層（ｋ＝１，２，３，・・・，ｌ）に積層する場合も同様の方法でメモリマトリクスを積層すればよい。
図１９及び図２０に、本実施の形態１によるメモリマトリクスを四階層に積層した場合の相変化メモリの要部断面図を示す。図１９は下部金属配線Ａ１Ｍ１Ｍ、下部金属配線Ａ１Ｍ２Ｍ、下部金属配線Ａ２Ｍ３Ｍ及び下部金属配線Ａ２Ｍ４Ｍのパターン(ワード線パターン)に沿った相変化メモリの要部断面図、図２０は上部金属配線Ｂ２Ｍ１Ｍ、上部金属配線Ｂ１Ｍ２Ｍ、上部金属配線Ｂ２Ｍ３Ｍ及び上部金属配線Ｂ１Ｍ４Ｍのパターン(ビット線パターン)に沿った相変化メモリの要部断面図である。図中のＡ１ＳＴ、Ａ２ＳＴ、Ｂ１ＳＴ及びＢ２ＳＴは、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術を用いて形成された階層を選択するためのトランジスタであり、図中の符号ＤＩＦは拡散層、ＧＡＴはゲートを示す。
例えばメモリマトリクスを四階層に積層する場合の周辺回路との接続は、図１９及び図２０に示すメモリマトリクスの構造となる。例えば一階層目を選択する場合は、トランジスタＡ１ＳＴ及びトランジスタＢ２ＳＴを選択すればよく、ニ階層目を選択する場合は、トランジスタＡ１ＳＴ及びトランジスタＢ１ＳＴを選択すればよい。
図２１及び図２２に、本実施の形態１によるワード線及びビット線を各階層で共有する場合の相変化メモリの要部断面図を示す。ビット密度は前述した図１９及び図２０において説明した構造のビット密度と同じであるが、ワード線及びビット線を各階層で共有した場合は、製造に必要なマスクを削減できるため、製造コストを低減することができる。
なお、隣接する第１金属配線２のライン／スペースと隣接する第３金属配線９のライン／スペースとを同じ値に設定してもよいが、隣接する第１金属配線２のライン／スペースと隣接する第３金属配線９のライン／スペースとを互いに異なる値に設定してもよい。例えば隣接する第３金属配線９のスペースを隣接する第１金属配線２のスペースよりも広くすることができる。これは、第１層間膜１０は、第２方向に沿って隣接する選択素子及び記憶素子の間に埋め込まれるが、この際、隣接する第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間に空隙１２ａが同時に形成される。また、第２層間膜１１は、第１方向に沿って隣接する選択素子及び記憶素子の間に埋め込まれるが、この際、隣接する第３金属配線９、第２金属配線８、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターンの間に空隙１２ｂが同時に形成される。このため、第１層間膜１０を成膜した際の埋め込み状態と第２層間膜１１を成膜した際の埋め込み状態とが互いに異なることがあり、空隙１２ａ，１２ｂの形状を制御するために、隣接する第３金属配線９のスペースを隣接する第１金属配線２のスペースよりも広くすることが必要となる場合もあると考えられる。
このように、本実施の形態１によれば、ダイオードＤＩＯＤ（第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターン）が設けられた層ＤＩＬには、例えばＴＥＯＳからなる第１層間膜１０または第２層間膜１１が埋め込まれているが、相変化材料７が設けられた層ＰＨＬには、空隙１２ａが形成された第１層間膜１０または空隙１２ｂが形成された第２層間膜１１が埋め込まれているので、相変化材料７で発生した熱がダイオードＤＩＯＤへ伝達するのを低減することができる。これにより、相変化材料７が高温となっても、ダイオードＤＩＯＤは高温になりにくいメモリセル構造を実現することができる。
（実施の形態２）
本実施の形態２による相変化メモリのメモリマトリクスについて図２３〜図２５を用いて説明する。図２３はメモリマトリクスの上面図、図２４は図２３のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図２５は図２３のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。図２３では、メモリマトリクスの構造をわかりやすくするために、第３金属配線、第１金属配線及び半導体基板のみを示している。図中、前述した実施の形態１と同様に、符号１は半導体基板、符号２は第１方向に沿って延びる第１金属配線である。また、符号３は第１多結晶シリコン膜、符号４は第２多結晶シリコン膜、符号５は第３多結晶シリコン膜であり、これら３層で選択素子であるダイオードＤＩＯＤを形成している。また、符号６はバッファ層（例えばＴｉＮ）、符号７は記憶素子である相変化材料（例えばＧｅ２Ｓｂ２Ｔｅ５）、符号８は第２金属配線（例えばＴｉＮ）、符号９は第３金属配線である。さらに、符号２１は第１層間膜（例えばＴＥＯＳ）、２２は第１層間膜の被覆形状により生じる空間を充填する第２層間膜（例えばポーラスＭＳＱ（Methylsilses-quioxane））、２３は第３層間膜（例えばＴＥＯＳ）、２４は第３層間膜の被覆形状により生じる空間を充填する第４層間膜（例えばポーラスＭＳＱ）である。ＴＥＯＳの熱伝導率は約１．４Ｗ／（ｍ・Ｋ）、ポーラスＭＳＱの熱伝導率は約０．２Ｗ／（ｍ・Ｋ）である。
本実施の形態２による相変化メモリでは、ダイオードＤＩＯＤが設けられた層ＤＩＬにおいて隣接するメモリセル間には第１層間膜２１または第３層間膜２３が存在し、相変化材料７が設けられた層ＰＨＬにおいて隣接するメモリセル間にはサイドウォール形状の第１層間膜２１と第１層間膜２１のサイドウォール形状から生じる空間を埋める第２層間膜２２、またはサイドウォール形状の第３層間膜２３と第３層間膜２３のサイドウォール形状から生じる空間を埋める第４層間膜２４が存在する。ここで第１層間膜２１及び第３層間膜２３の熱伝導率をＫＩ１、第２層間膜２２及び第４層間膜２４の熱伝導率をＫＩ２とすると、ＫＩ２＜ＫＩ１であれば、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率ＫＰ１は、ダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率ＫＤ１より小さくなるので、ダイオードＤＩＯＤが高温になりにくく、かつ相変化材料７が高温になりやすい構造のメモリセルを形成することができる。逆にＫＩ２＞ＫＩ１であれば、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率ＫＰ１は、ダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率ＫＤ１より大きくなるが、相変化材料７の冷却がより早く、高速動作を可能とするメモリセルを形成することができる。本実施の形態２では、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の材料を第１層間膜２１及び第２層間膜２２の２種類、または第３層間膜２３及び第４層間膜２４の２種類で説明したが、３種類以上の材料としてもよい。重要なことは、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率ＫＰ１と、ダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率ＫＤ１とが互いに異なることである。
次に、本実施の形態２による相変化メモリの製造方法を図２６〜図３２を用いて説明する。図２９はメモリマトリクスの上面図、図２６〜図２８及び図３０は図２３のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図３１及び図３２は図２３のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
まず、前述した実施の形態１の図６及び図７に示した構造から、リソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン４、第１多結晶シリコン３及び第１金属膜２ａをストライプ状に順次加工する。これにより、図２６に示すように、第１金属膜２ａからなる第１金属配線２が形成される。
第２金属膜８ａ及び相変化材料７の幅は、下層のバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン４及び第１多結晶シリコン膜３の幅より狭い方が好ましい。これは、後に説明する２種類以上の層間膜の形成を容易に行うためである。第２金属膜８ａ及び相変化材料７の幅を他の部分よりも狭くする方法としては、まず、第２金属膜８ａ及び相変化材料７を等方性ドライエッチング法により加工して細めた後、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａを異方性ドライエッチングで加工する方法、前述した実施の形態１の図９に示したように、第２金属膜８ａ及び相変化材料７を異方性ドライエッチング法により順次加工し、続いて第２金属膜８ａ及び相変化材料７を等方性ドライエッチング法により加工して細めた後、再度、異方性ドライエッチング法によりバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａを順次加工する方法等がある。
次に、図２７に示すように、半導体基板１上に第１層間膜２１を形成する。第１層間膜２１の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。第２金属膜８ａ及び相変化材料７の幅が、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２より狭い。このため、等方的に成膜される条件を用いて第１層間膜２１を形成することにより、隣接するバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間は第１層間膜２１により埋め込まれるが、隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間にはサイドウォール形状の第１層間膜２１が形成されて、第１層間膜２１により埋め込まれることなく空間が形成される。
次に、図２８に示すように、第２金属膜８ａの表面が露出するまで第１層間膜２１をエッチバックする。このエッチバックにより、隣接するバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間に埋め込まれた第１層間膜２１をさらに深くまで、例えばバッファ層６のあたりまで、除去することができて、隣接する第２金属膜８ａ、相変化材料７及びバッファ層６の積層パターンの間にまで、第１層間膜２１が形成されない空間を形成することができる。
さらに、図２９、図３０及び図３１に示すように、半導体基板１上に第２層間膜２２を堆積した後、ＣＭＰ技術を用いて第２層間膜２２の表面を研磨して、第２金属膜８ａの表面を露出させる。第２層間膜２２の材料は、例えばポーラスＭＳＱであり、例えば塗布法により形成することができる。本実施の形態２では、エッチバックにより第２層間膜２２の埋め込み深さが調節可能なため、正確に熱伝導率の異なる材料をメモリセル間に配置することが可能である。図２９はメモリマトリクスの上面図であるが、メモリマトリクスの構造をわかりやすくするために、第２金属膜８ａ、第１金属配線２及び半導体基板１のみを示してある。図３０は図２９のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図３１は図２９のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
次に、半導体基板１上に第３金属膜を形成した後、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って第３金属膜、第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３をストライプ状に順次加工する。これにより、図３２に示すように、第３金属膜からなる第３金属配線９が形成され、第２金属膜８ａからなるプラグ状の第２金属配線８が形成される。第３金属配線９の材料は、例えばＷであり、例えばＣＶＤ法等により形成することができる。第２金属配線８と第３金属配線９との合計膜厚は２００ｎｍ以下がよい。厚すぎると加工が困難となる。
その後、前述した図２７〜図３１を用いて説明した製造方法と同様にして、第３層間膜２３及び第４層間膜２４を形成する。これにより、前述した図２３〜図２５に示した本実施の形態２による相変化メモリが略完成する。ダイオードＤＩＯＤの重心と隣接するメモリセルのダイオードＤＩＯＤの重心とを結ぶ平面においてメモリセル間の第２層間膜２２または第４層間膜２４の充填率は２５％以下、相変化材料７の重心と隣接するメモリセルの相変化材料７とを結ぶ平面においてメモリセル間の第２層間膜２２または第４層間膜２４の充填率は５０％以下２５％以上である。
本実施の形態２によるメモリマトリクスの動作方式は、前述した実施の形態１と同様である。
以上、メモリマトリクスが一階層の場合について述べたが、メモリマトリクスを積層してビット密度を高くすることは、製造コストを低減できることから、より好ましい。図３３に、本実施の形態２によるメモリマトリクスを二階層に積層した場合の相変化メモリの要部断面図を示す。例えばメモリマトリクスを二階層に積層する場合は、前述した図２３〜図２５の構造の上に、つまり第４層間膜２４上に、本実施の形態２の前述した図２６〜図３２で説明した方法と同様にして、メモリマトリクスの二階層目のワード線である第１金属配線２Ａ、二階層目の第１多結晶シリコン膜３Ａ、二階層目の第２多結晶シリコン膜４Ａ、二階層目の第３多結晶シリコン膜５Ａ、二階層目のバッファ層６Ａ、二階層目の相変化材料７Ａ、二階層目の第２金属配線８Ａ、二階層目の第３金属配線９Ａ、二階層目の第１層間膜（図示は省略）、二階層目の第２層間膜（図示は省略）、二階層目の第３層間膜２３Ａ及び二階層目の第４層間膜２４Ａを形成することにより実現できる。さらにメモリマトリクスをｋ階層（ｋ＝１，２，３，・・・，ｌ）に積層する場合も同様の方法でメモリマトリクスを積層すればよい。
図３４及び図３５に、本実施の形態２によるメモリマトリクスを四階層に積層した場合の相変化メモリの要部断面図を示す。図３４は下部金属配線Ａ１Ｍ１Ｍ、下部金属配線Ａ１Ｍ２Ｍ、下部金属配線Ａ２Ｍ３Ｍ及び下部金属配線Ａ２Ｍ４Ｍのパターン(ワード線パターン)に沿った相変化メモリの要部断面図、図３５は上部金属配線Ｂ２Ｍ２Ｍ、上部金属配線Ｂ１Ｍ３Ｍ、上部金属配線Ｂ２Ｍ４Ｍ及び上部金属配線Ｂ１Ｍ５Ｍのパターン(ビット線パターン)に沿った相変化メモリの要部断面図である。図中のＡ１ＳＴ、Ａ２ＳＴ、Ｂ１ＳＴ及びＢ２ＳＴは、例えばＣＭＯＳ技術を用いて形成された階層を選択するためのトランジスタであり、図中の符号ＤＩＦは拡散層、ＧＡＴはゲートを示す。
例えばメモリマトリクスを四階層に積層する場合の周辺回路との接続は、図３４及び図３５に示すメモリマトリクスの構造となる。例えば一階層目を選択する場合は、トランジスタＡ１ＳＴ及びトランジスタＢ２ＳＴを選択すればよく、二階層目を選択する場合は、トランジスタＡ１ＳＴ及びトランジスタＢ１ＳＴを選択すればよい。
なお、本実施の形態２におけるメモリセル間を層間膜で埋め込む際には、前述した図２７〜図３０を用いて説明したように、第１層間膜２１を形成し、エッチング法により第１層間膜２１を加工し、第１層間膜２１の形成により生じた空間を第２層間膜２２で埋め込み、さらにＣＭＰ法により第２層間膜２２を加工する製造工程を採用したが、その製造方法に限定されるものではない。例えば、その製造工程に代えて、以下に説明する製造工程を採用することもできる。
まず、図３６に示すように、半導体基板１上に第１層間膜２１を形成する。この際、隣接する第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間を第１層間膜２１により完全に埋め込む。第１層間膜２１の材料は、例えばＴＥＯＳである。続いて、バッファ層６のあたりまで第１層間膜２１をエッチバックする。このエッチバックにより、第２金属膜８ａ及び相変化材料７を露出させる。
次に、図３７に示すように、半導体基板１上に第２層間膜２２を形成して、隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間を第２層間膜２２により完全に埋め込む。その後、ＣＭＰ技術を用いて第２層間膜２２の表面を研磨して、第２金属膜８ａの表面を露出させる。第２層間膜２２の材料は、例えばポーラスＭＳＱであり、例えば塗布法により形成することができる。
上記製造方法を用いることにより、隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間を完全に第１層間膜２１よりも熱伝導率の低い第２層間膜２２により埋め込むことができる。
このように、本実施の形態２によれば、ダイオードＤＩＯＤ（第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターン）が設けられた層ＤＩＬにおけるメモリセル間の熱伝導率と相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率とを互いに異なる値とすることができるので、所望する特性を有する相変化メモリの最適設計が容易となる。例えばダイオードＤＩＯＤ（第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターン）が設けられた層ＤＩＬには、例えばＴＥＯＳからなる第１層間膜２１または第３層間膜２３を埋め込み、相変化材料７が設けられた層ＰＨＬには、例えばＴＥＯＳからなる第１層間膜２１とポーラスＭＳＱからなる第２層間膜２２またはＴＥＯＳからなる第３層間膜２３とポーラスＭＳＱからなる第４層間膜２４を埋め込むことができる。相変化材料７が設けられた層ＰＨＬに、ＴＥＯＳよりも熱伝導率の低いポーラスＭＳＱからなる層間膜を設けているので、ＴＥＯＳからなる層間膜のみを設けた場合よりも、相変化材料７で発生した熱がダイオードＤＩＯＤへ伝達するのを低減することができる。これにより、相変化材料７が高温となっても、ダイオードＤＩＯＤは高温になりにくい相変化メモリセルを実現することができる。
（実施の形態３）
本実施の形態３による相変化メモリのメモリマトリクスについて図３８〜図４０を用いて説明する。図３８はメモリマトリクスの上面図、図３９は図３８のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図４０は図３８のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。図３８では、メモリマトリクスの構造をわかりやすくするために、第３金属配線、第１金属配線及び半導体基板のみを示している。図中、前述した実施の形態１と同様に、符号１は半導体基板、符号２は第１方向に沿って延びる第１金属配線である。また、符号３は第１多結晶シリコン膜、符号４は第２多結晶シリコン膜、符号５は第３多結晶シリコン膜であり、これら３層で選択素子であるダイオードＤＩＯＤを形成している。また、符号６はバッファ層（例えばＴｉＮ）、符号７は記憶素子である相変化材料（例えばＧｅ２Ｓｂ２Ｔｅ５）、符号８は第２金属配線（例えばＴｉＮ）、符号９は第３金属配線である。さらに、符号３１は第１層間膜（例えばＴＥＯＳ）、３２は第１層間膜の被覆形状により生じる空間を充填する第２層間膜（例えばポーラスＭＳＱ）、３３は第３層間膜（例えばＴＥＯＳ）、３４は第３層間膜の被覆形状により生じる空間を充填する第４層間膜（例えばポーラスＭＳＱ）である。
本実施の形態３による相変化メモリでは、ダイオードＤＩＯＤが設けられた層ＤＩＬにおいて隣接するメモリセル間には第１層間膜３１または第３層間膜３３が存在し、相変化材料７が設けられた層ＰＨＬにおいて隣接するメモリセル間にはサイドウォール形状の第１層間膜３１と第１層間膜３１のサイドウォール形状から生じる空間を埋める第２層間膜３２、またはサイドウォール形状の第３層間膜３３と第３層間膜３３のサイドウォール形状から生じる空間を埋める第４層間膜３４が存在する。従って、前述した実施の形態２と同様に、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率とダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率とを互いに異なる値とすることができる。例えば第１層間膜３１及び第３層間膜３３の熱伝導率をＫＩ３、第２層間膜３２及び第４層間膜３４の熱伝導率をＫＩ４とすると、ＫＩ４＜ＫＩ３であれば、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率ＫＰ２は、ダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率ＫＤ２より小さくなるので、ダイオードＤＩＯＤが高温になりにくく、かつ相変化材料７が高温になりやすい構造のメモリセルを形成することができる。
次に、本実施の形態３による相変化メモリの製造方法を図４１〜図４６を用いて説明する。図４３はメモリマトリクスの上面図、図４１、図４２及び図４４は図３８のＢ−Ｂ’線におけるメモリマトリクスの要部断面図であり、図４５及び図４６は図３８のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
まず、図４１に示すように、前述した実施の形態１の図６及び図７に示した構造から、リソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン４、第１多結晶シリコン３及び第１金属膜２ａをストライプ状に順次加工する。これにより、第１金属膜２ａからなる第１金属配線２が形成される。
第２金属膜８ａ及び相変化材料７の幅は、前述した実施の形態２と同様である。また、第２金属膜８ａ及び相変化材料７の幅を他の部分よりも狭くする方法としては、前述した実施の形態２と同様の方法を用いることができる。しかし、前述した実施の形態２と異なる点は、バッファ層６にテーパ（傾斜）を付けたことである。すなわち、前述した実施の形態２では、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の幅を同じとしたが、本実施の形態３では、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の幅は同じであるが、バッファ層６の上部の幅をバッファ層６の下部の幅よりも狭くなるように加工している。
次に、図４２に示すように、半導体基板１上に第１層間膜３１を形成する。第１層間膜３１の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。第２金属膜８ａ及び相変化材料７の幅が、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２より狭い。このため、等方的に成膜される条件を用いて第１層間膜３１を形成することにより、隣接するバッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属配線２の積層パターンの間は第１層間膜３１により埋め込まれるが、隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間にはサイドウォール形状の第１層間膜３１が形成されて、第１層間膜３１により埋め込まれることなく空間が形成される。
さらに、バッファ層６をテーパ加工していることから、隣接する第２金属膜８ａ及び相変化材料７の積層パターンの間に形成される空間が、前述した実施の形態２において第１層間膜２１を形成した場合よりも深く、例えばバッファ層６のあたりまで形成することができる。
次に、図４３、図４４及び図４５に示すように、半導体基板１上に第２層間膜３２を堆積した後、ＣＭＰ技術を用いて第２層間膜３２の表面を研磨して、第２金属膜８ａの表面を露出させる。第２層間膜３２の材料は、例えばポーラスＭＳＱであり、例えば塗布法により形成することができる。図４３はメモリマトリクスの上面図であるが、メモリマトリクスの構造をわかりやすくするために、第２金属膜８ａ、第１金属配線２及び半導体基板１のみを示してある。図４４は図４３のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図４５は図４３のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
前述した実施の形態２では、第２層間膜２２を形成する前に、第２層間膜２２の埋め込み深さを調節するため、第１層間膜２１をエッチバックしたが、本実施の形態３では、バッファ層６をテーパ加工して、第１層間膜３１を形成する際の第２層間膜３２の埋め込み深さを調整しているので、前述した実施の形態２において行った第１層間膜３１のエッチバックは不要である。これにより、製造工程数を減らすことができるので、前述した実施の形態２よりも製造コストを低減することができる。
次に、図４６に示すように、半導体基板１上に第３金属膜を形成した後、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って第３金属膜、第２金属膜８ａ、相変化材料７、バッファ層６、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３をストライプ状に順次加工する。これにより、第３金属膜からなる第３金属配線９が形成され、第２金属膜８ａからなるプラグ状の第２金属配線８が形成される。第３金属配線９の材料は、例えばＷであり、例えばＣＶＤ法等により形成することができる。第２金属配線８と第３金属配線９との合計膜厚は２００ｎｍ以下がよい。厚すぎると加工が困難となる。
その後、前述した図４１〜図４５を用いて説明した製造方法と同様にして、第３層間膜３３及び第４層間膜３４を形成する。これにより、前述した図３８〜図４０に示した本実施の形態３による相変化メモリが略完成する。ダイオードＤＩＯＤの重心と隣接するメモリセルのダイオードＤＩＯＤの重心とを結ぶ平面においてメモリセル間の第２層間膜３２または第４層間膜３４の充填率は２５％以下、相変化材料７の重心と隣接するメモリセルの相変化材料７とを結ぶ平面においてメモリセル間の第２層間膜３２または第４層間膜３４の充填率は５０％以下２５％以上である。
本実施の形態２によるメモリマトリクスの動作方式及び周辺回路との接続方法は、前述した実施の形態１と同様である。また、前述した実施の形態２と同様に、メモリマトリクスを複数層積層してもよい。
このように、本実施の形態３によれば、前述した実施の形態２と同様の効果を得ることができる。さらに、前述した実施の形態２よりも製造工程数を減らすことができるので、製造コスト低減することが可能である。
（実施の形態４）
本実施の形態４による相変化メモリのメモリマトリクスについて図４７〜図４９を用いて説明する。図４７はメモリマトリクスの上面図、図４８は図４７のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図４９は図４７のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。図４７では、メモリマトリクスの構造をわかりやすくするために、第３金属配線、第１金属配線及び半導体基板のみを示している。図中、前述した実施の形態１と同様に、符号１は半導体基板、符号２は第１方向に沿って延びる第１金属配線である。また、符号３は第１多結晶シリコン膜、符号４は第２多結晶シリコン膜、符号５は第３多結晶シリコン膜であり、これら３層で選択素子であるダイオードＤＩＯＤを形成している。また、符号７は記憶素子である相変化材料（例えばＧｅ２Ｓｂ２Ｔｅ５）、符号８は第２金属配線（例えばＴｉＮ）、符号９は第３金属配線である。さらに、符号４１ａ，４１ｂはバッファ層（例えばＴｉＮ）、符号４２は第１層間膜（例えばＴＥＯＳ）、４３は第２層間膜（例えばＴＥＯＳ）、４４は第３層間膜（例えばポーラスＭＳＱ）、４５は第４層間膜（例えばポーラスＭＳＱ）である。
本実施の形態４による相変化メモリでは、ダイオードＤＩＯＤが設けられた層ＤＩＬにおいて隣接するメモリセル間には第１層間膜４２または第２層間膜４３が存在し、相変化材料７が設けられた層ＰＨＬにおいて隣接するメモリセル間には第３層間膜４４または第４層間膜４５が存在する。従って、前述した実施の形態２または実施の形態３と同様に、相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率とダイオードＤＩＯＤが設けられた層ＤＩＬにおけるメモリセル間の熱伝導率とを互いに異なる値とすることができる。例えば第１層間膜４２及び第２層間膜４３の熱伝導率をＫＩ５、第３層間膜４４及び第４層間膜４５の熱伝導率をＫＩ６とすると、ＫＩ６＜ＫＩ５であれば、ダイオードＤＩＯＤが高温になりにくく、かつ相変化材料７が高温になりやすい構造のメモリセルを形成することができる。
次に、本実施の形態４による相変化メモリの製造方法を図５０〜図５６を用いて説明する。図５０、図５３及び図５５はメモリマトリクスの上面図、図５１は図５０のＢ−Ｂ’線におけるメモリマトリクスの要部断面図、図５２は図５０のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図５４は図５３のＡ−Ａ’線におけるメモリマトリクスの要部断面図、図５６は図５５のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。
まず、図５０、図５１及び図５２に示すように、半導体基板１上に第１金属膜２ａ、第１多結晶シリコン膜３、第２多結晶シリコン膜４、第３多結晶シリコン膜５及びバッファ層４１ａを順に成膜する。続いてリソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿ってバッファ層４１ａ、第３多結晶シリコン膜５、第２多結晶シリコン膜４、第１多結晶シリコン膜３及び第１金属膜２ａをストライプ状に順次加工する。これにより、第１金属膜２ａからなる第１金属配線２が形成される。続いて半導体基板１上に第１層間膜４２を形成する。第１層間膜４２の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。続いてＣＭＰ技術を用いて第１層間膜４２の表面を研磨して、バッファ層４１ａの表面を露出させる。図５０はメモリマトリクスの上面図であるが、メモリマトリクスの構造をわかりやすくするために、第１層間膜４２及びバッファ層４１ａのみを示してある。
次に、図５３及び図５４に示すように、第２方向に沿ってリソグラフィ技術及びドライエッチング技術を用いて、バッファ層４１ａ、第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３をストライプ状に順次加工する。続いて半導体基板１上に第２層間膜４３を形成する。第２層間膜４３の材料は、例えばＴＥＯＳであり、例えばＣＶＤ法等により形成することができる。続いてＣＭＰ技術を用いて第２層間膜４３の表面を研磨して、バッファ層４１ａの表面を露出させる。図５３は上面図であるが、メモリマトリクスの構造をわかりやすくするために、第２層間膜４３、第１層間膜４２及びバッファ層４１ａのみを示してある。
次に、図５５及び図５６に示すように、半導体基板１上にバッファ層４１ｂ、相変化材料７及び第２金属膜８ａを順に成膜する。続いてリソグラフィ技術及びドライエッチング技術を用いて、第１方向に沿って第２金属膜８ａ、相変化材料７及びバッファ層４１ｂをストライプ状に順次加工する。続いて半導体基板１上に第３層間膜４４を形成する。第３層間膜４４の材料は、例えばポーラスＭＳＱであり、例えば塗布法等により形成することができる。続いてＣＭＰ技術を用いて第３層間膜４４の表面を研磨して、バッファ層４１ｂの表面を露出させる。図５５は上面図であるが、メモリマトリクスの構造をわかりやすくするために、第２金属膜８ａ及び第３層間膜４４のみを示してある。
次に、半導体基板１上に第３金属膜を成膜し、リソグラフィ技術及びドライエッチング技術を用いて、第２方向に沿って第３金属膜、第２金属膜８ａ、相変化材料７及びバッファ層４１ｂを順次加工する。続いて半導体基板１上に第４層間膜４５を形成する。第４層間膜４５の材料は、例えばポーラスＭＳＱであり、例えば塗布法等により形成することができる。続いてＣＭＰ技術を用いて第４層間膜４４の表面を研磨して平坦化する。これにより、前述した図４７〜図４９に示した本実施の形態４による相変化メモリが略完成する。
本実施の形態４によるメモリマトリクスの動作方式及び周辺回路との接続方法は、前述した実施の形態１と同様である。また、前述した実施の形態２と同様に、メモリマトリクスを複数層積層してもよい。
このように、本実施の形態４によれば、ダイオードＤＩＯＤ（第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターン）が設けられた層ＤＩＬにおけるメモリセル間の熱伝導率と相変化材料７が設けられた層ＰＨＬにおけるメモリセル間の熱伝導率とを互いに異なる値とすることができるので、所望する特性を有する相変化メモリの最適設計が容易となる。例えばダイオードＤＩＯＤ（第３多結晶シリコン膜５、第２多結晶シリコン膜４及び第１多結晶シリコン膜３の積層パターン）が設けられた層ＤＩＬには、例えばＴＥＯＳからなる第１層間膜４２または第２層間膜４３を埋め込み、相変化材料７が設けられた層ＰＨＬには、例えばポーラスＭＳＱからなる第３層間膜４４または第４層間膜４５を埋め込む。相変化材料７が設けられた層ＰＨＬに、ＴＥＯＳからなる層間膜よりも熱伝導率の低いポーラスＭＳＱからなる層間膜を設けることによって、相変化材料７で発生した熱がダイオードＤＩＯＤへ伝達するのを低減することができる。これにより、相変化材料７が高温となっても、ダイオードＤＩＯＤは高温になりにくい相変化メモリセルを実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１と２とを組み合わせて、相変化材料が設けられる層に層間膜を２種類以上形成し、かつ空隙を設ける構造としても、本願発明と同様の効果を得ることができる。
本発明は、相変化材料を記憶材料として用いる不揮発性記憶装置に適用することができる。
本発明の実施の形態１による相変化メモリのメモリマトリクスの上面図である。 図１のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図１のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 図１のＣ−Ｃ’線におけるメモリマトリクスの要部断面図である。 図１のＤ−Ｄ’線におけるメモリマトリクスの要部断面図である。 本発明の実施の形態１による相変化メモリの製造工程を示すメモリマトリクスの上面図である。 図６のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 図６及び図７に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図６及び図７に続く他の製造方法により形成された相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図６及び図７に続く他の製造方法により形成された相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図８に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図１１に続く相変化メモリの製造工程中の上面図である。 図１１に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図１１に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 図１２、図１３及び図１４に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 図１５に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 本発明の実施の形態１によるメモリマトリクスの等価回路の要部構成図である。 本発明の実施の形態１によるメモリマトリクスを二階層に積層した場合の相変間メモリの要部断面図である。 本発明の実施の形態１によるメモリマトリクスを四階層に積層した場合のワード線パターンに沿った相変化メモリの要部断面図である。 本発明の実施の形態１によるメモリマトリクスを四階層に積層した場合のビット線パターンに沿った相変化メモリの要部断面図である。 本発明の実施の形態１によるメモリマトリクスを四階層に積層した場合のワード線パターンに沿った他の相変化メモリの要部断面図である。 本発明の実施の形態１によるメモリマトリクスを四階層に積層した場合のビット線パターンに沿った他の相変化メモリの要部断面図である。 本発明の実施の形態２による相変化メモリのメモリマトリクスの上面図である。 図２３のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図２３のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 本発明の実施の形態２による相変化メモリの製造工程を示すメモリマトリクスの要部断面図（Ｂ−Ｂ’線）である。 図２６に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図２７に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図２８に続く相変化メモリの製造工程中の上面図である。 図２８に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図２８に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 図２９、図３０及び図３１に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 本発明の実施の形態２によるメモリマトリクスを二階層に積層した場合の相変化メモリの要部断面図である。 本発明の実施の形態２によるメモリマトリクスを四階層に積層した場合のワード線のパターンに沿った相変化メモリの要部断面図である。 本発明の実施の形態２によるメモリマトリクスを四階層に積層した場合のビット線のパターンに沿った相変化メモリの要部断面図である。 本発明の実施の形態２による相変化メモリの図２６に続く他の製造工程を示すメモリマトリクスの要部断面図（Ａ−Ａ’線）である。 図３６に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 本発明の実施の形態３による相変化メモリのメモリマトリクスの上面図である。 図３８のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図３８のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 本発明の実施の形態３による相変化メモリの製造工程を示すメモリマトリクスの要部断面図（Ｂ−Ｂ’線）である。 図４１に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図４２に続く相変化メモリの製造工程中の上面図である。 図４２に続く相変化メモリの製造工程中の要部断面図（Ｂ−Ｂ’線）である。 図４２に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 図４３、図４４及び図４５に続く相変化メモリの製造工程中の要部断面図（Ａ−Ａ’線）である。 本発明の実施の形態４による相変化メモリのメモリマトリクスの上面図である。 図４７のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図４７のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 本発明の実施の形態４による相変化メモリの製造工程を示すメモリマトリクスの上面図である。 図５０のＢ−Ｂ’線におけるメモリマトリクスの要部断面図である。 図５０のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図５０、図５１及び図５２に続く相変化メモリの製造工程中の上面図である。 図５３のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 図５３及び図５４に続く相変化メモリの製造工程中の上面図である。 図５５のＡ−Ａ’線におけるメモリマトリクスの要部断面図である。 本発明により検討された相変化メモリのメモリマトリクスの要部断面図である。
符号の説明
１ 半導体基板
２，２Ａ 第１金属配線
２ａ 第１金属膜
３，３Ａ 第１多結晶シリコン膜
４，４Ａ 第２多結晶シリコン膜
５，５Ａ 第３多結晶シリコン膜
６，６Ａ バッファ層
７，７Ａ 相変化材料
８，８Ａ 第２金属配線
８ａ 第２金属膜
９，９Ａ 第３金属配線
９ａ 第３金属膜
１０ 第１層間膜
１１，１１Ａ 第２層間膜
１２ａ，１２ｂ，１２ｂＡ 空隙
２１ 第１層間膜
２２ 第２層間膜
２３，２３Ａ 第３層間膜
２４，２４Ａ 第４層間膜
３１ 第１層間膜
３２ 第２層間膜
３３ 第３層間膜
３４ 第４層間膜
４１ａ，４１ｂ バッファ層
４２ 第１層間膜
４３ 第２層間膜
４４ 第３層間膜
４５ 第４層間膜
１０１ 半導体基板
１０２ 第１金属配線
１０３ 第１多結晶シリコン膜
１０４ 第２多結晶シリコン膜
１０５ 第３多結晶シリコン膜
１０６ バッファ層
１０７ 相変化材料
１０８ 第２金属配線
１０９ 第３金属配線
１１０ 層間膜
ＤＩＯＤ，ＣＤＩＯＤ ダイオード
ＤＩＬ，ＣＤＩＬ ダイオードが設けられた層
ＰＨＬ，ＣＰＨＬ 相変化材料が設けられた層
ＷＬ１ １番目のワード線
ＷＬ２ ２番目のワード線
ＷＬｉ ｉ番目のワード線
ＷＬｍ ｍ番目のワード線
ＢＬ１ １番目のビット線
ＢＬ２ ２番目のビット線
ＢＬｊ ｊ番目のビット線
ＢＬｎ ｎ番目のビット線
ＳＥ 選択素子
ＶＲ 相変化抵抗素子
ＭＣ１１ １番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣｉ１ ｉ番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣｍ１ ｍ番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣ１ｊ １番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣｉｊ ｉ番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣｍｊ ｍ番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣ１ｎ １番目のワード線とｎ番目のビット線の交点にあるメモリセル
ＭＣｉｎ ｉ番目のワード線とｎ番目のビット線の交点にあるメモリセル
ＭＣｍｎ ｍ番目のワード線とｎ番目のビット線の交点にあるメモリセル
ＧＡＴ ゲート
ＤＩＦ 拡散層
Ａ１ＳＴ，Ａ２ＳＴ トランジスタ
Ａ１ＣＮＴ，Ａ２ＣＮＴ コンタクト
Ａ１Ｍ１，Ａ１Ｍ２，Ａ１Ｍ３，Ａ１Ｍ４ 金属電極
Ａ２Ｍ１，Ａ２Ｍ２，Ａ２Ｍ３，Ａ２Ｍ４ 金属配線
Ａ１Ｍ１Ｍ，Ａ１Ｍ２Ｍ 金属配線
Ａ２Ｍ３Ｍ，Ａ２Ｍ４Ｍ 金属配線
Ａ１ＴＨ１，Ａ１ＴＨ２，Ａ１ＴＨ３ プラグ電極
Ａ２ＴＨ１，Ａ２ＴＨ２，Ａ２ＴＨ３ プラグ電極
Ｂ１ＳＴ，Ｂ２ＳＴ トランジスタ
Ｂ１ＣＮＴ，Ｂ２ＣＮＴ コンタクト
Ｂ１Ｍ１，Ｂ１Ｍ２，Ｂ１Ｍ３，Ｂ１Ｍ４，Ｂ１Ｍ５ 金属配線
Ｂ２Ｍ１，Ｂ２Ｍ２，Ｂ２Ｍ３，Ｂ２Ｍ４，Ｂ２Ｍ５ 金属配線
Ｂ１Ｍ２Ｍ，Ｂ１Ｍ３Ｍ，Ｂ１Ｍ４Ｍ，Ｂ１Ｍ５Ｍ 金属配線
Ｂ２Ｍ１Ｍ，Ｂ２Ｍ２Ｍ，Ｂ２Ｍ３Ｍ，Ｂ２Ｍ４Ｍ 金属配線
Ｂ１ＴＨ１，Ｂ１ＴＨ２，Ｂ１ＴＨ３ プラグ電極
Ｂ２ＴＨ１，Ｂ２ＴＨ２，Ｂ２ＴＨ３ プラグ電極
ＧＷＬ グローバルワード線
ＧＢＬ グローバルビット線

Claims (23)

  1. 第１方向に沿って延びる複数の第１金属配線と、
    前記第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、
    前記第１金属配線と前記第３金属配線との交点に記憶素子と選択素子とから成るメモリセルによって構成された不揮発性メモリを有する不揮発性記憶装置において、
    前記メモリセルは、
    半導体基板と、
    前記半導体基板上に周辺回路と電気的に接続して設けられた前記第１金属配線と、
    前記第１金属配線上に前記第１金属配線と電気的に接続して設けられた前記選択素子と、
    前記選択素子上に前記選択素子と電気的に接続して設けられた前記記憶素子と、
    前記記憶素子上に前記記憶素子と電気的に接続して設けられた第２金属配線と、
    前記第２金属配線上に前記第２金属配線と電気的に接続し、かつ周辺回路と電気的に接続して設けられた前記第３金属配線と、
    隣接する前記記憶素子間に空隙を有して、隣接する記憶素子間及び隣接する選択素子間を埋める層間膜とを含むことを特徴とする不揮発性記憶装置。
  2. 請求項１記載の不揮発性記憶装置において、前記選択素子はダイオードであり、前記記憶素子は相変化材料であることを特徴とする不揮発性記憶装置。
  3. 請求項１記載の不揮発性記憶装置において、前記記憶素子の幅が前記選択素子の幅よりも狭く、かつ前記第２金属配線の幅が前記記憶素子の幅よりも大きいことを特徴とする不揮発性記憶装置。
  4. 請求項１記載の不揮発性記憶装置において、隣接する前記選択素子間の前記層間膜の充填率は、選択素子の重心とこれに隣接する選択素子の重心とを結ぶ平面において７５％以上であり、隣接する前記記憶素子間の前記層間膜の充填率は、記憶素子の重心とこれに隣接する記憶素子の重心とを結ぶ平面において７５％以下５０％以上であることを特徴とする不揮発性記憶装置。
  5. 請求項１記載の不揮発性記憶装置において、前記第１方向に隣接する前記記憶素子間の前記層間膜に形成された前記空隙の幅が、前記第２方向に隣接する前記記憶素子間の前記層間膜に形成された前記空隙の幅よりも広いことを特徴とする不揮発性記憶装置。
  6. 第１方向に沿って延びる複数の第１金属配線と、
    前記第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、
    前記第１金属配線と前記第３金属配線との交点に記憶素子と選択素子とから成るメモリセルによって構成された不揮発性メモリを有する不揮発性記憶装置において、
    前記メモリセルは、
    半導体基板と、
    前記半導体基板上に周辺回路と電気的に接続して設けられた前記第１金属配線と、
    前記第１金属配線上に前記第１金属配線と電気的に接続して設けられた前記選択素子と、
    前記選択素子上に前記選択素子と電気的に接続して設けられた前記記憶素子と、
    前記記憶素子上に前記記憶素子と電気的に接続して設けられた第２金属配線と、
    前記第２金属配線上に前記第２金属配線と電気的に接続し、かつ周辺回路と電気的に接続して設けられた前記第３金属配線と、
    隣接する前記記憶素子間を埋めずに前記記憶素子の側面を被覆し、隣接する前記選択素子間を埋める第１熱伝導率の層間膜と、
    前記記憶素子の側面を被覆する前記第１熱伝導率の層間膜により形成される空間を埋める第２熱伝導率の層間膜とを含み、
    前記第２熱伝導率が前記第１熱伝導率よりも低いことを特徴とする不揮発性記憶装置。
  7. 請求項６記載の不揮発性記憶装置において、前記選択素子はダイオードであり、前記記憶素子は相変化材料であることを特徴とする不揮発性記憶装置。
  8. 請求項６記載の不揮発性記憶装置において、前記第１熱伝導率の層間膜はＴＥＯＳであり、前記第２熱伝導率の層間膜はポーラスＭＳＱであることを特徴とする不揮発性記憶装置。
  9. 請求項６記載の不揮発性記憶装置において、隣接する前記選択素子間の前記第２熱伝導率の層間膜の充填率は、選択素子の重心とこれに隣接する選択素子の重心とを結ぶ平面において２５％以下であり、隣接する前記記憶素子間の前記第２熱伝導率の層間膜の充填率は、記憶素子の重心とこれに隣接する記憶素子の重心とを結ぶ平面において５０％以下２５％以上であることを特徴とする不揮発性記憶装置。
  10. 第１方向に沿って延びる複数の第１金属配線と、
    前記第１方向と直交する第２方向に沿って延びる複数の第３金属配線と、
    前記第１金属配線と前記第３金属配線との交点に記憶素子と選択素子とから成るメモリセルによって構成された不揮発性メモリを有する不揮発性記憶装置において、
    前記メモリセルは、
    半導体基板と、
    前記半導体基板上に周辺回路と電気的に接続して設けられた前記第１金属配線と、
    前記第１金属配線上に前記第１金属配線と電気的に接続して設けられた前記選択素子と、
    前記選択素子上に前記選択素子と電気的に接続して設けられた前記記憶素子と、
    前記記憶素子上に前記記憶素子と電気的に接続して設けられた第２金属配線と、
    前記第２金属配線上に前記第２金属配線と電気的に接続し、かつ周辺回路と電気的に接続して設けられた前記第３金属配線と、
    隣接する前記選択素子間を埋める第１熱伝導率の層間膜と、
    隣接する前記記憶素子間を埋める第２熱伝導率の層間膜とを含み、
    前記第２熱伝導率が前記第１熱伝導率よりも低いことを特徴とする不揮発性記憶装置。
  11. 請求項１０記載の不揮発性記憶装置において、前記選択素子はダイオードであり、前記記憶素子は相変化材料であることを特徴とする不揮発性記憶装置。
  12. 請求項１０記載の不揮発性記憶装置において、前記第１熱伝導率の層間膜はＴＥＯＳであり、前記第２熱伝導率の層間膜はポーラスＭＳＱであることを特徴とする不揮発性記憶装置。
  13. 請求項１、６または１０のいずれか１項に記載の不揮発性記憶装置において、前記選択素子と前記記憶素子との間にはバッファ層が形成されていることを特徴とする不揮発性記憶装置。
  14. （ａ）半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成する工程と、
    （ｂ）第１方向に沿って前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜を順次エッチングして、前記相変化材料の幅が前記バッファ層または前記選択素子材料の幅よりも狭いストライプ状に加工する工程と、
    （ｃ）前記半導体基板上に第１層間膜を形成して、隣接する前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を前記第１層間膜により埋める工程と、
    （ｄ）前記第１層間膜の表面を研磨して、前記第２金属膜の上面を露出させる工程と、
    （ｅ）前記半導体基板上に第３金属膜を形成する工程と、
    （ｆ）前記第１方向と直交する第２方向に沿って前記第３金属膜、前記第２金属膜、前記相変化材料、前記バッファ層及び前記選択素子材料を順次エッチングして、前記相変化材料の幅が前記バッファ層または前記選択素子材料の幅よりも狭いストライプ状に加工する工程と、
    （ｇ）前記半導体基板上に第２層間膜を形成して、隣接する前記第３金属膜、前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を前記第２層間膜により埋める工程と、
    を有し、
    隣接する前記相変化材料の間の前記（ｃ）工程で形成される前記第１層間膜及び前記（ｇ）工程で形成される前記第２層間膜に、空隙を形成することを特徴とする不揮発性記憶装置の製造方法。
  15. （ａ）半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成する工程と、
    （ｂ）第１方向に沿って前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜を順次エッチングして、ストライプ状に加工する工程と、
    （ｃ）前記第２金属膜及び前記相変化材料の前記第１方向に沿った側面をエッチングして、前記第２金属膜及び前記相変化材料を細く加工する工程と、
    （ｄ）前記半導体基板上に第１層間膜を形成して、前記第２金属膜及び前記相変化材料の側面を被覆して、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間を埋めずに空間を形成し、同時に、隣接する前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を埋める工程と、
    （ｅ）前記第１層間膜をエッチバックする工程と、
    （ｆ）前記半導体基板上に第２層間膜を形成して、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間の空間を埋めた後、前記第２層間膜の表面を研磨して前記第２金属膜の上面を露出させる工程と、
    （ｇ）前記半導体基板上に第３金属膜を形成する工程と、
    （ｈ）前記第１方向と直交する第２方向に沿って前記第３金属膜、前記第２金属膜、前記相変化材料、前記バッファ層及び前記選択素子材料を順次エッチングして、ストライプ状に加工する工程と、
    （ｉ）前記第２金属膜及び前記相変化材料の前記第２方向に沿った側面をエッチングして、前記第２金属膜及び前記相変化材料を細く加工する工程と、
    （ｊ）前記半導体基板上に第３層間膜を形成して、前記第２金属膜及び前記相変化材料の側面を被覆して、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間を埋めずに空間を形成し、同時に、隣接する前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を埋める工程と、
    （ｋ）前記第３層間膜をエッチバックする工程と、
    （ｌ）前記半導体基板上に第４層間膜を形成して、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間の空間を埋める工程と、
    を有することを特徴とする不揮発性記憶装置の製造方法。
  16. （ａ）半導体基板上に第１金属膜、選択素子材料、バッファ層、相変化材料及び第２金属膜を順次形成する工程と、
    （ｂ）第１方向に沿って前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜を順次エッチングして、ストライプ状に加工する工程と、
    （ｃ）前記第２金属膜及び前記相変化材料の前記第１方向に沿った側面をエッチングして、前記第２金属膜及び前記相変化材料を細く加工する工程と、
    （ｄ）前記半導体基板上に第１層間膜を形成して、隣接する前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を埋める工程と、
    （ｅ）前記第１層間膜をエッチバックして、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間の前記第１層間膜を除去する工程と、
    （ｆ）前記半導体基板上に第２層間膜を形成して、隣接する前記第２金属膜及び前記相変化材料の積層パターンの間を埋めた後、前記第２層間膜の表面を研磨して前記第２金属膜の上面を露出させる工程と、
    （ｇ）前記半導体基板上に第３金属膜を形成する工程と、
    （ｈ）前記第１方向と直交する第２方向に沿って前記第３金属膜、前記第２金属膜、前記相変化材料、前記バッファ層及び前記選択素子材料を順次エッチングして、ストライプ状に加工する工程と、
    （ｉ）前記第２金属膜及び前記相変化材料の前記第２方向に沿った側面をエッチングして、前記第２金属膜及び前記相変化材料を細く加工する工程と、
    （ｊ）前記半導体基板上に第３層間膜を形成して、隣接する前記第２金属膜、前記相変化材料、前記バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を埋める工程と、
    （ｋ）前記第３層間膜をエッチバックして、隣接する前記第３金属膜、前記第２金属膜及び前記相変化材料の積層パターンの間の前記第３層間膜を除去する工程と、
    （ｌ）前記半導体基板上に第４層間膜を形成して、隣接する前記第３金属膜、前記第２金属膜及び前記相変化材料の積層パターンの間を埋める工程と、
    を有することを特徴とする不揮発性記憶装置の製造方法。
  17. 請求項１５、または１６のいずれか１項に記載の不揮発性記憶装置の製造方法において、前記第２層間膜及び前記第４層間膜の熱伝導率が前記第１層間膜及び前記第３層間膜の熱伝導率よりも低いことを特徴とする不揮発性記憶装置の製造方法。
  18. 請求項１５、または１６のいずれか１項に記載の不揮発性記憶装置の製造方法において、前記第１層間膜及び前記第３層間膜はＴＥＯＳであり、前記第２層間膜及び前記第４層間膜はポーラスＭＳＱであることを特徴とする不揮発性記憶装置の製造方法。
  19. （ａ）半導体基板上に第１金属膜、選択素子材料及び第１バッファ層を順次形成する工程と、
    （ｂ）第１方向に沿って前記第１バッファ層、前記選択素子材料及び前記第１金属膜を順次エッチングして、ストライプ状に加工する工程と、
    （ｃ）前記半導体基板上に第１層間膜を形成して、隣接する前記第１バッファ層、前記選択素子材料及び前記第１金属膜の積層パターンの間を埋める工程と、
    （ｄ）前記第１層間膜の表面を研磨して前記第１バッファ層の上面を露出させる工程と、
    （ｅ）前記第１方向と直交する第２方向に沿って前記第１バッファ層及び前記選択素子材料を順次エッチングして、ストライプ状に加工する工程と、
    （ｆ）前記半導体基板上に第２層間膜を形成して、隣接する前記第１バッファ層、前記選択素子材料及び第１金属膜の積層パターンの間を埋める工程と、
    （ｇ）前記第２層間膜の表面を研磨して前記第１バッファ層の上面を露出させる工程と、
    （ｈ）前記半導体基板上に第２バッファ層、相変化材料及び第２金属膜を順次形成する工程と、
    （ｉ）前記第１方向に沿って前記第２金属膜、前記相変化材料及び前記第２バッファ層を順次エッチングして、ストライプ状に加工する工程と、
    （ｊ）前記半導体基板上に第３層間膜を形成して、隣接する前記第２金属膜、前記相変化材料及び前記第２バッファ層の積層パターンの間を埋める工程と、
    （ｋ）前記第３層間膜の表面を研磨して前記第２金属膜の上面を露出させる工程と、
    （ｌ）前記第２方向に沿って前記第２金属膜、前記相変化材料及び前記第２バッファ層を順次エッチングして、ストライプ状に加工する工程と、
    （ｍ）前記半導体基板上に第４層間膜を形成して、隣接する前記第２金属膜、前記相変化材料及び前記第２バッファ層の積層パターンの間を埋める工程と、
    （ｎ）前記第４層間膜の表面を研磨して前記第２金属膜の上面を露出させる工程と、
    （ｏ）前記半導体基板上に第３金属膜を形成する工程と、
    （ｐ）前記第２方向に沿って前記第３金属膜をエッチングして、ストライプ状に加工する工程と、
    を有することを特徴とする不揮発性記憶装置の製造方法。
  20. 請求項１９記載の不揮発性記憶装置の製造方法において、前記第３層間膜及び前記第４層間膜の熱伝導率が前記第１層間膜及び前記第２層間膜の熱伝導率よりも低いことを特徴とする不揮発性記憶装置の製造方法。
  21. 請求項１９記載の不揮発性記憶装置の製造方法において、前記第１層間膜及び前記第２層間膜はＴＥＯＳであり、前記第３層間膜及び前記第４層間膜はポーラスＭＳＱであることを特徴とする不揮発性記憶装置の製造方法。
  22. 請求項１４、１５、１６または１９のいずれか１項に記載の不揮発性記憶装置の製造方法において、前記選択素子材料は、第１多結晶シリコン膜、第２多結晶シリコン膜及び第３多結晶シリコン膜を下層から順に積層した構造であり、前記第１多結晶シリコン膜は第１導電型の不純物を含み、第３多結晶シリコン膜は前記第１導電型と異なる第２導電型を含み、前記第１多結晶シリコン膜及び前記第３多結晶シリコン膜の不純物濃度は前記第２多結晶シリコン膜の不純物濃度よりも高いことを特徴とする不揮発性記憶装置の製造方法。
  23. 請求項１４、１５、１６または１９のいずれか１項に記載の不揮発性記憶装置の製造方法において、前記相変化材料は、カルコゲン元素のうちの少なくとも１元素を含むことを特徴とする不揮発性記憶装置の製造方法。
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