JP2010003406A - プログラマブル遅延制御機能を有する集積回路 - Google Patents

Abstract

【課題】プログラマブル遅延を使用しクロックの最適化を図った集積回路およびメモリを提供する。
【解決手段】メモリは、各々メモリ・セル（４８）とブロック制御回路（２１；２２）とを含む複数のメモリ・ブロック（１７，１８）と、第１の遅延を指示する第１の選択信号（６２）を与える出力を有する第１の選択回路（２４）と、各々第１の選択回路（２４）の出力に結合されて第１の選択信号（６２）を受け取る第１の複数のプログラマブル遅延回路（４０）とを備える。第１の複数のプログラマブル遅延回路（４０）の各々は、複数のメモリ・ブロック（１７，１８）のうちの１つのメモリ・ブロックのブロック制御回路に供給する出力信号（４５）を与える出力を有する。
【選択図】図２

Description

本発明は、メモリにおける遅延制御に関し、更に特定すれば、遅延制御のためのプログラマブル遅延（programmable delay）の使用に関するものである。

メモリ回路を設計する際の難題の１つは、メモリ回路において種々の機能を可能（イネーブル）にするクロック信号のタイミングを最適化することである。いずれのクロック信号にも固有に含まれるのが、クロック信号を送信する回路からこれを受信する回路までの伝搬遅延である。クロック信号を発生するのは、通常、ある機能をイネーブルするため、更に具体的には、イネーブルしようとする機能においてある役割を果たす別の何らかの回路をイネーブルするためである。クロック信号は、必要とされる遅延を最適化するタイミングの目的で与えられる。このタイミングを補助するために行われているものの１つに、この遅延をプログラムすることがあげられる。この手法の特徴の１つは、かかるプログラム遅延を実施するためには、ヒューズ（fuse）のような、プログラムされる何らかの機構がなければならないということである。かかるヒューズは、集積回路上に空間を必要とする。また、発生するクロック信号は、それをイネーブルしている１つの回路に対しては最適化できるが、受信回路の位置に基づく遅延の差のために、他の回路は、最適な時点よりも前にクロックが供給される場合がある。ある程度の最適化は得られるものの、ヒューズを用いて遅延をプログラムすることは、遅延の最適制御に伴う問題全てを解決する訳ではない。しかしながら、ヒューズは空間を占有するので、各プログラマブル遅延素子は、それ自体に追加の空間を必要とするだけでなく、１つ以上の遅延を含んでしまう。したがって、１つの全体的な遅延回路以上に回路が必要となる。これに加えて、このプログラミングを行うためには、溶融可能な（fusible ）リンクまたは他の機構を必要とする。

メモリの設計において、ダイナミック増幅器の利点は良く知られている。ダイナミック増幅器のスタティック増幅器に対する利点は、主として電力の節約にある。スタティック増幅器の利点は、いかなる信号であっても、いつでも増幅し、データをラッチしないことである。データが到達すると直ぐに、増幅し始め、データ自体が反転しなければならない場合、または初期データがその上にノイズを有する場合でも、間違った方向にラッチしないので、出力が間違ったデータを与える危険性はない。間違った方向で始まった場合、それ自体が反転し、最終的には正しいデータを与える。ダイナミック増幅器では、増幅器がイネーブルされると直ちにデータはラッチされる。その時点に誤ったデータまたは不適当なデータがある場合、間違った方向にラッチする。したがって、ダイナミック増幅器の低電力という一面を利用するためには、それをイネーブルするタイミングを最適化することが非常に重要である。必要以上に遅くイネーブルすると、速度上不利となる。イネーブルされるのが余りに速すぎると、信頼性の問題が生ずる。適性なタイミングによって、ダイナミック増幅器は速度もスタティック増幅器よりも高くすることができる。

メモリには、典型的に、当該メモリを分割する多くのサブアレイがあり、電力消費およびデータ・アクセス速度の効率向上を図っている。入力へのデータおよび入力からのデータをメモリ・セル位置に搬送する長い経路がある。また、クロック信号がチップ全体に広がる場合もある。これらのクロック開始から、これらを受信する回路までの距離は、大きく異なり、したがって、ある回路が別の回路からクロックを受信するまでの遅延は、一貫性（inconsistent delay）を欠く可能性がある。この問題は、ダイナミック増幅器にも当てはまる。何故なら、これらをイネーブルするためにはクロックが必要であるからである。また、ダイナミック増幅器は、かかる増幅器をどのように駆動するかに影響を与える処理、電源電圧、およびその他の二次的な影響を受ける。かかる二次的な影響には、集積回路の他の部分で発生するノイズが含まれ、かかるノイズは、集積回路内の位置によって変化する可能性がある。この種の変化のために、メモリにダイナミック増幅器を実施するのが困難になる。したがって、クロックを最適化することによって、クロックを受信する回路が、その適性時点にクロックを受信するシステムが必要とされている。

本発明の一つの態様は、メモリである。該メモリは、各々メモリ・セルとブロック制御回路とを含む複数のメモリ・ブロックと、第１の遅延を指示する第１の選択信号を与える出力を有する第１の選択回路と、各々前記第１の選択回路の出力に結合されて前記第１の選択信号を受け取る第１の複数のプログラマブル遅延回路とを備え、前記第１の複数のプログラマブル遅延回路の各々が、前記複数のメモリ・ブロックのうちの１つのメモリ・ブロックの前記ブロック制御回路に供給する出力信号を与える出力を有する。

本発明の一実施例によるメモリのブロック図。 図１のメモリの選択部分のブロック図。 図２に示す選択部分の一部の論理図。 本発明の一実施例によるセンス・アンプの回路図。

図１は、集積回路１０の一実施例を示す。集積回路１０の少なくとも一部がメモリ回路を含む。アレイ１３，１４は、このメモリ回路の一部分である。各アレイは、複数のブロックに分割されている。例えば、アレイ１３はブロック１７，１８を含む。各メモリ・ブロックは、ブロック制御回路を含む。例えば、メモリ・ブロック１７はブロック制御回路２１を含み、メモリ・ブロック１８はブロック制御回路２２を含む。本発明の一実施例では、ブロック制御回路２１，２２は同一である。本発明の別の実施例では、各メモリ・ブロック内のブロック制御回路は、同一の場合も、多少異なる場合もある。ヒューズ回路２４は、ブロック制御回路２１，２２に信号６２を与える出力を有する。信号６２は、この実施例では、４ビットの二進データから成る。ブロック回路２１，２２は、グローバル・データ・ライン（global data line）５６に結合され、グローバル・データ・ライン５６を通じて出力を二次増幅器３０に与える。また、ブロック制御回路２１，２２はライン１２にも結合され、ライン１２を通じて出力を遅延調節可回路３２に与える。図１は、更に、アレイ１４内のブロック７０，ブロック制御回路７２，グローバル・データ・ライン７４，二次増幅器３０に類似した二次増幅器７６，出力回路７８，および遅延調節回路８０を示す。ブロック７０は、ブロック制御回路２１，２２と類似したブロック制御回路７２を含む。ブロック制御回路７２は、グローバル・データ・ライン７４に結合された１対の出力，二次増幅器制御信号８２を与える出力，およびヒューズ回路２４の出力に結合された入力を有する。二次増幅器７６は、グローバル・データ・ライン７４に結合された１対の信号入力，イネーブル入力，および１対の出力を有する。出力回路７８は、二次増幅器７６の１対の出力に結合された、１対の入力を有する。遅延調節回路８０は、二次増幅器制御信号８２を受信するクロック入力，ヒューズ回路３４の出力に結合されたプログラム入力，および二次増幅器７６のイネーブル入力に結合された出力を有する。

オプションのマルチプレクサ２８を用いて、二次増幅器３０にデータを与えるためにアレイ１３またはアレイ１４のどちらに位置するブロックを用いるのかについて判定を行うことも可能である。ブロック制御回路２１，２２は、各々、独立して二次増幅器制御信号５０を遅延調節回路３２および等化回路２６に与えることができる。等化回路２６は、グローバル・データ・ライン５６に結合されている。ヒューズ回路３４は、１つ以上の信号５４を遅延調節回路３２に与える。遅延調節回路３２は、調節した増幅器制御信号５２を、二次増幅器３０に与える。二次増幅器３０は、データ・ライン５８を出力回路３６に与える。出力回路３６は、データ・ライン６０を集積回路１０外部に与える。ラッチ１１が、ブロック制御回路２１，２２のようなブロック制御回路を結合するラインに結合されており、二次増幅器制御信号５０をラッチする。出力，ブロック制御回路２１，２２のようなブロック制御回路によって与えられる二次増幅器制御信号５０は、トライ・ステータブル（tri-stateable ）である。

図２は、ブロック制御回路２１の一部およびヒューズ回路２４を示す。ヒューズ回路２４は、１つ以上の信号４７を遅延調節回路４０に与える。遅延調節回路４０は、ブロック選択信号４９およびリード信号５１も入力として受信する。ブロック選択信号４９は、センス・アンプ制御信号発生回路４２にも入力として与えられる。遅延調節回路４０は、信号４５を、センス・アンプ制御信号発生回路４２および二次増幅器制御信号発生回路４４に与える。センス・アンプ制御信号発生回路４２は、センス・アンプ制御信号４３をセンス・アンプ４６に与える。二次増幅器制御信号発生回路４４は、二次増幅器制御信号５０を与える。センス・アンプ４６は、列デコーダ４７に結合されている、ローカル・ライン６１，６２に結合されている。列デコーダ４７は、ビット・ライン５３を通じて、メモリ・セル４８に結合されている。センス・アンプ４６は、グローバル・データ・ライン５６，５７上に出力を与える。

図３は、図２の遅延調節回路４０の一実施例である。遅延調節回路４０は、所定の遅延回路１００〜１０３，トライ・ステータブル・バッファ（tri-stateablebuffer ）１１０〜１１７，反転器１１８〜１２１，およびＮＡＮＤゲート１０４を含む。ＮＡＮＤゲート１０４は、ブロック選択信号４９およびリード信号５１を入力として受信する。ＮＡＮＤゲート１０４の出力は、所定の遅延回路１００およびトライ・ステータブル・バッファ１１０の入力に結合されている。所定の遅延回路１００の出力は、トライ・ステータブル・バッファ１１４の入力に結合されている。所定の遅延回路１００の出力は、所定の遅延回路１０１の入力およびトライ・ステータブル・バッファ１１１の入力に結合されている。所定の遅延回路１０１の出力は、トライ・ステータブル・バッファ１１５の入力に結合されている。トライ・ステータブル・バッファ１１５の出力は、所定の遅延回路１０２およびトライ・ステート・バッファ１１２の入力に結合されている。所定の遅延回路１０２の出力は、トライ・ステータブル・バッファ１１６の入力に結合されている。トライ・ステータブル・バッファ１１６の出力は、所定の遅延回路１０３およびトライ・ステータブル・バッファ１１３の入力に結合されている。所定の遅延回路１０３の出力は、トライ・ステータブル・バッファ１１７の入力に結合されている。トライ・ステータブル・バッファ１１７の出力は、トライ・ステータブル・バッファ１１３の出力に結合され、信号４５を与える。トライ・ステータブル・バッファ１１０の出力は、トライ・ステータブル・バッファ１１１の入力に結合されている。トライ・ステータブル・バッファ１１１の出力は、トライ・ステータブル・バッファ１１２の入力に結合されている。トライ・ステータブル・バッファ１１２の出力は、トライ・ステータブル・バッファ１１３の入力に結合されている。

ヒューズ回路２４は、Ｎ個の選択信号１２２〜１２５を遅延調節回路４０に与える。図３に示す実施例は、ヒューズ回路２４から与えられる４つの選択信号を示すが、本発明の別の実施例では、他の数の選択信号を使用することも可能である。選択信号１２２は、反転器１１８の入力，トライ・ステータブル・バッファ１１０の反転制御入力，およびトライ・ステータブル・バッファ１１４の非反転制御入力に結合される。選択信号１２３は、反転器１１９の入力，トライ・ステータブル・バッファ１１１の反転制御入力，およびトライ・ステータブル・バッファ１１５の非反転制御入力に結合されている。選択信号１２４は、反転器１２０の入力，トライ・ステータブル・バッファ１１２の反転制御入力，およびトライ・ステータブル・バッファ１１６の非反転制御入力に結合されている。選択信号１２５は、反転器１２１の入力，トライ・ステータブル・バッファ１１３の反転制御入力，およびトライ・ステータブル・バッファ１１７の非反転制御入力に結合されている。反転器１１８の出力は、トライ・ステータブル・バッファ１１０の非反転制御入力およびトライ・ステータブル・バッファ１１４の反転制御入力に結合されている。反転器１１９の出力は、トライ・ステータブル・バッファ１１１の非反転制御入力およびトライ・ステータブル・バッファ１１５の反転制御入力に結合されている。反転器１２０の出力は、トライ・ステータブル・バッファ１１２の非反転制御入力およびトライ・ステータブル・バッファ１１６の反転制御入力に結合されている。反転器１２１の出力は、トライ・ステータブル・バッファ１１３の非反転制御入力およびトライ・ステータブル・バッファ１１７の反転制御入力に結合されている。

図４は、図２に示したセンス・アンプ４６を、より詳細にブロック図形状で表したものである。センス・アンプ４６は、Ｐチャネル・トランジスタ２０２，Ｐチャネル・トランジスタ２０４，Ｐチャネル・トランジスタ２０６，Ｐチャネル・トランジスタ２０８，Ｎチャネル・トランジスタ２１０，Ｎチャネル・トランジスタ２１２，Ｎチャネル・トランジスタ２１４，Ｐチャネル・トランジスタ２１６，およびＰチャネル・トランジスタ２１８で構成されている。トランジスタ２０２，２０４は各々、プリチャージ信号２００を受信するゲートを有する。プリチャージ信号２００は、図２に示したセンス・アンプ制御信号４３の１つである。トランジスタ２０２，２０４は各々、正電源を受信する正電源端子ＶＤＤに結合されたソースを有する。トランジスタ２０２は、ローカル・データ・ライン６１に結合されたドレインを有する。トランジスタ２０４は、ローカル・データ・ライン６２に結合されたドレインを有する。トランジスタ２０６は、ＶＤＤに接続されたソース，ローカル・データ・ライン６２に接続されたゲート，ローカル・データ・ライン６１に接続されたドレインを有する。トランジスタ２０８は、ＶＤＤに接続されたソース，ローカル・データ・ライン６１に接続されたゲート，およびローカル・データ・ライン６２に接続されたドレインを有する。トランジスタ２１０は、ローカル・データ・ライン６２に接続されたゲート，ローカル・データ・ライン６１に接続されたドレイン，およびソースを有する。トランジスタ２１２は、ローカル・データ・ライン６１に接続されたゲート，ローカル・データ・ライン６２に接続されたドレイン，およびトランジスタ２１０のソースに接続されたソースを有する。トランジスタ２１４は、センス・アンプ・イネーブル信号２０１を受信するゲートを有する。センス・アンプ・イネーブル信号２０１は、図２に示したセンス・アンプ制御信号４３の１つである。トランジスタ２１４は、トランジスタ２１０，２１２のソースに接続されたドレイン，および図４にアースとして示す負電源端子に接続されたソースを有する。トランジスタ２１６は、ローカル・データ・ライン６１に接続されたゲート，アースに接続されたドレイン，およびグローバル・データ・ライン５６に接続されたソースを有する。トランジスタ２１８は、ローカル・データ・ライン６２に接続されたゲート，アースに接続されたドレイン，およびグローバル・データ・ライン５７に接続されたソースを有する。

動作において、アレイ１３，１４に類似した８つのアレイがあり、これらを便宜的にオクタント（octant）と呼ぶ。ここに記載する実施例では、集積回路１０のメモリに対するいずれの所与のアクセスにおいても、４つのオクタントがデータを供給する。各アクセスには３６ビットが与えられるので、各オクタントはアクセス当たり９ビットを与える。各オクタントは、図１に示した１７，１８のそれのような、３２のブロックを有する。所与のアクセスに対して、１つのブロックのみがデータを与えるので、所与のアクセスに対して、選択されたブロックが９ビットのデータを与える。即ち、選択された各４オクタントに対して、１つのブロックがデータを与える。したがって、アレイ１３，１４は、集積回路１０のサブアレイと考えることができ、ブロック１７，１８はアレイ１３のサブアレイと考えることができる。

読み取りに先立って、等化回路２６がグローバル・データ・ライン５６を等化する。図１では、マルチプレクサ２８が、ブロック１７，１８を有するオクタントのためのグローバル・データ・ラインに結合されているように示されている。アレイ１４のような異なるオクタントから来るグローバル・データ・ラインも、マルチプレクサ２８に結合される。マルチプレクサ２８は、グローバル・データ・ライン５６から受信したデータ、あるいは図示しない二次増幅器３０からのグローバル・データ・ラインから受信したデータを与える。オプションの場合には、マルチプレクサ２８は存在せず、グローバル・データ・ライン５６は二次増幅器３０に直接接続され、アレイ１４のような他のオクタントからの、図示しないグローバル・データ・ラインからのデータを受信するために、追加の二次増幅器が設けられる。

出力回路３６は、二次増幅器３０からデータを受信し、所望の出力をデータ・ライン６０上に与える。遅延調節回路３２は、二次増幅器３０をイネーブルするためのタイミングを与える。遅延量は、ヒューズ回路３４からライン５４に与えられる情報によって決定される。ヒューズ回路３４は、集積回路１０が完全に製造された後に、処理の間に選択される。ヒューズの破断（fuse blowing）は、メモリ技術では一般的である。メモリは、典型的に、ヒューズの破断によって選択的に実施される冗長性を有する。更に、今日では、ロット番号，ウエハ上の位置，およびその他の情報に基づいて、個々の集積回路を識別することが一般的になりつつある。この情報も、ヒューズの破断によって、集積回路上に置かれる。この情報は、ヒューズの破断によってエンコードされる。したがって、実際には、ヒューズの破断は、このような場合に、製造する各素子毎に行われる。メモリ内の冗長性に関し、そのような冗長性が必要とされるのは、このような場合のみである。しかしながら、冗長性を実施する技術は非常に信頼性が高いので、各素子に実施するにしても、この技術を用いる危険性は最小である。

ヒューズ回路２４は、同様に、ブロック制御回路２１，２２，および図示しない他のブロックに対する他のブロック制御回路にも情報を与える。最適遅延のための電気検査の後、このヒューズ回路を選択的に破断させる。ブロック制御回路２１，２２は、ヒューズ回路２４からライン６２上に与えられる情報に基づく処理を行う（implement ）。例えば、ブロック制御回路２１は、ブロック１７に与えられた情報の検出を開始する。また、この同じ回路、即ち、データの検出を開始したブロック制御回路２１は、二次増幅器制御信号５０を遅延調節回路３２に与える。ヒューズ回路３４によって選択された量だけ遅延した二次増幅器制御信号５０によって、遅延調節回路３２による二次増幅器３０のトリガリング（triggering）が開始される。また、二次増幅器制御信号５０は、等化回路２６が行う等化を終了させるためにも用いられる。信号５０はラッチ１１によってラッチされ、この場合はブロック制御回路によって与えられる論理状態に、遅延調節回路への入力を保持する。信号５０を搬送するライン１２は、物理的にグローバル・データ・ライン５６との整合が取られている。これは意図的であり、遅延を含む信号５０の挙動と、グローバル・データ・ライン５６上に与えられる出力の挙動との整合性が高いという利点をもたらす。ヒューズ回路２４によって行われるこの遅延選択機能は、他の形式のプログラマブル回路によっても行うことができる。例えば、この機能は、４ビットの不揮発性メモリによって行うことができる。これは、特に、いくつかのＥＥＰＲＯＭも有するＭＣＵに実装されたＳＲＡＭメモリに遅延を与える場合に適用可能である。遅延をこのように選択すれば、ヒューズの破断の代わりに、ＥＥＰＲＯＭにロードすることができるので便利である。

図２に、ブロック制御回路２１の一部およびヒューズ回路２４を示す。また、図２に、ブロック１７のメモリ・セルを表すメモリ・セル４８のブロックと、メモリ・セルからのデータを選択的にセンス・アンプ４６に結合する列デコーダ４７も示す。したがって、動作時にあっては、メモリ４８内のメモリ・セルの１行をイネーブルし、次いでビット・ラインが当該ワード・ラインに沿ってデータを発生する。データは、ビット・ライン対で発生する。次に、これらビット・ライン対から選択した１対を列デコーダ４７によってセンス・アンプ４６に結合する。これは、ＳＲＡＭの標準的な動作である。ＤＲＡＭについても、列デコーダをイネーブルする前にセンス・アンプをイネーブルすることを除いて、同様である。センス・アンプ４６は、センス・アンプ制御信号４３に応答して、選択されたビット・ライン対からの情報を増幅し、ラッチし始める。この特定実施例では、センス・アンプ４６は、ローカル・データ・ライン６１およびローカル・データ・ライン６２を通じて、ビット・ラインから情報を受信する。列デコーダ４７は、８つのビット・ライン対から選択するので、８つのビット・ライン対の内１対が、ローカル・データ・ライン６１，６２を通じてセンス・アンプ４６に結合される。センス・アンプ４６は、センス・アンプ制御信号発生回路４２から来るセンス・アンプ制御信号４３によってイネーブルされる。遅延調節回路４０が共通クロック信号をライン４５上に与える。これは、ブロック選択およびリード信号の組み合わせである。センス・アンプ制御信号発生回路４２は、ブロック選択信号４９も受信し、これを用いて、センス・アンプ４６をイネーブルする前に、センス・アンプ４６のプリチャージを放出する。図４にセンス・アンプを更に詳細に示す。プリチャージ信号２００は、センス・アンプ制御信号４３の１つである。

通常の動作では、リード信号が最初にアクティブとなり、これにブロック選択信号が続く。次いで、遅延調節回路４０が、ヒューズ回路２４によって決定されるブロック選択信号遅延に応答して、その出力、即ち、共通クロック信号を与える。遅延調節回路４０は、ヒューズ回路２４が与える選択信号に応答する、プログラマブル遅延である。ここに説明する実施例では、ヒューズ回路２４は、４つの二進ビット・データを与えて、遅延調節回路４０の遅延を調節する。ヒューズ回路２４は、ライン４７を通じて遅延調節回路４０にデータを与えるように示されている。他のブロックに対する類似の遅延調節回路もヒューズ回路２４に結合され、そこから４つの二進ビット・データを受信する。このように、ブロック制御回路２１内部にある遅延調節回路４０のようなブロック制御回路内に位置する、他のプログラマブル遅延の各々は、同じ遅延を有するようにプログラムされる。

二次増幅器制御信号発生回路４４も、遅延調節回路４０の出力、即ち、共通クロック信号４５に応答し、二次増幅器制御信号５０を与える。これは、図１に示したように、遅延調節回路３２によって二次増幅器３０をイネーブルするために用いられる。このように、センス・アンプ４６および二次増幅器３０双方は、共通クロック信号４５を通じて、ブロック選択信号４９に応答してイネーブルされる。信号４５は、ブロック選択４９から局所的に発生した制御信号であるので、センス・アンプ４６の駆動（clocking），グローバル・データ・ライン５６上のデータ発生，および二次増幅器４０を駆動するために用いられる信号５０の発生は、極めて符号して行われる。二次増幅器制御信号発生回路４４は、それが含まれているブロックが選択されない場合、高インピーダンス出力を与えるので、他の選択されたブロックからの類似のブロック制御回路は、遅延調節回路３２を介して、二次増幅器３０をイネーブルすることができる。二次増幅器制御信号発生回路４４は、三状態バッファを含む出力段を有する。ラッチ１１は、アクティブなブロックがない場合、センス・アンプ制御信号５１を保持する。センス・アンプ４６は、グローバル・データ・ライン５６，５７上にデータを与える。このデータは、図１に示すような一実施例ではマルチプレクサ２８を介して間接的に、あるいは他の場合には直接的に二次増幅器３０によって受信される。

集積回路１０を電気的に検査できるところまで処理した後に行われる電気的測定に応じて、ヒューズ回路２４，３４を破断する。電気的検査は、遅延調節回路４０および遅延調節回路３２に最適な遅延を決定するために用いられる。これを行うには、各メモリ・セルからデータを信頼性高く検出する結果が得られる最短遅延を決定する。このように、ヒューズ回路２４，３４は、遅いビットでさえも信頼性を損なわないように選択される。過度に遅いビットがいくつかある場合、これらは事実上欠陥であり、遅延調節回路４０，３２のような遅延調節回路に適正な遅延を選択する際には考慮しない。遅延が過剰な場合、このような遅すぎるビットは欠陥と見なし、メモリ上で一般に使用可能な冗長性で置き換える。ヒューズ回路２４，３４を選択することによって遅延調節回路を最適化し、必要であれば冗長性を施し、識別ヒューズ破断（identification fuse blowing ）を行った後、集積回路１０を再度検査する。

ブロック内におけるこの遅延調節回路４０の構成は、遅延調節回路４０によって与えられる遅延に関係して発生するその他の遅延も、非常に精度高く追跡することを可能にする。代替案として、遅延調節回路４０は、隣接するブロック選択回路と共用することができる。例えば、遅延調節回路４０を、ブロック制御回路２１，２２で共用することができる。ヒューズ回路２４は、プロセス変化に応じた調整が不可能な微調整のために利用される。例えば、各ブロックに接近して遅延調節回路を有することにより、チップ上の単一の場所に遅延調節回路がある場合と比較して、長い遅延および一貫性のない遅延という問題が減少する。センス・アンプ４６は、有効であるためには、ビット・ラインに非常に近づけるか、あるいは過度に遅くする必要がある。ビット・ライン上にデータを与えるメモリ・セルの駆動能力は非常に小さい。したがって、ブロック２１内部にあるセンス・アンプ４６のように、ブロック内部にあるセンス・アンプでは、集中的な遅延調節回路では、その場所から各ブロックまでの距離を横断しなければならない。このように、遅延回路からブロックまで横断する距離は、どのブロックが選択されたかに応じて変動する。遅延回路を個別に備える利点の別の例として、電源の変動が整合することがあげられる。電源電圧は、チップ内の位置に基づいて変動する。遅延回路をブロックに近づければ、遅延回路は、当該ブロックから離れて位置する場合よりも、そのブロックが受信する電源電圧に近い可能性が高い電源電圧を受信することになる。同様に、遅延調節回路３２も二次増幅器３０に接近して配置し、これら２つの整合度を高める。

電源電圧は、チップ内の位置に基づいて大幅に変動する可能性がある。電源電圧を搬送するラインは有限の大きさを有し、これらを通過する電流が電圧降下を発生させるので、位置によっては電圧自体が変動する場合がある。したがって、ヒューズを破断させることによってプログラム可能とし、遅延調節回路４０のようなプログラマブル調節回路に情報を与えるヒューズ回路は、当該回路に接近させることによって、変動するが完全に一致させる必要はない程度のものを調節することができる。これは、電源の変動を含むことができる。別の例として、センス増幅器が使用可能な出力自体を与える速度は、それが受ける処理に基づいて変動する。この特性は、一般の反転器において生ずる遅延やクロック信号を発生する論理ゲートでは調整できない場合があり、あるいは、ある程度調整できても、１対１には調整できない場合がある。したがって、変化するが一致させることができないパラメータ、または少なくとも完全に一致させることができないパラメータは、例えば、単にヒューズ回路２４をクロック回路に接近させるだけで対処することができる。

最も遅いビットが、メモリの速度を決定する。実際の使用時には、どのビットを用いどのビットを用いないかは、全くわからない。これら全てを仮定しなければならない。したがって、製造者は、最も遅いビットに基づいて素子の速度を特定する。同様に、素子のオペレータまたはユーザは、最も低い信頼性レベルを考慮したクロック速度でないと動作させることはできない。この場合、個々の回路は、いずれの所与のビットに対しても最高の動作速度が得られることを保証し、ヒューズ回路は、最も遅いビットをも考慮して、最も遅いビットが最高速度（fastest capability）で動作することを保証する。

このように、信頼性の高い検出のために十分な信号を発生するように遅延を与え、センス・アンプおよび二次増幅器の最適化を図るのであるが、それ以上に長い遅延時間は不要である。これは、クロック遅延回路を、これらの遅延によって駆動されている回路に接近させることによって達成される。これらの遅延をプログラムするためには、単一のヒューズ回路が効果的である。何故なら、最悪の場合とは素子の速度に関する判定の問題であり、最も遅い場合の速度を最適化するには、単一のヒューズ回路で十分であるからである。速いビットはその最高速度では動作しないが、これでは、素子の有用性を全く改善しない。この場合、遅延に関係する情報を全体的かつ継続的に伝達することによって、遅延回路が、遅延情報を受信した後に、遅延すべき信号全てを受信するように構成する。こうすれば、遅延情報の伝達に伴う遅延は発生しない。つまり、タイミングの問題は、典型的に、種々の位置にある他の回路に情報を与えることを単一の回路に行わせる場合に生じるのであり、これはヒューズ回路の配置に関する問題ではない。

センス・アンプ４６および二次増幅器３０は各々、ダイナミック増幅器として知られている種類のものである。センス・アンプ４６は、センス・アンプ制御信号４３によって駆動されるので、必要以上に遅くならないが、信頼性あるデータのラッチを保証する程度の長さである。同様に、二次増幅器３０は、同じ検討事項を念頭に入れて駆動される。この場合、二次増幅器３０は、例えば、ブロック１７によってグローバル・データ・ライン５６に与えられているデータが、二次増幅器３０をイネーブルする時点では十分に発生していない場合、オンになるのが早すぎる可能性がある。遅延調節回路３２は、二次増幅器３０に接近して配置され、ブロック制御回路はブロック１７に接近して配置されている。したがって、ブロック１７から二次増幅器３０へ伝えられるグローバル・ライン５６上の遅延は、クロック制御回路２１から遅延調節回路３２へ伝えられるライン１２上の遅延と一致する。この一致によって、その入力を受信する遅延調節回路３２と、グローバル・データ・ライン５６上のデータを受信する二次増幅器３０との間で、信号発生遅延の一貫性が非常に高くなる。また、増幅器制御信号５０およびセンス・アンプ制御信号４３は双方共、共通信号、即ち、ブロック選択４９から発生されるので、グローバル・データ・ライン５６上に与えられるデータとライン１２上に与えられる二次増幅器制御信号との関係を一層密接にするという利点がある。

ヒューズ回路３４は、ヒューズ回路２４と同様に最適化される。最悪条件を知るために測定を行い、ヒューズ回路３４がこの情報を遅延調節回路３２に与えることによって、二次増幅器３０をイネーブルする遅延を、信頼性のある動作のためには必要なだけ長くするが、最高速度動作のためには可能な限り短くする。ヒューズ回路３４は、二次増幅器３０の動作に関する最悪条件に対して選択されるが、各オクタントはそれ自体の二次増幅器を有することができる。ヒューズ回路３４は、各二次増幅器毎に遅延を選択する。しかしながら、チップの動作は、二次増幅器３０のような二次増幅器の最も遅い動作より速く行うことができないので、各二次増幅器毎に単一のヒューズ回路集合を有することによって、速度上の不利が生ずることはない。何故なら、ヒューズ回路３４は最も遅い場合を最適化するためである。センス増幅器４６および二次増幅器３０をイネーブルするタイミングを改善することによって、高速動作を与えつつ、電力節約という利点のあるダイナミック増幅器を実施することが可能となる。

図３に、遅延調節回路４０として用いる遅延回路を示す。この回路には、４つの異なる遅延があり、これらは、徐々に増大するように互いに比率が決められている。この場合、所定の遅延１０３を基準遅延と仮定し、図３には、括弧を付けて（１）の遅延と示す。所定の遅延１０２は、所定の遅延１０３の２倍の遅延（２）を有し、所定の遅延１０１は、所定の遅延１０３の４倍の遅延（４）を有し、所定の遅延１００は、所定の遅延の８倍の遅延（８）を有する。入来するのは４つの二進ビットであるので、これら４つのビットに応じてこれら４つの遅延を選択し、０から１５までのあらゆる遅延量を選択できるように配列する。これは、４つの二進ビットから１６個の選択肢全てが得られることを考慮したものである。

その動作としては、所定の遅延１００，１０１，１０２，１０３のいずれでも、迂回したり、あるいはあらゆる組み合わせで用いることができる。遅延１００，１０１，１０２，１０３は、それぞれ、二進信号１２２，１２３，１２４，１２５に対応する。特定の二進信号が論理ハイになると、対応する遅延がイネーブルされる。例えば、論理ハイ状態の二進信号１２２，１２４および論理ロー状態の二進信号１２３，１２５を印加することによって、１０の遅延を得ることができる。これは、所定の遅延１００および所定の遅延１０２を通過し、一方所定の遅延１０１および所定の遅延１０３を迂回するという効果を有する。２の乗数とし、遅延間にトライ・ステータブル・ドライバを用いることによって、これらの遅延は、０から１５まで線形に全ての選択肢を与える。また、これは、デコード回路を遅延経路に一体化し、その結果面積が比較的小さくなるので、コンパクトである。この種のプログラマブル遅延は、このような面で有利であるが、必須ではない。遅延調節回路４０の代わりに、当技術分野において既知のその他の種類のプログラマブル遅延を用いることも可能である。

二進の１，２，４，８の手法以外にも、遅延の比率を選択するためには、他の選択肢も使用可能である。ビット選択に基づいて非線形遅延を用いる状況もあり得る。選択が大量の遅延または殆ど無遅延となる状況もあり得るが、双方の場合、微調整は必要である。このような場合、所定の遅延１００を、大きな遅延が望まれる場合の遅延の推定値である、比較的大きな値に選択することができる。他の遅延は、同じ１，２，４の関係のまま残しておけば、大きな遅延の場合またはほぼ０の遅延の場合のいずれにも、細かい解像度に対応する。いずれにしても、更に有用で、１２２，１２３，１２４，１２５上の二進入力によって選択可能な、他の遅延の組み合わせもあり得る。

図４は、プリチャージ信号を受信するセンス・アンプ４６を示す。プリチャージ信号は、論理ロー状態において、トランジスタ２０２，２０４をイネーブルし、ローカル・データ・ライン６１，６２を、ＶＤＤ上にある電圧までプリチャージする。ローカル・データ・ライン６１（ＬＤＬＢ，ローカル・データ・ライン・バー）は、相補データ・ラインとして示されている。ローカル・データ・ライン６２（ＬＤＬ）は、真のデータ・ラインである。プリチャージ信号２００は、論理ローでアクティブとなる。何故なら、これは、ローカル・データ・ライン６１，６２を論理ハイにプリチャージさせる状態であるからである。プリチャージ信号２００がローカル・データ・ライン６１，６２をプリチャージするのと同時に、等化回路２６がグローバル・データ・ライン５６，５７をＶＤＤに等化する。ローカル・データ・ライン６１，６２が論理ハイになると、トランジスタ２１６，２１８はディゼーブルされる。読み取りの開始時に、プリチャージ信号２００はディゼーブルされるので、ローカル・データ・ライン６１，６２は、これらのラインに伴う容量およびこれらに結合されたトランジスタ・ノードの容量によって、論理ハイ状態に保持される。読み取りプロセスが開始すると、ビット・ラインはデータを発生し始め、列デコーダ４７のような列デコーダは、選択したビット・ライン対をローカル・データ・ライン６１，６２に結合する。ローカル・データ・ライン６１，６２上に信号を十分発生した後、センス・アンプ・イネーブル信号２０１がイネーブルされ、トランジスタ２１４が導通状態となる。これは、トランジスタ２０６，２０８，２１０，２１２をイネーブルすることによって、センス・アンプ４６をイネーブルし、ローカル・データ・ライン６１，６２上に与えられたデータを増幅し始め、ラッチする効果がある。この例において、ローカル・データ・ライン６１，６２が、それぞれ、論理ロー状態および論理ハイ状態で表される情報を受信すると仮定する。かかる場合、トランジスタ２１８は非導通状態のままであり、トランジスタ２１６は導通状態となる。トランジスタ２１６が導通状態にある間、グローバル・データ・ライン５６上の電圧は、トランジスタ２１６を通過してアースに流れる電流のために減少していく。グローバル・データ・ライン５６上の電圧は、トランジスタ２１６が非導通状態になるまで、降下し続ける。トランジスタ２１６が非導通状態になるのは、グローバル・データ・ラインが十分に降下し、トランジスタ２１６のスレシホルド電圧をもはや超過しなくなった後である。トランジスタ２１６のスレシホルド電圧は、トランジスタ２１６のソースによる基板効果（body effect ）によって影響を受ける。したがって、グローバル・データ・ライン５６とローカル・データ・ライン６１との間の電圧差は、Ｐチャネル・トランジスタの通常のスレシホルド電圧に基板効果によって加算される量を加えた大きさとなる。

グローバル・データ・ライン５７は不変のままである。したがって、グローバル・データ・ライン５６とグローバル・データ・ライン５７との間に電圧差が確立するが、この電圧は、ＶＤＤとトランジスタ１６のスレシホルド電圧に基板効果を加えた値との差に制限される。この種の増幅器の利点は、この差が比較的小さく保たれるが、二次増幅器３０による素早い検出には十分であるということにある。グローバル・データ・ライン５６，５７が比較的長く、しがたって容量が大きい場合、この電圧差は、次の読み取りのための準備を促進し、プリチャージに要する時間が短縮する。二次増幅器３０はダイナミック増幅器であるので、この比較的小さな差を検出し、グローバル・データ・ライン５６から与えられるデータをラッチすることができる。しかしながら、主要な利点は電流を節約することである。何故なら、これらのアクセスは、この場合、恐らく３ナノ秒離れて発生するので、グローバル・データ・ライン５６，５７の大きな容量に流れ込むこの電荷量が大量となるからである。

センス・アンプ・イネーブル信号２０１は、センス・アンプ４６の動作を最適化するためには重要なタイミング信号である。これは、遅延調節回路４０によって正確に遅延され、ヒューズ回路２４が与える遅延選択信号４７によってプログラムされる信号である。信号４７は、遅延調節回路４０のような遅延調節回路に遅延情報を全体的に与え、ブロック選択信号４９に応答して、共通クロック信号４５の正確なイネーブリング（enabling）を局所的に遅延させる。一方、正確に発生する共通クロック信号４５は、正確にセンス・アンプ・イネーブル信号２０１を発生する。また、共通信号４５は、グローバル・データ・ライン５６上のデータの発生をライン１２上の二次増幅器信号５０の発生と一致させるように、二次増幅器信号５０を発生する。

１０：集積回路、１３，１４：アレイ、１７，１８：ブロック、２１，２２：ブロック制御回路、２４：ヒューズ回路、２６：等化回路、２８：マルチプレクサ、３０：二次増幅器、３２：遅延調節可回路、３４：ヒューズ回路、３６：出力回路、４０：遅延調節回路、４２：センス・アンプ制御信号発生回路、４４：二次増幅器制御信号発生回路、４６：センス・アンプ、４７：列デコーダ、４８：メモリ・セル、７０：ブロック、７２：ブロック制御回路、７４：グローバル・データ・ライン、７６：二次増幅器、７８：出力回路、８０：遅延調節回路、１００〜１０３：遅延回路、１０４：ＮＡＮＤゲート、１１０〜１１７：トライ・ステータブル・バッファ、１１８〜１２１：反転器、２０２，２０４，２０６，２０８：Ｐチャネル・トランジスタ、２１０，２１０，２１０，２１６，２１８：Ｎチャネル・トランジスタ。

Claims (4)

1. メモリであって、
   各々メモリ・セル（４８）とブロック制御回路（２１；２２）とを含む複数のメモリ・ブロック（１７，１８）と、
   第１の遅延を指示する第１の選択信号（６２）を与える出力を有する第１の選択回路（２４）と、
   各々前記第１の選択回路（２４）の出力に結合されて前記第１の選択信号（６２）を受け取る第１の複数のプログラマブル遅延回路（４０）とを備え、
   前記第１の複数のプログラマブル遅延回路（４０）の各々が、前記複数のメモリ・ブロック（１７，１８）のうちの１つのメモリ・ブロックの前記ブロック制御回路に供給する出力信号（４５）を与える出力を有することを特徴とするメモリ。
2. 請求項１に記載のメモリにおいて、
   前記複数のメモリ・ブロックが第１〜第３メモリブロックを含むとともに、前記第１の複数のプログラマブル遅延回路が第１〜第３プログラマブル遅延回路を含み、
   前記第１プログラマブル遅延回路（４０）の出力が前記第１メモリブロック（１７）に結合され、
   前記第２プログラマブル遅延回路（４０）の出力が前記第２メモリブロック（１８）に結合され、
   前記第３プログラマブル遅延回路（４０）の出力が前記第３メモリブロックに結合されることを特徴とするメモリ。
3. 請求項１に記載のメモリにおいて、
   前記第１の複数のプログラマブル遅延回路（４０）の各々は、前記複数のメモリ・ブロック（１７，１８）のうちの１つのメモリ・ブロックの前記ブロック制御回路（２１；２２）内か、またはその近くに配置されて、該ブロック制御回路に前記出力信号（４５）を供給することを特徴とするメモリ。
4. 請求項１に記載のメモリにおいて、
   前記第１の遅延回路（２４）の出力は、前記第１の遅延を固定遅延として指示する前記第１の選択信号（６２）を継続的に与えることを特徴とするメモリ。

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