JP2008288574A - 半導体装置のＣｕ配線およびその製造方法 - Google Patents

半導体装置のＣｕ配線およびその製造方法 Download PDF

Info

Publication number
JP2008288574A
JP2008288574A JP2008104982A JP2008104982A JP2008288574A JP 2008288574 A JP2008288574 A JP 2008288574A JP 2008104982 A JP2008104982 A JP 2008104982A JP 2008104982 A JP2008104982 A JP 2008104982A JP 2008288574 A JP2008288574 A JP 2008288574A
Authority
JP
Japan
Prior art keywords
layer
wiring
adhesion
adhesive
interlayer connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008104982A
Other languages
English (en)
Other versions
JP2008288574A5 (ja
Inventor
Hirotaka Ito
弘高 伊藤
Takashi Onishi
隆 大西
Mikako Takeda
実佳子 武田
Masao Mizuno
雅夫 水野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2008104982A priority Critical patent/JP2008288574A/ja
Publication of JP2008288574A publication Critical patent/JP2008288574A/ja
Publication of JP2008288574A5 publication Critical patent/JP2008288574A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C9/00—Alloys based on copper
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/02—Pretreatment of the material to be coated
    • C23C14/024—Deposition of sublayers, e.g. to promote adhesion of the coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C23C14/165—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】配線溝や層間接続路表面に形成されたＴａＮからなるバリア層との密着性が良好なＣｕ配線と、このＣｕ配線を製造できる方法を提供する。また、半導体基板上の絶縁膜に形成された配線溝や層間接続路の幅が狭く、深い場合でも、バリア層との密着性が良好で、配線溝や層間接続路の隅々に亘って埋め込まれているＣｕ配線と、このＣｕ配線を製造できる方法を提供する。
【解決手段】半導体基板上の絶縁膜に形成された配線溝または層間接続路に埋め込まれたＣｕ配線を、（１）配線溝側または層間接続路側に形成されたＴａＮからなるバリア層と、（２）Ｐｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる配線本体部とで構成する。
【選択図】図１

Description

本発明は、半導体装置に関するものであり、より詳細には、例えばＵＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ；超大規模集積回路）等に代表されるＳｉ半導体デバイス等の半導体装置におけるＣｕ配線と該Ｃｕ配線を形成する方法に関するものである。
近年、ＬＳＩ（大規模集積回路）の高集積化や高速信号伝播の要求を満たすため設計基準（デザインルール）は一層厳しくなっており、配線ピッチや配線幅、配線間距離、配線同士を接続する層間接続路（ビア）などの縮小化が行なわれている。
また、半導体装置の高集積化に対応するため、配線を多層構造にすることが検討されており、配線溝（トレンチ）の幅に対する配線溝の深さの比（配線溝の深さ／幅）や、上層の配線と下層の配線同士を接続する層間接続路の幅に対する深さの比（層間接続路の深さ／幅）は益々大きくなっている。
更には、配線回路の微細化や高集積化に伴い配線自体の抵抗が増加しつつあり、信号伝達の遅延をひきおこしている。そこで従来のＡｌをベースにした配線材料（以下、Ａｌ系配線材料ということがある）よりも電気抵抗を低減できる配線材料として、Ｃｕをベースにした配線材料（以下、Ｃｕ系配線材料ということがある）を使用し、Ｃｕ配線を形成することが試みられている。
多層構造のＣｕ配線を形成する方法として、ダマシン配線技術が知られている。この技術は、半導体基板上に設けられた絶縁膜に、配線溝や層間接続路を形成し、これらの開口部を純ＣｕやＣｕ合金等のＣｕ系配線材料で覆った後、加熱加圧することでＣｕ系配線材料を流動させて配線溝や層間接続路内にＣｕ系配線材料を埋め込むことによってＣｕ配線を形成する方法である。なお、配線溝や層間接続路内に埋め込まれていない余分なＣｕ系配線材料は、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ；ＣＭＰ）して除去される。
ところでＣｕ配線の本体部を絶縁膜に直接接触させると、Ｃｕが絶縁膜へ拡散し、絶縁膜の絶縁性を劣化させる。そこでＣｕの絶縁膜への拡散を防止するために、配線本体部と絶縁膜の間にバリア層を設ける必要がある。ところが配線溝や層間接続路の開口部を覆うように形成されたＣｕ系配線材料を、配線溝や層間接続路内に埋め込むには、一般に５００〜７００℃程度の高温に加熱するため、バリア層には、こうした高温状態でバリア性を発揮することが要求される。そのためバリア層としては、ＴａＮ膜やＴｉＮ膜などの金属窒化膜が用いられている。特にＴａＮ膜は、ＴｉＮ膜と比べて一段と高温でもバリア性を発揮するため、広く用いられている。
しかし金属窒化膜などのセラミックス製バリア層の表面に、Ｃｕ配線の本体部を直に形成すると、バリア層とＣｕ配線の界面がＣｕ原子の主要な拡散経路となってＣｕが拡散し、バリア層とＣｕ配線の界面にボイドや亀裂が生じたり、或いはＣｕ配線自体が断線したり、配線の移動・変形が生じることがある。こうした問題は、エレクトロマイグレーション（Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ；ＥＭ）やストレスマイグレーション（Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ；ＳＭ）と呼ばれている。エレクトロマイグレーションとは、電流が流れている際に、電子の流れと電界の効果によって配線材料を構成している原子が移動する現象を指し、ストレスマイグレーションとは、電流が流れていない状態でも熱
活性や引張応力によって粒界にボイドや断線が生じる現象を指す。
しかもバリア層とＣｕの密着性は悪く、Ｃｕ配線がバリア層から剥離してバリア層とＣｕ配線の界面にボイド等が発生すると、Ｃｕ配線の信頼性が低下する。そのためバリア層とＣｕ系配線の密着性を高める必要がある。
バリア層とＣｕの密着性が悪いことは、例えば特許文献１に記載されている。この特許文献１には、バリア層とＣｕ配線の密着性が悪いと、バリア層とＣｕ配線との間で剥離が生じやすいことが記載されており、剥離が生じると、半導体装置の動作時の熱ストレスにより配線に断線等の不具合が発生し、半導体装置の信頼性が著しく低下することが指摘されている。そこでこの特許文献１では、半導体装置の信頼性を高めるために、バリア層を設けずに、Ｃｕ配線と絶縁膜の間に、高融点金属とＣｕを主成分する導電層を設けることが記載されており、導電層としては、ＴｉとＣｕとの金属間化合物からなる金属膜が例示されている。また、特許文献１には、導電層と絶縁膜との間に、バリア層を設けてもよいことが記載されている。しかし本発明者らが特許文献１に記載されているＣｕ配線の密着性について検討したところ、バリア層と配線との密着性は充分ではなく、改善の余地があることが分かった。
また、上述したように、近年では、配線溝や層間接続路の幅は益々小さく、また配線溝や層間接続路の深さ／幅比は益々大きくなっているため、Ｃｕ系配線材料を配線溝や層間接続路内に確実に埋め込むことは一層難しくなっている。
特開平１０−２２３６３５号公報
本発明は、この様な状況に鑑みてなされたものであり、その目的は、配線溝や層間接続路表面に形成されたＴａＮからなるバリア層との密着性が良好なＣｕ配線と、このＣｕ配線を製造できる方法を提供することにある。更に、本発明の他の目的は、半導体基板上の絶縁膜に形成された配線溝や層間接続路の幅が狭く、深い場合でも、バリア層との密着性が良好で、配線溝や層間接続路の隅々に亘って埋め込まれているＣｕ配線と、このＣｕ配線を製造できる方法を提供することにある。
本発明者らは、ＴａＮからなるバリア層とＣｕ配線の密着性を高めるために、鋭意検討を重ねてきた。その結果、（１）Ｃｕ配線の配線本体部に特定の元素を特定量含有させるか、（２）Ｃｕ配線の配線本体部を純Ｃｕとし、この純Ｃｕからなる配線本体部とバリア層の間に、特定の元素を特定量含有した中間層を介在させれば、配線本体部とバリア層の密着性を高めることができること、（３）また配線溝や層間接続路の幅が狭く、深い場合であって、配線溝や層間接続路を覆うようにＣｕ系配線材料が形成されたときは、加熱処理するか、必要に応じて更に加圧すれば、配線溝や層間接続路の隅々に亘って埋め込むことができることを見出し、本発明を完成した。
即ち、上記課題を解決することができた本発明に係る半導体装置のＣｕ配線とは、半導体基板上の絶縁膜に形成された配線溝または層間接続路に埋め込まれたＣｕ配線であって、前記Ｃｕ配線は、配線溝側または層間接続路側に形成されたＴａＮからなるバリア層と、Ｐｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる配線本体部で構成されている点に要旨を有する。
また、上記課題は、（１）配線溝側または層間接続路側に形成されたＴａＮからなるバ
リア層と、（２）純Ｃｕからなる配線本体部と、（３）前記バリア層と前記配線本体部との間にこれらと接して形成され、かつＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる中間層で構成されているＣｕ配線であっても解決できる。前記中間層の厚みは、例えば、１０〜５０ｎｍである。
上記配線溝または上記層間接続路は、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であってもよい。
本発明に係る半導体装置のＣｕ配線は、半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成する工程と、このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕ層を形成する工程を経ることによって製造できる。前記配線溝または前記層間接続路が、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上の場合であって、これらの中にＣｕ層を押し込むのが難しいときは、押し込む際に、加熱や加圧をすればよい。
また、本発明に係る半導体装置のＣｕ配線は、半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成する工程と、このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕ層を形成する工程と、前記Ｃｕ層の表面に純Ｃｕ層を形成する工程を経ることによっても製造できる。前記配線溝または前記層間接続路が、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上の場合であって、これらの中に純Ｃｕ層を押し込むのが難しいときは、押し込む際に、加熱や加圧をすればよい。
本発明によれば、Ｃｕ配線の配線本体部の成分組成を適切に調整するか、Ｃｕ配線の配線本体部が純Ｃｕの場合は、純ＣｕとＴａＮからなるバリア層の間に成分組成を適切に調整した中間層を介在させているため、配線本体部とバリア層の密着性を改善できる。これにより配線本体部とバリア層の間にボイド等が発生せず、Ｃｕ配線の信頼性を高めることができる。しかも本発明によれば、配線溝や層間接続路の幅が狭く、深い場合でも、配線溝や層間接続路を覆うようにＣｕ系配線材料を形成した後、加熱するか、必要に応じて更に加圧することで、バリア層と配線本体部の密着性を損なうことなく、配線溝や層間接続路内にＣｕ系配線材料を埋め込むことができる。
Ｃｕ配線の配線本体部と、ＴａＮからなるバリア層との密着性を高めるには、バリア層と直に接する層の成分組成を適切に調整することが重要である。
即ち、バリア層と直に接する層が配線本体部の場合は、配線本体部をＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、ＢおよびＦｅよりなる群から選ばれる１種以上の元素、或いはこれらの元素の他、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる配線とすればよい。一方、配線本体部が純Ｃｕの場合は、配線本体部とバリア層との間に、これらと接するように、Ｐｔ、Ｉｎ、Ｔｉ、Ｎｂ、ＢおよびＦｅよりなる群から選ばれる１種以上の元素、或いはこれらの元素の他、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる中間層を設ければよい。
Ｐｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓは、いずれも、本発明者らが種々実験を繰返した結果、ＴａＮからなるバリア層とＣｕの密着性を高める作用を有することが明らかになった元素（以下、密着性向上元素ということがある）である。これらの密着性向上元素がバリア層とＣｕの密着性を高める理由については、次のように考えられる。
Ｐｔ、Ｂ、Ｒｕ、Ｒｅ、Ｏｓは、バリア層とＣｕ（密着性向上元素を含有する配線本体部または密着性向上元素を含有する中間層）の界面に析出して該界面における残留応力を緩和する作用を有していると考えている。残留応力は、バリア層とＣｕの界面に最も高く付与されるため、この残留応力を緩和することにより、Ｃｕのバリア層に対する密着性が向上すると考えられる。
Ｉｎ、Ｇａ、Ｔｌは、バリア層とＣｕの界面に拡散して該界面にＴａと、Ｉｎ、Ｇａ或いはＴｌの合金層を形成し、この合金層がバリア層とＣｕの密着性を向上させるのに作用すると考えられる。特に、Ｉｎは融点が約１５６℃、Ｇａは融点が２９．７６℃、Ｔｌは融点が３０４℃と低く、５０℃程度未満の低温や室温でもＣｕ中を拡散し易いと考えられる。
Ｔｉ、Ｎｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆは、いずれも化学平衡計算からバリア層との反応性を考えて選択した元素であり、良好な反応性によってこれらの元素とＴａの間で化合物や化学結合が形成され、Ｃｕのバリア層に対する密着性が向上すると考えられる。例えば、Ｔｉは、ＴａＮからなるバリア層と接触することで、ＴｉＮを形成すると考えられ、このＴｉＮがＣｕのバリア層に対する密着性を向上させると考えている。Ｆｅは、ＴａＮからなるバリア層と接触することで、低温側ではＦｅ2ＴａまたはＦｅＴａ2を形成し、これらの化合物がＣｕのバリア層に対する密着性を向上させると考えている。Ｎｂは、ＴａＮからなるバリア層と接触することで、ＮｂＮを形成し、このＮｂＮがＣｕのバリア層に対する密着性を向上させると考えている。Ｖは、ＴａＮからなるバリア層と接触することで、ＶＮを形成し、このＶＮがＣｕのバリア層に対する密着性を向上させると考えている。Ｚｒは、ＴａＮからなるバリア層と接触することで、ＺｒＮを形成し、このＺｒＮがＣｕのバリア層に対する密着性を向上させると考えている。Ｈｆは、ＴａＮからなるバリア層と接触することで、ＨｆＮを形成し、このＨｆＮがＣｕのバリア層に対する密着性を向上させると考えている。
上記密着性向上元素を含有するＣｕ層を配線本体部として設ける場合は、バリア層との密着性を高めると共に、配線自体の電気抵抗率を高めないために、上記密着性向上元素のなかでも、特にＢやＰｔを含有することが好ましい。また、バリア層との密着性を高めると共に、配線溝や層間接続路への埋め込み性を高めるには、上記密着性向上元素のなかでも、特にＩｎを含有することが好ましい。
一方、上記密着性向上元素を含有するＣｕ層を中間層として設ける場合は、主としてバリア層との密着性を高めるために、上記密着性向上元素のなかでも、特にＮｂやＴｉ、Ｆｅを含有することが好ましい。
なお、本発明では、上記密着性向上元素を含有するＣｕ層を、配線本体部または中間層として設ける場合を問わず、密着性Ｃｕ層ということがある。
配線本体部または中間層に含有させる密着性向上元素の量は、合計で０．０５〜３．０原子％であればよい。密着性向上元素が０．０５原子％未満では、バリア層と配線本体部の密着性を充分に高めることができない。密着性向上元素の含有量は０．０５原子％以上
であり、好ましくは０．５原子％以上、より好ましくは１原子％以上、更に好ましくは１．５原子％以上である。しかし密着性向上元素を過剰に含有させても、その効果は飽和するし、過剰な元素はＣｕ配線の電気抵抗率を高める原因となる。従って密着性向上元素の含有量は３．０原子％以下であり、好ましくは２．５原子％以下、より好ましくは２．０原子％以下である。
中間層の厚みは特に限定されないが、バリア層と配線本体部の密着性を改善するには１０ｎｍ以上であるのがよい。より好ましくは１５ｎｍ以上、更に好ましくは２０ｎｍ以上である。しかし中間層を厚くし過ぎてもバリア層と配線本体部の密着性を改善する効果は飽和するため、中間層の厚みの上限は５０ｎｍ程度とすればよい。より好ましくは４５ｎｍ以下であり、更に好ましくは４０ｎｍ以下である。
中間層の厚みとは、絶縁膜に形成された配線溝または層間接続路の形状が露出するように切断したＣｕ配線の断面を観察し、配線溝または層間接続路の内壁（側壁または底面）に沿って形成された中間層の厚みを測定したときに、最も小さい厚みを意味する。例えば、配線溝や層間接続路の底面には、中間層が形成され易いが、配線溝や層間接続路の側壁には中間層が形成され難い。そのため配線溝や層間接続路の側壁に形成された中間層の厚みは小さくなる傾向がある。
配線溝または層間接続路が形成されている絶縁膜の種類は特に限定されず、例えば、酸化シリコンや窒化シリコン、ＢＳＧ（Boro-Silicate Glass）、ＰＳＧ（Phospho-Silicate Glass）、ＢＰＳＧ（Boro-Phospho-SilicateGlass）、ＴＥＯＳ（ＳｉＯＦ）等を用い
ることができる。
次に、本発明のＣｕ配線を製造する方法について説明する。バリア層と直に接する層が配線本体部の場合は、半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成した後、このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素（密着性向上元素）を合計で０．０５〜３．０原子％含有する密着性Ｃｕ層（即ち、配線本体部）を形成すればよい。
ＴａＮ層を形成する方法は特に限定されず、スパッタリング法（例えば、ＤＣマグネトロンスパッタリング法）やＣＶＤ法等で形成すればよい。
ＴａＮ層の表面に密着性Ｃｕ層を形成するには、スパッタリング法を採用すればよい。スパッタリング法を採用すれば、密着性向上元素を含有する密着性Ｃｕ層を簡単にＴａＮ層付き配線溝や層間接続路の表面に形成できる。
スパッタリング法は、例えば、（ＤＣ）マグネトロンスパッタリング法やロングスロースパッタリング法であってもよい。特にロングスロースパッタリング法は、後述するように埋め込み性の観点から好ましく採用できる。ロングスロースパッタリング法とは、ウェハーとターゲットの距離を長く取ったスパッタリング法であり、本発明では、この距離を１５０ｍｍ以上としてスパッタする方法をロングスロースパッタリングと呼ぶ。
密着性向上元素を含有する密着性Ｃｕ層をスパッタリング法で形成するには、スパッタリングターゲットとして、密着性向上元素を含有するＣｕターゲットを用いるか、純Ｃｕターゲットの表面に密着性向上元素を含有するＣｕ片または密着性向上元素からなる金属片を貼付したチップオンターゲットを用い、不活性ガス雰囲気下でスパッタリングすればよい。
不活性ガスとしては、例えば、ヘリウムやネオン、アルゴン、クリプトン、キセノン、ラドンなどを用いることができる。好ましくはアルゴンやキセノンを用いるのがよく、特にアルゴンは比較的安価であり、好適に用いることができる。その他のスパッタリング条件（例えば、到達真空度、スパッタガス圧、放電パワー密度、基板温度、極間距離など）は、特に限定されず、通常の範囲で調整すればよい。
スパッタリングで形成する密着性Ｃｕ層の厚みは、配線溝や層間接続路の深さに応じて変更すればよく、少なくとも配線溝または層間接続路の深さと等しい厚みの密着性Ｃｕ層を形成すればよい。密着性Ｃｕ層の厚みの上限は、例えば２μｍである。厚みが大きくなり過ぎると、密着性Ｃｕ層の強度が大きくなるため、後述するように加熱・加圧しても密着性Ｃｕ層を配線溝や層間接続路に埋め込むことが難くなる。
一方、配線本体部が純Ｃｕの場合は、半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成した後、このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有する密着性Ｃｕ層（即ち、中間層）を形成し、次いで前記密着性Ｃｕ層の表面に純Ｃｕ層（即ち、配線本体部）を形成すればよい。
ＴａＮ層の表面に中間層として密着性Ｃｕ層を形成する方法は、密着性Ｃｕ層を配線本体部として形成する場合と同じでよい。
バリア層と配線本体部の間に、中間層として密着性Ｃｕ層を形成する場合は、密着性Ｃｕ層の厚みを１０〜５０ｎｍ程度とすればよい。
純Ｃｕ層を形成する方法は特に限定されないが、例えば、電解メッキ法や化学気相成長法（ＣＶＤ法）、（アーク）イオンプレーティング法、スパッタリング法などを採用できる。特に電解メッキ法を採用すれば、純Ｃｕ層を配線溝や層間接続路の底から徐々に埋め込みながら充填することができる。スパッタリング法は、例えば、（ＤＣ）マグネトロンスパッタリング法やロングスロースパッタリング法であってもよく、特に埋め込み性の観点からロングスロースパッタリング法を好ましく採用できる。純Ｃｕの純度は、例えば、９９原子％以上（特に、９９．９〜９９．９９原子％）であればよい。
純Ｃｕ層の厚みは、配線溝や層間接続路の深さに応じて変更すればよく、少なくとも配線溝または層間接続路の深さと等しい厚みの純Ｃｕ層を形成すればよい。純Ｃｕ層の厚みの上限は、例えば２μｍである。厚みが大きくなり過ぎると、純Ｃｕ層の強度が大きくなるため、純Ｃｕ層をスパッタリング法で形成する場合には、後述するように加熱・加圧しても純Ｃｕ層を配線溝や層間接続路に埋め込むことが難しくなる。
例えば、配線溝または層間接続路が、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上の場合に、密着性向上元素を含有するＣｕ層や純Ｃｕ層を配線本体部としてスパッタリング法で形成すると、配線溝または層間接続路の幅が狭く、また深いため、配線本体部が配線溝や層間接続路内に完全に埋め込まれず、配線本体部が配線溝や層間接続路の開口部を覆うようにブリッジングして、配線溝や層間接続路の内部に空隙が形成されることがある。
そこで配線本体部をスパッタリング法で形成した場合は、これを加熱しつつ加圧して配線本体部を配線溝または層間接続路内に押し込むのがよい。具体的には、５００℃以上（好ましくは５５０℃以上）に加熱しつつ、１５０ＭＰａ以上（好ましくは１６０ＭＰａ以上）に加圧するのがよい。加熱温度の上限は７００℃程度である。７００℃を超えて加熱
する装置は現実的に難しく、また温度を高くし過ぎると、Ｃｕ配線の電気抵抗率が大きくなる傾向がある。また半導体基板自体に変形を生じることもある。好ましい上限は６５０℃、より好ましい上限は６００℃である。なお、加熱するときの雰囲気は特に限定されないが、例えば、上記した不活性ガス雰囲気であればよい。圧力はできるだけ高くすることが好ましいが、２００ＭＰａを超えると圧力が高過ぎて実用的ではないため、上限は２００ＭＰａ程度である。好ましくは１８０ＭＰａ以下である。
なお、配線溝または層間接続路が、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であっても、配線本体部をロングスロースパッタリング法で形成すれば、配線溝や層間接続路内に配線本体部をほぼ確実に埋め込むことができる。従って配線本体部をロングスロースパッタリング法で形成した場合は、加熱加圧しなくてもよいが、必要に応じて加熱するか、加圧するか、加熱加圧してもよい。また、配線本体部が純Ｃｕの場合は、純Ｃｕ層を電解メッキ法で形成してもよく、配線溝または層間接続路が、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であっても、配線溝や層間接続路内に純Ｃｕ層をほぼ確実に埋め込むことができる。従って純Ｃｕ層を電解メッキ法で形成した場合にも加熱加圧しなくてよいが、必要に応じて加熱するか、加圧するか、加熱加圧してもよい。
加熱するときの温度は、室温を超えていればよく、例えば５０℃以上（特に、２００℃以上）である。加圧するときの圧力は、常圧を超えていればよく、例えば１ＭＰａ以上（特に、１０ＭＰａ以上）である。
但し、加圧せずに加熱すると、密着性は却って悪くなる。加熱すると、加熱前と比べて、Ｃｕにかかる引張応力が増加し、この引張応力は、密着に反してバリア層からのＣｕの剥離を促進させるのに作用する。これに対し、加熱と加圧を併せて行なうと、ＴａＮからなるバリア層とＣｕの界面に、例えば、ＣｕとＴａが混合した非晶質層を形成し、この非晶質層の厚みが増大することによって、Ｃｕのバリア層に対する密着性が向上する。従って、ロングスロースパッタリング法で配線本体部を形成した場合でも、加熱加圧することが好ましい。
加熱加圧するときの加熱温度は、室温を超えていればよく、例えば５０℃以上（特に、２００℃以上）である。加熱加圧するときの圧力は、例えば５０ＭＰａ以上（特に、１００ＭＰａ以上）である。
上記密着性Ｃｕ層や純Ｃｕ層、ＴａＮからなるバリア層の膜厚は、各層の形成条件を制御することで調整できる。即ち、各層の形成条件を適宜制御して予めダミーの薄膜を形成し、この薄膜の膜厚を触針式の膜厚計で測定しておけば、各層の形成条件を制御することで膜厚を調整できる。
以下、本発明を実施例によって更に詳細に説明するが、下記実施例は本発明を限定する性質のものではなく、前・後記の趣旨に適合し得る範囲で適当に変更して実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
［実験例１］
φ４インチのシリコンウェハー表面に、ＴａＮ層をＤＣマグネトロンスパッタリング法で厚みが５０ｎｍとなるように成膜し、次いで純Ｃｕ層（下記表１のＮｏ．１）または下記表１に示す元素を含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜して積層体を得た。
スパッタリング装置としては、島津製作所社製のＨＳＭ−５５２型スパッタ装置を用い、純Ｃｕターゲットまたはチップオンターゲットを用いてスパッタリングした。チップオンターゲットとしては、ベースとなる純Ｃｕターゲット（φ１００ｍｍ）の表面に、５ｍｍ角の金属チップ（所望の元素を含有するＣｕチップまたは所望の元素からなる金属チップ）を３〜６枚エロージョン位置付近に貼り付けたものを用い、金属チップの種類を変えることで密着性Ｃｕ層の成分を調整し、金属チップの枚数や貼付位置を変化させることで、密着性Ｃｕ層に含まれる組成を制御した。
ＴａＮ層を成膜するときのスパッタリング条件は、到達真空度を１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）、スパッタリング時の雰囲気ガスをＡｒとＮ2の混合ガス
（Ｎ2ガスを２０体積％含有するＡｒガス）、スパッタガス圧を６６７×１０-3Ｐａ（５
×１０-3Ｔｏｒｒ）、放電パワー密度を２．０Ｗ／ｃｍ2（ＤＣ）、基板温度を室温（Ｔ
ｓ＝２０℃）、極間距離を５５ｍｍ、とした。
純Ｃｕ層または密着性Ｃｕ層を成膜するときのスパッタリング条件は、到達真空度を１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）、スパッタリング時の雰囲気ガスをＡｒガス、スパッタガス圧を２６７×１０-3Ｐａ（２×１０-3Ｔｏｒｒ）、放電パワー密度を３．２Ｗ／ｃｍ2（ＤＣ）、基板温度を室温（Ｔｓ＝２０℃）、極間距離を５５ｍｍ、
とした。なお、下記表１に示すＮｏ．８に示す例では、スパッタリングターゲットとして純Ｃｕターゲットを用い、スパッタリング時の雰囲気ガスをＡｒとＮ2の混合ガス（Ｎ2ガスを３体積％含有するＡｒガス）として密着性Ｃｕ層を形成した。
スパッタリングして成膜した密着性Ｃｕ層に含まれる密着性向上元素量を、島津製作所製のＩＣＰ発光分光分析装置「ＩＣＰ−８０００型」を用いてＩＣＰ発光分光法で定量した。
得られた積層体について、ＴａＮ層に対する、純Ｃｕ層または密着性Ｃｕ層の密着性を、ＭＥＬＴ法で密着力を測定することにより評価した。ＭＥＬＴ法とは、純Ｃｕ層または密着性Ｃｕ層の表面に、エポキシ樹脂を塗布し、これを冷却することによりエポキシ樹脂にかかる応力を利用して純Ｃｕ層または密着性Ｃｕ層をＴａＮ層との界面から引き剥がすときの力（密着力）を測定する方法である。密着力は、純Ｃｕ層または密着性Ｃｕ層をＴａＮ層との界面で分離するために必要な力Ｇｃ（Ｊ／ｍ2）であり、下記（１）式で表さ
れ、Ｇｃは下記（２）式で算出できる。
Figure 2008288574
Figure 2008288574
上記（１）式中、ＵはＴａＮ層に対する、純Ｃｕ層または密着性Ｃｕ層の付着力（Ｊ）、Ａは付着面積（ｍ2）である。上記（２）式中、σ0はエポキシ樹脂層の残留応力、ｈは
エポキシ樹脂層の厚み、νはエポキシ樹脂層のポアソン比、Ｅはエポキシ樹脂層のヤング率である。なお、上記（２）式中のｈ、ν、Ｅはエポキシ樹脂の種類によって定まる既知の値である。なお、エポキシ樹脂層の残留応力σ0（Ｐａ）とエポキシ樹脂層の厚みｈ（
ｍ）から下記（３）式で求められるＫappl（Ｐａ・ｍ1/2）を密着性の指標として用いる
こともできる。Ｋappl値が大きいほど密着性に優れている。
Figure 2008288574
密着力の測定は、具体的には次の手順で行った。シリコンウェハーの表面に成膜した純Ｃｕ層または密着性Ｃｕ層の表面に、エポキシ樹脂を１００μｍの厚みで塗布し、これを１７０℃で１時間ベーキングした後、外周スライサー（ダイシングソー）で１２ｍｍ×１２ｍｍ角に切断した。切断した供試体（クーポン）の四隅の端面をエメリー紙で研磨し、＃１０００で仕上げた。得られた供試体について、ＴａＮ層に対する、純Ｃｕ層または密着性Ｃｕ層の密着力を、ＦＭＳ社製薄膜密着度テスター（ＦＭＳ Ｌａｍｉｎａｒ Ｓｅｒｉｅｓ ＩＩ）を用いて測定した。密着力は、得られた供試体をチャンバー内で冷却し、純Ｃｕ層または密着性Ｃｕ層がＴａＮ層から剥離するときの温度を測定し、この温度からσ0を求め、上記（３）式からＫappl値を求めた。ＭＥＬＴ法で求めた純Ｃｕ層または
密着性Ｃｕ層のＫapplを下記表１に示す。
下記表１から次のように考察できる。Ｎｏ．１は、ＴａＮ層のうえに純Ｃｕ層を積層した例であり、このＮｏ．１よりも、Ｎｏ．２〜７のように、Ｐｔ，Ｉｎ，Ｔｉ，Ｎｂ，ＢおよびＦｅよりなる群から選ばれる１種以上の元素を０．０５〜３．０原子％の範囲で含有する密着性Ｃｕ層を積層した方が密着性に優れている。一方、Ｎｏ．８は、ＴａＮ層のうえにＮを含有する密着性Ｃｕ層を積層した例、Ｎｏ．９は、ＴａＮ層のうえにＳｂを含有する密着性Ｃｕ層を積層した例であり、密着性Ｃｕ層の密着性の向上は認められなかった。
Figure 2008288574
［実験例２］
上記実験例１において、ＴａＮ層の表面に、Ｐｔ，Ｉｎ，Ｔｉ，Ｎｂ，ＢまたはＦｅの含有量を調整した密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を形成した以外は、上記実験例１と同じ条件で積層体を得た。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図１に示す。図１において、□はＰｔ、●はＩｎ、○はＴｉ、◆はＮｂ、◇はＢ、■はＦｅの結果を夫々示している。図１の（ｂ）は、図１の（ａ）のうち、０〜０．２原子％の範囲を拡大したグラフである。
図１の（ａ）から明らかなように、密着性向上元素の含有量が増加するほどＴａＮ層に対する密着性Ｃｕ層の密着力は高くなる。特に、密着性向上元素としてＮｂやＴｉを含有させると、他の元素を含有させた場合と比べて密着力を２倍程度以上向上させることができる。但し、密着性向上元素は３原子％を超えて含有させても、密着性向上効果は飽和する傾向を示す。
図１の（ｂ）から明らかなように、密着性向上元素を０．０５原子％含有させることで、密着性向上効果は急激に発揮されることが分かる。
［実験例３］
上記実験例１において、ＴａＮ層の表面に、Ｆｅ含有量を調整した密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を形成した後、常圧で加熱（以下、常圧アニール処理ということがある）するか、加熱しつつ加圧（以下、高圧アニール処理ということがある）して積層体を得た。常圧アニール処理は、常圧（０．１ＭＰａ）のＡｒ雰囲気中で、室温から５００℃まで昇温速度５℃／分で加熱し、５００℃で１５分間保持した後、室温まで降温速度５℃／分で冷却して行なった。高圧アニール処理は、１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）の真空で、１５０ＭＰａに加圧し、室温から５００℃まで昇温速度１５℃／分で加熱し、５００℃で１５分間保持した後、室温まで降温速度１０℃／分で冷却して行なった。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。Ｆｅの含有量とＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図２に示す。図２において、●は常圧アニール処理、▲は高圧アニール処理の結果を夫々示している。また、図２には、常圧アニール処理も高圧アニール処理もしない場合（未処理；○）の結果についても併せて示した。
図２から明らかなように、ＴａＮ層のうえに密着性Ｃｕ層を形成したままの状態（未処理）でも、密着性Ｃｕ層を形成した後に、常圧アニール処理または高圧アニール処理しても、Ｆｅ含有量が増加するほどＴａＮ層に対する密着性Ｃｕ層の密着力は大きくなることが分かる。但し、いずれの場合でも、Ｆｅを３原子％を超えて含有させても、密着性向上効果は飽和する傾向を示す。
密着性Ｃｕ層を形成した後に、常圧アニール処理すると、未処理の場合よりも密着力は低下することが分かる。これに対し、密着性Ｃｕ層を形成した後に、高圧アニール処理すると、未処理の場合よりも密着力は向上することが分かる。常圧アニール処理した場合に、未処理の場合よりも密着力が低下するのは、加熱による密着力の低下と、加圧による密着力の向上の両方に支配されることによると考えられる。つまり常圧アニール処理では、加熱による密着性低下効果が強く作用することによって、未処理の場合よりも密着力が低下すると考えられる。
［実験例４］
上記実験例１において、ＴａＮ層の表面にＦｅを１．８８原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を形成した後、上記実験例３のように常圧で加熱するか（常圧アニール処理）、加熱しつつ加圧（高圧アニール処理）して積層体を得た。
常圧アニール処理は、常圧（０．１ＭＰａ）のＡｒ雰囲気中で、加熱した状態で１５分間保持して行なった。高圧アニール処理は、１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）の真空で、１５０ＭＰａに加圧し、加熱した状態で１５分間保持して行なった。常圧アニール処理と高圧アニール処理は、加熱温度を２００℃、５００℃、７００℃とし、加熱時の昇温速度は５℃／分、加熱後の降温速度は５℃／分とした。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。常圧アニール処理または高圧アニール処理の温度と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図３に示す。図３において、●は常圧アニール処理、▲は高圧アニール処理の結果を夫々示している。また、図３には、常圧アニール処理も高圧アニール処理もしない場合（未処理；○）の結果についても併せて示した。
図３から明らかなように、加圧する場合は、高温でアニール処理する方が、ＴａＮ層に対する密着性Ｃｕ層の密着力を高めることができる。一方、常圧で加熱すると、高温になるほど、ＴａＮ層に対する密着性Ｃｕ層の密着力はやや低下することが分かる。
［実験例５］
上記実験例１において、ＴａＮ層の表面に、Ｐｔ，Ｉｎ，Ｔｉ，Ｎｂ，ＢまたはＦｅの含有量を調整した密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を５０ｎｍ形成した後、純Ｃｕ層をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜して積層体を得た。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図４に示す。図４において、□はＰｔ、●はＩｎ、○はＴｉ、◆はＮｂ、◇はＢ、■はＦｅの結果を夫々示している。
図４から明らかなように、密着性Ｃｕ層の表面に純Ｃｕ層を形成した場合でも、密着性Ｃｕ層が含有する密着性向上元素量が増加するほどＴａＮ層に対する密着性Ｃｕ層の密着力は高くなる。但し、密着性向上元素は３原子％を超えて含有させても、密着性向上効果は飽和する傾向を示す。
［実験例６］
上記実験例１において、ＴａＮ層の表面に、Ｔｉを１．７９原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を１０〜５０ｎｍ形成した後、純Ｃｕ層をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜して積層体Ａを得た。また、純Ｃｕ層をＤＣマグネトロンスパッタリング法で成膜する代わりに、電解メッキ法で厚みが２００ｎｍとなるように成膜して積層体Ｂを得た。電解メッキは、電流密度１７ｍＡ／ｃｍ2で行なった。
得られた積層体Ａと積層体Ｂについて、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性Ｃｕ層の厚みとＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図５に示す。図５において、○は純Ｃｕ層をＤＣマグネトロンスパッタリング法で形成した例（積層体Ａ）、●は純Ｃｕ層を電解メッキ法で形成した例（積層体Ｂ）の結果を夫々示している。
図５から明らかなように、密着性Ｃｕ層のうえに純Ｃｕ層をＤＣマグネトロンスパッタリング法で形成しても、電解メッキ法で形成しても、ＴａＮ層に対する密着性Ｃｕ層の密着力は殆ど変化しないことが分かる。
［実験例７］
上記実験例１において、ＴａＮ層の表面に、Ｎｂを２．３５原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を１０〜５０ｎｍ形成した後、純Ｃｕ層をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜し、次いで常圧で加熱（常圧アニール処理）するか、加熱しつつ加圧（高圧アニール処理）して積層体を得た。常圧アニール処理と高圧アニール処理は、上記実験例３で示した条件で行なった。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性Ｃｕ層の厚みと、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図６に示す。図６において、●は常圧アニール処理、▲は高圧アニール処理の結果を夫々示している。また、図６には、常圧アニール処理も高圧アニール処理もしない場合（未処理；○）の結果についても併せて示した。
図６から明らかなように、密着性Ｃｕ層の厚みを大きくすることで、ＴａＮ層に対する密着性Ｃｕ層の密着力は大きくなることが分かる。また、密着性Ｃｕ層を形成した後に、常圧アニール処理すると、未処理の場合よりも密着力は低下することが分かる。これに対し、密着性Ｃｕ層を形成した後に、高圧アニール処理すると、未処理の場合よりも密着力は向上することが分かる。
［実験例８］
上記実験例１において、ＴａＮ層の表面に、Ｆｅを１．８８原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を５０ｎｍ形成した後、純Ｃｕ層をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜し、次いで常圧で加熱（常圧アニール処理）するか、加熱しつつ加圧（高圧アニール処理）して積層体を得た。常圧アニール処理と高圧アニール処理は、上記実験例３で示した条件で行なった。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。常圧アニール処理または高圧アニール処理の温度と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図７に示す。図７において、●は常圧アニール処理、▲は高圧アニール処理の結果を夫々示している。また、図７には、常圧アニール処理も高圧アニール処理もしない場合（未処理；○）の結果についても併せて示した。
図７から明らかなように、加圧する場合は、高温でアニール処理する方が、ＴａＮ層に対する密着性Ｃｕ層の密着力を高めることができる。一方、常圧で加熱した場合は、加熱温度を高くするほど、ＴａＮ層に対する密着性Ｃｕ層の密着力はやや低下することが分かる。
［実験例９］
シリコンウェハー表面に形成した絶縁膜（ＴＥＯＳ膜：ＳｉＯＦ膜）に、直径０．１２μｍ（１２０ｎｍ）、深さ０．５５μｍ（５５０ｎｍ）、ピッチ４５０ｎｍのビアを設けた評価素子（ＴＥＧ）を用いた。このＴＥＧの表面に、ＴａＮ層をＤＣマグネトロンスパッタリング法で上記実験例１と同じ条件で厚みが５０ｎｍとなるように成膜した後、Ｆｅを１．８８原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）をスパッタリング法（ＣＳ法）またはロングスロースパッタリング法（ＬＴＳ法）で厚みが５００ｎｍとなるように成膜した。
密着性Ｃｕ層を成膜するときのスパッタリング条件は、上記実験例１で示した条件と同じである。密着性Ｃｕ層を成膜するときのロングスロースパッタリング条件は、到達真空度を１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）、スパッタリング時の雰囲気ガスをＡｒガス、スパッタガス圧を２６６×１０-3Ｐａ（２×１０-3Ｔｏｒｒ）、放電パワー密度を２５Ｗ／ｃｍ2（ＤＣ）、基板バイアスを−２００Ｖ、基板温度Ｔｓを０℃、極
間距離を３００ｍｍ、とした。
密着性Ｃｕ層を成膜した後、上記実験例３のように常圧で加熱（常圧アニール処理）するか、加熱しつつ加圧（高圧アニール処理）して積層体を得た。常圧アニール処理と高圧アニール処理は、上記実験例４で示した条件で行なった。なお、下記表２のＮｏ．１１とＮｏ．１８は、密着性Ｃｕ層を成膜した後、常圧アニール処理も高圧アニール処理も行っていない例である。
処理後のＴＥＧに対して、ビア断面が露出する様に集束イオンビーム装置（ＦＩＢ装置）で加工し、該断面をＦＩＢ装置のＳＩＭ像で観察し、ビア部への密着性Ｃｕ層の埋め込み状態（埋込特性）を調べた。埋込特性は、ビア断面のＳＩＭ像を画像解析し、下記（４）式で算出される埋め込み率で評価した。ビアは１５個分について観察し、夫々のビアについて埋め込み率を算出し、これを平均した。埋め込み率を下記表２に示す。
埋め込み率（％）＝［（ビアに埋め込まれている密着性Ｃｕ層の断面積）／（ビアの断面積）］×１００ ・・・（４）
表２から明らかなように、密着性Ｃｕ層をビアに埋め込むために密着性Ｃｕ層をスパッタリング法で形成した場合は、５００℃以上に加熱しつつ１５０ＭＰａに加圧すればよいことが分かる。また、密着性Ｃｕ層をロングスロースパッタリング法で形成した場合は、常圧・加圧問わず、加熱すれば密着性Ｃｕ層をビアに完全に埋め込むことができる。
Figure 2008288574
［実験例１０］
上記実験例９において、ＴａＮ層の表面に、Ｔｉを１．７９原子％含有する密着性Ｃｕ層（残部はＣｕおよび不可避不純物）をスパッタリング法（ＣＳ法）で厚みが１０〜５０ｎｍとなるように形成し、次いで純Ｃｕ層を電解メッキ法、スパッタリング法（ＣＳ法）、ロングスロースパッタリング法（ＬＴＳ法）で厚みが５００ｎｍとなるように成膜した。
密着性Ｃｕ層を成膜するときのスパッタリング条件は、上記実験例１で示した条件と同じである。純Ｃｕ層を成膜するときの電解メッキ条件は上記実験例６、スパッタリング条件は上記実験例１、ロングスロースパッタリング条件は上記実験例９で示した条件と同じである。
純Ｃｕ層を成膜した後、上記実験例４のように常圧で加熱（常圧アニール処理）するか、加熱しつつ加圧（高圧アニール処理）して積層体を得た。常圧アニール処理は、常圧（０．１ＭＰａ）のＡｒ雰囲気中で、加熱した状態で１５分間保持して行なった。高圧アニール処理は、１３３×１０-6Ｐａ以下（１×１０-6Ｔｏｒｒ以下）の真空で、１５０ＭＰａに加圧し、加熱した状態で１５分間保持して行なった。常圧アニール処理と高圧アニール処理は、加熱温度を２００℃または５００℃とし、加熱時の昇温速度は５℃／分、加熱後の降温速度は５℃／分とした。なお、下記表３のＮｏ．３１〜３３、Ｎｏ．３８、Ｎｏ．４４は、純Ｃｕ層を成膜した後、常圧アニール処理も高圧アニール処理も行っていない例である。
処理後のＴＥＧに対して、上記実験例１１と同じ条件で、ビア部への密着性Ｃｕ層と純Ｃｕ層の埋め込み状態（埋込特性）を調べた。埋め込み率を下記表３に示す。
表３から次のように考察できる。Ｎｏ．３１〜３７は、いずれも密着性Ｃｕ層を薄くし、純Ｃｕ層を電解メッキ法で形成しているため、アニール処理しなくても密着性Ｃｕ層と純Ｃｕ層を凹部に完全に埋め込むことができる。Ｎｏ．４２〜４３から明らかなように、純Ｃｕ層をスパッタリング法で形成した場合には、５００℃以上に加熱した状態で、１５０ＭＰａに加圧して押圧すれば、純Ｃｕ層をビアに押し込むことができる。Ｎｏ．４４〜５０から明らかなように、純Ｃｕ層をロングスロースパッタリングで形成した場合には、アニール処理しなくても純Ｃｕ層をビアに押し込むことができる。
Figure 2008288574
［実験例１１］
上記実験例１において、ＴａＮ層の表面に、Ｖ，Ｚｒ，Ｒｅ，Ｒｕ，Ｈｆ，Ｇａ，ＯｓまたはＴｌの含有量を調整した密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を形成した以外は、上記実験例１と同じ条件で積層体を得た。なお、Ｇａは融点が低いため、Ｇａ元素からなる金属チップを製造することができない。そこで、Ｇａについては、Ｇａを５原子％または１０原子％含有するＣｕ合金チップ（残部は、不可避不純物）を作製し、ベースとなる純Ｃｕターゲット（φ１００ｍｍ）の表面に貼り付ける５ｍｍ角のＣｕ合金チップを３〜６枚エロージョン位置付近に貼り付けたものをチップオンターゲットとして用いた。Ｃｕ合金チップの種類や枚数、貼付位置を変化させることで、密着性Ｃｕ層に含まれる組成を制御した。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図８に示す。図８において、□はＶ、●はＺｒ、○はＲｅ、◆はＲｕ、◇はＨｆ、■はＧａ、△はＯｓ、▲はＴｌの結果を夫々示している。図８の（ｂ）は、図８の（ａ）のうち、０〜０．２原子％の範囲を拡大したグラフである。
図８の（ａ）から明らかなように、密着性向上元素の含有量が増加するほどＴａＮ層に対する密着性Ｃｕ層の密着力は高くなる。但し、密着性向上元素は３原子％を超えて含有させても、密着性向上効果は飽和する傾向を示す。
図８の（ｂ）から明らかなように、密着性向上元素を０．０５原子％させることで、密着性向上効果は急激に発揮されることが分かる。
［実験例１２］
上記実験例１において、ＴａＮ層の表面に、Ｖ，Ｚｒ，Ｒｅ，Ｒｕ，ＨｆまたはＧａの含有量を調整した密着性Ｃｕ層（残部はＣｕおよび不可避不純物）を５０ｎｍ形成した後、純Ｃｕ層をＤＣマグネトロンスパッタリング法で厚みが２００ｎｍとなるように成膜して積層体を得た。
なお、Ｇａについては、上記実験例１１の手順で密着性Ｃｕ層に含まれる組成を制御した。
得られた積層体について、上記実験例１と同じ条件で、ＴａＮ層に対する密着性Ｃｕ層の密着力を測定した。密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を図９に示す。図９において、□はＶ、●はＺｒ、○はＲｅ、◆はＲｕ、◇はＨｆ、■はＧａ、△はＯｓ、▲はＴｌの結果を夫々示している。
図９から明らかなように、密着性Ｃｕ層の表面に純Ｃｕ層を形成した場合でも、密着性Ｃｕ層が含有する密着性向上元素量が増加するほどＴａＮ層に対する密着性Ｃｕ層の密着力は高くなる。但し、密着性向上元素は３原子％を超えて含有させても、密着性向上効果は飽和する傾向を示す。
図１は、密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。図１の（ｂ）は、図１の（ａ）のうち、０〜０．２原子％の範囲を拡大したグラフである。 図２は、Ｆｅの含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図３は、常圧アニール処理または高圧アニール処理の温度と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図４は、密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図５は、密着性Ｃｕ層の厚みと、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図６は、密着性Ｃｕ層の厚みと、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図７は、常圧アニール処理または高圧アニール処理の温度と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。 図８は、密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。図８の（ｂ）は、図８の（ａ）のうち、０〜０．２原子％の範囲を拡大したグラフである。 図９は、密着性向上元素の含有量と、ＭＥＬＴ法で求めた密着性Ｃｕ層のＫapplの関係を示すグラフである。

Claims (9)

  1. 半導体基板上の絶縁膜に形成された配線溝または層間接続路に埋め込まれたＣｕ配線であって、
    前記Ｃｕ配線は、
    （１）配線溝側または層間接続路側に形成されたＴａＮからなるバリア層と、
    （２）Ｐｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる配線本体部とで構成されていることを特徴とする半導体装置のＣｕ配線。
  2. 半導体基板上の絶縁膜に形成された配線溝または層間接続路に埋め込まれたＣｕ配線であって、
    前記Ｃｕ配線は、
    （１）配線溝側または層間接続路側に形成されたＴａＮからなるバリア層と、
    （２）純Ｃｕからなる配線本体部と、
    （３）前記バリア層と前記配線本体部との間にこれらと接して形成され、かつＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕからなる中間層とで構成されていることを特徴とする半導体装置のＣｕ配線。
  3. 前記中間層の厚みが１０〜５０ｎｍである請求項２に記載のＣｕ配線。
  4. 前記配線溝または前記層間接続路は、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上である請求項１〜３のいずれかに記載のＣｕ配線。
  5. 半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成する工程と、
    このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕ層を形成する工程を含むことを特徴とする半導体装置のＣｕ配線の製造方法。
  6. 前記配線溝または前記層間接続路は、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であり、前記Ｃｕ層を形成した後、加熱しつつ加圧してＣｕ層をＴａＮ層付き配線溝または層間接続路に押し込む請求項５に記載の製造方法。
  7. 半導体基板上の絶縁膜に形成された配線溝または層間接続路の表面にＴａＮ層を形成する工程と、
    このＴａＮ層の表面にスパッタリング法でＰｔ、Ｉｎ、Ｔｉ、Ｎｂ、Ｂ、Ｆｅ、Ｖ、Ｚｒ、Ｈｆ、Ｇａ、Ｔｌ、Ｒｕ、ＲｅおよびＯｓよりなる群から選ばれる１種以上の元素を合計で０．０５〜３．０原子％含有するＣｕ層を形成する工程と、
    前記Ｃｕ層の表面に純Ｃｕ層を形成する工程を含むことを特徴とする半導体装置のＣｕ配線の製造方法。
  8. 前記配線溝または前記層間接続路は、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であり、前記純Ｃｕ層を形成した後、加熱して純Ｃｕ層をＣｕ層付き配線溝または層間接続路に押し込む請求項７に記載の製造方法。
  9. 前記配線溝または前記層間接続路は、幅が０．１５μｍ以下で、この幅に対する深さの比（深さ／幅）が１以上であり、前記純Ｃｕ層を形成した後、加熱しつつ加圧して純Ｃｕ
    層をＣｕ層付き配線溝または層間接続路に押し込む請求項７に記載の製造方法。
JP2008104982A 2006-11-28 2008-04-14 半導体装置のＣｕ配線およびその製造方法 Pending JP2008288574A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008104982A JP2008288574A (ja) 2006-11-28 2008-04-14 半導体装置のＣｕ配線およびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006320572 2006-11-28
JP2008104982A JP2008288574A (ja) 2006-11-28 2008-04-14 半導体装置のＣｕ配線およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007267180A Division JP4896850B2 (ja) 2006-11-28 2007-10-12 半導体装置のＣｕ配線およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008288574A true JP2008288574A (ja) 2008-11-27
JP2008288574A5 JP2008288574A5 (ja) 2010-11-25

Family

ID=39660609

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007267180A Expired - Fee Related JP4896850B2 (ja) 2006-11-28 2007-10-12 半導体装置のＣｕ配線およびその製造方法
JP2008104982A Pending JP2008288574A (ja) 2006-11-28 2008-04-14 半導体装置のＣｕ配線およびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2007267180A Expired - Fee Related JP4896850B2 (ja) 2006-11-28 2007-10-12 半導体装置のＣｕ配線およびその製造方法

Country Status (3)

Country Link
US (1) US20100052171A1 (ja)
JP (2) JP4896850B2 (ja)
TW (1) TW200839878A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090186230A1 (en) * 2007-10-24 2009-07-23 H.C. Starck Inc. Refractory metal-doped sputtering targets, thin films prepared therewith and electronic device elements containing such films
JP5384269B2 (ja) * 2009-09-18 2014-01-08 東京エレクトロン株式会社 Ｃｕ配線の形成方法
JP5213146B1 (ja) * 2012-10-03 2013-06-19 田中電子工業株式会社 半導体装置接続用銅ロジウム合金細線
US9355864B2 (en) * 2013-08-06 2016-05-31 Tel Nexx, Inc. Method for increasing adhesion of copper to polymeric surfaces

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204524A (ja) * 1998-01-12 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
JPH11340229A (ja) * 1998-04-27 1999-12-10 Internatl Business Mach Corp <Ibm> 金属シ―ド層を挿入する構造の銅の相互接続
JP2000200789A (ja) * 1998-11-02 2000-07-18 Kobe Steel Ltd 配線膜の形成方法
JP2000311897A (ja) * 1999-04-26 2000-11-07 Ebara Corp 配線の形成方法
JP2003324148A (ja) * 2002-04-26 2003-11-14 Nec Electronics Corp 半導体装置およびその製造方法、めっき液
JP2004193552A (ja) * 2002-10-17 2004-07-08 Mitsubishi Materials Corp 半導体装置配線シード層形成用銅合金スパッタリングターゲット
JP2004193553A (ja) * 2002-10-17 2004-07-08 Mitsubishi Materials Corp 半導体装置配線シード層形成用銅合金スパッタリングターゲットおよびこのターゲットを用いて形成したシード層
JP2005528776A (ja) * 2001-09-26 2005-09-22 アプライド　マテリアルズ　インコーポレイテッド バリア層とシード層の一体化
JP2006041128A (ja) * 2004-07-26 2006-02-09 Kobe Steel Ltd 半導体装置のＣｕ系配線形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4428832B2 (ja) * 1999-08-27 2010-03-10 富士通株式会社 金属配線構造、半導体装置及び半導体装置の製造方法
US20020086520A1 (en) * 2001-01-02 2002-07-04 Advanced Semiconductor Engineering Inc. Semiconductor device having bump electrode
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4152202B2 (ja) * 2003-01-24 2008-09-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2006148089A (ja) * 2004-10-22 2006-06-08 Tokyo Electron Ltd 成膜方法
US20060121307A1 (en) * 2004-10-22 2006-06-08 Tokyo Electron Limited Film deposition method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11204524A (ja) * 1998-01-12 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
JPH11340229A (ja) * 1998-04-27 1999-12-10 Internatl Business Mach Corp <Ibm> 金属シ―ド層を挿入する構造の銅の相互接続
JP2000200789A (ja) * 1998-11-02 2000-07-18 Kobe Steel Ltd 配線膜の形成方法
JP2000311897A (ja) * 1999-04-26 2000-11-07 Ebara Corp 配線の形成方法
JP2005528776A (ja) * 2001-09-26 2005-09-22 アプライド　マテリアルズ　インコーポレイテッド バリア層とシード層の一体化
JP2003324148A (ja) * 2002-04-26 2003-11-14 Nec Electronics Corp 半導体装置およびその製造方法、めっき液
JP2004193552A (ja) * 2002-10-17 2004-07-08 Mitsubishi Materials Corp 半導体装置配線シード層形成用銅合金スパッタリングターゲット
JP2004193553A (ja) * 2002-10-17 2004-07-08 Mitsubishi Materials Corp 半導体装置配線シード層形成用銅合金スパッタリングターゲットおよびこのターゲットを用いて形成したシード層
JP2006041128A (ja) * 2004-07-26 2006-02-09 Kobe Steel Ltd 半導体装置のＣｕ系配線形成方法

Also Published As

Publication number Publication date
TW200839878A (en) 2008-10-01
JP4896850B2 (ja) 2012-03-14
JP2008160067A (ja) 2008-07-10
US20100052171A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
JP5380838B2 (ja) 半導体装置の製造方法
US20070145591A1 (en) Semiconductor device and manufacturing method therof
TWI374482B (ja)
US20100078820A1 (en) Semiconductor device and method of manufacturing the same
TWI397125B (zh) 半導體裝置的製造方法
JP5349789B2 (ja) 多層配線の形成方法
JP4548280B2 (ja) 半導体装置の製造方法
JP4740004B2 (ja) 半導体装置におけるＣｕ合金配線の製造方法
JP4896850B2 (ja) 半導体装置のＣｕ配線およびその製造方法
JP4266360B2 (ja) 半導体装置のＣｕ系配線形成方法
JP5463794B2 (ja) 半導体装置及びその製造方法
JP4485466B2 (ja) 半導体装置の配線用金属薄膜及び半導体装置用配線
JP5823359B2 (ja) 半導体装置の製造方法
US20080014743A1 (en) Method of fabricating semiconductor interconnections
JP4943111B2 (ja) 半導体装置の製造方法
WO2010007951A1 (ja) 半導体配線
WO2008065925A1 (en) SEMICONDUCTOR DEVICE Cu WIRING AND METHOD FOR MANUFACTURING THE SAME
JP4927343B2 (ja) 半導体チップおよびその製造方法
JP4377788B2 (ja) 半導体配線用Ｃｕ合金、Ｃｕ合金配線の製法、該製法で得られたＣｕ合金配線を有する半導体装置、並びに半導体のＣｕ合金配線形成用スパッタリングターゲット
JP2011199059A (ja) 半導体装置およびその製造方法
JP2004253780A (ja) 半導体装置およびその製造方法
TW201348476A (zh) 薄膜配線之形成方法及薄膜配線
JP4527393B2 (ja) 半導体装置用Ｃｕ系合金配線及びその製造方法
JP2007242951A (ja) 半導体配線用バリア膜、半導体用銅配線、同配線の製造方法及び半導体バリア膜形成用スパッタリングターゲット
JP2007194566A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101007

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130723