JP2003324148A - 半導体装置およびその製造方法、めっき液 - Google Patents

半導体装置およびその製造方法、めっき液

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Abstract

(57)【要約】 【課題】金属領域を備えた半導体装置において、ストレ
スマイグレーション耐性を高め、信頼性を向上させる。 【解決手段】絶縁膜１０１中に、バリアメタル膜１０２
および銅銀合金膜１０３からなる下層配線を形成し、こ
の上に層間絶縁膜１０４を形成する。この層間絶縁膜１
０４中にバリアメタル膜１０６および銅銀合金膜１１１
からなる上層配線を形成する。下層配線および上層配線
を銅銀合金により形成する。銅銀合金は、銅に対する銀
の固溶限を超える銀を含むものとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、銀を含有する金属
領域を含む半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年における半導体装置の高集積化への
要請から、配線やプラグの材料として銅が広く用いられ
るようになってきた。銅は、従来用いられていたアルミ
ニウムに比べ、抵抗が低く、エレクトロマイグレーショ
ン耐性にも優れるという特徴を有している。
【０００３】しかし、素子の微細化がさらに進行するに
つれ、こうした銅を用いた配線においてもエレクトロマ
イグレーションの発生が問題となるようになってきた。
銅配線を構成する銅膜は、通常めっき法などにより形成
されるが、この場合、銅膜は多数の多結晶構造の銅粒子
が集合した形態となる。こうした構造の銅配線に電圧を
印加すると、銅粒子の粒界を経由して物質移動がおこ
り、結果としてエレクトロマイグレーションが発生す
る。配線幅の小さい配線においては、銅粒子のサイズも
小さくなることから、このような粒界を介した物質移動
によるマイグレーションの問題はより顕著となる。
【０００４】こうしたエレクトロマイグレーション（以
下「ＥＭ」という）の問題を解決するため、銅配線に銀
を含有する検討がいくつかなされている。
【０００５】特開２０００−３４９０８５号公報には、
銀を含有する銅合金で構成された配線が記載されてい
る。同公報においては、配線中の銀の含有率は０．１質
量％以上最大固溶限未満とされ、最大固溶限以上である
場合、これらの元素がＣｕと化合物を形成してしまい配
線の破断・亀裂の発生が考えられるとしている。
【０００６】特開平１１−２０４５２４号公報には、銀
を含有する銅合金で構成された配線が記載されている。
配線中の銀の含有率は１質量％以下が好ましいとされ、
実施例の具体的な開示には、銀を０．１質量％含む銅合
金からなる配線の形成例が示されている。
【０００７】その他、エレクトロマイグレーションを改
善する目的で銅配線に銀を含有する技術がこれまでに検
討されてきたが、これらは、いずれも、その目的からし
て銀の添加量は銀が銅膜中で固溶している範囲内の銀含
有率であり、多くとも１質量％以下の添加量とされてい
る。これ以上の添加量とした場合に銀と銅を含む合金膜
を安定的に形成する方法はこれまで見いだされておら
ず、そうした合金膜の物性や、半導体装置に適用した場
合における素子性能への影響等については、ほとんど知
見が得られていなかった。
【０００８】ところで、最近、銅配線のストレスマイグ
レーションの発生が問題となりつつある。図２は、ダマ
シン法により形成した銅多層配線の断面模式図である。
下層配線１２１ａの上部に上層配線１２１ｂが接続した
構成となっており、上層配線１２１ｂは、接続プラグと
その上部に形成された配線からなっている。図２（ａ）
では、上層配線１２１ｂ側に空洞１２２が発生してい
る。すなわち、上層配線１２１ｂを構成するビアの部分
に空洞が生じている。一方、図２（ｂ）では、下層配線
１２１ａの上面に空洞１２２が発生している。このよう
な空洞１２２は、半導体プロセス中の熱履歴等により銅
配線中に内部応力が生じることが原因と考えられる。図
２（ａ）では、上層配線１２１ｂ中に、銅の「吸い上げ」
が起こり、ビア中で銅が上方にマイグレートすることに
より空洞１２２が発生するものと考えられる。図２
（ｂ）では、下層配線１２１ａ中で水平方向に銅がマイ
グレートし、この結果、空洞１２２が発生するものと考
えられる。
【０００９】本発明者の検討によれば、このような空洞
化現象は、半導体装置の実用化温度（例えばボンディン
グ工程、フォトレジストのベーキング工程等）である約
１５０℃前後で顕著に生じるということが判明した。こ
のような空洞が生じるために、接続プラグと配線との接
続不良が生じ、半導体装置の歩留が低下したり、長期間
の使用により半導体装置が不安定になるという課題が生
じると考えられる。
【００１０】こうしたストレスマイグレーションの発生
を抑制するためには、プロセス上の検討とあわせ、配線
等金属領域を構成する材料そのものについての検討が必
要となる。
【００１１】さらに、近年においては、素子の動作にお
いても、従来にもまして高水準の特性が求められるよう
になってきており、銅配線を上回る高速動作性を示す配
線等の材料の開発が望まれている。
【００１２】
【発明が解決しようとする課題】上記事情に鑑み、本発
明は、金属領域を備えた半導体装置において、ストレス
マイグレーション耐性を高め、素子の信頼性を向上させ
ることを目的とする。
【００１３】さらに本発明は、こうした半導体装置を安
定的に製造できるプロセスを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上に金属領域を備える半導体装置であって、前記金
属領域は銀を含む金属からなり、前記金属領域を構成す
る金属全体に対する銀の含有率が１質量％より大きいこ
とを特徴とする半導体装置が提供される。
【００１５】また本発明によれば、半導体基板上に金属
領域を備える半導体装置であって、前記金属領域は銅お
よび銀を含み、前記金属領域を構成する金属全体に対す
る銀の含有率が、銅に対する銀の固溶限を超えることを
特徴とする半導体装置が提供される。
【００１６】上記半導体装置における金属領域は、従来
の銅銀合金による配線構造に比し多量の銀を含有する。
このため、半導体製造プロセス等において熱履歴を受け
た場合のストレスマイグレーションが効果的に抑制され
る。
【００１７】また本発明によれば、半導体基板上に金属
領域を備える半導体装置であって、前記金属領域の温度
−応力曲線におけるヒステリシス幅が１５０ＭＰａ以下
であることを特徴とする半導体装置が提供される。
【００１８】半導体装置が熱履歴を受けたとき、金属領
域の温度−応力曲線は、昇温過程と降温過程とでは一般
に異なる曲線となる。この相違を表す指標を「ヒステリ
シス幅」と定義する。ヒステリシス幅は、昇温過程を示
す曲線と降温過程を示す曲線との間の乖離の最大幅を示
す。たとえば図８においては、昇温過程ａおよび降温過
程ｂとの間の最大の幅がヒステリシス幅となる。上記半
導体装置は、半導体製造プロセス等において熱履歴を受
けた場合の不可逆損失が少なく、ストレスマイグレーシ
ョンが効果的に抑制される。
【００１９】また本発明によれば、半導体基板上に金属
領域を備える半導体装置であって、前記金属領域を構成
する金属の再結晶化温度が２００℃以上であることを特
徴とする半導体装置が提供される。再結晶化温度とは、
原子の拡散によって結晶粒の変形や粒成長が生じる温度
である。再結晶が起こると金属領域中にボイドが発生し
たり変形が生じたりすることから、再結晶化温度が高い
ことは信頼性の高い金属領域を得る上で重要な条件とな
る。上記半導体装置は、２００℃以上の高い再結晶化温
度を有するため、熱履歴を受けた場合の不可逆損失が少
なく、ストレスマイグレーションが効果的に抑制され
る。再結晶化温度は、たとえばヒステリシス曲線を測定
することにより求めることができる。図９は再結晶化温
度の求め方を示す図である。昇温時の変曲点、すなわ
ち、温度を上げ始めたときの直線と水平線の交点が再結
晶化温度に相当する。ここでは再結晶化温度が２２０℃
となっている。
【００２０】本発明の半導体装置において、前記金属領
域は銀を含む金属からなる構成とすることができ、配
線、プラグまたはパッドを構成する形態とすることがで
きる。
【００２１】本発明によれば、半導体基板上に金属領域
を形成する工程と、前記金属領域の表面に銀含有液を接
触させる工程と、前記金属領域を熱処理する工程と、を
含むことを特徴とする半導体装置の製造方法が提供され
る。
【００２２】この半導体装置の製造方法によれば、金属
領域の表面に銀含有液を接触させることにより銀が析出
し、その後、熱処理により金属領域中を銀が拡散する。
この結果、銀を含む金属領域を好適に形成することがで
きる。本発明によれば、簡便な工程で銅銀合金からなる
金属領域を安定的に形成することができる。また、めっ
き液そのものは銀を含有する必要がないため、めっき液
の選択の自由度を高くすることができる。
【００２３】また本発明によれば、半導体基板またはそ
の上部に形成された膜に銀含有液を接触させて銀を析出
させる工程と、析出した銀の上に金属領域を形成する工
程と、前記金属領域を熱処理する工程と、を含むことを
特徴とする半導体装置の製造方法が提供される。
【００２４】この半導体装置の製造方法によれば、銀含
有液を接触させることにより析出した銀が、熱処理によ
り、その上に形成された金属領域中を拡散する。この結
果、銀を含む金属領域を好適に形成することができる。
本発明によれば、簡便な工程で銅銀合金からなる金属領
域を安定的に形成することができる。また、金属領域中
の金属組成を均一にすることができる。
【００２５】また本発明によれば、半導体基板の素子形
成面に銀を含むめっき液を接触させ、前記半導体基板上
に銀を含む金属領域を形成する工程を含むことを特徴と
する半導体装置の製造方法が提供される。銀を含むめっ
き液を接触させる箇所は、半導体基板の素子形成面の全
面でも一部でもよく、半導体基板表面、金属膜、絶縁
膜、半導体膜のいずれかの表面、あるいはこれらが混在
する表面にめっき液を接触させる。
【００２６】銀を含まないめっき液を用いてめっき膜を
形成した後、上記銀を含むめっき液を接触させてもよ
い。たとえば、半導体基板上の絶縁膜に形成された凹部
の一部を埋め込むように銅膜を形成した後、この銅膜の
表面に上記銀を含むめっき液を接触させて銅膜上に銀含
有膜を形成し、その後、基板全面を研磨して凹部にのみ
銅膜および銀含有膜を残す工程を含む製造方法とするこ
ともできる。あるいはこのプロセスにおいて、銀含有膜
を形成後、その上に銅膜を形成し、上記のように研磨を
行う工程を含む製造方法とすることもできる。
【００２７】この半導体装置の製造方法によれば、簡便
な工程で銅銀合金からなる金属領域を安定的に形成する
ことができる。また、金属領域中の金属組成を均一にす
ることができる。
【００２８】本発明の半導体装置の製造方法において、
前記金属領域が銅を含有する構成とすることができる。
また、本発明の半導体装置の製造方法において、熱処理
後の前記金属領域を構成する金属全体に対する銀の含有
率が１質量％より大きい構成とすることができる。こう
することにより、ストレスマイグレーション耐性に優れ
る金属領域を安定的に形成することができる。
【００２９】本発明における金属領域を銅銀合金により
構成した場合、その他の成分をさらに加えることもでき
る。金属全体に対してたとえば１質量％以下の範囲でＺ
ｒ、Ｉｎ、Ａｌ、Ｔｉ、Ｓｎ等を添加することができ
る。ＺｒやＩｎを添加すれば、金属領域と絶縁膜との間
の密着性や、金属領域とバリアメタル膜との間の密着性
を向上させることができる。またＡｌ、Ｔｉ、Ｓｎ等は
反応性が高い銅銀合金膜の表面に拡散して層間絶縁膜等
を構成する材料の原子と結合しやすく、密着性が向上す
る。
【００３０】以上、本発明の構成について説明したが、
これらを種々変形して用いることも可能である。たとえ
ば、本発明をダマシン法による配線構造に適用した場
合、本発明の効果はより顕著となる。以下、そうした態
様について説明する。
【００３１】すなわち、本発明における金属領域は、シ
ングルダマシン法またはデュアルダマシン法により形成
することができる。
【００３２】シングルダマシン法は以下の工程を含む。 （ａ）半導体基板上に、金属膜により構成された第一の
配線を形成する工程 （ｂ）第一の配線を覆うように半導体基板の上部全体に
第一の層間絶縁膜を形成する工程 （ｃ）第一の層間絶縁膜を選択的に除去して第一の配線
の上面に達する接続孔を形成する工程 （ｄ）接続孔の内面を覆うバリアメタル膜を形成した
後、接続孔を埋め込むように金属膜を形成する工程 （ｅ）接続孔外部に形成された金属膜を除去する工程 （ｆ）接続孔に形成された金属膜を覆うように半導体基
板の上部全体に第二の層間絶縁膜を形成する工程 （ｆ）第二の層間絶縁膜を選択的に除去することによ
り、底面に接続孔に形成された金属膜の露出する配線溝
を形成する工程 （ｇ）配線溝の内面を覆うバリアメタル膜を形成した
後、配線溝を埋め込むように金属膜を形成する工程 （ｈ）配線溝外部に形成された金属膜を除去することに
より第二の配線を形成する工程 このプロセスにおいて、第一および第二の配線、接続孔
の全部または一部を、本発明における「金属領域」と
し、本発明に係る半導体装置およびその製造方法を適用
することができる。ここで、上記（ａ）〜（ｈ）の工程
の一部を適宜省略することもできる。
【００３３】デュアルダマシン法は以下の工程を含む。 （ａ）半導体基板上に、金属膜により構成された第一の
配線を形成する工程 （ｂ）第一の配線を覆うように半導体基板の上部全体に
第一の層間絶縁膜を形成する工程 （ｃ）第一の層間絶縁膜を選択的に除去して第一の配線
の上面に達する接続孔と、この接続孔の上部に接続する
配線溝を形成する工程 （ｄ）接続孔および配線溝の内面を覆うバリアメタル膜
を形成した後、接続孔および配線溝を埋め込むように金
属膜を形成する工程 （ｅ）配線溝外部に形成された金属膜を除去することに
より第二の配線を形成する工程 このプロセスにおいて、第一および第二の配線、接続孔
の全部または一部を、本発明における「金属領域」と
し、本発明に係る半導体装置およびその製造方法を適用
することができる。ここで、上記（ａ）〜（ｅ）の工程
の一部を適宜省略することもできる。
【００３４】以上のようなダマシンプロセスにより形成
された配線構造は、半導体基板と、この半導体基板上に
形成された第一の配線と、この第一の配線に接続して設
けられた接続プラグと、この接続プラグに接続して設け
られた第二の配線と、を含む構成を有する。
【００３５】この半導体装置において、第一および第二
の配線、接続孔の全部または一部を、本発明における
「金属領域」とし、本発明を適用することができる。
【００３６】
【発明の実施の形態】図１は、本発明にかかる半導体装
置の一例を示す断面模式図である。図１（ａ）は、いわ
ゆるデュアルダマシン法により形成された銅多層配線構
造に本発明を適用した例である。絶縁膜１０１中に、バ
リアメタル膜１０２および銅銀合金膜１０３からなる下
層配線が形成されている。この上に層間絶縁膜１０４が
形成され、この層間絶縁膜１０４中にバリアメタル膜１
０６および銅銀合金膜１１１からなる上層配線が形成さ
れている。上層配線は、断面Ｔ字形状を有しており、Ｔ
字の下の部分が配線接続プラグを構成し、Ｔ字の上部が
上層配線を構成している。
【００３７】なお、本明細書における「合金」とは、２
種以上の金属元素を融解・凝固させたものを意味し、金
属元素のほかに非金属は半金属元素を含むものも合金と
よぶものとする。また、合金の組織状態としては成分元
素の混ざり方から固溶体や金属間化合物をつくる場合と
それらの混合物をなす場合がある。すなわち、本明細書
では、固溶限以上の成分を添加したものも「合金」と称
するものとする。
【００３８】銅銀合金膜１０３および銅銀合金膜１１１
において、合金膜全体に対する銀の含有率は、好ましく
は１質量％以上、より好ましくは２質量％以上とするの
がよい。こうすることにより、ストレスマイグレーショ
ンの発生をより安定的に抑制することができる。また、
合金膜全体に対して銀を３質量％以上含有する構成とす
れば、ヒステリシス幅を効果的に小さくすることがで
き、さらに安定的にストレスマイグレーションの発生を
抑制できる。特に、それぞれ異なる配線幅の金属配線を
形成する工程に本発明を適用する場合、このような銀含
有量とすることにより、各配線について安定的に所定の
銀を導入することができ、ストレスマイグレーションの
発生を効果的に抑制できる。合金膜全体に対する銀の含
有量の上限は特にないが、銅銀合金膜を安定的に形成す
る観点からは、好ましくは９９質量％以下、より好まし
くは８０質量％以下、さらに好ましくは５０質量％以下
とするのがよい。一方、低抵抗化の観点からは、合金膜
全体に対する銀の含有量は、好ましくは９０質量％以
上、より好ましくは９５質量％以上、さらに好ましくは
９８質量％以上とする。
【００３９】また、銀の含有率は、銅に対する銀の固溶
限を超える範囲とすることが好ましい。こうすることに
よって、製造プロセス等の変動があった場合でもストレ
スマイグレーションの発生をより安定的に抑制すること
ができる。その理由は必ずしも明らかではないが、銀の
含有量を銅に対する銀の固溶限を超える範囲とすること
により、銅銀合金が熱履歴を受けた場合におけるヒステ
リシスの影響が顕著に低減させることによるものと考え
られる。この点については実施例にて後述する。
【００４０】ここで、銅に対する銀の固溶限について図
１６を参照して説明する。図１６に示されるように、Ａ
ｇ−Ｃｕの２成分系共融化合物は、共晶点Ｙが３９．９
質量％（銅に対する銀の質量％で換算）、共晶温度が７
７９℃、Ｃｕに対するＡｇの最大固溶限Ｚ（Ｃｕに対す
るＡｇの固溶限が最大となる点）は４．９質量％（Ｃｕ
に対するＡｇの質量％で換算）である。図１６におい
て、曲線Ｘ上にその温度における固溶限があり、固溶限
が最大となるのが点Ｚ（最大固溶限）となっている。半
導体装置の製造においてはプロセスの最高温度が約４０
０℃程度であり、この温度では固溶限が１質量％程度
（Ｃｕに対するＡｇの質量％で換算）である。本発明に
おいては、金属領域を構成する金属全体に対する銀の含
有率が、銅に対する銀の固溶限を超えることが好まし
い。この固溶限は、たとえば０℃〜４００℃の温度範囲
における固溶限の最大値とすることが好ましい。
【００４１】次に本発明をダマシン法により形成された
配線構造に適用した例について説明する。図１（ｂ）
は、シングルダマシン法により形成した銅多層配線構造
に本発明を適用した例である。図１（ａ）の構造は、層
間接続プラグと配線を同時に形成することができるの
で、製造工程を減らすことができるというメリットがあ
る。しかしながら層間接続プラグと配線が一体となって
いるため、ストレスマイグレーションの影響が顕著とな
り、図２（ａ）に示すモードの空洞が発生しやすくな
る。これに対して図１（ｂ）では、製造工程が増えるも
のの、バリアメタル膜１０６ｂの介在により銅銀合金膜
が層間接続プラグと配線の２つの部分に分離されること
から、ストレスマイグレーションの発生が一層、抑制さ
れるという利点が得られる。図１（ｂ）においては、絶
縁膜１０１中に、バリアメタル膜１０２および銅銀合金
膜１０３からなる下層配線が形成されている。その上に
層間絶縁膜１０４が形成され、この層間絶縁膜１０４中
に、銅銀合金からなる層間接続プラグ１１１ａおよびバ
リアメタル膜１０６ａからなるビアプラグ、及び銅銀合
金膜１１１ｂおよびバリアメタル膜１０６ｂからなる上
層配線が、それぞれ形成されている。銅銀合金膜１０
３、層間接続プラグ１１１ａおよび銅銀合金膜１１１ｂ
において、合金膜全体に対する銀の含有率は、好ましく
は１質量％以上、より好ましくは２質量％以上とするの
がよい。こうすることにより、ストレスマイグレーショ
ンの発生をより安定的に抑制することができる。また、
合金膜全体に対して銀を３質量％以上含有する構成とす
れば、ヒステリシス幅を効果的に小さくすることがで
き、さらに安定的にストレスマイグレーションの発生を
抑制できる。特に、それぞれ異なる配線幅の金属配線を
形成する工程に本発明を適用する場合、このような銀含
有量とすることにより、各配線について安定的に所定の
銀を導入することができ、ストレスマイグレーションの
発生を効果的に抑制できる。合金膜全体に対する銀の含
有量の上限は特にないが、銅銀合金膜を安定的に形成す
る観点からは、好ましくは９９質量％以下、より好まし
くは８０質量％以下、さらに好ましくは５０質量％以下
とするのがよい。また、銀の含有率は、銅に対する銀の
固溶限を超える範囲とすることが好ましい。こうするこ
とによって、製造プロセス等の変動があった場合でもス
トレスマイグレーションの発生をより安定的に抑制する
ことができる。
【００４２】図１（ａ）および（ｂ）の配線構造におい
て、絶縁膜１０１、層間絶縁膜１０４としては、ＨＳＱ
（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチ
ルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハ
イドロジェンシルセスキオキサン）等のポリオルガノシ
ロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニル
シロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、ま
たはＳｉｌｋ（登録商標）等の芳香族含有有機材料、Ｓ
ＯＧ(ｓｐｉｎ ｏｎ ｇｌａｓｓ)、ＦＯＸ(ｆｌｏｗａ
ｂｌｅ ｏｘｉｄｅ)、パリレン、サイトップ、またはＢ
ＣＢ（ＢｅｎｓｏＣｙｃｌｏＢｕｔｅｎｅ）等の低誘電
率材料を用いることができる。なお、ＨＳＱについて
は、いわゆるラダー型のものやケージ型のもの等、種々
の構造のものを用いることができる。こうした低誘電率
の絶縁膜を用いることによりクロストーク等が抑制さ
れ、素子の信頼性が向上する。
【００４３】絶縁膜１０１や層間絶縁膜１０４の材料と
しては、配線を構成する金属と熱膨張係数が略等しいも
のを用いることが好ましい。こうすることにより接続プ
ラグおよび配線のストレスマイグレーションを効果的に
軽減することができる。こうした観点からは、たとえば
金属配線として銅銀含有金属膜を用いた場合、層間絶縁
膜等としてＨＳＱ（ハイドロジェンシルセスキオキサ
ン）を用いることが好ましい。
【００４４】図１の配線構造において、バリアメタル膜
１０２、１０６は、例えばＴｉ、Ｗ、Ｔａ等の高融点金
属を含むものとすることができる。好ましいバリアメタ
ル膜としては、例えば、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔ
ａ、ＴａＮ等が例示され、特にＴａおよびＴａＮがこの
順で積層したタンタル系バリアメタルが好ましく用いら
れる。バリアメタル膜は、スパッタリング法、ＣＶＤ等
の方法によって形成することができる。バリアメタル膜
の膜厚はその材料、配線構造等に応じて適宜に設定され
るが、たとえば１〜３０ｎｍ程度とする。
【００４５】図１には示していないが、絶縁膜１０１と
層間絶縁膜１０４との間に、拡散防止膜を適宜設けるこ
ともできる。拡散防止膜は、配線やプラグを構成する金
属が絶縁膜中を拡散することを防止する役割を果たす。
また、配線構造の形成プロセスにおいて層間接続孔を形
成する場合のエッチング阻止膜としての機能を持たせる
こともできる。拡散防止膜としては、ＳｉＣ、ＳｉＣ
Ｎ、ＳｉＮ、ＳｉＯＦ、ＳｉＯＮ等を例示することがで
きる。
【００４６】次に、本発明において配線等の金属領域を
構成する材料について、詳細に説明する。図７は、銅配
線に昇温過程および降温過程からなる熱履歴を与えた場
合の配線中の内部応力の変化の様子を示した図である。
横軸は温度、銅配線中の内部応力を示す。図示したよう
に、昇温過程（ａ）と降温過程（ｂ）との間でヒステリ
シスが発生する。
【００４７】室温から温度を上昇するにつれ、配線中の
内部応力は引っ張りモードから圧縮モードへ変化する。
そして、銅の再結晶化温度Ｔ１を超えると塑性変形が生
じ内部応力は比較的一定の値を示しながら推移する
（ａ）。続いて温度を下げるにつれ、配線中の内部応力
は圧縮モードから引っ張りモードへと変化し、その後比
較的一定の引っ張り応力で降温過程が進行する（ｂ）。
【００４８】図示したように、昇温過程と降温過程の間
でヒステリシスが生じると、銅配線中で構成金属のマイ
グレーションが発生することとなる。すなわち、ヒステ
リシスが大きいほどマイグレーションや変形の程度も大
きくなり、ボイド発生による断線など、素子の信頼性低
下の原因となるのである。
【００４９】本発明においては、こうしたヒステリシス
を低減する配線材料を選択することにより、信頼性の高
い配線構造を実現するものである。図８は種々の配線材
料を用いた場合の温度―応力曲線の模式図である。横軸
は温度、配線中の内部応力を示す。図８（ａ）は、通常
の銅配線の挙動であり、図８（ｂ）は、本発明による銅
銀合金膜によって形成された銅銀配線の挙動である。
【００５０】ここで図８のように過程ａおよび過程ｂと
の間の最大の幅をヒステリシス幅と定義する。本発明で
規定する配線材料を用いることにより、このヒステリシ
ス幅を大幅に低減することが出来る。ヒステリシス幅
は、好ましくは１５０ＭＰａ以下、より好ましくは１０
０ＭＰａ以下とする。こうすることにより、ストレスマ
イグレーションの発生を安定的に抑制することができ
る。さらに、ヒステリシス幅を８０ＭＰａとすれば、
０．１ミクロン程度の微細な配線を形成した場合にもス
トレスマイグレーションの発生が効果的に抑制される。
【００５１】図７において再結晶化温度Ｔ１を上昇させ
ると図８（ｂ）のようになる。このことからわかるよう
に、ヒステリシス幅を低減するためには、配線等金属領
域の再結晶化温度Ｔ１を上昇させることが有効となる。
昇温過程ａでは、再結晶化温度Ｔ１を超える領域におい
て応力のプラトー部が現れるが、再結晶化温度Ｔ１を上
昇させてこのプラトー部を減少させれば、ヒステリシス
幅が小さくなる。すなわち、プロセス温度の最高値（図
７および図８におけるヒステリシスカーブの右端の点）
と再結晶化温度Ｔ１との差異が小さくすることによって
ヒステリシス幅を低減することができる。ここで、配線
等金属領域の再結晶化温度を、好ましくは２００℃以
上、より好ましくは３００℃以上とすることにより、ヒ
ステリシス幅を効果的に低減することができる。これに
より、ストレスマイグレーションの発生を安定的に抑制
することができる。また、半導体装置のプロセス温度は
通常４００℃以下であるので、再結晶化温度を３５０℃
以上とすると、プロセス中におけるストレスマイグレー
ションが一層安定的に抑制される。
【００５２】以下、図面を参照して本発明の実施の形態
についてさらに詳細に説明する。
【００５３】［第一の実施の形態］本実施形態では、本
発明をデュアルダマシン法による銅配線に適用した例に
ついて図３を参照して説明する。
【００５４】はじめに不図示のシリコン基板上に絶縁膜
１０１を形成し、この絶縁膜１０１中にバリアメタル膜
１０２および銅銀合金膜１０３からなる下層配線を形成
する。なお、下層配線の形成は、以下に説明する手順と
同様の工程により作製することができる。
【００５５】絶縁膜１０１上に層間絶縁膜１０４を形成
した後、多段階のドライエッチングにより断面Ｔ字形状
上の配線溝１０５を形成する。この工程が終わった段階
の状態を図３（ａ）に示す。
【００５６】続いて、基板表面全体にバリアメタル膜１
０６を形成する（図３（ｂ））。バリアメタル膜１０６
を構成する材料は、例えば、チタン、タングステン、タ
ンタルなどの高融点金属を含むものとすることができ
る。たとえば、チタン、窒化チタン、タングステン、窒
化タングステン、タンタル、窒化タンタルなどが例示さ
れ、これらの２つ以上を積層した多層膜とすることがで
きる。
【００５７】バリアメタル膜１０６は、スパッタリング
法、ＣＶＤ法などの方法によって形成することができ
る。
【００５８】続いてバリアメタル膜１０６上に、シード
金属膜１０７を形成する（図３（ｃ））。シード金属膜
１０７は、その上部にめっきを成長させるための種とし
ての役割を果たすものであり、銅または銅銀合金を用い
ることができる。シード金属膜１０７は通常、スパッタ
リング法により形成することができる。
【００５９】この状態で、基板表面を銀含有液に接触さ
せ、シード金属膜１０７上に銀含有膜１０８を形成する
（図４（ａ））。銀は銅よりも析出電位が低いので、上
記のように銀含有膜が形成されるのである。銀含有液と
しては、例えば硫酸銀水溶液などが好ましく用いられ
る。この場合、硫酸銀水溶液の濃度は、たとえば、質量
基準で５０ｐｐｍ以上３０質量％以下とすることができ
る。特に、飽和あるいは過飽和状態であることが望まし
い。こうすることによって、銅の溶解を抑制することが
でき、金属領域の変形等を抑えることができる。こうし
た銀含有液に接触させることによって、シード金属膜１
０７上に銀が析出し、銀含有膜１０８が形成される。シ
ード金属膜１０７を構成する銅よりも銀のイオン化傾向
のほうが低いため、シード金属膜１０７表面で酸化還元
反応が起こり銀の析出が起こることによって銀含有膜１
０８が形成されるのである。
【００６０】続いてめっき法により基板表面に銅めっき
膜１１０を形成する（図４（ｂ））。ここでのめっき液
は特に制限がなく、例えば硫酸銅水溶液などを用いるこ
とができる。
【００６１】続いて、２００℃から４５０℃の温度範囲
で、アニーリングを行う。このアニーリングにより銅め
っき膜１１０を構成する銅グレインの粒子径がアニール
前に比べて大きくなり、抵抗値が安定的に減少する。こ
れとともに、銀含有膜１０８から銅めっき膜１１０へ銀
の拡散がおこり、配線溝内部に、銅銀合金からなる膜が
形成される。
【００６２】その後、配線溝の外部に形成された銅めっ
き膜１１０をＣＭＰ（化学的機械的研磨）により除去
し、銅銀合金からなる配線構造が形成される（図４
（ｃ））。
【００６３】以上の方法によれば、簡便な工程で銅銀合
金からなる配線構造を安定的に形成することができる。
また、めっき液そのものは銀を含有する必要がないた
め、めっき液の選択の自由度を高くすることができる。
たとえば、狭い溝や孔に対する埋め込み性の優れためっ
き液を利用しつつ上記プロセスを用いれば、狭幅の銀含
有配線を安定的に形成することができる。
【００６４】［第二の実施の形態］本実施例において
は、めっき液に銀を含有させ、銅銀合金膜からなる配線
構造を形成する。
【００６５】まず第１の実施の形態における図３（ａ）
から図３（ｃ）までの工程を実施した後、めっき法を用
いてシード金属膜１０７上に銅銀合金めっき膜１１４を
形成する（図５（ａ））。ここで用いるめっき液は銅お
よび銀を含むものであり、銅の含有率に対して銀の含有
率が、質量基準で０．１％以上８０％以下のものが好ま
しく用いられる。
【００６６】このめっき液は、塩化物イオンを含まない
ことが好ましい。塩化物イオンがめっき液中に存在する
とめっき液中での銀の析出が顕著となり銀が膜に取り込
まれる前に沈殿等が発生するため、安定的な合金膜を形
成することが困難となる。
【００６７】こうしためっき液の具体例としては、以下
のものが挙げられる。
【００６８】(i)ピロリン酸めっき液 通常のピロリン酸銅めっき液に対して銀イオンを添加す
ることにより、銅、銀を含むピロリン酸めっき液を作製
することができる。銀の添加は、硝酸銀溶液、硫酸銀溶
液等を添加する等の方法により実現することができる。
このめっき液の具体的な組成は、たとえば、銅０．０１
〜５ｍｏｌ／Ｌ、銀０．０１〜５ｍｏｌ／Ｌ、エチレン
ジアミン０．０１〜５ｍｏｌ／Ｌ、および水を含む構成
とする。
【００６９】(ii)エチレンジアミンめっき液 通常のエチレンジアミン銅めっき液に対して銀イオンを
添加することにより、銅、銀を含むエチレンジアミンめ
っき液を作製することができる。銀の添加は、硝酸銀溶
液、硫酸銀溶液等を添加する等の方法により実現するこ
とができる。このめっき液の具体的な組成は、たとえ
ば、銅０．０１〜５ｍｏｌ／Ｌ、銀０．０１〜５ｍｏｌ
／Ｌ、ピロリン酸またはその塩０．０１〜５ｍｏｌ／
Ｌ、および水を含む構成とする。
【００７０】上記各めっき液には適宜添加剤を加えるこ
ともできる。たとえば、ポリエチレングリコール、ポリ
プロピレングリコール、４級アンモニウム塩、ゼラチン
などの界面活性剤を使用することができる。これらは、
めっきで析出した銅の結晶の大きさを均一化するととも
にめっき膜の厚みを均一にする作用を有する。界面活性
剤の添加量については特に制限がないが、一般的にはめ
っき液全体に対して重量基準で１〜１０００ｐｐｍとす
る。
【００７１】めっき液は、実質的に塩素を含まないこと
が好ましく、具体的には塩素濃度が０．０１ｍｇ／Ｌ以
下であることが好ましい。こうすることによって、銀が
塩素と反応して析出することを有効に防止することがで
き、銅銀合金からなる金属膜を安定的に形成することが
できる。
【００７２】めっき条件は適宜設定することができる
が、たとえば、 電流密度：０．１〜１００Ａ／ｄｍ2 液温度：１０〜８０℃ 等とすることができる。めっき時に印加する電流は、直
流電流、パルス電流のいずれを用いることもできる。
【００７３】以上のようにして銅銀合金めっき膜１１４
を形成した後、ＣＭＰにより基板表面を研磨し、図５
（ｂ）に示すようにバリアメタル膜１０６および銅銀合
金膜１１１からなる上層配線を形成する。
【００７４】本実施形態によれば、銀を含むめっき液を
利用することにより、簡便な工程で銅銀合金からなる配
線構造を安定的に形成することができる。また、配線構
造中の金属組成を均一にすることができる。
【００７５】［第三の実施の形態］第二の実施の形態で
は、銅および銀を含むめっき液を１種類利用して配線構
造を形成したが、本実施形態では２種類のめっき液を用
いる。
【００７６】まず、第１の実施の形態における図３
（ａ）から図３（ｃ）までの工程を実施する。続いて、
シード金属膜１０７上にめっき法を用いて銅めっき膜１
１４を形成する（図６（ａ））。ここで用いるめっき液
は、通常の銅めっき液でも良いが、塩化物イオンを含ま
ないめっき液とすることが好ましい。たとえば、通常の
硫酸銅めっき液から塩化物イオンを除去したものや、ピ
ロリン酸銅めっき液、エチレンジアミン銅めっき液など
が好ましく用いられる。こうすることにより、次工程で
銅めっき膜１１７中の塩化物イオンと銀が反応して析出
することを防止することができ、銅銀合金からなる金属
膜を安定的に形成することができる。
【００７７】次に銅めっき膜１１７上にめっき法を用い
て銅銀合金めっき膜１１４を形成する（図６（ｂ））。
ここでは、塩化物イオンを含まないめっき液を用いるこ
とが望ましく、第二の実施の形態で述べたピロリン酸め
っき液やエチレンジアミンめっき液等が好ましく用いら
れる。
【００７８】つづいて続いて２００℃から４５０℃の温
度範囲で、アニーリングを行う。このアニーリングによ
り銅銀合金めっき膜１１４から銅めっき膜１１７へ銀の
拡散がおこり、配線溝内部に比較的均一組成の銅銀合金
からなる膜が形成される。また、これらの膜を構成する
金属グレインの粒子径がアニール前に比べて大きくな
り、抵抗値が安定的に減少する。
【００７９】続いて、ＣＭＰにより基板全面を平坦化し
てバリアメタル膜１０６および銅銀合金膜１１１からな
る配線構造が形成される(図６（ｃ）)。
【００８０】本実施形態によれば、銀を含むめっき液を
利用することにより、簡便な工程で銅銀合金からなる配
線構造を安定的に形成することができる。また、配線構
造中の金属組成を均一にすることができる。特にめっき
液を２種類使用しているので、はじめに受け込み性に優
れためっき液で狭い凹部を埋め込み、その後、銀を含む
めっき液を用いることにより、狭い幅の配線溝等に安定
的に銅銀合金膜を形成でき、信頼性に優れた配線構造を
好適に形成することができる。
【００８１】
【実施例】（実施例１）ダマシンプロセスにより図１７
に示す金属配線を作製した。配線のサイズは、いずれも
幅０．１〜０．５μｍ、厚み０．３μｍ、長さ４０ｍｍ
とし、配線金属中の銀含有量を０、１．５、２．０wt-%
とした。配線の形成はめっき法によった。めっき液は塩
化物イオンを含まないものを用いた。得られた配線につ
いて配線抵抗を測定したところ、図１７に示す結果が得
られた。配線を構成する金属全体に対する銀の含有率が
１．５質量％以上の配線構造において、抵抗値の上昇が
抑えられていることがわかる。なお、銅銀合金における
原子基準および質量基準の関係は、たとえば銀含有率
０．９atom-%が１．５質量％に相当する関係となってい
る。
【００８２】（実施例２）本実施例では、図１０に示す
ような２層配線構造を作製し、歩留試験を行った。この
２層配線構造は、ビアチェーンとよばれるものであり、
第一の配線２２ａが平行に設けられ、これらと直交し
て、第二の配線２２ｂが平行に設けられている。これら
の配線間は２万個の接続プラグ２８により接続されてい
る。図中、半導体基板および層間絶縁膜等は省略してい
る。このビアチェーンの端部２点に所定の電圧を印加す
ることにより、１万本の第一の配線２２ａ、１万本の第
二の配線２２ｂおよび２万個の接続プラグ２８を経由す
る電気抵抗が測定される。これをチェーン抵抗とよぶ。
チェーン抵抗は、ビアの接続状態の良否を判別するのに
有効な手法である。配線構造に所定の温度環境に置き、
チェーン抵抗の変化を測定することで、ストレスマイグ
レーション耐性を適切に評価することができる。
【００８３】
【表１】
【００８４】上記試料を形成した後、１５０℃の温度下
で５００時間放置し、その後、ビアチェーンの歩留試験
を行った。なお、参照として、これらの試料と同様に作
製した二層配線構造を室温で５００時間放置したもの
（ｂ０）についてビアチェーンの歩留を測定した。
【００８５】表１に、参照試料ｂ０の抵抗値を１００％
としたときの試料ｂ１〜ｂ３の抵抗値を相対値により示
す。表中、抵抗値の範囲が示されているが、これは、上
記試料を複数用意し、評価の結果、得られた抵抗の範囲
を示したものである。数値が高い程、ストレスマイグレ
ーション耐性が高い。
【００８６】本実施例の結果から、銀銅合金からなる配
線構造、特に配線を構成する金属全体に対する銀の含有
率が１質量％より大きい配線構造を採用することによ
り、ストレスマイグレーションを効果的に抑制できるこ
とが確認された。
【００８７】（実施例３）実施例１、２における各試料
の材料の特性を調べるため、ヒステリシス特性および再
結晶化温度を測定した。
【００８８】試料は、以下のようにして作製した。まず
シリコン基板上にプラズマＣＶＤによって膜厚５００ｎ
ｍのシリコン酸化膜を形成し、その上に膜厚５０ｎｍの
Ｔａ膜を形成した。次いでその上にスパッタリング法に
より銅からなるめっきシード膜を膜厚１００〜２００ｎ
ｍで形成した後、所定のめっき液を用いて銅膜または銅
銀合金膜を膜厚６００〜７００ｎｍで形成した。銅膜ま
たは銅銀合金膜の組成は、表２に示したとおりである。
なお、めっき液１は塩化物イオンを含み、めっき液２は
塩化物イオンを含まないものである。
【００８９】以上のように作製した試料に対して２５℃
〜４００℃の熱サイクルを与えた。この熱履歴におい
て、昇温過程における昇温速度を１０℃／ｍｉｎ、と
し、降温過程における降温速度を約１０℃／ｍｉｎとし
た。熱サイクルは２回とし、２回目の熱サイクルを与え
た際のヒステリシス特性を評価した。１回目の熱サイク
ルではめっき膜を構成する粒子の成長が起こること、実
使用条件下やプロセス中の熱処理に対する安定性の評価
が重要であることを考慮すると、ヒステリシス特性を正
確に把握するには、２回目の熱サイクルを与えた際のヒ
ステリシス特性を評価することが適切と考えられるから
である。また、再結晶化温度についても２回目の熱サイ
クルを与えた際に測定した。
【００９０】ヒステリシス特性は、基板の反りの測定に
よりめっき膜中の内部応力を算出する方式を用いた。基
板の反りは、基板表面に照射したレーザ光の反射角度を
測定することにより算出した。以上のようにして求めた
ヒステリシス特性（２回目の熱サイクルを与えた際の温
度−応力曲線）からヒステリシス幅および再結晶化温度
を求めた。結果を表３に示す。また、一部の試料につい
てヒステリシス曲線を図１１〜図１５に示す。試料ｃ１
が図１１、試料ｃ２が図１４、試料ｃ４が図１２、試料
ｃ５が図１３、試料ｃ６が図１５に対応する。
【００９１】
【表２】
【００９２】以上の結果からわかるように、配線を構成
する金属全体に対する銀の含有率が１質量％より大きく
すると、再結晶化温度が高くなるとともにヒステリシス
幅が顕著に低減される。実施例２におけるｂ３の特性が
良好であったのは、このようなヒステリシス特性の向上
が原因であると考えられる。
【００９３】
【発明の効果】以上説明したように本発明によれば、
(i)銀を特定量含有する金属、(ii) 金属領域の温度−応
力曲線におけるヒステリシス幅が特定の範囲にある金
属、または(iii) 再結晶化温度が特定の範囲にある金属
により配線構造等の金属領域を構成するため、ストレス
マイグレーション耐性等に優れる信頼性に優れた半導体
装置が提供される。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を示す断面図で
ある。
【図２】ストレスマイグレーションにより空洞の発生し
た配線構造を示す断面図である。
【図３】図１（ａ）に示した配線構造の製造方法を示す
工程図である。
【図４】図１（ａ）に示した配線構造の製造方法を示す
工程図である。
【図５】図１（ａ）に示した配線構造の製造方法を示す
工程図である。
【図６】図１（ａ）に示した配線構造の製造方法を示す
工程図である。
【図７】ヒステリシスカーブの一例を示すグラフであ
る。
【図８】ヒステリシスカーブの一例を示すグラフであ
る。
【図９】再結晶化温度の求め方を示す図である。
【図１０】ビアチェーン抵抗を測定する原理を説明する
ための図である。
【図１１】ヒステリシスカーブの測定結果の一例を示す
グラフである。
【図１２】ヒステリシスカーブの測定結果の一例を示す
グラフである。
【図１３】ヒステリシスカーブの測定結果の一例を示す
グラフである。
【図１４】ヒステリシスカーブの測定結果の一例を示す
グラフである。
【図１５】ヒステリシスカーブの測定結果の一例を示す
グラフである。
【図１６】Ａｇ−Ｃｕの２成分系共融化合物の状態図で
ある。
【図１７】銀含有量と配線抵抗値との関係を示す図であ
る。
【符号の説明】
２２ａ 第一の配線 ２２ｂ 第二の配線 ２８ 接続プラグ １０１ 絶縁膜 １０２ バリアメタル膜 １０３ 銅銀合金膜 １０４ 層間絶縁膜 １０５ 配線溝 １０６ バリアメタル膜 １０６ａ バリアメタル膜 １０６ｂ バリアメタル膜 １０７ シード金属膜 １０８ 銀含有膜 １１０ 銅めっき膜 １１１ 銅銀合金膜 １１１ａ 層間接続プラグ １１１ｂ 銅銀合金膜 １１４ 銅銀合金めっき膜 １１７ 銅めっき膜 １２１ａ 下層配線 １２１ｂ 上層配線 １２２ 空洞
フロントページの続き Ｆターム(参考） 4K024 AA09 AA10 AB15 BA09 BB12 CA01 GA16 4M104 BB04 BB08 BB14 BB17 BB18 BB30 BB32 BB33 BB38 DD15 DD20 DD37 DD43 DD52 DD53 DD75 DD78 DD83 FF17 FF18 FF22 HH02 HH05 5F033 HH12 HH14 HH18 HH19 HH21 HH32 HH33 HH34 JJ01 JJ12 JJ14 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 KK12 KK14 KK18 KK19 KK21 KK32 KK33 KK34 LL09 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP28 QQ11 QQ21 QQ48 QQ73 RR01 RR05 RR06 RR08 RR09 RR11 RR21 RR25 WW00 WW03 WW04 WW05 XX06

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に金属領域を備える半導体
    装置であって、前記金属領域は銀を含む金属からなり、
    前記金属領域を構成する金属全体に対する銀の含有率が
    １質量％より大きいことを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上に金属領域を備える半導体
    装置であって、前記金属領域は銅および銀を含み、前記
    金属領域を構成する金属全体に対する銀の含有率が、銅
    に対する銀の固溶限を超えることを特徴とする半導体装
    置。
  3. 【請求項３】 半導体基板上に金属領域を備える半導体
    装置であって、前記金属領域の温度−応力曲線における
    ヒステリシス幅が１５０ＭＰａ以下であることを特徴と
    する半導体装置。
  4. 【請求項４】 半導体基板上に金属領域を備える半導体
    装置であって、前記金属領域を構成する金属の再結晶化
    温度が２００℃以上であることを特徴とする半導体装
    置。
  5. 【請求項５】 請求項３または４に記載の半導体装置に
    おいて、前記金属領域は銀を含む金属からなることを特
    徴とする半導体装置。
  6. 【請求項６】 請求項１乃至５いずれかに記載の半導体
    装置において、前記金属領域は、配線、プラグまたはパ
    ッドを構成することを特徴とする半導体装置。
  7. 【請求項７】 半導体基板上に金属領域を形成する工程
    と、前記金属領域の表面に銀含有液を接触させる工程
    と、前記金属領域を熱処理する工程と、を含むことを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項７に記載の半導体装置の製造方法
    において、前記金属領域が銅を含有することを特徴とす
    る半導体装置の製造方法。
  9. 【請求項９】 請求項７または８に記載の半導体装置の
    製造方法において、熱処理後の前記金属領域を構成する
    金属全体に対する銀の含有率が１質量％より大きいこと
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 半導体基板またはその上部に形成され
    た膜に銀含有液を接触させて銀を析出させる工程と、析
    出した銀の上に金属領域を形成する工程と、前記金属領
    域を熱処理する工程と、を含むことを特徴とする半導体
    装置の製造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、前記金属領域が銅を含有することを特徴
    とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１０または１１に記載の半導体
    装置の製造方法において、熱処理後の前記金属領域を構
    成する金属全体に対する銀の含有率が１質量％より大き
    いことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 半導体基板の素子形成面に銀を含むめ
    っき液を接触させ、前記半導体基板上に銀を含む金属領
    域を形成する工程を含むことを特徴とする半導体装置の
    製造方法。
  14. 【請求項１４】 請求項１３に記載の半導体装置の製造
    方法において、前記めっき液中の塩化物イオン濃度が、
    重量基準で１００ｐｐｍ以下であることを特徴とする半
    導体装置の製造方法。
  15. 【請求項１５】 請求項１３または１４に記載の半導体
    装置の製造方法において、前記めっき液は、銅０．０１
    〜５ｍｏｌ／Ｌ、銀０．０１〜５ｍｏｌ／Ｌ、エチレン
    ジアミン０．０１〜５ｍｏｌ／Ｌおよび水を含むことを
    特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１３または１４に記載の半導体
    装置の製造方法において、前記めっき液は、銅０．０１
    〜５ｍｏｌ／Ｌ、銀０．０１〜５ｍｏｌ／Ｌ、ピロリン
    酸またはその塩０．０１〜５ｍｏｌ／Ｌおよび水を含む
    ことを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１３乃至１６いずれかに記載の
    半導体装置の製造方法において、前記金属領域が銅を含
    有することを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160067A (ja) * 2006-11-28 2008-07-10 Kobe Steel Ltd 半導体装置のＣｕ配線およびその製造方法
JP2014528180A (ja) * 2011-09-28 2014-10-23 マイクロン テクノロジー， インク． スルー基板ビアの形成方法
WO2022264847A1 (ja) * 2021-06-18 2022-12-22 東京エレクトロン株式会社 金属含有膜および金属含有膜の製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4052868B2 (ja) * 2002-04-26 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6593221B1 (en) * 2002-08-13 2003-07-15 Micron Technology, Inc. Selective passivation of exposed silicon
US6945722B2 (en) * 2003-05-14 2005-09-20 The Valvoline Company, A Division Of Ashland, Inc. Combination tire sidewall protectant dispenser and applicator
JP4177192B2 (ja) * 2003-08-05 2008-11-05 株式会社日立ハイテクノロジーズ プラズマエッチング装置およびプラズマエッチング方法
US20050035455A1 (en) * 2003-08-14 2005-02-17 Chenming Hu Device with low-k dielectric in close proximity thereto and its method of fabrication
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
US7189292B2 (en) * 2003-10-31 2007-03-13 International Business Machines Corporation Self-encapsulated silver alloys for interconnects
KR100587658B1 (ko) * 2003-12-31 2006-06-08 동부일렉트로닉스 주식회사 이씨피공정에서의 터미날 효과 최소화 방법
US7169698B2 (en) 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
US7645364B2 (en) * 2004-06-30 2010-01-12 Lam Research Corporation Apparatus and method for plating semiconductor wafers
JP4178295B2 (ja) * 2004-07-14 2008-11-12 富士通マイクロエレクトロニクス株式会社 銅からなる配線を有する半導体装置及びその製造方法
JP4266360B2 (ja) * 2004-07-26 2009-05-20 株式会社神戸製鋼所 半導体装置のＣｕ系配線形成方法
US7705464B2 (en) * 2004-09-13 2010-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connection structure for semiconductor devices
JP2006165378A (ja) * 2004-12-09 2006-06-22 Sony Corp 半導体装置の製造方法
JP4634977B2 (ja) * 2006-08-15 2011-02-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
KR100841170B1 (ko) * 2007-04-26 2008-06-24 삼성전자주식회사 저저항 금속 배선 형성방법, 금속 배선 구조 및 이를이용하는 표시장치
US7696093B2 (en) * 2008-08-12 2010-04-13 Advanced Micro Devices, Inc. Methods for forming copper interconnects for semiconductor devices
EP2312641A1 (en) * 2009-10-13 2011-04-20 Ecole Polytechnique Fédérale de Lausanne (EPFL) Device comprising electrical contacts and its production process
CN102097363A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 金属互连方法
US20150382460A1 (en) * 2014-06-27 2015-12-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Printed circuit board (pcb) with wrapped conductor
CN104538346A (zh) * 2014-12-26 2015-04-22 上海集成电路研发中心有限公司 一种铜互连结构的形成方法
TWI754729B (zh) 2017-04-20 2022-02-11 日商上村工業股份有限公司 電鍍銅浴及電鍍銅皮膜
US10329681B2 (en) 2017-11-02 2019-06-25 National Chung Shan Institute Of Science And Technology Copper-silver dual-component metal electroplating solution and electroplating method for semiconductor wire

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2565844B1 (fr) * 1984-06-13 1988-10-28 Centre Nat Rech Scient Nouveaux microagregats de metaux non nobles, procede pour leur preparation et application a la catalyse de la photoreduction de l'eau
US5255258A (en) * 1987-09-24 1993-10-19 Canon Kabushiki Kaisha Microprobe, preparation thereof and electronic device by use of said microprobe
JPH02143429A (ja) * 1988-11-24 1990-06-01 Toshiba Corp 半導体装置及びその製造方法
JPH05102156A (ja) * 1991-10-09 1993-04-23 Sony Corp 半導体装置
JP3341401B2 (ja) 1993-10-22 2002-11-05 松下電器産業株式会社 めっき法による配線金属膜形成方法
US6016355A (en) * 1995-12-15 2000-01-18 Veridicom, Inc. Capacitive fingerprint acquisition sensor
US6143116A (en) * 1996-09-26 2000-11-07 Kyocera Corporation Process for producing a multi-layer wiring board
US5922537A (en) * 1996-11-08 1999-07-13 N.o slashed.AB Immunoassay, Inc. Nanoparticles biosensor
US5925577A (en) * 1997-02-19 1999-07-20 Vlsi Technology, Inc. Method for forming via contact hole in a semiconductor device
US6159620A (en) * 1997-03-31 2000-12-12 The Regents Of The University Of California Single-electron solid state electronic device
KR100265993B1 (ko) * 1997-04-02 2000-10-02 김영환 반도체장치의 금속배선층 형성방법
EP1025587A4 (en) * 1997-07-21 2000-10-04 Aguila Technologies Inc SEMICONDUCTOR FLIPCHIP PACK AND PRODUCTION METHOD THEREFOR
JP3040745B2 (ja) * 1998-01-12 2000-05-15 松下電子工業株式会社 半導体装置及びその製造方法
JP3191759B2 (ja) * 1998-02-20 2001-07-23 日本電気株式会社 半導体装置の製造方法
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6100194A (en) * 1998-06-22 2000-08-08 Stmicroelectronics, Inc. Silver metallization by damascene method
US6104062A (en) * 1998-06-30 2000-08-15 Intersil Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US6949464B1 (en) * 1998-09-03 2005-09-27 Micron Technology, Inc. Contact/via force fill techniques
JP2000269214A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2000349085A (ja) * 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
US6521532B1 (en) * 1999-07-22 2003-02-18 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance
US6440849B1 (en) * 1999-10-18 2002-08-27 Agere Systems Guardian Corp. Microstructure control of copper interconnects
JP2001144128A (ja) 1999-11-15 2001-05-25 Ebara Corp 導電体の印刷方法
US20070042549A1 (en) * 2000-04-17 2007-02-22 Fairchild Semiconductor Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
US6291082B1 (en) * 2000-06-13 2001-09-18 Advanced Micro Devices, Inc. Method of electroless ag layer formation for cu interconnects
JP2002075995A (ja) 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002263880A (ja) * 2001-03-06 2002-09-17 Hitachi Cable Ltd Ｐｂフリー半田、およびこれを使用した接続用リード線ならびに電気部品
US6717189B2 (en) * 2001-06-01 2004-04-06 Ebara Corporation Electroless plating liquid and semiconductor device
JP2003218084A (ja) * 2002-01-24 2003-07-31 Nec Electronics Corp 除去液、半導体基板の洗浄方法および半導体装置の製造方法
JP4052868B2 (ja) * 2002-04-26 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US20030217828A1 (en) * 2002-05-22 2003-11-27 Mark Opoku-Adusei Metal matrix composite having improved microstructure and the process for making the same
JP2004039916A (ja) * 2002-07-04 2004-02-05 Nec Electronics Corp 半導体装置およびその製造方法
US7111771B2 (en) * 2003-03-31 2006-09-26 Intel Corporation Solders with surfactant-refined grain sizes, solder bumps made thereof, and methods of making same
US20060000808A1 (en) * 2004-07-01 2006-01-05 Fuji Photo Film Co., Ltd. Polishing solution of metal and chemical mechanical polishing method
US7989338B2 (en) * 2005-06-15 2011-08-02 Globalfoundries Singapore Pte. Ltd. Grain boundary blocking for stress migration and electromigration improvement in CU interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160067A (ja) * 2006-11-28 2008-07-10 Kobe Steel Ltd 半導体装置のＣｕ配線およびその製造方法
JP2008288574A (ja) * 2006-11-28 2008-11-27 Kobe Steel Ltd 半導体装置のＣｕ配線およびその製造方法
JP2014528180A (ja) * 2011-09-28 2014-10-23 マイクロン テクノロジー， インク． スルー基板ビアの形成方法
WO2022264847A1 (ja) * 2021-06-18 2022-12-22 東京エレクトロン株式会社 金属含有膜および金属含有膜の製造方法

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