JP2005317804A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体装置に設けられた微細な配線溝内または接続孔内に、十分に銅合金化させた配線材料を形成する。
【解決手段】 基板上の絶縁膜に設けられた配線溝または接続孔の内部に銅−アルミニウム合金配線が配された半導体装置の製造方法において、前記配線溝または接続孔の内部形状に沿って前記配線溝または接続孔の内部形状を反映する金属バリア層を形成する工程と、前記金属バリア層の上に、前記金属バリア層の形状に沿ってアルミニウムを含有した金属膜を形成する工程と、前記金属膜で内部表面が覆われた前記配線溝または接続孔の内部を埋めるようにして純銅からなる配線材料を配する配線材料充填工程と、前記金属膜と前記配線材料とをアニーリングすることにより、前記金属膜中のアルミニウムと配線材料中の純銅とを合金化して、前記配線溝または接続孔の内部に銅−アルミニウム合金配線を形成する工程とを備える。
【選択図】 図５

Description

本発明は、半導体装置の製造方法に関し、特に、半導体装置に銅合金からなる微細配線を形成する技術に関する。

銅系の導電材料を用いた配線は、アルミニウム系に比して低抵抗で高いエレクトロマイグレーション（ＥＭ）耐性を有するため、半導体装置の高集積化および微細化に伴う配線の微細配線化の要求に応え得る高信頼性材料として期待されている。特に、銅合金は、純銅よりも優れたＥＭ耐性を発揮する配線材料として注目されている。

微細配線構造を形成する方法として、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）法と呼ばれるプロセスが一般的に用いられている。ダマシン法は、基板上の絶縁膜に接続孔（ビア孔）または配線溝を形成した後、基板の表面に導電性膜を堆積し、化学機械的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による研磨・成型を行って配線溝や接続孔の内部に金属配線を配するものであり、エッチング法による加工が困難な銅系の配線材料を用いた微細配線構造の形成方法として適している。

また、銅系の配線を配線溝等に埋め込む手法としては電解メッキ法が実用されている。この電界メッキ法は、配線溝等に沿って銅系のシード膜を設けた後、当該シード膜を電界メッキ用の電極として、銅系メッキ膜を成膜して銅系配線を形成するものである。

ここで、銅合金のメッキ膜を成膜するにはシード膜を銅合金で形成しておく必要があるが、銅合金化するとシード膜を薄くすることが難しくなり、微細な配線溝等の内部にシード膜を良好に形成することが難しい。さらに、添加金属と銅との間には析出電位差が必ず存在するため、電界メッキ法の電極として銅合金のシード膜を用いて、銅合金メッキ膜を均一に成膜することが困難である。

そこで、銅合金からなる導電膜を配線溝等の内部に直接成膜することに代えて、銅メッキ膜を配線溝等の内部に埋め込んだ後、この銅メッキ膜上にアルミニウム膜を堆積させ、このアルミニウム膜と銅メッキ膜とをアニーリングさせることにより、配線溝や接続孔の内部に銅合金からなる導電膜を間接的に形成させることを目的とした技術がある（例えば、特許文献１参照。）。

特開２００４−３１８４７（図８）

しかしながら、この特許文献１に記載の技術にかかる銅合金化方法では、銅メッキ膜の上部から配線溝や接続孔の深部にまでアルミニウムが拡散しにくく、配線溝等の内部に配された配線材料を十分に銅合金化させられないため、半導体装置における配線のＥＭ耐性を十分に高めることができない。

本発明は上記課題を解決するものであり、半導体装置に設けられた微細な配線溝や接続孔の内部に、十分に銅合金化させた配線材料を配することができる、半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明にかかる半導体装置の製造方法は、基板上の絶縁膜に設けられた配線溝または接続孔の内部に銅−アルミニウム合金配線が配された半導体装置の製造方法において、前記配線溝または接続孔の内部形状に沿って前記配線溝または接続孔の内部形状を反映する金属バリア層を形成する工程と、前記金属バリア層の上に、前記金属バリア層の形状に沿ってアルミニウムを含有した金属膜を形成する工程と、前記金属膜で内部表面が覆われた前記配線溝または接続孔の内部を埋めるようにして純銅からなる配線材料を配する配線材料充填工程と、前記金属膜と前記配線材料とをアニーリングすることにより、前記金属膜中のアルミニウムと配線材料中の純銅とを合金化して、前記配線溝または接続孔の内部に銅−アルミニウム合金配線を形成する工程とを備えることを特徴とする。

なお、本明細書中でいう『純銅』とは、純度が１００％のものに限られるわけでは勿論なく、金属材料の析出電位差による悪作用で配線材料の良好な充填が阻害されない限りは、銅以外の金属材料を若干含むものであってもよい。

銅系配線材料のエレクトロマイグレーション現象を抑制するには、配線材料を銅合金化してその拡散係数を小さくする必要がある。ここで、銅合金化は、加熱によって銅に他の金属材料を固溶（アニーリング）させるものであるが、他の金属材料としては、銅に全固溶して合金化し、かつ配線下層に設けられている半導体素子を熱破損させないために、できる限り低温で合金化する材料を選択することが重要である。また、銅を合金化させると、一般に配線強度は向上するものの電気伝導度が下がるため、合金化によって銅の電気伝導度に与える悪影響が最も少ない金属材料を選択することも重要であり、これらの条件を統合的に満たす最適な金属材料としてアルミニウムがあげられる。

アルミニウムは、銅と比べて融点が低いためアニーリング時に原子の移動が比較的起こりやすいが、上記特許文献１のような、銅メッキ膜の上部に堆積したアルミニウム膜を、アニーリング時のアルミニウム供給源とする従来の製造方法であると、アルミニウム供給源からの距離が長いため、配線溝や接続孔の内部に設けられた配線材料までをも、十分に銅合金化することができない。

これに対し、本発明にかかる上記構成の半導体装置の製造方法では、上記金属膜を形成する工程および配線材料充填工程を備えており、配線溝または接続孔の側面や底面の形状を反映するようにして形成されたアルミニウムを含有した金属膜を、アニーリング時のアルミニウム供給源とし、かつこのアルミニウム供給源に面対応させて配線材料を配し、しかる後にアニーリングする。したがって、配線溝等の全面で十分に銅の合金化が進む。

また、上記従来の製造方法であると、結晶成長装置内で金属バリア層と銅シード膜とを形成した後、メッキ装置に基板を移してメッキ膜を形成し、再び結晶成長装置内に基板を戻してアルミニウム膜を形成する必要があるが、本発明にかかる上記構成の製造方法であると、金属バリア層、アルミニウムを含有する金属膜および銅シード膜を同一の結晶成長装置内で連続して形成した後、メッキ装置に基板を移してメッキ膜を形成するため、異機能の成膜装置間で基板を移動させる工程数が少なくなり、半導体装置の生産効率が向上する。

上記本発明にかかる半導体装置の製造方法は、さらに、前記配線材料充填工程が、前記金属膜の上に、前記金属膜の形状に沿って純銅からなるシード膜を形成する第１工程と、前記シード膜を電極とする電界メッキ法により、前記シード膜で内部表面が覆われた前記配線溝または接続孔の内部を埋めるようにして純銅からなるメッキ膜を形成する第２工程とからなる構成とすることができる。

電界メッキ法は、金属の堆積速度がスパッタ法やＣＶＤ法におけるそれと比べて顕著に速いため、金属の成膜工程を高速度化することができる。また、堆積させた金属膜中の空孔率を顕著に低くすることができる点も有用である。ここで、上記構成の製造方法であると、純銅を用いることでシード膜が薄化されるため、微細な配線溝等の内部にも、電界メッキ法にかかる電極としてのシード膜を良好に形成することができる。さらに、このシード膜は純銅であることから、純銅における低抵抗性を反映して低い比抵抗を示すため、メッキ膜の堆積速度が速くなる。また、上記構成であると、上述したように堆積させた金属中の空孔率が顕著に低くなるため、配線材料の埋め込み性が劣化しにくくなる。

上記本発明にかかる半導体装置の製造方法は、さらに、前記配線溝または接続孔の内部に配された銅−アルミニウム合金配線および金属バリア層以外の銅−アルミニウム合金および金属バリア層を、化学機械的研磨法により除去する工程を備える構成とすることができる。

この構成であると、上記金属バリア層、金属膜、シード膜の形成時に、配線溝または接続孔の外部に食み出して成長してしまった無用な層または膜を化学機械的研磨法により除去するので、半導体装置の信頼性が高まる。

上記本発明にかかる半導体装置の製造方法は、さらに、前記シード膜の膜厚が略均一であり、当該膜厚が５０ｎｍ以上１５０ｎｍ以下である構成とすることができる。

この構成であると、膜厚が略均一なシード膜を電極として用いるため、シード膜上の電位差の分散がほとんどない。これにより、メッキ膜を均一な速度で堆積させて、斑のないメッキ膜を形成することができる。また、膜厚が５０ｎｍ以上１５０ｎｍ以下であると、一般的な配線溝または接続孔に比して十分に薄いため、電界メッキ法の電極として機能し、半導体装置に設けられた微細な配線溝等の内部に、十分に銅合金化させた配線材料を簡単に形成することができる。

本発明によると、配線溝または接続孔の内部に配された配線材料の側面および底面に沿って、アニーリング時のアルミニウム供給源となる金属膜を配するので、アニーリングによって配線材料を十分に銅合金化することができ、それゆえ半導体装置に設けられた微細な配線溝等の内部に銅−アルミニウム合金配線を形成することができる。これにより、半導体装置に設けられた微細配線におけるＥＭ耐性を顕著に高めることができる。

また、１つの成膜装置を用いて金属バリア層から銅シード膜までを連続成長させることができるため、従来の技術にかかる製造方法に比してアニーリング工程までの前工程において異機能の成膜装置間で基板を移動させる回数が少なくなり、半導体装置の生産効率が向上する。

本発明の半導体装置の製造方法にかかる最良の形態について以下に説明するが、本発明の要旨を変更しない限りにおいて、以下で具体的に示す形態に限定されるものではない。

〔実施の形態１〕
本実施の形態１について図面を参照しながら説明する。図１〜図７は本実施の形態１にかかる半導体装置の製造工程を模式的に示す工程断面図である。

図１は、基板上に積層された絶縁膜に配線溝が形成される工程を示す工程断面図である。まず、トランジスタ素子や容量素子等の半導体素子（図示せず）が設けられたボロンリンドープ酸化膜（ＢＰＳＧ膜）からなる半導体基板１００が、この半導体基板に接して設けられた第１の絶縁膜である厚さ約５０ｎｍの窒化シリコン膜（ＳｉＮ膜）１０１と、このＳｉＮ膜１０１に接して設けられた厚さ約３５０ｎｍ第２の絶縁膜であるフッ化珪酸塩ガラス膜（ＦＳＧ膜）１０２とで覆われている製造途中の半導体装置を用意した後、フォトエッチング法によりＦＳＧ膜およびＳｉＮ膜の一部をエッチングし、図１で示すように、配線溝１０９を形成した。なお、この配線溝１０９の幅は約１５０ｎｍとし、深さは約４００ｎｍとしたが、半導体装置の設計に応じて様々な幅や深さとすることができるのは勿論である。

次に、スパッタ法またはＣＶＤ法にかかる公知の結晶成長装置内に基板を移動させた後、図２で示すように、形成された配線溝１０９の内部形状に沿って配線溝１０９の内部形状を反映するようにして、スパッタ法またはＣＶＤ法により、窒化タンタル（ＴａＮ）からなる厚さ約１〜３０ｎｍの金属バリア層１０３を形成した。なお、スパッタ法またはＣＶＤ法を用いることにより、この金属バリア層１０３は、配線溝１０９の側面や底面の他にも、配線溝部分以外のＦＳＧ膜１０２の表面上にも同時に形成される。また、この金属バリア層は、後述する合金配線１０８に含まれる銅が、ＦＳＧ膜１０２、ＳｉＮ膜１０１または半導体基板１００中に拡散してしまうことを防止できる限り、その材料および膜厚を限定するものではなく、例えばその材料として窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化タングステン（ＷＮ）等を用いることもでき、また単層構造に代えて、これらの材料を組み合わせた２層以上の積層構造とすることもできる。

続いて、図３で示すように、金属バリア層１０３の上に、金属バリア層１０３の形状を反映するようにして、スパッタ法またはＣＶＤ法により、純アルミニウム（Ａｌ）、またはＡｌＣｕ等のアルミニウムに少量の他金属が含まれた金属材料からなる厚さ約１０〜１００ｎｍの金属膜１０４を形成した。ここで、この金属膜１０４の厚さとしては、前記厚みに特に限定されるものではないが、この厚みに依存して後述する合金配線１０８中のＡｌ含有量が規定されるため、半導体装置の設計に応じて適切な厚みを選択することが重要である。これは、合金配線１０８中のＡｌ含有量が少なすぎると合金配線における銅原子のエレクトロマイグレーションの防止効果が十分に得られなくなる一方、Ａｌ含有量が多すぎると合金配線の抵抗値が実質的にＡｌ配線と同等となってしまい、銅の有する低い比抵抗特性を十分に活用できなくなるためである。なお、スパッタ法またはＣＶＤ法を用いることにより、この金属膜１０４は、上記金属バリア層１０３と同様に配線溝１０９の側面上および底面上に加えて、配線溝部分以外のＦＳＧ膜１０２の表面上にも同時に形成される。

次に、図４で示すように、金属膜１０４の上に、金属膜１０４の形状を反映するようにして、スパッタ法またはＣＶＤ法により、純銅からなる厚さ約５０〜１５０ｎｍのシード膜１０５を形成した。ここで、このシード膜１０５は、後述するメッキ膜１０６を電界メッキで成膜させる際の電極として機能するが、斑の少ないメッキ膜を形成させるため、配線溝の側面および底面に相当する部分に沿って均一な厚みで形成し、シード膜上の電位差分散がほとんどないようにすることが好ましい。そのため、このシード膜１０５の形成には、スパッタ法よりもＣＶＤ法を用いることがより好ましい。なお、上記金属バリア層１０３と同様に、このシード膜１０５は、配線溝１０９の側面上および底面上に加えて、配線溝部分以外のＦＳＧ膜１０２の表面上にも同時に形成される。

基板をメッキ装置内に移動させた後、形成したシード膜１０５を電極とし、硫酸銅を主成分とするメッキ液を用いた電界メッキ法（電流密度：約３〜５０ｍＡ／ｃｍ²）によって、純銅からなるメッキ膜１０６を、シード膜１０５で内部表面が覆われた配線溝１０９の内部を埋めるようにして成膜することにより、図５で示すような、上記金属膜１０４で内部表面が覆われた配線溝１０９の内部を埋めるようにして純銅からなる配線材料を配した（配線材料充填工程）。ここで、配線材料充填工程としては、スパッタ法またはＣＶＤ法を用いて金属膜１０４に接して純銅膜を連続成長させ、配線溝の内部を配線材料で埋め込むこともできるが、上述した電界メッキ法であると、これらの方法に比して、メッキ膜部分の成膜速度が顕著に速く、また、メッキ膜部分における空孔発生率を顕著に低くすることができるため好ましい。なお、このメッキ膜１０６は、電界メッキにより、配線溝１０９の内部および上部に加えて、配線溝部分以外のＦＳＧ膜１０２の表面上にも同時に形成される。

続いて、約１５０〜４５０℃で約１５〜６０分間熱処理し、シード膜１０５およびメッキ膜１０６からなる配線材料中の純銅に金属膜１０４中のアルミニウムを全固溶させて合金化し、図６で示すように、配線溝１０９の内部を埋め込む銅−アルミニウム合金膜１０７を転換形成した（アニーリング工程）。

最後に、基板を化学機械的研磨装置（ＣＭＰ装置）内に移動させた後、配線溝の外部に配されている銅−アルミニウム合金膜１０７および金属バリア膜１０３を化学機械的研磨法（ＣＭＰ法）によって研磨除去し、図７で示すように、配線溝１０９の内部に銅−アルミニウム合金からなる合金配線１０８が配されるように成型して、半導体装置における溝配線を完成させた。なお、このＣＭＰ法による研磨除去は上記アニーリング工程に先んじて行うこともできるが、この場合には異機能の成膜装置間で基板を移動させる回数が多くなるため、アニーリング工程後に行う方が好ましい。

このような本実施の形態１にかかる製造方法であると、配線溝内に配された配線材料の側面および底面に接してアニーリング時のアルミニウム供給源となる金属膜を配する工程を備えているため、アニーリングによって配線材料を十分に銅合金化させることができ、半導体装置に設けられた微細な配線溝の内部に十分に合金化した銅−アルミニウム合金配線を配することができる。

また、１つの成膜装置を用いて金属バリア層から銅シード膜までを連続成長させることができるため、従来の技術にかかる製造方法に比してアニーリング工程までの前工程において異機能の成膜装置間で基板を移動させる回数が少なくなる結果、配線溝を有する半導体装置の生産効率を向上することができる。

〔実施の形態２〕
図８〜図１４は本実施の形態２における半導体装置の製造工程を模式的に示す工程断面図である。なお、以下、本実施の形態２について図面を参照しながら説明するが、上記実施の形態１と同様の技術的側面についてはその説明を省略する。

まず、上記実施の形態１にかかる溝配線（合金配線１０８）が設けられた基板１００におけるＦＳＧ絶縁膜１０２および合金配線１０８の上面が、厚さ約５０ｎｍの窒化シリコン膜（ＳｉＮ膜）２０１と、このＳｉＮ膜２０１に接して設けられた厚さ約４００ｎｍＦＳＧ膜２０２とで覆われている製造途中の半導体装置を用意した後、フォトエッチング法によりＦＳＧ膜２０２およびＳｉＮ膜２０１の一部をエッチングし、図８で示すように、接続孔（ビア孔）２０９を形成した。なお、この接続孔２０９の幅は約１８０ｎｍとし、深さは約４５０ｎｍとしたが、後述する合金配線１０８への接続配線（ビア）として機能させることができる限り、半導体装置の設計に応じて様々な幅や深さとすることができるのは勿論である。

次に、スパッタ法またはＣＶＤ法にかかる公知の結晶成長装置内に基板を移動させた後、図９〜図１２で示すように、形成された接続孔２０９の上に、当該接続孔の内部形状を反映するようにして、スパッタ法またはＣＶＤ法により、厚さ約３０ｎｍの金属バリア層２０３と、厚さ約５０ｎｍの金属膜２０４と、厚さ約１００ｎｍのシード膜２０５とをそれぞれ形成した。なお、それぞれの材料は、上記実施の形態１におけるそれと同様である。

続いて、基板をメッキ装置内に移動させた後、形成したシード膜２０５を電極とした電界メッキ法（電流密度：約３〜５０ｍＡ／ｃｍ²）によって、図１２で示すような、上記金属膜２０４で内部表面が覆われた接続孔２０９の内部を埋めるようにして純銅からなる配線材料を配した。

その後、加熱により、シード膜２０５およびメッキ膜２０６からなる配線材料中の純銅に金属膜２０４中のアルミニウムを全固溶させて合金化し、図１３で示すように、接続孔２０９の内部を埋め込む銅−アルミニウム合金膜２０７を転換形成した。

最後に、基板をＣＭＰ装置内に移動させた後、接続孔の外部に配されている銅−アルミニウム合金膜２０７および金属バリア膜２０３をＣＭＰ法によって研磨除去し、図１４で示すように、接続孔の内部に銅−アルミニウム合金からなる合金配線１０８が配されるように成型して、半導体装置における接続配線（ビア）を完成させた。

このような本実施の形態２にかかる製造方法であると、接続孔内に配された配線材料の側面および底面に沿って、アニーリング時のアルミニウム供給源となる金属膜を配するので、半導体装置に設けられた微細な接続孔の内部に十分に合金化した銅−アルミニウム合金配線を形成することができる。また、アニーリング工程までの前工程において異機能の成膜装置間で基板を移動させる回数が少なくなるため、接続配線を有する半導体装置の生産効率を向上することができる。

〔実施の形態３〕
図１５〜図２１は本実施の形態３における半導体装置の製造工程を模式的に示す工程断面図である。なお、以下、本実施の形態３について図面を参照しながら説明するが、上記実施の形態１と同様の技術的側面についてはその説明を省略する。

まず、上記実施の形態１にかかる下部溝配線（合金配線１０８）が設けられた基板１００におけるＦＳＧ絶縁膜１０２および合金配線１０８の上面が、厚さ約５０ｎｍの窒化シリコン膜（ＳｉＮ膜）２０１と、このＳｉＮ膜２０１に接して設けられた厚さ約４００ｎｍのＦＳＧ膜２０２と、このＦＳＧ膜２０２に接して設けられた厚さ約５０ｎｍの窒化シリコン膜（ＳｉＮ膜）３０１と、このＳｉＮ膜３０１に接して設けられた厚さ約４００ｎｍのＦＳＧ膜３０２とで覆われている製造途中の半導体装置を用意した後、フォトエッチング法によりＦＳＧ膜２０２、ＦＳＧ膜３０２、ＳｉＮ膜２０１およびＳｉＮ膜２０２の一部をエッチングし、図１５で示すように、接続孔（ビア孔）２０９と配線溝３０９とを形成した。なお、この接続孔２０９と配線溝３０９の幅はそれぞれ約１８０ｎｍ、約２００ｎｍとし、深さはそれぞれ約４５０ｎｍとしたが、半導体装置の設計に応じて様々な幅や深さとすることができるのは勿論である。

次に、スパッタ法またはＣＶＤ法にかかる公知の結晶成長装置内に基板を移動させた後、図１６〜図１９で示すように、形成された接続孔２０９と配線溝３０９との内部形状に沿ってそれらの内部形状を反映するようにして、スパッタ法またはＣＶＤ法により、厚さ約３０ｎｍの金属バリア層３０３と、厚さ約５０ｎｍの金属膜３０４と、厚さ約１００ｎｍのシード膜３０５とを形成した。なお、それぞれの材料は、上記実施の形態１におけるそれと同様である。

続いて、基板をメッキ装置内に移動した後、形成したシード膜３０５を電極とした電界メッキ法（電流密度：約３〜５０ｍＡ／ｃｍ²）によって、図２０で示すような、上記金属膜３０４で内部表面が覆われた接続孔２０９や配線溝３０９の内部を埋めるようにして純銅からなる配線材料を配した。

その後、加熱により、シード膜３０５およびメッキ膜３０６からなる配線材料中の純銅に金属膜３０４中のアルミニウムを全固溶させて合金化し、図１３で示すように、接続孔２０９と配線溝３０９との内部を埋め込む銅−アルミニウム合金膜３０７を転換形成した。

最後に、基板をＣＭＰ装置内に移動させた後、配線溝３０９の外部に配されている銅−アルミニウム合金膜３０７および金属バリア膜３０３をＣＭＰ法によって研磨除去し、図２１で示すように、接続孔の内部に銅−アルミニウム合金からなる合金配線３０８が配されるように成型して、半導体装置における上部溝配線と、上部と下部の溝配線を導通する接続配線とを完成させた。

このような本実施の形態３にかかる製造方法であると、接続孔と配線溝の内部に配された配線材料の側面や底面に沿って、アニーリング時のアルミニウム供給源となる金属膜を配しているため、半導体装置に設けられた微細な接続孔や配線溝の内部に十分に合金化した銅−アルミニウム合金配線を形成することができる。また、アニーリング工程までの前工程において異機能の成膜装置間で基板を移動させる回数が少なくなるため、上部と下部の溝配線が接続配線で導通された構造を有する半導体装置の生産効率を向上することができる。

以上説明したように、本発明によると、半導体装置に設けられた微細な配線溝内または接続孔内に、十分に銅合金化した配線材料を形成することができ、半導体装置の配線におけるＥＭ耐性を高めることにも利用できるので、その産業上の利用可能性は大きい。

図１は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、基板上に積層された絶縁膜に配線溝が設けられた基板を示す矢状断面図である。 図２は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１の配線溝の内部形状に沿ってその内部形状を反映するようにして金属バリア層が設けられた基板を示す矢状断面図である。 図３は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図２の金属バリア層の上に金属バリア層に沿って金属膜が設けられた基板を示す矢状断面図である。 図４は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図３の金属膜の上に金属膜の形状に沿ってシード膜が設けられた基板を示す矢状断面図である。 図５は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図４のシード膜に接してメッキ膜が設けられ、配線溝内が当該メッキ膜で埋め込まれた基板を示す矢状断面図である。 図６は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、アニーリングによる組成転換によって、配線溝の内部に銅−アルミニウム膜が配された基板を示す矢状断面図である。 図７は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図６にかかる配線溝内に設けられた以外の銅−アルミニウム合金および金属バリア層が、化学機械的研磨法により除去された基板を示す矢状断面図である。 図８は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、配線溝内にのみ銅−アルミニウム合金配線および金属バリア層が設けられ、かつ基板上にさらに積層された別の絶縁膜に接続孔が設けられた基板を示す矢状断面図である。 図９は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図８の接続孔の内部形状に沿ってその内部形状を反映するようにして別の金属バリア層が設けられた基板を示す矢状断面図である。 図１０は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図９の別の金属バリア層の上に金属バリア層の形状に沿って別の金属膜が設けられた基板を示す矢状断面図である。 図１１は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１０の別の金属膜の上に金属膜の形状に沿って別のシード膜が設けられた基板を示す矢状断面図である。 図１２は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１１の別のシード膜に接して別のメッキ膜が設けられ、接続孔内が当該別のメッキ膜で埋め込まれた基板を示す矢状断面図である。 図１３は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、アニーリングによる組成転換によって、接続孔の内部に別の銅−アルミニウム膜が配された基板を示す矢状断面図である。 図１４は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、接続孔と配線溝との内部に設けられた以外の銅−アルミニウム合金および金属バリア層が、化学機械的研磨法により除去された基板を示す矢状断面図である。 図１５は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図７の配線溝内にのみ銅−アルミニウム合金配線および金属バリア層が設けられ、この基板上に、接続孔を有する別の絶縁膜と、別の配線溝を有するさらに別の絶縁膜とが積層された基板を示す矢状断面図である。 図１６は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１５の接続孔および別の配線溝の内部形状に沿ってそれらの内部形状を反映するようにして別の金属バリア層が設けられた基板を示す矢状断面図である。 図１７は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１６の別の金属バリア層の上に、金属バリア層の形状に沿って別の金属膜が設けられた基板を示す矢状断面図である。 図１８は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１７の別の金属膜の上に、金属膜の形状に沿って別のシード膜が設けられた基板を示す矢状断面図である。 図１９は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１８の別のシード膜に接して別のメッキ膜が設けられ、接続孔と別の配線溝とが当該別のメッキ膜で埋め込まれた基板を示す矢状断面図である。 図２０は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、アニーリングによる組成転換によって、接続孔内と別の配線溝内とが銅−アルミニウム膜で埋め込まれた基板を示す矢状断面図である。 図２１は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、接続孔内および別の配線溝内に配された以外の銅−アルミニウム合金および金属バリア層が、化学機械的研磨法により除去された基板を示す矢状断面図である。

符号の説明

１００ 基板
１０１ ＳｉＮ絶縁膜
１０２ ＦＳＧ絶縁膜
１０３ 金属バリア層
１０４ 金属膜
１０５ シード膜
１０６ メッキ膜
１０７ 銅−アルミニウム合金膜
１０８ 合金配線
１０９ 配線溝
２０１ ＳｉＮ絶縁膜
２０２ ＦＳＧ絶縁膜
２０３ 金属バリア層
２０４ 金属膜
２０５ シード膜
２０６ メッキ膜
２０７ 銅−アルミニウム合金膜
２０８ 合金配線
２０９ 接続孔
３０１ ＳｉＮ絶縁膜
３０２ ＦＳＧ絶縁膜
３０３ 金属バリア層
３０４ 金属膜
３０５ シード膜
３０６ メッキ膜
３０７ 銅−アルミニウム合金膜
３０８ 合金配線
３０９ 配線溝

Claims (4)

1. 基板上の絶縁膜に設けられた配線溝または接続孔の内部に銅−アルミニウム合金配線が配された半導体装置の製造方法において、
   前記配線溝または接続孔の内部形状に沿って前記配線溝または接続孔の内部形状を反映する金属バリア層を形成する工程と、
   前記金属バリア層の上に、前記金属バリア層の形状に沿ってアルミニウムを含有した金属膜を形成する工程と、
   前記金属膜で内部表面が覆われた前記配線溝または接続孔の内部を埋めるようにして純銅からなる配線材料を配する配線材料充填工程と、
   前記金属膜と前記配線材料とをアニーリングすることにより、前記金属膜中のアルミニウムと配線材料中の純銅とを合金化して、前記配線溝または接続孔の内部に銅−アルミニウム合金配線を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 前記配線材料充填工程が、
   前記金属膜の上に、前記金属膜の形状に沿って純銅からなるシード膜を形成する第１工程と、
   前記シード膜を電極とする電界メッキ法により、前記シード膜で内部表面が覆われた前記配線溝または接続孔の内部を埋めるようにして純銅からなるメッキ膜を形成する第２工程と
   からなることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記配線溝または接続孔の内部に配された銅−アルミニウム合金配線および金属バリア層以外の銅−アルミニウム合金および金属バリア層を、化学機械的研磨法により除去する工程をさらに備える
   ことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記シード膜の膜厚が略均一であり、当該膜厚が５０ｎｍ以上１５０ｎｍ以下である
   ことを特徴とする請求項２記載の半導体装置の製造方法。
   
   

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