JP2008053639A - 半導体装置および多層配線基板 - Google Patents

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Abstract

【課題】低比誘電率の熱ビアを提供し、もって層間絶縁の低誘電率化と高熱伝導率化を同時に実現することができる多層配線基板および半導体装置を提供する。
【解決手段】多層配線構造の第1の配線層101と第2の配線層102との間に比誘電率が平均して2.5以下の気体または絶縁物を介在させるとともに、第1の配線層101における配線と第2の配線層102における配線との間に所望の導電接続体を設け、さらに第1の配線層101における所定の配線と第2の配線層102における所定の配線との間に比誘電率が5以下の絶縁物熱伝導体を設ける。
【選択図】図1

Description

本発明は、IC、LSI等の多層配線構造を有する半導体装置および半導体、導体、および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基板に関するものである。
ICやLSI等の半導体装置では、その中の各種素子の集積化に伴う配線の長さ及び面積の増加に対応するため、多層配線構造が用いられている。そして、これらの半導体装置では、更なる高集積化に対応するため、配線パターン微細化が進められ、配線断面積が小さくなる一方で、高速動作を実現するため、配線に流れる電流は増加する傾向にある。つまり、これらの半導体装置では、各配線に流れる電流の密度が増大する傾向にある。
各配線における電流密度の増加は、ジュール熱の発生量を増大させ、配線の劣化を始めとする種々の問題を招くため、配線に発生した熱を効率よく取り除く必要がある。
また、この種の半導体装置の動作速度は、配線の抵抗値Rと配線の有する容量Cとの積、即ちRC時定数によって大きく制限される。したがって、半導体装置の動作速度を高くするには、配線の抵抗値Rを低減するだけでなく、容量Cを低減する必要がある。
上記のような問題は、個別の多層配線構造半導体チップに存在するだけでなく、半導体チップを搭載した半導体パッケージの多層配線構造にも存在するし、また、多数の半導体装置を実装した多層配線構造を有する基板(所謂プリント基板等)やその他の多層配線基板にも存在する。すなわち、いくら個別の半導体チップにおいて配線の熱を除去したり配線のRCを下げて動作速度を早くしても、パッケージや配線基板の多層配線構造が熱対応不備のものだったりRCが大きければ、全体として動作速度が遅くなり、熱による問題が回避できないからである。
上記問題を解決すべく従来提案された多層配線構造には、層間絶縁膜として、SiOや、Si、あるいはポリイミド等の高分子材料を用い、層間を電気的に接続するスルーホールのみならず、層間絶縁膜に形成された貫通孔に層間絶縁膜よりも大きい熱伝導率を有する絶縁物(AlN)を充填した熱ビアを設けることによって、層間伝熱を行うようにしたものがある(例えば、特許文献1参照)。
また、従来提案された他の多層配線構造では、信号伝送速度をさらに上昇させるために、層間絶縁部の低誘電率化を目的として空気を層間絶縁に利用しているものがある(例えば、特許文献2参照。)。
特開平9−129725号公報 国際公開WO00/74135
特許文献1および2で提案された多層配線構造では、熱ビアの材料として、熱伝導率の大きいAlN(およびSi)が用いられている。しかしながら、AlNは、その比誘電率が8.7(Siは7.9)と非常に大きいため、層間絶縁に低誘電率の物質を用いたとしても平均の誘電率を増加させてしまうという問題点がある。
そこで、本発明は、低比誘電率の熱ビアを提供し、もって層間絶縁の低誘電率化と高熱伝導率化を同時に実現することができる多層配線構造を提供することを目的とする。
本発明の他の目的は、多層配線構造の層間絶縁が低誘電率化と高熱伝導率化を同時に実現することができる多層配線基板を提供することである。
また本発明の他の目的は、低誘電率化と高熱伝導率化を同時に実現することができる多層配線構造を有する半導体装置を提供することである。
本発明の第1の要旨によれば、半導体、導体、および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基板において、前記多層配線構造中の第1の配線層とその上の第2の配線層との間に比誘電率が平均して2.5以下の気体または絶縁物が介在し、前記第1の配線層における少なくとも一つの配線と前記第2の配線層における少なくとも一つの配線との間に所望の導電接続体を設け、さらに前記第1の配線層における所定の配線と前記第2の配線層における所定の配線との間に比誘電率が5以下の絶縁物熱伝導体を設けたことを特徴とする多層配線基板が得られる。
上記多層配線基板において、前記第1の配線層と前記第2の配線層との間に絶縁物が介在する場合、前記絶縁性熱伝導体の熱伝導率は該絶縁物の熱伝導率よりも大きい。
前記第1の配線層と前記第2の配線層との間に介在する絶縁物は、炭素とフッ素とを含有する材料を含んでよい。たとえば、フロロカーボン層を主体とする絶縁層が好ましい。
前記第1の配線層と前記第2の配線層との間に介在する絶縁物は、炭素と水素とを含有する材料を含んでよい。たとえば、ハイドロカーボン層を主体とする絶縁層や、フロロカーボン層およびハイドロカーボン層が混在する絶縁層が好ましい。
また、前記絶縁物熱伝導体は、珪素、炭素および窒素を含有する材料を含んでよく、例えば、SiCNを含む。
また、本発明の第2の要旨によれば、複数の半導体素子が形成された基板上に多層配線構造を有する半導体装置において、前記多層配線構造中の第1の配線層とその上の第2の配線層との間に比誘電率が平均して2.5以下の気体または絶縁物が介在し、前記第1の配線層における少なくとも一つの配線と前記第2の配線層における少なくとも一つの配線との間に所望の導電接続体を設け、さらに前記第1の配線層における所定の配線と前記第2の配線層における所定の配線との間に比誘電率が5以下の絶縁物熱伝導体を設けたことを特徴とする半導体装置が得られる。
上記半導体装置において、前記第1の配線層と前記第2の配線層との間に絶縁物が介在する場合、前記絶縁性熱伝導体の熱伝導率が該絶縁物の熱伝導率よりも大きい。
前記第1の配線層と前記第2の配線層との間に介在する絶縁物は、炭素とフッ素とを含有する材料を含んでよい。たとえば、フロロカーボン層を主体とする絶縁層が好ましい。
前記第1の配線層と前記第2の配線層との間に介在する絶縁物は、炭素と水素とを含有する材料を含んでよい。たとえば、ハイドロカーボン層を主体とする絶縁層や、フロロカーボン層およびハイドロカーボン層が混在する絶縁層が好ましい。
また、前記絶縁物熱伝導体は、珪素、炭素および窒素を含有する材料を含んでよく、例えば、SiCNを含む。
本発明によれば、前記第1の配線層と前記第2の配線層との間に比誘電率が平均して2.5以下の気体または絶縁物を介在させるとともに、比誘電率が5以下の絶縁物熱伝導体を用いて熱ビアを形成するようにしたことで、低誘電率でかつ高熱伝導率の多層配線構造を実現することができる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
本発明の第1の実施の形態に係る半導体装置は、半導体領域を含む基板上に第1の配線層とその上の第2の配線層とを少なくとも有している。例えば、図1に示すように、シリコン基板100上に形成された7層の配線層101〜107と、それらの間、基板100との間、及び放熱装置108との間に配された層間絶縁膜109〜116を有するものであってよい。
ここで、半導体装置とは、電気回路や電気素子を一つの基板上に高密度に構成したもの、すなわち、トランジスタ、抵抗体、コンデンサ等を使って集積化したものを意味し、具体的には、ICやLSIである。
基板としては、半導体素子を形成したシリコン基板のほかに、例えば、金属基板、一般の半導体基板、ガラスやプラスティックのような絶縁体基板、あるいは絶縁体膜で被覆された後さらに半導体膜で被覆された金属基板、半導体膜で被覆された絶縁体基板等が利用できる。
この基板は、導電性基板としての利用を可能にするため、少なくとも表面及び/又は裏面を構成する材料(SiやGaAsなどの半導体材料)の電気伝導度を10−8(Ω・cm)−1以上とすることが望ましい。また、この基板の表面及び/又は裏面は、その上に各種素子などを作製することから、可能なかぎり平坦な面であることが好ましい。金属としては、Ta,Ti,W,Co,Mo,Hf,Ni,Zr,Cr,V,Pd,Au,Pt,Mn,Nb,Cu,Ag,又はAlが好ましい。半導体としては、Si,Ge,GaAs,又はC(ダイアモンド)が好ましい。半導体膜で被覆された絶縁体としては、SiO(酸化シリコン),SiN(窒化シリコン),AlN(窒化アルミニウム),Al(酸化アルミニウム),又はSiOからなる混合膜が好ましい。絶縁体膜で被覆された後さらに半導体膜で被覆された金属としては、Ta,Ti,W,Co,Mo,Hf,Ni,Zr,Cr,V,Pd,Au,Pt,Mn,Nb,Cu,Ag,又はAlが好ましい。
第1の配線層及び第2の配線層の配線としては、金属配線やポリシリコン、ポリサイドが利用できる。この配線に用いられる金属薄膜は、半導体表面との間に酸化物のような中間層をつくらないように、高真空での金属の蒸着やスパッタ、あるいは金属の塩化物などを用いた高温中でのCVD法により作製される。
金属薄膜の材料としては、例えば、次に示すものが挙げられる。
Si半導体装置では、Al,Cr,W,Mo,Cu,Ag,Au,Ti WSi,MoSi,TiSi、又は、これらを主成分とする合金(例えば、Cu−Mg合金、Cu−Nb合金、Cu−Al合金)、若しくは、これらの材料が層状に積層された配線(例えば、Al−Ti−Al、TiN−Al合金−TiN、W−Al合金−W)などがある。また、GaAs半導体装置では、Au,Al,Ni,Pt、又は、これらを主成分とする合金がある。
特に、以下の理由から、Si半導体装置では、Al,Cu,Ag,Au、又は、これらを主成分とする合金が重用されている。
(A)電極材料とオーミック接触になること、
(B)絶縁膜(SiO,Si,Alなど)との密着性が良いこと、
(C)導電率が大きいこと、
(D)加工が容易で加工精度が高いこと、及び
(E)化学的・物理的、さらに電気的にも安定であること。
また、本実施の形態に係る半導体装置は、第1の配線層と第2の配線層との間を電気的に絶縁する第1の絶縁物(層間絶縁膜109〜116)を有している。もちろん、基板と第1の配線層との間や、3以上の配線層を有する場合にそれらの配線層間にも、層間絶縁膜は設けられる。
第1の絶縁物は、図2に示すように、下地層201とその上に形成されたCF(フロロカーボン)膜202とを有している。
下地層は、例えば、SiCN膜、Si膜、SiCO膜、SiO膜、CH膜、またはそれらの組み合わせからなる多層膜である。これらの比誘電率は4以下である。とくにSiCO膜は3以下、CH膜は2.5以下である。
CF膜は、例えば、反応ガスとしてフルオロカーボンガスをXe又はKrプラズマによって分解するCVDにより形成される。あるいは、フルオロカーボンガスをArプラズマによって分解するCVDにより形成される。あるいは、これらのCVDを順次行うことにより2層構造(図2の202a及び202b)とすることもできる。なお、Xe又はKrプラズマで形成したCF膜よりもArプラズマにより形成したCF膜のほうが、その誘電率は低い。いずれにしても、その誘電率は2以下、1.7程度まで低くすることも可能である。
フルオロカーボンガスとしては、一般式C2n(但し、nは2〜8の整数)もしくは、C2n−2(nは2〜8の整数)で示される不飽和脂肪族フッ化物を用いることができる。特に、オクタフルオロペンチン、オクタフルオロベンタジエン、オクタフルオロシクロペンテン、オクタフルオロメチルブタジエン、オクタフルオロメチルブチン、フルオロシクロプロペンもしくはフルオロシクロプロパンを含むフッ化炭素、フルオロシクロブテンもしくはフルオロシクロブタンを含むフッ化炭素等の一般式Cで示されるフルオロカーボンが好ましい。
例えば、CF膜を2層構造とする場合、Xe又はKrプラズマにより、第1のCF膜を5〜10nm形成し、続いて、Arプラズマにより第2のCF膜を280〜500nm形成する。
また、CF膜の形成後、好ましくは、さらにアニールを行った後、ArガスによるプラズマにNガスを導入して窒素ラジカルを生成し(Nガスのみによりプラズマを発生させ窒素ラジカルを生成しても良い)、CF膜の表面(厚み1〜5nm、好ましくは2〜3nm)をチッ化することにより、このCF膜の表面からの脱ガスを低減するようにしてもよい。これによって、膜剥がれをなくし、比誘電率を1.7〜2.2の範囲で制御することができる。
なお、アニールを行う場合は、不活性ガス雰囲気下で、好ましくは1Torr程度の減圧下で行う。
CF膜の代わりに、またはCF膜に積層して、CH膜を用いても良い。CH膜は上記のように2.5以下の低誘電率とすることができる。CH膜はCやCのようなCガスをAr等とともに導入しプラズマ化させてCVDで成膜される。
さらに、層間絶縁膜は、形成したCF膜および/またはCH膜の上面にSi膜、SiCN膜、SiCO膜、CH膜、またはそれらの組み合わせからなる多層膜を形成したものであってもよい。
以上のように構成された層間絶縁膜の比誘電率は、平均して(全体として)2.5以下となるように形成される。
なお、CF膜の熱伝導率は、0.13〜0.21(W/mK)であり、SiOの10.7〜6.2(W/mK)よりも2桁小さい。この熱伝導の悪さを、後述の熱ビアにより解消する。
層間絶縁膜には、その上下に位置する配線層の配線間(例えば、第1の配線層と第2の配線層との配線間)を電気的、熱的に接続するために貫通孔(図示せず)が形成されている。この貫通孔はビアホールとも呼ばれ、一般的に、フォトエッチングと呼ばれる手法で作製できる。孔径は、上下に位置する配線の幅に基づいて決定される。この貫通孔は、電気的に配線間を接続するためのスルーホール、また熱的に配線間を接続するためのダミーホールとして利用される。
スルーホールは、層間絶縁膜に形成された貫通孔の中に導電物質を充填したものである。スルーホールは、第1の絶縁物によって電気的に分離された上下に位置する配線の間の導通をとることが役目である。したがって、スルーホールは回路形成上必要な位置に限って設けられるもので、任意の位置に設けることはできない。スルーホールは公知の方法により形成することができる。なお、スルーホールは、電気信号のみならず、熱も伝達することができる。
ダミーホールは、層間絶縁膜に形成された貫通孔の中に第1の絶縁物よりも大きな熱伝導率を有する第2の絶縁物を充填したものである。ダミーホールは、第1の絶縁物によって電気的に分離された上下に位置する配線間において、一方の配線から他方の配線へ、第1の絶縁物よりも早く熱を伝達することができる。従って、ダミーホールを熱ビアとも呼称する。熱ビアを設けることにより、ある配線の温度が上昇した場合に、熱を迅速に他の配線へ伝達し、放熱を促して、各配線の異常な温度上昇を抑えることができる。ダミーホールは絶縁物であるため、電気信号を伝達しない。したがって、ダミーホールは、任意の場所に設けることが可能である。
第2の絶縁物としては、SiCNが用いられる。SiCNは、熱伝導率が約100W/mKと高く、層間絶縁膜としてCF膜を用いても、十分な熱伝導を実現できる。また、SiCNの比誘電率は5以下(4.0程度)であり、層間絶縁膜の平均の誘電率を大きく上昇させることもない。
SiCNは、例えば、SiH/C/Nを用いたプラズマ処理によって形成することができる。なお、シランガス(SiH)/エチレン(C)の代わりに、有機シランを用いることもできる。
本実施の形態の半導体装置の最上層には、放熱装置108が設けられてもよい。放熱装置は、例えば、熱伝導率が大きな材料(例えば、Ag,Cu,Au,Al,Ta Mo)で作製された導電性膜やフィン構造などである。
以上の構成によれば、実質的な層間絶縁物の誘電率を小さくして高速動作を保証し、かつ、熱伝導率の高いSiCNで配線間の要所要所にダミーホールを導入することにより、配線の温度上昇を抑えて配線の信頼性を向上させることが可能となる。SiCNの代わりに、誘電率が5以下で、熱伝導率がCF膜やCH膜よりも高い絶縁物を用いることができる。
次に、本発明の第2の実施の形態について説明する。
図3に、本発明の第2の実施の形態に係る半導体装置の部分構成を示す。図示の半導体装置は、配線層間の層間絶縁膜が熱ビア(第1の実施の形態におけるダミーホールに相当)を除いて除去され、気体により層間絶縁が成されている多層配線構造の集積回路である。
詳述すると、この半導体装置は、p型基板301、CMOS構成用nウェル302、nMOSのソース領域303、nMOSのドレイン領域304、nMOSのゲート絶縁膜305、nMOSのゲート電極306、nMOSのソース電極307、nMOSのドレイン電極308、pMOSのドレイン領域309、pMOSのソース領域310、pMOSのゲート絶縁膜312、pMOSのゲート電極311、pMOSのソース電極313、pMOSのドレイン電極314、素子分離領域(SiO等)315、絶縁膜(SiO等)316、裏面電極317、金属配線318、導電ビア(第1の実施の形態のスルーホールに相当)319、及び熱ビア320を含む。
図3において、熱ビア320は、図の上下方向に隣接する金属配線318間を接続するように示されているが、構造強度を高めるために、図の左右方向に隣接する金属配線318間をも接続するようにしてもよい。
図3の半導体装置は、金属配線としてCuを用いる。Cu配線は、その抵抗率を低減するため、ジャイアントグレイン構造とする。この金属配線と、気体を用いた層間絶縁により、各配線における信号遅延を1/8程度にすることができる。代表的な層間絶縁膜であるBPSGの比誘電率が4.0程度であるのに対して、気体(望ましくは、熱伝導度の大きいHe)では、その比誘電率が1.0と低いからである。
金属配線318及び導電ビア319は、その表面が図示しない窒化物(窒化チタン、窒化タンタル、あるいは窒化シリコン等)により覆われている。
導電ビア319の挿入個所は、回路設計により決定されるが、熱ビア320は、任意位置に挿入することが可能であり、構造的丈夫さと配線温度の上昇の程度等に基づいて挿入個所が決定される。
次に、図3の半導体装置の製造方法について説明する。
この半導体装置は、層間絶縁膜としてBPSGを有する半導体装置(半完成品)として製造された後、BPSGを除去することにより得ることができる。したがって、半完成品の製造は、従来の半導体装置と同様の方法により行われる。熱ビアと導電ビアの形成は、以下のように行われる。
まず、熱ビアの形成方法について説明する。
図4(a)に示すように、Cu(合金)配線401上に、Cu配線401の表面を安定化させる導電性窒化膜(TiN又はTaN等)402、薄いSi403、BPSG404、Si405、及びビアホール形成用パターンとしてのフォトレジスト406が順次形成されているものとする。なお、Si403、BPSG404及びSi405が、層間絶縁膜に相当する。
次に、バランスド・エレクトロン・ドリフト(BED)マグネトロンプラズマRIE装置で、C/CO/O/Arガスを用い、Si303、BPSG304及びSi305をエッチングすると、図4(b)に示す状態となる。エッチングの最終工程(Si305の残りをエッチする工程)を、C/CO/O/Xe(又はKr)ガスを用いて行うことにより、導電性窒化膜402に与える表面損傷を十分小さくすることができる。
次に、SiH/C/Nを用いたプラズマ処理により、図4(c)に示すように、SiCN407,408を堆積させる。なお、シランガス(SiH)/エチレン(C)の代わりに、有機シランを用いてもよい。
続いて、IPA(30%程度)/KF(10%程度)/HO溶液を用いて、0.5〜3MHz程度のメガソニック超音波を照射する処理を行うと、図4(d)に示すように、フォトレジスト406がSi膜404より剥離する。その結果、フォトレジスト406上に堆積したSiCN408は、リフトオフにより除去される。なお、必要なら、CMP(Chemical Mechanical Polishing)等の平坦化処理を行う。
以上のようにして、BPSG404中に熱ビア407を形成することができる。
配線層間が空気の場合、空気の熱伝導率は、0.0241(W/mK)であり、SiOの10.7〜6.2(W/mK)より3桁小さい。しかしながら、SiCNの熱伝導率は約100(W/mK)であり、配線層間の熱伝導を十分に行うことができる。しかも、SiCNは、比誘電率が4程度なので、層間絶縁部(空間)の平均の比誘電率を大きく増加させることもない。
次に、導電ビア及び配線を形成する工程について説明する。導電ビア及び配線の形成には、ダマシンあるいはデュアルダマシン工程が用いられる。配線には前述の通り、Cuが用いられる。導電ビアには、Al又はAl合金を用いることもできるが、ここでは、配線と同じCuを用いる場合について説明する。
2段シャワープレートマイクロ波プラズマ装置を用い、図4(b)と同様に、Si403、BPSG404及びSi405にビアホールを形成する。
次に、同装置にて、基板電極の高周波電力をゼロにするとともに、導入するガスをHe/O、Kr/O、またはKr/HOなどに切り換え、RLSAを通してマイクロ波を印加する。これにより、OやOHを大量に発生させて、表面及びビアホール側面に堆積した薄いフロロカーボン膜を除去する。
次に、Cuの拡散を抑制するための窒化膜をBPSG404のビアホール側面に形成するため、NH/Ar(又はKr)、あるいはN/H/Ar(またはKr)等のガスを流し、マイクロ波により高密度プラズマを励起する。これにより、大量のNHが発生し、図5(a)に示すように、BPSG404のビアホール側面の表面が5〜20nm程度、Si409に変わる。
この状態で、Ar,Kr,Xe等の希ガスを1段目のシャワープレートから供給し、Cuの供給源となるCu(hgac)(tmvs)、Cu(hgac)(teovs)等をArキャリアガスとともに2段目のシャワープレートから供給する。マイクロ波によるプラズマ励起は、1段目のシャワープレート直下数mmの距離のところで行われ、2段目のシャワープレートは拡散プラズマ領域に設置されているため、原料ガスは過度に分解されることはない。Ar,Kr,XeやAr,Kr,Xeとの衝突により、励起されたりイオン化されたりするものがほとんどであり、表面吸着後イオン照射によりCu膜が堆積する。CuのCMPやシリコンブロック表面に数μmのダイアモンド薄膜形成を行った後、研磨用の溝パターンを設けたダイアモンド研削面による研削を行った後、臭酸(COOH)による洗浄を行うと、図5(b)に示すようなCu410が埋め込まれた導電ビアが形成される。
Cu410の周囲は、Si409により覆われており、CuのBPSG404への拡散は抑制される。
なお、Cu410の表面に、TiNやTaNを熱CVDにより5〜10nm程度選択堆積させておくとその酸化を防止することができる。
以上のようにして、層間絶縁膜としてBPSGを有し、BPSGの所定個所に熱ビア及び導電ビアが形成された半完成品が得られる。
次に、少なくとも水分量を1ppmに低減したNやArなどのガス中に無水のHFガスを1〜7%添加したガスを用いて、層間絶縁膜としてのBPSGのみを選択的に取り除く。
HF分子は、水に溶解して、SiOをエッチングするHF イオンを発生させる。それゆえ、BPSGの除去を行う際には、ウェーハ表面に吸着している水分を少なくとも単分子層以下にまで除去しておく。例えば、水分量1ppm以下のNガス雰囲気下でウェーハをベーキング(200℃以上、望ましくは300℃以上)する。その後は、BPSGとHFとの反応により発生する水(HO)がウェーハ表面に吸着しないように、ウェーハ温度を120〜140℃に維持する。
HFガスの濃度は、低すぎるとエッチング速度が遅くなりすぎ、高すぎるとSiO等、BPSG以外の部分をエッチングし始める。
配線はSi,TaN,TiNなどで覆われており、これら窒化物はHFガスと反応しないので、配線がエッチングされることはない。
以上のようにして、図3の半導体装置が製造できる。
以上、実施例を半導体装置に例を取って説明したが、本発明は半導体、導体、および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基板に適用できることは言うまでもない。
本発明が適用される半導体装置の概略構成を示す断面図である。 本発明の第1の実施の形態に係る半導体装置に用いられる層間絶縁膜の構成を示す断面図である。 本発明の第2の実施の形態に係る半導体装置構成を示す部分断面図である。 (a)乃至(d)は、図3の半導体装置の熱ビアの形成方法を説明するための工程図である。 (a)及び(b)は、図3の半導体装置の導電ビアの形成方法を説明するための工程図である。
符号の説明
100 基板
101〜107 配線層
108 放熱装置
109〜116 層間絶縁膜
201 下地層
202 CF膜
301 p型基板
302 CMOS構成用nウェル
303 nMOSのソース領域
304 nMOSのドレイン領域
305 nMOSのゲート絶縁膜
306 nMOSのゲート電極
307 nMOSのソース電極
308 nMOSのドレイン電極
309 pMOSのドレイン領域
310 pMOSのソース領域
311 pMOSのゲート電極
312 pMOSのゲート絶縁膜
313 pMOSのソース電極
314 pMOSのドレイン電極
315 素子分離領域(SiO等)
316 絶縁膜(SiO等)
317 裏面電極
318 金属配線
319 導電ビア
320 熱ビア
401 Cu配線
402 導電性窒化膜
403 Si
404 BPSG
405 Si
406 フォトレジスト
407,408 SiCN
409 Si
410 Cu

Claims (12)

  1. 半導体、導体、および絶縁体の少なくとも一つを含む基板上に多層配線構造を有する多層配線基板において、前記多層配線構造中の第1の配線層とその上の第2の配線層との間に比誘電率が平均して2.5以下の気体または絶縁物が介在し、前記第1の配線層における少なくとも一つの配線と前記第2の配線層における少なくとも一つの配線との間に所望の導電接続体を設け、さらに前記第1の配線層における所定の配線と前記第2の配線層における所定の配線との間に比誘電率が5以下の絶縁物熱伝導体を設けたことを特徴とする多層配線基板。
  2. 前記第1の配線層と前記第2の配線層との間に絶縁物が介在し、前記絶縁性熱伝導体の熱伝導率が該絶縁物の熱伝導率よりも大きいことを特徴とする請求項1に記載の多層配線基板。
  3. 前記第1の配線層と前記第2の配線層との間に介在する絶縁物が炭素とフッ素とを含有する材料を含むことを特徴とする請求項2に記載の多層配線基板。
  4. 前記第1の配線層と前記第2の配線層との間に介在する絶縁物が炭素と水素とを含有する材料を含むことを特徴とする請求項2または3に記載の多層配線基板。
  5. 前記絶縁物熱伝導体が珪素、炭素および窒素を含有する材料を含むことを特徴とする請求項1〜4のいずれかに記載の多層配線基板。
  6. 前記絶縁物熱伝導体がSiCNを含むことを特徴とする請求項5に記載の多層配線基板。
  7. 複数の半導体素子が形成された基板上に多層配線構造を有する半導体装置において、前記多層配線構造中の第1の配線層とその上の第2の配線層との間に比誘電率が平均して2.5以下の気体または絶縁物が介在し、前記第1の配線層における少なくとも一つの配線と前記第2の配線層における少なくとも一つの配線との間に所望の導電接続体を設け、さらに前記第1の配線層における所定の配線と前記第2の配線層における所定の配線との間に比誘電率が5以下の絶縁物熱伝導体を設けたことを特徴とする半導体装置。
  8. 前記第1の配線層と前記第2の配線層との間に絶縁物が介在し、前記絶縁性熱伝導体の熱伝導率が該絶縁物の熱伝導率よりも大きいことを特徴とする請求項7に記載の半導体装置。
  9. 前記第1の配線層と前記第2の配線層との間に介在する絶縁物が炭素とフッ素とを含有する材料を含むことを特徴とする請求項8に記載の半導体装置。
  10. 前記第1の配線層と前記第2の配線層との間に介在する絶縁物が炭素と水素とを含有する材料を含むことを特徴とする請求項8または9に記載の半導体装置。
  11. 前記絶縁物熱伝導体が珪素、炭素および窒素を含有する材料を含むことを特徴とする請求項7〜10のいずれかに記載の半導体装置。
  12. 前記絶縁物熱伝導体がSiCNを含むことを特徴とする請求項11に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012020689A1 (ja) * 2010-08-10 2012-02-16 国立大学法人東北大学 半導体装置の製造方法および半導体装置
US11052228B2 (en) 2016-07-18 2021-07-06 Scientia Vascular, Llc Guidewire devices having shapeable tips and bypass cuts

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007011126B4 (de) * 2007-03-07 2009-08-27 Austriamicrosystems Ag Halbleiterbauelement mit Anschlusskontaktfläche
JP5700513B2 (ja) 2010-10-08 2015-04-15 国立大学法人東北大学 半導体装置の製造方法および半導体装置
US9543191B2 (en) * 2012-02-22 2017-01-10 Zeon Corporation Wiring structure having interlayer insulating film and wiring line without a barrier layer between
US9246100B2 (en) * 2013-07-24 2016-01-26 Micron Technology, Inc. Memory cell array structures and methods of forming the same
JP6652443B2 (ja) * 2016-05-06 2020-02-26 株式会社日本マイクロニクス 多層配線基板及びこれを用いたプローブカード
CN114126187B (zh) * 2020-08-26 2024-05-10 宏恒胜电子科技(淮安)有限公司 具有内埋散热结构的线路板及其制作方法
US11658092B2 (en) * 2020-11-13 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interconnect structure for thermal management of electrical interconnect structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250592A (ja) * 1994-09-30 1996-09-27 Hewlett Packard Co <Hp> 集積回路用の空気−誘電体伝送線
JPH09129725A (ja) * 1995-01-30 1997-05-16 Tadahiro Omi 半導体装置
WO2000074135A1 (fr) * 1999-05-26 2000-12-07 Tadahiro Ohmi Circuit integre a structure de cablage a isolation gazeuse

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625232A (en) 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5744865A (en) * 1996-10-22 1998-04-28 Texas Instruments Incorporated Highly thermally conductive interconnect structure for intergrated circuits
US6396136B2 (en) * 1998-12-31 2002-05-28 Texas Instruments Incorporated Ball grid package with multiple power/ground planes
JP2000349027A (ja) 1999-05-27 2000-12-15 Applied Materials Inc 半導体製造装置
US7061111B2 (en) 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
JP2001308175A (ja) * 2000-04-21 2001-11-02 Nec Corp 半導体装置及びその製造方法
JP2003332429A (ja) * 2002-05-09 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
CN100352317C (zh) 2002-06-07 2007-11-28 松下电器产业株式会社 电子元件安装板、电子元件模块、制造电子元件安装板的方法及通信设备
CN1261998C (zh) * 2002-09-03 2006-06-28 株式会社东芝 半导体器件
JP2005294525A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 半導体装置の製造方法
US7321098B2 (en) * 2004-04-21 2008-01-22 Delphi Technologies, Inc. Laminate ceramic circuit board and process therefor
JP2005317835A (ja) 2004-04-30 2005-11-10 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2006140326A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置
WO2006137384A1 (ja) * 2005-06-20 2006-12-28 Tohoku University 層間絶縁膜および配線構造と、それらの製造方法
US8242478B2 (en) * 2006-06-26 2012-08-14 Nec Corporation Switching device, semiconductor device, programmable logic integrated circuit, and memory device
US7566652B2 (en) * 2006-07-24 2009-07-28 Texas Instruments Incorporated Electrically inactive via for electromigration reliability improvement
JP2008218604A (ja) * 2007-03-02 2008-09-18 Nec Electronics Corp 半導体装置
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250592A (ja) * 1994-09-30 1996-09-27 Hewlett Packard Co <Hp> 集積回路用の空気−誘電体伝送線
JPH09129725A (ja) * 1995-01-30 1997-05-16 Tadahiro Omi 半導体装置
WO2000074135A1 (fr) * 1999-05-26 2000-12-07 Tadahiro Ohmi Circuit integre a structure de cablage a isolation gazeuse

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012020689A1 (ja) * 2010-08-10 2012-02-16 国立大学法人東北大学 半導体装置の製造方法および半導体装置
JP2012038996A (ja) * 2010-08-10 2012-02-23 Tohoku Univ 半導体装置の製造方法および半導体装置
US11052228B2 (en) 2016-07-18 2021-07-06 Scientia Vascular, Llc Guidewire devices having shapeable tips and bypass cuts

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