JP2007243940A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2007243940A5 JP2007243940A5 JP2007040927A JP2007040927A JP2007243940A5 JP 2007243940 A5 JP2007243940 A5 JP 2007243940A5 JP 2007040927 A JP2007040927 A JP 2007040927A JP 2007040927 A JP2007040927 A JP 2007040927A JP 2007243940 A5 JP2007243940 A5 JP 2007243940A5
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- body bias
- metal oxide
- oxide semiconductor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Claims (23)
- ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
該ボディバイアス経路に付与される該ボディバイアス信号を生成するボディバイアス生成回路網と
を含み、該能動ラッチアップ防止回路網は、該ボディバイアス生成回路網からの少なくとも1つの信号をモニタして、該ボディバイアス信号が有効かどうかを判断する回路網を含む、集積回路。 - ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
構成データをロードされたプログラマブル素子と
を含み、該能動ラッチアップ防止回路網は、能動nチャネルラッチアップ防止回路網および能動pチャネルラッチアップ防止回路網を含む、集積回路。 - ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と、
該入出力ピンを介して受けられるコアロジック電力供給電圧および接地電力供給電圧が有効となる一方で、該ボディバイアス経路上の該ボディバイアス信号がフロートしているときに、該金属酸化物半導体トランジスタがラッチアップされることを防止する該能動ラッチアップ防止回路網内における、nチャネル金属酸化物半導体能動ラッチアップ防止回路網と、
ダイオード接続トランジスタを含む少なくとも1つの受動ラッチアップ防止回路と
を含む、集積回路。 - それぞれがボディ端子を有するnチャネル金属酸化物半導体トランジスタと、
nチャネル金属酸化物半導体ボディバイアス信号を生成するnチャネルボディバイアス生成器と、
該nチャネル金属酸化物半導体ボディバイアス信号を該nチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第一のボディバイアス経路と、
該nチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するnチャネル能動ラッチアップ防止回路網と、
それぞれがボディ端子を有するpチャネル金属酸化物半導体トランジスタと、
pチャネル金属酸化物半導体ボディバイアス信号を生成するpチャネルボディバイアス生成器と、
該pチャネル金属酸化物半導体ボディバイアス信号を該pチャネル金属酸化物半導体トランジスタの該ボディ端子に分配する第二のボディバイアス経路と、
該pチャネル金属酸化物半導体トランジスタがラッチアップを経験することを防止するpチャネル能動ラッチアップ防止回路網と
を含む、プログラマブルロジックデバイス集積回路。 - 前記第一のボディバイアス経路に付与される前記nチャネル金属酸化物半導体ボディバイアス信号を生成するnチャネル金属酸化物半導体ボディバイアス生成回路網と、
前記第一のボディバイアス経路に付与される前記pチャネル金属酸化物半導体ボディバイアス信号を生成するpチャネル金属酸化物半導体ボディバイアス生成回路網と
をさらに含む、請求項4に記載のプログラマブルロジックデバイス集積回路。 - プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、前記nチャネル能動ラッチアップ防止回路網は、前記第一のボディバイアス経路上の前記nチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を含む、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該nチャネルボディバイアス信号が有効でないと判断するとき、前記nチャネル能動ラッチアップ防止回路網はオンになり、該接地電力供給信号で、該第一のボディバイアス経路をクランプする該nチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに含む、請求項4に記載のプログラマブルロジックデバイス集積回路。 - プラスの電力供給信号および接地電力供給信号を受ける入出力ピンであって、前記pチャネル能動ラッチアップ防止回路網は、前記第二のボディバイアス経路上の前記pチャネルボディバイアス信号が有効であるかどうか、該プラスの電力供給信号が有効であるかどうか、および、該接地電力供給信号が有効であるかどうかを判断する比較器回路網を含む、入出力ピンと、
該比較器回路網が、該プラスの電力供給信号および該接地電力供給信号が有効となった一方で、該pチャネルボディバイアス信号が有効でないと判断するとき、該pチャネル能動ラッチアップ防止回路網はオンになり、該プラスの電力供給信号で、該第二のボディバイアス経路をクランプする、該pチャネル能動ラッチアップ防止回路網内のトランジスタと
をさらに含む、請求項4に記載のプログラマブルロジックデバイス集積回路。 - ボディ端子をそれぞれが有する金属酸化物半導体トランジスタと、
電力供給信号を集積回路に供給する入出力ピンであって、該入出力ピンは、外部ソースから該ボディバイアス信号を受ける入出力ピンを含む、入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号および該外部ソースから受けた該ボディバイアス信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と
を含む、集積回路。 - 前記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを含み、
前記外部ソースから受けた前記ボディバイアス信号は、該プラスの電力供給信号とは異なる、請求項8に記載の集積回路。 - 前記入出力ピンは、プラスの電力供給信号および接地電力供給信号を受ける入出力ピンを含み、前記能動ラッチアップ防止回路網は、該プラスの電力供給信号および該接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効であるかどうかを判断する回路網を含む、請求項8に記載の集積回路。
- 前記能動ラッチアップ防止回路網は、プラスの電力供給電圧経路に接続される第1のソース−ドレイン端子と前記ボディバイアス経路に接続される第2のソース−ドレイン端子とを有するトランジスタを含み、該トランジスタは、ゲート端子とボディバイアス端子とを有し、該ゲート端子とボディバイアス端子との両方は、該ボディバイアス経路に結合される、請求項8に記載の集積回路。
- 前記能動ラッチアップ防止回路網は、接地電力供給電圧経路に接続される第1のソース−ドレイン端子と前記ボディバイアス経路に接続される第2のソース−ドレイン端子とを有するトランジスタを含み、該トランジスタは、ゲート端子とボディバイアス端子とを有し、該ゲート端子とボディバイアス端子との両方は、該ボディバイアス経路に結合される、請求項8に記載の集積回路。
- 前記集積回路上のコア回路網に電力供給する前記入出力ピンの1つからコアのプラスの電力供給電圧が付与されるコア電力供給経路をさらに含む、請求項8に記載の集積回路。
- 前記集積回路は、プログラマブルロックデバイス集積回路であり、該集積回路は、構成データをロードされたプログラマブルメモリ素子をさらに含む、請求項8に記載の集積回路。
- 集積回路上の金属酸化物半導体トランジスタにおいて、ラッチアップを防止する方法であって、該集積回路は、ボディバイアス経路に付与されるボディバイアス信号を生成するボディバイアス信号生成回路網を有し、該ボディバイアス経路は、該ボディバイアス信号を該金属酸化物半導体トランジスタのボディ端子に分配し、
該集積回路上で、電力供給信号と該ボディバイアス生成回路網からの少なくとも1つの信号とをモニタして、該ボディバイアス信号が有効であるかどうかを判断し、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、
潜在的なラッチアップ条件が存在するとき、該ボディバイアス経路を安全な電圧に維持して、該金属酸化物半導体トランジスタにおけるラッチアップを防止することと
を含む、方法。 - 前記電力供給信号をモニタすることは、プラスの電力供給信号および接地電力供給信号をモニタし、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断することを含む、請求項15に記載の方法。
- トランジスタが前記ボディバイアス経路とプラスの電力供給信号を受ける端子との間に接続され、前記方法は、
プラスの電力供給信号および接地電力供給信号をモニタして、該プラスの電力供給信号および該接地電力供給信号が有効かどうかを判断することと、
該プラスの電力供給信号および接地電力供給信号が有効となる一方で、該ボディバイアス信号が有効でないときに、該トランジスタをオンにし、該ボディバイアス経路に該プラスの電力供給信号を付与することと
をさらに含む、請求項15に記載の方法。 - 構成データをロードされ、それに対応する静的制御信号を生成するプログラマブルメモリ素子と、
それぞれがボディ端子を有する金属酸化物半導体トランジスタであって、該金属酸化物半導体トランジスタのそれぞれは、該静的制御信号のそれぞれを受けるゲートを有する、金属酸化物半導体トランジスタと、
電力供給信号をプログラマブルロジックデバイス集積回路に供給する入出力ピンであって、該入出力ピンは、外部ソースからボディバイアス信号を受けることと、プラスの電力供給信号を受けることと、接地電力供給信号を受けることとを行う入出力ピンを含む、入出力ピンと、
ボディバイアス信号を該金属酸化物半導体トランジスタの該ボディ端子に分配するボディバイアス経路と、
該電力供給信号をモニタして、該金属酸化物半導体トランジスタに対する潜在的なラッチアップ条件を検出することと、該ボディバイアス経路を安全な電圧に維持して、該潜在的なラッチアップ条件が存在する間、該金属酸化物半導体トランジスタ内のラッチアップを防止することとを行う能動ラッチアップ防止回路網と
を含む、プログラマブルロジックデバイス集積回路。 - 前記金属酸化物半導体トランジスタは、pチャネル金属酸化物半導体トランジスタを含む、請求項18に記載のプログラマブルロジックデバイス集積回路。
- 前記金属酸化物半導体トランジスタは、pチャネル金属酸化物半導体トランジスタを含み、前記外部ソースから受けた前記ボディバイアス信号は、電圧において、前記プラスの電力供給信号とは異なり、かつ前記接地電力供給信号とは異なる、請求項18に記載のプログラマブルロジックデバイス集積回路。
- 前記金属酸化物半導体トランジスタは、nチャネル金属酸化物半導体トランジスタを含む、請求項18に記載のプログラマブルロジックデバイス集積回路。
- 前記金属酸化物半導体トランジスタは、nチャネル金属酸化物半導体トランジスタを含み、前記外部ソースから受けた前記ボディバイアス信号は、電圧において、前記プラスの電力供給信号とは異なり、かつ前記接地電力供給信号とは異なる、請求項18に記載のプログラマブルロジックデバイス集積回路。
- 前記能動ラッチアップ防止回路網は、前記ボディバイアス信号、前記プラスの電力供給信号、前記接地電力供給信号をモニタして、該ボディバイアス信号、該プラスの電力供給信号、該接地電力供給信号が有効かどうかを判断する回路網を含む、請求項18に記載のプログラマブルロジックデバイス集積回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/369,654 US7355437B2 (en) | 2006-03-06 | 2006-03-06 | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007243940A JP2007243940A (ja) | 2007-09-20 |
JP2007243940A5 true JP2007243940A5 (ja) | 2010-05-06 |
JP4583393B2 JP4583393B2 (ja) | 2010-11-17 |
Family
ID=38179670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007040927A Expired - Fee Related JP4583393B2 (ja) | 2006-03-06 | 2007-02-21 | ボディバイアスされたトランジスタを有する集積回路に対するラッチアップ防止回路網 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7355437B2 (ja) |
EP (2) | EP1832951B1 (ja) |
JP (1) | JP4583393B2 (ja) |
CN (1) | CN101034884B (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067709A (ja) * | 2005-08-30 | 2007-03-15 | Nec Electronics Corp | 比較回路および半導体装置 |
KR100776738B1 (ko) * | 2006-04-06 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US8415928B2 (en) * | 2006-06-30 | 2013-04-09 | System General Corp. | Power circuit |
US20080180129A1 (en) * | 2006-08-31 | 2008-07-31 | Actel Corporation | Fpga architecture with threshold voltage compensation and reduced leakage |
US7388531B1 (en) * | 2006-09-26 | 2008-06-17 | Marvell International Ltd. | Current steering DAC using thin oxide devices |
US7504877B1 (en) * | 2006-12-15 | 2009-03-17 | Xilinx, Inc. | Charge pump and voltage regulator for body bias voltage |
JP4925866B2 (ja) * | 2007-02-28 | 2012-05-09 | オンセミコンダクター・トレーディング・リミテッド | チャージポンプ回路 |
KR100909964B1 (ko) * | 2007-05-14 | 2009-07-29 | 삼성전자주식회사 | 래치업을 방지하는 전압 발생기 |
KR100879706B1 (ko) * | 2007-06-29 | 2009-01-22 | 매그나칩 반도체 유한회사 | 디스플레이 구동회로 |
US7973557B2 (en) * | 2008-05-02 | 2011-07-05 | Texas Instruments Incorporated | IC having programmable digital logic cells |
CN101576754B (zh) * | 2008-05-08 | 2013-10-30 | 三星电子株式会社 | 电荷泵电路以及控制该电路的方法 |
US7639041B1 (en) | 2008-07-28 | 2009-12-29 | Altera Corporation | Hotsocket-compatible body bias circuitry with power-up current reduction capabilities |
TWI388977B (zh) * | 2008-09-25 | 2013-03-11 | Via Tech Inc | 微處理器、積體電路以及選擇性基底偏壓方法 |
US7978001B2 (en) * | 2008-09-25 | 2011-07-12 | Via Technologies, Inc. | Microprocessor with selective substrate biasing for clock-gated functional blocks |
US7920019B2 (en) * | 2008-09-25 | 2011-04-05 | Via Technologies, Inc. | Microprocessor with substrate bias clamps |
US8742831B2 (en) * | 2009-02-23 | 2014-06-03 | Honeywell International Inc. | Method for digital programmable optimization of mixed-signal circuits |
US7812642B1 (en) | 2009-05-12 | 2010-10-12 | Xilinx, Inc. | Pass gate with improved latchup immunity |
TWI511453B (zh) * | 2010-02-02 | 2015-12-01 | Advanced Risc Mach Ltd | 功率控制積體電路與保持切換電路 |
US8411525B2 (en) * | 2010-04-29 | 2013-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits having a diode-connected transistor with back-biased control |
US8373497B2 (en) * | 2011-01-11 | 2013-02-12 | Infineon Technologies Ag | System and method for preventing bipolar parasitic activation in a semiconductor circuit |
US8791679B2 (en) * | 2011-03-31 | 2014-07-29 | Fairchild Semiconductor Corporation | Self-sustaining, high voltage tolerant power supply |
US8698516B2 (en) * | 2011-08-19 | 2014-04-15 | Altera Corporation | Apparatus for improving performance of field programmable gate arrays and associated methods |
US8638135B2 (en) | 2011-10-13 | 2014-01-28 | Freescale Semiconductor, Inc. | Integrated circuit having latch-up recovery circuit |
US8787096B1 (en) * | 2013-01-16 | 2014-07-22 | Qualcomm Incorporated | N-well switching circuit |
US9112495B1 (en) * | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
US9710006B2 (en) * | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
US9584118B1 (en) | 2015-08-26 | 2017-02-28 | Nxp Usa, Inc. | Substrate bias circuit and method for biasing a substrate |
JP6767225B2 (ja) | 2016-09-29 | 2020-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9819258B1 (en) * | 2016-09-30 | 2017-11-14 | Intel Corporation | Systems and methods for latch-up detection and mitigation |
US10355615B2 (en) * | 2017-03-30 | 2019-07-16 | Lapis Semiconductor Co., Ltd. | Rectifier circuit for opposite-phase currents |
RU2661282C1 (ru) * | 2017-08-23 | 2018-07-13 | Акционерное общество "Российская корпорация ракетно-космического приборостроения и информационных систем" (АО "Российские космические системы") | Устройство защиты полупроводниковых микросборок от тиристорного эффекта |
TWI642274B (zh) * | 2018-03-20 | 2018-11-21 | 大陸商北京集創北方科技股份有限公司 | 栓鎖偵測電路 |
US10586790B2 (en) * | 2018-03-30 | 2020-03-10 | Arm Limited | Periphery body biasing for memory applications |
CN109814650B (zh) * | 2019-01-23 | 2020-05-22 | 西安交通大学 | 一种低压差线性稳压器用箝位晶体管结构 |
US20220360260A1 (en) * | 2019-03-19 | 2022-11-10 | Chipone Technology (Beijing) Co., Ltd. | Circuit for preventing latch-up and integrated circuit |
KR20210084955A (ko) * | 2019-12-30 | 2021-07-08 | 에스케이하이닉스 주식회사 | 데이터 입출력 회로를 포함하는 메모리 장치 |
RU2749017C1 (ru) * | 2020-08-14 | 2021-06-03 | Акционерное общество "Орбита" | Устройство защиты программируемых микроконтроллеров от тиристорного эффекта |
US11705903B2 (en) * | 2020-11-16 | 2023-07-18 | Rambus Inc. | Back-gate biasing of clock trees using a reference generator |
Family Cites Families (90)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1217104B (it) * | 1987-03-03 | 1990-03-14 | Sgs Microelettronica Spa | Circuito integrato cmos a due alimentazioni con un transistore mos integrato di protezione contro il <<latch-up>>. |
JP3503961B2 (ja) * | 1992-06-02 | 2004-03-08 | 株式会社東芝 | 半導体装置 |
DE4221575C2 (de) | 1992-07-01 | 1995-02-09 | Ibm | Integrierter CMOS-Halbleiterschaltkreis und Datenverarbeitungssystem mit integriertem CMOS-Halbleiterschaltkreis |
US5422991A (en) * | 1992-09-22 | 1995-06-06 | International Business Machines Corporation | Parallel vector generator and triangle generator incorporating same |
US5371419A (en) * | 1992-11-23 | 1994-12-06 | Mitsubishi Denki Kabushiki Kaisha | CMOS well switching circuit |
US5341034A (en) | 1993-02-11 | 1994-08-23 | Benchmarq Microelectronics, Inc. | Backup battery power controller having channel regions of transistors being biased by power supply or battery |
KR0169157B1 (ko) | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
US5422591A (en) | 1994-01-03 | 1995-06-06 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit with body bias control for multiple power supply operation |
JPH07254685A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
US5689209A (en) | 1994-12-30 | 1997-11-18 | Siliconix Incorporated | Low-side bidirectional battery disconnect switch |
DE19549487C2 (de) * | 1995-01-05 | 2000-11-16 | Steag Micro Tech Gmbh | Anlage zur chemischen Naßbehandlung |
US5670907A (en) | 1995-03-14 | 1997-09-23 | Lattice Semiconductor Corporation | VBB reference for pumped substrates |
FR2735922B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de tension negative du type pompe de charge |
JP2931776B2 (ja) | 1995-08-21 | 1999-08-09 | 三菱電機株式会社 | 半導体集積回路 |
US5600264A (en) * | 1995-10-16 | 1997-02-04 | Xilinx, Inc. | Programmable single buffered six pass transistor configuration |
TW307913B (en) * | 1996-04-24 | 1997-06-11 | Winbond Electronics Corp | Protection circuit of CMOS integrated circuit |
US5689144A (en) | 1996-05-15 | 1997-11-18 | Siliconix Incorporated | Four-terminal power MOSFET switch having reduced threshold voltage and on-resistance |
KR100189752B1 (ko) | 1996-06-01 | 1999-06-01 | 구본준 | 독립적인 웰 바이어스 전압을 가진 전압 펌프회로 |
KR100203136B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 래치-업을 방지하는 상승전압발생기 |
JP3264622B2 (ja) | 1996-07-16 | 2002-03-11 | 株式会社東芝 | 半導体装置 |
JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
US6411156B1 (en) | 1997-06-20 | 2002-06-25 | Intel Corporation | Employing transistor body bias in controlling chip parameters |
US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
US6535034B1 (en) | 1997-07-30 | 2003-03-18 | Programmable Silicon Solutions | High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries |
US5841694A (en) | 1997-07-30 | 1998-11-24 | Programmable Silicon Solutions | High performance programmable interconnect |
US5942932A (en) * | 1997-08-26 | 1999-08-24 | Nanoamp Solutions, Inc. | Circuit and method for preventing latch-up in a CMOS semiconductor device |
US6346415B1 (en) | 1997-10-21 | 2002-02-12 | Targeted Genetics Corporation | Transcriptionally-activated AAV inverted terminal repeats (ITRS) for use with recombinant AAV vectors |
US6097242A (en) | 1998-02-26 | 2000-08-01 | Micron Technology, Inc. | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits |
US6157691A (en) | 1998-04-14 | 2000-12-05 | Lsi Logic Corporation | Fully integrated phase-locked loop with resistor-less loop filer |
US6242728B1 (en) | 1998-08-20 | 2001-06-05 | Foveon, Inc. | CMOS active pixel sensor using native transistors |
TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
JP4384759B2 (ja) | 1998-09-14 | 2009-12-16 | テキサス インスツルメンツ インコーポレイテツド | Mos集積回路の特性を改良するためのボディ電圧のパルス動作 |
US6484265B2 (en) | 1998-12-30 | 2002-11-19 | Intel Corporation | Software control of transistor body bias in controlling chip parameters |
US6271713B1 (en) | 1999-05-14 | 2001-08-07 | Intel Corporation | Dynamic threshold source follower voltage driver circuit |
JP2001034040A (ja) | 1999-07-21 | 2001-02-09 | Sharp Corp | 接触帯電装置ならびにそれを備えたプロセスカートリッジおよび画像形成装置 |
TW451538B (en) * | 1999-10-16 | 2001-08-21 | Winbond Electronics Corp | Latch up protection circuit suitable for use in multi power supply integrated circuit and its method |
US6448840B2 (en) | 1999-11-30 | 2002-09-10 | Intel Corporation | Adaptive body biasing circuit and method |
KR100347140B1 (ko) | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
KR20010077099A (ko) | 2000-01-31 | 2001-08-17 | 윤종용 | 자기 정렬된 웰 바이어스 영역을 갖는 모스 트랜지스터 및그 제조방법 |
JP2001230664A (ja) | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体集積回路 |
US20020140496A1 (en) | 2000-02-16 | 2002-10-03 | Ali Keshavarzi | Forward body biased transistors with reduced temperature |
JP2001339045A (ja) | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
US6549032B1 (en) | 2000-08-22 | 2003-04-15 | Altera Corporation | Integrated circuit devices with power supply detection circuitry |
TW463466B (en) | 2000-08-30 | 2001-11-11 | Silicon Integrated Sys Corp | Current A/D converter and the unit cell thereof |
TW448617B (en) | 2000-09-15 | 2001-08-01 | Silicon Integrated Sys Corp | N-well bias preset circuit for CMOS and the method thereof |
US6343044B1 (en) | 2000-10-04 | 2002-01-29 | International Business Machines Corporation | Super low-power generator system for embedded applications |
US6744301B1 (en) | 2000-11-07 | 2004-06-01 | Intel Corporation | System using body-biased sleep transistors to reduce leakage power while minimizing performance penalties and noise |
KR100385230B1 (ko) | 2000-12-28 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 프로그램 방법 |
TW519794B (en) * | 2001-01-16 | 2003-02-01 | Elan Microelectronics Corp | Automatic bias circuit of base stand |
US6373281B1 (en) | 2001-01-22 | 2002-04-16 | International Business Machines Corporation | Tri-state dynamic body charge modulation for sensing devices in SOI RAM applications |
US6597203B2 (en) | 2001-03-14 | 2003-07-22 | Micron Technology, Inc. | CMOS gate array with vertical transistors |
US6429726B1 (en) | 2001-03-27 | 2002-08-06 | Intel Corporation | Robust forward body bias generation circuit with digital trimming for DC power supply variation |
US6469572B1 (en) | 2001-03-28 | 2002-10-22 | Intel Corporation | Forward body bias generation circuits based on diode clamps |
US6670655B2 (en) | 2001-04-18 | 2003-12-30 | International Business Machines Corporation | SOI CMOS device with body to gate connection |
US6605981B2 (en) | 2001-04-26 | 2003-08-12 | International Business Machines Corporation | Apparatus for biasing ultra-low voltage logic circuits |
GB0111300D0 (en) | 2001-05-09 | 2001-06-27 | Mitel Knowledge Corp | Method and apparatus for synchronizing slave network node to master network node |
JP2002343083A (ja) | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | 半導体装置 |
US6554249B2 (en) | 2001-05-30 | 2003-04-29 | Fmc Technologies, Inc. | Plug valve having seal segments with booster springs |
US6763484B2 (en) | 2001-06-28 | 2004-07-13 | Intel Corporation | Body bias using scan chains |
US6518826B2 (en) | 2001-06-28 | 2003-02-11 | Intel Corporation | Method and apparatus for dynamic leakage control |
US6483375B1 (en) | 2001-06-28 | 2002-11-19 | Intel Corporation | Low power operation mechanism and method |
US6559702B2 (en) | 2001-07-19 | 2003-05-06 | Texas Instruments Incorporated | Bias generator and method for improving output skew voltage |
US6621325B2 (en) | 2001-09-18 | 2003-09-16 | Xilinx, Inc. | Structures and methods for selectively applying a well bias to portions of a programmable device |
US6630700B2 (en) | 2001-10-05 | 2003-10-07 | Motorola, Inc. | NMOS circuit in isolated wells that are connected by a bias stack having pluralirty of diode elements |
JP4090231B2 (ja) | 2001-11-01 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6650141B2 (en) | 2001-12-14 | 2003-11-18 | Lattice Semiconductor Corporation | High speed interface for a programmable interconnect circuit |
US6614301B2 (en) | 2002-01-31 | 2003-09-02 | Intel Corporation | Differential amplifier offset adjustment |
US20030151428A1 (en) | 2002-02-12 | 2003-08-14 | Ouyang Paul H. | 5 Volt tolerant input/output buffer |
US6525559B1 (en) | 2002-04-22 | 2003-02-25 | Pericom Semiconductor Corp. | Fail-safe circuit with low input impedance using active-transistor differential-line terminators |
US7254603B2 (en) | 2002-05-03 | 2007-08-07 | Sonics, Inc. | On-chip inter-network performance optimization using configurable performance parameters |
JP4401621B2 (ja) | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
US6870213B2 (en) | 2002-05-10 | 2005-03-22 | International Business Machines Corporation | EEPROM device with substrate hot-electron injector for low-power |
US20030218478A1 (en) | 2002-05-24 | 2003-11-27 | Sani Mehdi Hamidi | Regulation of crowbar current in circuits employing footswitches/headswitches |
JP2003347415A (ja) * | 2002-05-30 | 2003-12-05 | Canon Inc | 半導体集積回路システム |
US6731158B1 (en) | 2002-06-13 | 2004-05-04 | University Of New Mexico | Self regulating body bias generator |
EP1529343A1 (en) | 2002-08-08 | 2005-05-11 | Koninklijke Philips Electronics N.V. | Circuit and method for controlling the threshold voltage of transistors |
US6972599B2 (en) | 2002-08-27 | 2005-12-06 | Micron Technology Inc. | Pseudo CMOS dynamic logic with delayed clocks |
US7120804B2 (en) | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
JP4185979B2 (ja) * | 2003-05-07 | 2008-11-26 | 独立行政法人産業技術総合研究所 | 高速低消費電力論理装置 |
US6972593B1 (en) | 2003-08-05 | 2005-12-06 | Altera Corp. | Method and apparatus for protecting a circuit during a hot socket condition |
US6975535B2 (en) | 2003-08-14 | 2005-12-13 | Mosel Vitelic, Inc. | Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage |
US7098689B1 (en) | 2003-09-19 | 2006-08-29 | Xilinx, Inc. | Disabling unused/inactive resources in programmable logic devices for static power reduction |
JP2005109179A (ja) * | 2003-09-30 | 2005-04-21 | National Institute Of Advanced Industrial & Technology | 高速低消費電力論理装置 |
US6972616B2 (en) | 2004-04-14 | 2005-12-06 | Broadcom Corporation | Low-noise, fast-settling bias circuit and method |
US7112997B1 (en) | 2004-05-19 | 2006-09-26 | Altera Corporation | Apparatus and methods for multi-gate silicon-on-insulator transistors |
US7348827B2 (en) | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
US7129745B2 (en) | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
US7119604B2 (en) * | 2004-06-17 | 2006-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Back-bias voltage regulator having temperature and process variation compensation and related method of regulating a back-bias voltage |
US20060119382A1 (en) | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
-
2006
- 2006-03-06 US US11/369,654 patent/US7355437B2/en active Active
-
2007
- 2007-02-13 EP EP07003009.3A patent/EP1832951B1/en not_active Expired - Fee Related
- 2007-02-13 EP EP16179725.3A patent/EP3106960A1/en not_active Withdrawn
- 2007-02-21 JP JP2007040927A patent/JP4583393B2/ja not_active Expired - Fee Related
- 2007-02-28 CN CN2007100847342A patent/CN101034884B/zh not_active Expired - Fee Related
-
2008
- 2008-03-07 US US12/044,864 patent/US7501849B2/en active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007243940A5 (ja) | ||
CN102725799B (zh) | 具有欠压检测电路的数据处理系统 | |
US9740261B2 (en) | USB power delivery dead-battery control | |
JP2007243179A5 (ja) | ||
US6603328B2 (en) | Semiconductor integrated circuit | |
US6937074B2 (en) | Power-up signal generator in semiconductor device | |
JP2007143151A5 (ja) | ||
US8705309B2 (en) | State-monitoring memory element | |
US10262722B2 (en) | Fail-safe input/output (IO) circuit | |
US7768756B2 (en) | Leakage current protection circuit | |
US20060171231A1 (en) | Memory device | |
KR20140124093A (ko) | 반도체 장치 | |
US7598794B1 (en) | Well bias architecture for integrated circuit device | |
KR100818706B1 (ko) | 반도체 소자의 내부 전압 발생 장치 | |
TWI544731B (zh) | 半導體裝置 | |
US8111561B2 (en) | Bulk bias voltage generating device and semiconductor memory apparatus including the same | |
US11205488B2 (en) | Apparatuses and methods for transistor protection by charge sharing | |
CN110010166B (zh) | 半导体装置 | |
US9417647B2 (en) | Semiconductor integrated circuit device having bulk bias control function and method of driving the same | |
CN110729999B (zh) | 模式控制电路和设备 | |
KR100650816B1 (ko) | 내부 회로 보호 장치 | |
KR102248931B1 (ko) | 반도체시스템 | |
KR101614008B1 (ko) | 누설 전류에 의한 오동작을 방지하는 파워-온 리셋 회로 | |
KR101840379B1 (ko) | 반도체 장치 | |
JP2006352304A (ja) | 半導体集積回路 |