JP2007202376A - Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 - Google Patents

Abstract

【課題】出力トランジスタにおける貫通電流を防止し得るＤＣ−ＤＣコンバータを提供すること。
【解決手段】第１の電圧Ｖｉが供給される第１トランジスタＴ１に第２トランジスタＴ２が接続されている。第２トランジスタＴ２には、該トランジスタＴ２の両端子における電位差によりチョークコイルＬ１に流れる電流を検出して該トランジスタＴ２をオンオフ制御する信号Ｓ５１を生成するコンパレータ１が接続され、該第２トランジスタＴ２とコンパレータ１により理想ダイオードＩＤが構成される。制御回路２は、パルス信号Ｓ５２に基づいて、第１トランジスタＴ１をオンオフ制御するとともに出力電圧Ｖｏ一定に維持するよう信号Ｓ５３を生成する。貫通防止パルス発生回路３は、パルス信号Ｓ５２に基づいて、第１トランジスタＴ１をオンするタイミングの前後において第２トランジスタＴ２を所定期間オフするようパルス信号Ｓ５４を生成する。
【選択図】図１

Description

本発明は、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路に関するものである。
従来、パーソナルコンピュータ等の電子機器には、電源としてＤＣ−ＤＣコンバータが用いられている。電子機器では消費電力の低減が求められているため、ＤＣ−ＤＣコンバータにおいても消費電力の低減が求められている。

従来、スイッチング方式のＤＣ−ＤＣコンバータは、出力用のＭＯＳトランジスタをオンして入力側から出力側にエネルギを供給し、同トランジスタをオフしてインダクタに蓄積したエネルギを放出する。このとき、整流ダイオードの順方向電圧降下によりインダクタに蓄積したエネルギの一部が失われる。

このため、整流ダイオードを第２のＭＯＳトランジスタに置き換えるとともに、該ＭＯＳトランジスタのソース及びドレインが接続されたコンパレータを備えたＤＣ−ＤＣコンバータが提案されている（例えば、特許文献１〜５、非特許文献１〜３、参照）。コンパレータは、ＭＯＳトランジスタの両端子間の電圧降下によりインダクタに流れる電流を検出して第２のＭＯＳトランジスタをオンオフ制御する。インダクタを介して負荷からグランドに向かって電流が流れると、コンパレータの出力信号により第２のＭＯＳトランジスタがオフする。従って、低負荷時における効率低下を防ぐことができる。
米国特許第４３４９７７６号明細書 実開平０４−１０１２８６号公報 特開平０６−３０３７６６号公報 米国特許第５９１２５５２号明細書 特開平１０−２２５１０５号公報 Leo Francis Cassy,"CIRCUIT DESIGN FOR 1-10 MHZ DC-DC CONVERSION",Massachusetts Institute of Technology 1989,January 1989 「ＰＦＭ／ＰＷＭ同期整流降圧レギュレータ」、ＦＩＮＤ、富士通株式会社、２００３年、第２１巻、第５号、ｐ．４５−４７ 「１チャネルＰＦＭ／ＰＷＭ同期整流降圧ＤＣ／ＤＣコンバータＩＣ」、ＦＩＮＤ、富士通株式会社、２００４年、第２２巻、第６号、ｐ．２８−３１

ところが、コンパレータは、出力側のＭＯＳトランジスタがオンして第２のＭＯＳトランジスタの両端に生じる電圧差に基づいて第２のＭＯＳトランジスタを制御する信号を生成する。この信号が遅延すると、出力側のＭＯＳトランジスタと第２のＭＯＳトランジスタとが同時にオンするため、大きな貫通電流が流れてしまい、消費電力が増大するという問題があった。

本発明は上記問題点を解決するためになされたものであって、その目的は、出力トランジスタにおける貫通電流を防止し得るＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、第１トランジスタに接続された第２トランジスタと、第２トランジスタの両端子における電位差により第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータは理想ダイオードＩＤを構成する。理想ダイオードＩＤは、半導体ダイオードのような順方向電圧降下が無く、逆方向に無限大のインピーダンスを持つものであり、理想的な整流特性が得られる。このため、電圧降下が少なくなって低出力電圧時における効率低下を防ぐ。そして、貫通防止パルス発生回路により第１トランジスタがオンする前後に第２トランジスタをオフすることで、貫通電流を防止する。

請求項２に記載の発明によれば、所定周期のクロック信号により前記第１トランジスタをオンし、そのクロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成することで、第１トランジスタがオンする前後に確実に第２トランジスタをオフする。

請求項３に記載の発明によれば、クロック信号により第１トランジスタをオン制御するための信号が生成される。
請求項４に記載の発明によれば、クロック信号により生成した第１のパルス幅を有する第１パルス信号に基づき第１トランジスタを第１のパルス幅に相当する期間オフし、クロック信号により生成され第１のパルス幅より広い第２のパルス幅を有する第２パルス信号に基づき第２トランジスタを第２のパルス幅に相当する期間オフすることで、第１トランジスタがオンするタイミングの前後に第２トランジスタがオフするため、貫通電流が流れない。

請求項５に記載の発明によれば、コンパレータが動作制御信号に応答して動作を停止することで、消費電力が低減される。
請求項６に記載の発明によれば、コンパレータは、動作制御信号に応答して、発振器の停止時に前記第２トランジスタをオフするよう信号を生成することで、第１トランジスタをオンオフ動作させないとき消費電力が低減される。

請求項７に記載の発明によれば、クロック信号を生成する発振器を備え、該発振器を動作制御信号により動作又は停止することで、第１トランジスタを必要に応じてオフすることができる。

請求項８に記載の発明によれば、第１のモード時に発振器を連続的に動作させ、第２のモード時に出力電圧に基づいて発振器を間欠的に動作するよう動作制御信号を生成する動作停止回路を備えたことで、間欠動作することで、消費電力が低減される。

請求項９に記載の発明によれば、第１トランジスタに接続された第２トランジスタと、第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータは理想ダイオードＩＤを構成する。貫通防止パルス発生回路により第１トランジスタがオンする前後に第２トランジスタをオフすることで、貫通電流を防止する。

請求項１０に記載の発明によれば、所定周期のクロック信号により前記第１トランジスタをオンし、そのクロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成することで、第１トランジスタがオンする前後に確実に第２トランジスタをオフする。

本発明によれば、出力トランジスタにおける貫通電流を防止し得るＤＣ−ＤＣコンバータを提供することができる。

以下、本発明を具体化した実施の形態を図面に従って説明する。
図１は、本発明の原理説明図である。即ち、ＤＣ−ＤＣコンバータは、第１の電圧Ｖｉが供給される第１トランジスタＴ１に第２トランジスタＴ２が接続され、第１トランジスタＴ１と第２トランジスタＴ２の間の接続点にはチョークコイルＬ１が接続されている。第２トランジスタＴ２には、該トランジスタＴ２の両端子における電位差によりチョークコイルＬ１に流れる電流を検出して該トランジスタＴ２をオンオフ制御する信号Ｓ５１を生成するコンパレータ１が接続され、該第２トランジスタＴ２とコンパレータ１により理想ダイオードＩＤが構成される。制御回路２は、パルス信号Ｓ５２に基づいて、第１トランジスタをオンオフ制御し第１の電圧Ｖｉを電圧変換した出力電圧Ｖｏを、チョークコイルＬ１を介して出力するとともに該出力電圧Ｖｏを一定に維持するよう第１トランジスタＴ１のオン時間又はオフ時間を制御する信号Ｓ５３を生成する。貫通防止パルス発生回路３は、パルス信号Ｓ５２に基づいて、第１トランジスタＴ１をオンするタイミングの前後において第２トランジスタＴ２を所定期間オフするようパルス信号Ｓ５４を生成する。理想ダイオードＩＤは、半導体ダイオードのような順方向電圧降下が無く、逆方向に無限大のインピーダンスを持つものであり、理想的な整流特性が得られる。

図１に示すＤＣ−ＤＣコンバータの動作を説明する。第１トランジスタＴ１がオン、第２トランジスタＴ２がオフの状態において、制御回路２の制御により第１トランジスタＴ１がオフに切り替わると、チョークコイルＬ１に蓄積されたエネルギが放出され、第２トランジスタＴ２のボディーダイオードを介してグランドから出力端子に向かって電流が流れる。すると、コンパレータ１はＨレベルの信号Ｓ５１を出力し、その信号Ｓ５１により第２トランジスタＴ２はオン状態となる。第２トランジスタＴ２において生じる電圧降下はダイオードの順方向電圧降下に比べて小さく、効率が改善される。

次に、第１トランジスタＴ１がオフ、第２トランジスタＴ２がオンの状態において、制御回路２の制御により第１トランジスタＴ１がオンに切り替わる場合、その切り替わりのタイミングに合わせて貫通防止パルス発生回路３がワンショットパルス信号Ｓ５４を発生し、第２トランジスタＴ２をオフする。このワンショットパルス信号Ｓ５４により、第１トランジスタＴ１がオンになった瞬間に第１トランジスタＴ１と第２トランジスタＴ２を介してグランドに貫通電流が流れることを防止することができる。第１トランジスタＴ１がオン状態となると、出力ノードＮ１の電位が上昇し、コンパレータ１の出力がＬレベルとなるため、ワンショットパルス信号Ｓ５４のパルス期間が終了しても第２トランジスタＴ２はオフ状態を維持する。

このように、図１に示すＤＣ−ＤＣコンバータにおいて、第２トランジスタＴ２とコンパレータ１とにより構成される理想ダイオードＩＤにより整流素子による電圧降下を抑えることができる。更に、貫通防止パルス発生回路３により生成したワンショットパルス信号Ｓ５４により第１トランジスタＴ１がオンするタイミングに応じて第２トランジスタＴ２をオフすることで、貫通電流を防止することができる。

以下、より詳細な実施形態を説明する。
（第一実施形態）
以下、本発明を具体化した第一実施形態を図面に従って説明する。

図２に示すように、ＤＣ−ＤＣコンバータ１０は、第１の電圧としての入力電圧Ｖｉを降圧変換して出力電圧Ｖｏを生成する。
このＤＣ−ＤＣコンバータ１０は電流制御型ＤＣ−ＤＣコンバータであり、制御回路１１と、チョークコイルＬ１と、平滑用コンデンサＣ１とを備えている。ＤＣ−ＤＣコンバータ１０はカレントモード動作により出力電圧Ｖｏを安定化させるように構成されている。カレントモード動作は、基準電圧と出力電圧Ｖｏとの差を誤差増幅器により増幅し、その増幅電圧とチョークコイルＬ１に流れる電流に比例する電圧とを電流比較器により比較し、チョークコイルＬ１のピーク電流を制御して出力電圧Ｖｏを安定化させる。

制御回路１１の出力端子にはチョークコイルＬ１の第１端子が接続され、該チョークコイルＬ１の第２端子は負荷としての半導体集積回路装置（図示略）に接続されている。制御回路１１は、チョークコイルＬ１を介して負荷に出力電圧Ｖｏを供給する。チョークコイルＬ１の第２端子には平滑用コンデンサＣ１が接続され、該コンデンサＣ１は出力電圧Ｖｏを平滑化する。出力電圧Ｖｏは帰還信号ＦＢとして制御回路１１に入力される。

帰還信号ＦＢは、制御回路１１の誤差増幅器２１の反転入力端子に入力され、誤差増幅器２１の非反転入力端子には基準電源ｅ１の基準電圧Ｖｒ１が入力される。誤差増幅器２１は、帰還信号ＦＢの電圧、即ち出力電圧Ｖｏと基準電圧Ｖｒ１との差電圧を持つ信号Ｓ１を電流比較器２２に出力する。

電流比較器２２は、誤差増幅器２１の出力信号Ｓ１と、電流検出回路３２の出力信号Ｓ８とが入力される。電流比較器２２は、信号Ｓ１，Ｓ８を比較した結果に応じてＨレベル又はＬレベルの信号Ｓ２をフリップフロップ回路（ＦＦ回路）２３に出力する。

ＦＦ回路２３はＲＳ−フリップフロップ回路であり、セット端子Ｓに信号Ｓ２が入力され、リセット端子Ｒに発振器（ＯＳＣ）２４により生成された所定周期を持つクロック信号ＣＫが入力される。発振器２４には、動作制御信号ＣＴ２が入力される。発振器２４は、動作制御信号ＣＴ２に基づいて作動・停止する。作動した発振器２４は、所定周波数のクロック信号ＣＫを生成する。ＦＦ回路２３は、セット端子Ｓに入力されるＨレベルの信号Ｓ２に応答して信号Ｓ３をセット、つまりＨレベルの信号Ｓ３を出力端子Ｑからオア回路２５に出力し、リセット端子Ｒに入力されるＨレベルのクロック信号ＣＫに応答して信号Ｓ３をリセット、つまりＬレベルの信号Ｓ３を出力する。オア回路２５には、信号Ｓ３と動作制御信号ＣＴ２とが入力される。オア回路２５は、両信号Ｓ３，ＣＴ２を論理和演算した結果の信号Ｓ４をドライバ回路２６に出力する。

ドライバ回路２６には、オア回路２５の出力信号Ｓ４と、後述する貫通防止パルス発生回路２７の第１パルス信号Ｓ５とが入力される。ドライバ回路２６は、オア回路２５の出力信号Ｓ４と貫通防止パルス発生回路２７の第１パルス信号Ｓ５とを論理和演算した結果による第１制御信号ＤＨを出力する。

貫通防止パルス発生回路２７は、第１ワンショット回路２８と、第２ワンショット回路２９とを備えている。第１ワンショット回路２８と第２ワンショット回路２９には、発振器２４から出力されるクロック信号ＣＫが入力される。第１ワンショット回路２８と第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して所定パルス幅の第１パルス信号Ｓ５と第２パルス信号Ｓ６とをそれぞれ出力する。第１パルス信号Ｓ５と第２パルス信号Ｓ６のパルス幅は、それぞれ制御回路１１における信号遅延時間に応じて設定されている。更に、第２パルス信号Ｓ６のパルス幅は、第１パルス信号Ｓ５のパルス幅よりも大きく設定されている。

第１制御信号ＤＨは、第１スイッチング素子としての出力用のＭＯＳトランジスタＴ１に供給される。第１ＭＯＳトランジスタＴ１は、本実施形態ではＰチャネルＭＯＳトランジスタであり、ゲート（制御端子）に第１制御信号ＤＨが供給され、ソースに入力電圧Ｖｉが供給され、ドレインがチョークコイルＬ１に接続されている。第１ＭＯＳトランジスタＴ１は、Ｌレベルの第１制御信号ＤＨに応答してオンし、Ｈレベルの第１制御信号ＤＨに応答してオフする。

第１ＭＯＳトランジスタＴ１とチョークコイルＬ１との間の出力ノードＮ１は、第２スイッチング素子としての第２ＭＯＳトランジスタＴ２に接続されている。第２ＭＯＳトランジスタＴ２は、本実施形態ではＮチャネルＭＯＳトランジスタであり、ドレインが第１ＭＯＳトランジスタＴ１に接続され、ソースが第２の電圧としてのグランドに接続され、ゲートは信号合成回路としてのアンド回路３０に接続されている。また、第２ＭＯＳトランジスタＴ２の両端子はコンパレータ３１に接続されている。コンパレータ３１の反転入力端子は第２ＭＯＳトランジスタＴ２のドレインに接続され、コンパレータ３１の非反転入力端子は第２ＭＯＳトランジスタＴ２のソースに接続されている。コンパレータ３１は、第２ＭＯＳトランジスタＴ２のソースとドレインの電位に基づいて、チョークコイルＬ１に流れる電流を検出し、該検出結果に応じてＨレベル又はＬレベルの信号Ｓ７を出力する。この信号Ｓ７は、アンド回路３０に入力される。アンド回路３０には、第２パルス信号Ｓ６が入力される。アンド回路３０は、第２パルス信号Ｓ６の反転レベルと信号Ｓ７とを論理積演算した結果を持つ第２制御信号ＤＬを生成する。この第２制御信号ＤＬが、第２ＭＯＳトランジスタＴ２のゲート（制御端子）に供給され、第２ＭＯＳトランジスタＴ２はＨレベルの第２制御信号ＤＬに応答してオンし、Ｌレベルの第２制御信号ＤＬに応答してオフする。

上記のように接続された第２ＭＯＳトランジスタＴ２とアンド回路３０とコンパレータ３１は、理想ダイオードＩＤを構成する。理想ダイオードＩＤは図５（ａ）に示す電圧電流特性を持つ。図５（ｂ）には半導体ダイオードの電圧電流特性を示す。理想ダイオードＩＤは、順方向において順方向電圧ＶＦがゼロで電流が流れ、逆方向に無限大のインピーダンスを持ち電流が流れないものであり、理想的な整流特性が得られる。従って、理想ダイオードＩＤは、順方向電圧降下がないため、第１ＭＯＳトランジスタＴ１がオフしたときに、チョークコイルＬ１に蓄積したエネルギの損失が低減され、低出力電圧時における効率低下が防止される。

上記出力ノードＮ１は電流検出回路３２に接続され、該電流検出回路３２は、出力ノードＮ１の電位に基づいてチョークコイルＬ１に流れる電流を検出し、該電流と比例する電圧を持つ信号Ｓ８を出力する。

発振器２４等に入力される動作制御信号ＣＴ２はオア回路３４から供給され、該オア回路３４には、外部制御信号ＣＴＬが入力されるバッファ回路３５の出力信号ＣＴ１が供給される。外部制御信号ＣＴＬは、ＤＣ−ＤＣコンバータ１０全体を動作させるか、停止させるかを制御するための信号、所謂パワーダウン信号である。また、バッファ回路３５の出力信号ＣＴ１は誤動作防止回路３６に入力される。誤動作防止回路３６は、電源電圧である入力電圧Ｖｉの瞬間的な低下による誤動作を防止するために設けられている。誤動作防止回路３６は、入力電圧Ｖｉの電圧低下を検出し、電圧低下時に出力ノードＮ１を所定レベル（例えばＬレベル）又はハイインピーダンスとするよう信号Ｓ１０を生成する。オア回路３４は、信号ＣＴ１の反転レベルと信号Ｓ１０とを論理和演算してパワーダウン信号である動作制御信号ＣＴ２を生成する。

上記のように構成されたＤＣ−ＤＣコンバータ１０の作用を説明する。
出力用の第１ＭＯＳトランジスタＴ１は、Ｌレベルの第１制御信号ＤＨに応答してオンし、Ｈレベルの第１制御信号ＤＨに応答してオフする。この第１制御信号ＤＨの立ち下がりは、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅延している。従って、第１ＭＯＳトランジスタＴ１は、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅れてオンする。つまり、制御回路１１は、発振器２４から出力されるクロック信号ＣＫに基づき、所定周期で第１ＭＯＳトランジスタＴ１をオンし、出力電圧Ｖｏに対応する時間経過後に第１ＭＯＳトランジスタＴ１をオフする。

第１ＭＯＳトランジスタＴ１がオンされると、チョークコイルＬ１に流れる電流が増大し電流検出回路３２の出力電圧が上昇する。そして、電流検出回路３２の出力電圧が誤差増幅器２１の出力電圧より高くなると、ＦＦ回路２３のセット端子ＳにＨレベルの信号Ｓ２が出力されてそのＦＦ回路２３の出力信号Ｓ３がＨレベルとなるため、出力用の第１ＭＯＳトランジスタＴ１がオフされ、チョークコイルＬ１に蓄えられたエネルギが放出される。

上記のような出力用の第１ＭＯＳトランジスタＴ１のオン・オフ動作時に、出力電圧Ｖｏが低くなると、誤差増幅器２１の出力電圧が高くなり、電流比較器２２の出力信号Ｓ２がＨレベルとなるまでの時間が長くなるため、出力用の第１ＭＯＳトランジスタＴ１のオン時間が長くなる。また、出力電圧Ｖｏが高くなると、誤差増幅器２１の出力電圧が低くなり、電流比較器２２の出力信号がＨレベルとなるまでの時間が短くなるため、第１ＭＯＳトランジスタＴ１のオン時間が短くなる。このような動作により、第１ＭＯＳトランジスタＴ１は発振器２４の出力信号周波数に基づいて所定周期でオンされ、第１ＭＯＳトランジスタＴ１がオフされるタイミングは、出力電流ＩＬに基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのタイミングが変化して、出力電圧Ｖｏが一定に維持される。

図３，図４に示すように、第１ワンショット回路２８は、クロック信号ＣＫの立ち上がりエッジに応答して第１のパルス幅を持つ第１パルス信号Ｓ５を出力し、第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して第２のパルス幅を持つ第２パルス信号Ｓ６を出力する。尚、図３は、連続モード時の動作波形図であり、図４は不連続モード時の動作波形図である。

ＦＦ回路２３は、クロック信号ＣＫの立ち上がりエッジに応答してＬレベルの信号Ｓ３を出力し、出力電圧Ｖｏに対応する信号Ｓ２（図示略）によりＨレベルの信号Ｓ３を出力する。オア回路２５は、Ｌレベルの動作制御信号ＣＴ２により、信号Ｓ３と同じレベルの信号Ｓ４を出力する。従って、信号Ｓ３（Ｓ４）のＬレベルパルス幅及びＨレベルパルス幅は、出力電圧Ｖｏに応じて変化する。

ドライバ回路２６は、第１パルス信号Ｓ５と信号Ｓ４とを論理和演算して第１制御信号ＤＨを生成する。信号Ｓ４つまり信号Ｓ３はクロック信号ＣＫの立ち上がりによりＬレベルとなり、第１パルス信号Ｓ５はパルス信号Ｓ５の立ち上がりから第１のパルス幅だけＨレベルとなる。従って、第１制御信号ＤＨは、信号Ｓ３に比べて立ち下がりが第１のパルス幅だけ遅れる。即ち、第１ワンショット回路２８とドライバ回路２６は、ＦＦ回路２３の出力信号Ｓ３の立ち下がりを第１のパルス幅に相当する時間だけ遅延する。

一方、第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して第２のパルス幅を持つＨレベルの第２パルス信号Ｓ６を出力する。従って、アンド回路３０は、第２パルス信号Ｓ６がＨレベルである期間、Ｌレベルの制御信号ＤＬを出力し、第２ＭＯＳトランジスタＴ２はこの制御信号ＤＬに応答してオフする。つまり、第２ＭＯＳトランジスタＴ２は、クロック信号ＣＫの立ち上がりから第２のパルス幅に相当する時間だけ経過するまでの間はオフしている。従って、クロック信号ＣＫの立ち上がりから第１のパルス幅に相当する時間経過するまでは、第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が共にオフしている。そして、第２のパルス幅は、第１のパルス幅よりも長い。従って、第１ＭＯＳトランジスタＴ１がオンした後もＬレベルの制御信号ＤＬにより第２ＭＯＳトランジスタＴ２はオフしている。

第１ＭＯＳトランジスタＴ１がオンすると、入力電圧Ｖｉにより出力ノードＮ１が上昇するため、コンパレータ３１は第１ＭＯＳトランジスタＴ１がオンしている間Ｌレベルの信号Ｓ７を出力する。従って、第２ワンショット回路２９から出力される第２パルス信号Ｓ６がＬレベルとなった後も、コンパレータ３１の出力信号Ｓ７により、第２ＭＯＳトランジスタＴ２はオフしている。

図６は本実施形態の回路をシミュレーションして得られた波形図であり、図７（ａ）は貫通防止パルス発生回路２７を備えていない回路をシミュレーションして得られた波形図、図７（ｂ）は図７（ａ）の拡大図である。

第１ＭＯＳトランジスタＴ１がオンした時、貫通防止パルス発生回路２７を備えていない従来例の回路では、図７（ａ）に示すように、貫通電流によって第１ＭＯＳトランジスタＴ１に極めて大きな電流Ｉｈが流れる。この電流Ｉｈは、図７（ｂ）に示すように、遅延によって第２ＭＯＳトランジスタＴ２のゲートに供給される制御信号ＤＬにがＬレベルとなって第２ＭＯＳトランジスタＴ２がオフするまで流れ続ける。そして、この貫通電流により、出力ノードＮ１の電圧変化が遅れてしまう。一方、図６に示すように、本実施形態では、第２パルス信号Ｓ６によって、第１ＭＯＳトランジスタＴ１がオンするタイミングの前後の期間において第２ＭＯＳトランジスタＴ２がオフするため、貫通電流が流れないため第１ＭＯＳトランジスタＴ１に大きな電流が流れない。

例えば、入力電圧Ｖｉを５．０Ｖ、出力電圧Ｖｏを１．２Ｖ、動作周波数を２．０ＭＨｚ、負荷に供給する電流を６００ｍＡとする。貫通電流が流れる時間を１０ｎＳ、貫通電流の電流量を４．２Ａとすると、貫通電流による損失は４２０ｍＷとなる。貫通電流が流れるときのＤＣ−ＤＣコンバータ全体の変換効率を５０％とする。

スイッチングレギュレータの効率η１は、入力電力に対する出力電力の比、つまり、
η１＝出力電力／入力電力
と表される。出力電力は、出力電圧Ｖｏと出力電流ＩＬの積であり、入力電力は、入力電圧Ｖｉと入力電流Ｉｉの積であるから、上記式は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｉ×Ｉｉ）
と表される。スイッチングレギュレータ全体の損失ＬＡは、出力電力に対する入力電力の差であるから、
（Ｖｉ×Ｉｉ）＝（Ｖｏ×ＩＬ）＋ＬＡ
と表される。従って、スイッチングレギュレータの効率η１は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｏ×ＩＬ＋ＬＡ）
となる。

従って、ＤＣ−ＤＣコンバータ全体の損失ＬＡは、上記の値から、
０．５＝（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋ＬＡ）
ＬＡ＝７２０ｍＷ
となる。

貫通電流による損失が無い場合のＤＣ−ＤＣコンバータ全体の損失は、
７２０ｍＷ−４２０ｍＷ＝３００ｍＷ
となる。この場合の変換効率は、
（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋３００ｍＷ）＝７０．６％
となる。
従って、貫通電流を防止することにより、ＤＣ−ＤＣコンバータの変換効率は、５０％から７０．６％に改善される。

第１ＭＯＳトランジスタＴ１がオフすると、チョークコイルＬ１に蓄積されたエネルギにより出力ノードＮ１は負電圧となるため、コンパレータ３１はＨレベルの信号Ｓ７を出力する。この時、信号Ｓ６はＬレベルであるため、アンド回路３０はＨレベルの制御信号ＤＬを出力し、第２ＭＯＳトランジスタＴ２がオンする。コンパレータ３１から出力されるＨレベルの信号Ｓ７は、信号遅延により、第１ＭＯＳトランジスタＴ１がオフしてから遅延する。即ち、第２ＭＯＳトランジスタＴ２は、第１ＭＯＳトランジスタＴ１がオフしてから信号遅延による時間経過後にオンする、つまり第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が共にオフしている状態の後、第２ＭＯＳトランジスタＴ２がオンする。

上記のようにオンオフする第２ＭＯＳトランジスタＴ２は、理想ダイオードＩＤとして動作するため、半導体ダイオードに比べて電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失が低減され、変換効率が改善される。そして、第１ＭＯＳトランジスタＴ１のオンオフ時に第２ＭＯＳトランジスタＴ２がオフしているため、両ＭＯＳトランジスタＴ１，Ｔ２が同時にオンすることがなく、両ＭＯＳトランジスタＴ１，Ｔ２に流れる貫通電流を防止することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）発振器２４のクロック信号ＣＫに基づいてパルス信号を生成する貫通防止パルス発生回路２７を備え、第１ＭＯＳトランジスタＴ１をオンするタイミングの前後の期間において第２ＭＯＳトランジスタＴ２をオフするようにした。この結果、第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が同時にオンすることがなくなり、貫通電流を防止することができる。

（２）コンパレータ３１は、第２ＭＯＳトランジスタＴ２の両端子の電位差によりチョークコイルＬ１に流れる電流を検出し、該検出結果に応じて第２ＭＯＳトランジスタＴ２をオフするよう信号Ｓ７を出力する。第２ＭＯＳトランジスタＴ２とコンパレータ３１は理想ダイオードＩＤを構成し、ダイオードに比べて電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失が低減され、変換効率が改善される。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図面に従って説明する。
尚、本実施形態において、第一実施形態と同じ構成部材については同じ符号を付し、説明の一部を省略する。

図８に示すように、本実施形態のＤＣ−ＤＣコンバータ４０は、制御回路４１と、モード選択回路４２と、低ドロップアウトレギュレータ（以下、ＬＤＯ）４３とを備えている。制御回路４１は、ＰＦＭ制御又はＰＷＭ制御により入力電圧Ｖｉを電圧変換した出力電圧Ｖｏを出力する。ＬＤＯ４３は低負荷時に変換効率のよいシリーズレギュレータ又はリニアレギュレータであり、入力電圧Ｖｉを電圧変換した出力電圧Ｖｏを生成する。モード選択回路４２は、モード信号ＭＯＤＥにより、ＬＤＯ／ＰＦＭ／ＰＷＭの各モードを選択して制御回路４１とＬＤＯ４３とを制御する制御信号を生成する。モード選択回路４２は、２つのコンパレータ５１ａ，５１ｂとモード制御回路５２とを備えている。コンパレータ５１ａ，５１ｂはそれぞれの反転入力端子に接続された基準電源ｅ１１，ｅ１２の基準電圧が異なる値に設定されており、モード信号ＭＯＤＥの電圧に応じたレベルの信号を出力する、いわゆるウインドコンパレータを構成している。モード制御回路５２は、２つのコンパレータ５１ａ，５１ｂの出力信号に基づいて、各モードに対応する制御信号Ｓ１１，Ｓ１２，Ｓ１３を出力する。

ＬＤＯ４３は、制御信号Ｓ１１に応答して動作し、出力電圧Ｖｏを出力する。制御回路４１は、制御信号Ｓ１２に応答してＰＷＭ動作する。このＰＷＭ動作は、第一実施形態の制御回路１１の動作と同じである。また、制御回路４１は、制御信号Ｓ１３に応答してＰＦＭ動作する。ＰＦＭ動作において、制御回路４１は、出力用の第１ＭＯＳトランジスタＴ１をオンオフするスイッチングを間欠的に行う。これにより、低負荷時における変換効率をＰＷＭ動作よりも向上する。

詳述すると、制御回路４１は、動作停止回路６１を備えている。動作停止回路６１は、コンパレータ６２と、スイッチ６３と基準電源ｅ２１，ｅ２２を備えている。コンパレータ６２の反転入力端子には誤差増幅器２１の出力信号Ｓ１が入力され、コンパレータ６２の非反転入力端子はスイッチ６３の共通端子に接続されている。スイッチ６３の第１端子は第１基準電源ｅ２１に接続され、スイッチ６３の第２端子は第２基準電源ｅ２２に接続されている。第１基準電源ｅ２１の電圧は第２基準電源ｅ２２の電圧より高く設定されている。スイッチ６３は、ＰＷＭモードを示す制御信号Ｓ１２に応答してコンパレータ６２に第２基準電源ｅ２２の電圧を供給し、ＰＦＭモードを示す制御信号Ｓ１３に応答してコンパレータ６２に第１基準電源ｅ２１の電圧を供給する。これにより、コンパレータ６２は、ＰＷＭモード時に常時Ｌレベルの信号Ｓ１５を出力し、ＰＦＭモード時に誤差増幅器２１の出力信号Ｓ１、即ち出力電圧Ｖｏに応じてＬレベル又はＨレベルの信号Ｓ１５を出力する。この信号はオア回路３４ａに入力され、オア回路３４ａは、この信号Ｓ１５と、信号ＣＴ１，Ｓ１０とに基づいて、動作制御信号ＣＴ２を生成する。外部制御信号ＣＴＬがＨレベル、信号Ｓ１５がＬレベル、信号Ｓ１０がＬレベルの時、発振器２４は発振動作し、クロック信号ＣＫを出力する。一方、外部制御信号ＣＴＬがＨレベル、制御信号Ｓ１５がＨレベル、信号Ｓ１０がＬレベルの時、発振器２４は停止する。従って、図９及び図１０に示すように、ＰＦＭモード時に発振器２４が間欠的に動作することで、スイッチングを間欠的に行う。これにより、低負荷時における変換効率の低下を防ぐ。

オア回路３４ａの動作制御信号ＣＴ２は、第２ＭＯＳトランジスタＴ２の両端子、つまりソース及びドレインが接続されたコンパレータ３１ａに供給される。コンパレータ３１ａは、Ｈレベルの動作制御信号ＣＴ２によりＬレベルの信号Ｓ７を出力し、動作を停止する。このため、消費電力が少なくなる。

コンパレータ３１ａは、ＤＣ−ＤＣコンバータ４０のシャットダウン時に、動作制御信号ＣＴ２に基づいてＬレベルの信号Ｓ７を出力する。また、ＰＦＭ動作時に、帰還信号ＦＢの電圧、つまり出力電圧Ｖｏと基準電圧Ｖｒ１との差により信号Ｓ１の電位が決定され、信号Ｓ１の電位と基準電源ｅ２１の電圧とによりＨレベルの信号Ｓ１５が出力される。このため、動作制御信号ＣＴ２がＨレベルとなり、コンパレータ３１ａはＬレベルの信号Ｓ７を出力する。このため、第２ＭＯＳトランジスタＴ２がオフされる。

また、制御回路４１は、誤差増幅器２１と電流比較器２２との間に接続された電圧制限回路６４を備えている。電圧制限回路６４は、コンパレータ６５とトランジスタＴ１１と基準電源ｅ２３とを備えている。コンパレータ６５は、基準電源ｅ２３の電圧よりも信号Ｓ１の電圧が高くなるとトランジスタＴ１１をオンして信号Ｓ１を基準電源ｅ２３の電圧にクランプする。

以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（１）チョークコイルＬ１に流れる電流により第２ＭＯＳトランジスタＴ２を制御するコンパレータ３１ａに、発振器２４の動作を制御する動作制御信号ＣＴ２を供給した。コンパレータ３１ａは、発振器２４が停止するときに動作を停止し、Ｌレベルの信号Ｓ７を出力する。従って、コンパレータ３１ａの動作停止により消費電力を低減し、Ｌレベルの信号Ｓ７により第２ＭＯＳトランジスタＴ２がオフするため低負荷時における効率低下を防ぐことができる。

（２）モード選択回路４２は、モード信号ＭＯＤＥにより、ＬＤＯ／ＰＦＭ／ＰＷＭの各モードを選択して制御回路４１とＬＤＯ４３とを制御することにより、負荷に応じて動作モードを切り替えることで、ＰＷＭ制御のみを行うＤＣ−ＤＣコンバータに比べて、低負荷時における変換効率を向上することができる。

（第三実施形態）
以下、本発明を具体化した第三実施形態を図面に従って説明する。
尚、本実施形態において、第一，第二実施形態と同じ構成部材については同じ符号を付し、説明の一部を省略する。

図１１に示すＤＣ−ＤＣコンバータ７０は昇圧ＤＣ−ＤＣコンバータであり、制御回路７１は、出力電圧Ｖｏを出力する第１ＭＯＳトランジスタＴ１に信号合成回路としてのオア回路７２とコンパレータ７３とを備え、第１ＭＯＳトランジスタＴ１とオア回路７２とコンパレータ７３とにより理想ダイオードＩＤが構成されている。コンパレータ７３の非反転入力端子は第１ＭＯＳトランジスタＴ１のソースに接続され、コンパレータ７３の反転入力端子は第１ＭＯＳトランジスタＴ１のドレインに接続されている。コンパレータ７３の出力端子はオア回路７２の入力端子に接続され、そのオア回路７２には第２パルス信号Ｓ６が入力され、オア回路７２の出力端子は第１ＭＯＳトランジスタＴ１のゲートに接続されている。そして、ドライバ回路２６の出力端子は第２ＭＯＳトランジスタＴ２のゲートに接続されている。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第一、第二実施形態と同様に、第１ＭＯＳトランジスタＴ１とコンパレータ７３とオア回路７２とにより理想ダイオードＩＤが構成され、電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失を低減し、変換効率を改善することができる。

（２）第２ＭＯＳトランジスタＴ２のオン時に第１ＭＯＳトランジスタＴ１がオフしているため、両ＭＯＳトランジスタＴ１，Ｔ２が同時にオンすることがなく、両ＭＯＳトランジスタＴ１，Ｔ２に流れる貫通電流を防止することができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記第一実施形態において、第二実施形態と同様に、モードにより動作を切り替える回路部分を追加した構成としてもよい。

・上記第三実施形態において、第一実施形態と同様に、モードにより動作を切り替える回路部分を省略した構成としてもよい。
・上記第三実施形態において、図１２に示すように、第二実施形態と同様に、動作制御信号ＣＴ２が入力されるコンパレータ７３ａを備え、第２ＭＯＳトランジスタＴ２をオンオフしないときにコンパレータ７３ａの動作を停止して消費電流を低減する構成としてもよい。

・上記実施形態では、第２トランジスタＴ２がオフした後にトランジスタＴ１をオンするために第１ワンショット回路２８を用いたが、その他の構成により上記の順番で各トランジスタＴ１，Ｔ２を制御するようにしてもよい。例えば、第２トランジスタＴ２のゲートに供給する第２制御信号ＤＬに基づいて第１トランジスタＴ１に供給する第１制御信号ＤＨを生成するようにしてもよい。即ち、図１３に示すように、ＤＣ−ＤＣコンバータ１０ａのドライバ回路２６は、第２ＭＯＳトランジスタＴ２のオンオフを制御する第２制御信号ＤＬと信号Ｓ４とを論理和演算して第１制御信号ＤＨを生成する。従って、このＤＣ−ＤＣコンバータ１０ａの貫通防止パルス発生回路２７ａは、第２ワンショット回路２９のみを備える。上記の構成によると、第１制御信号ＤＨは、第２制御信号ＤＬがＬレベルになった後にＬレベルとなるため、第２トランジスタＴ２がオフした後に第１トランジスタＴ１がオンする。つまり、第１トランジスタＴ１がオンする前に第２トランジスタＴ２がオフしている。このように構成されたＤＣ−ＤＣコンバータ１０ａにおいては、第１ワンショット回路２８が省略されることで、第１トランジスタＴ１と第２トランジスタＴ２がともにオフする期間を短くすることができ、全体の面積増大が抑えられ、貫通電流を防止することができる。

また、図１４に示すように、ＤＣ−ＤＣコンバータ１０ｂは、図１３に示すＤＣ−ＤＣコンバータ１０ａのドライバ回路２６に替えて遅延回路８０を備えている。遅延回路８０には信号Ｓ４が接続され、遅延回路８０の出力端子は第１トランジスタＴ１のゲートに接続されている。第１ＭＯＳトランジスタＴ１は、クロック信号ＣＫの立ち上がりより遅延回路８０に相当する時間だけ遅れてオンする。また、第２パルス信号Ｓ６のパルス幅は、遅延回路８０の遅延時間よりも大きい第２のパルス幅を持つよう設定されている。この第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答してＨレベルの第２パルス信号Ｓ６を出力し、アンド回路３０は、第２パルス信号Ｓ６がＨレベルである期間、Ｌレベルの制御信号ＤＬを出力する。第２ＭＯＳトランジスタＴ２はこの制御信号ＤＬに応答してオフする。このように構成されたＤＣ−ＤＣコンバータ１０ｂにおいても、第１ワンショット回路２８が省略されることで全体の面積増大が抑えられ、貫通電流を防止することができる。

また、図１５に示すように、ＤＣ−ＤＣコンバータ１０ｃは、第１ワンショット回路２８に替えて、ＦＦ回路２３とオア回路２５の少なくとも何れか一方の遅延を用いてもよい。つまり、第１ＭＯＳトランジスタＴ１は、クロック信号ＣＫの立ち上がりよりＦＦ回路２３とオア回路２５の少なくとも何れか一方の遅延に相当する時間だけ遅れてオンする。第２パルス信号Ｓ６のパルス幅は、ＦＦ回路２３とオア回路２５の少なくとも何れか一方の遅延よりも大きい第２のパルス幅を持つよう設定されている。この第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答してＨレベルの第２パルス信号Ｓ６を出力し、アンド回路３０は、第２パルス信号Ｓ６がＨレベルである期間、Ｌレベルの制御信号ＤＬを出力する。第２ＭＯＳトランジスタＴ２はこの制御信号ＤＬに応答してオフする。このように構成されたＤＣ−ＤＣコンバータ１０ｃは、第一実施形態に比べてドライバ回路２６と第１ワンショット回路２８が省略されることで全体の面積増大が抑えられ、貫通電流を防止することができる。

・上記各実施形態の理想ダイオードＩＤを構成するコンパレータにオフセットを持たせるようにしてもよい。この場合のオフセットは、出力信号のレベルを変更する入力信号の電位に幅を持たせることである。例えば、図１６に示すように、ＤＣ−ＤＣコンバータ１０ｄは、第２トランジスタＴ２とコンパレータ３１と間に定電圧源ｅ３１，ｅ３２が接続されている。定電圧源ｅ３１，ｅ３２は、第２トランジスタＴ２のドレイン電圧，ソース電圧にオフセット電圧を加えた電圧をコンパレータ３１の入力端子に供給する。コンパレータ３１は、２つの入力端子電圧の大小に応じたレベルの信号を出力する。これを、２つの入力端子のうちのいずれか一方の電圧にオフセット電圧を加えた電圧と、いずれか他方の電圧との大小関係に応じて出力信号のレベルを変更する、つまり、図１６において、定電圧源ｅ３１，ｅ３２の何れか一方のみを追加した構成に変更しても良い。

また、オフセット電圧を変更可能な構成としてもよい。例えば、図１７に示すＤＣ−ＤＣコンバータ１０ｅは、第２トランジスタＴ２とコンパレータ３１との間に定電圧源ｅ３１と可変電源ｅ３３とが接続されている。可変電源ｅ３３は、パワーダウン信号である動作制御信号ＣＴ２に応答してオフセット電圧を変更する。

また、図１８に示すＤＣ−ＤＣコンバータ１０ｆは、図１７のＤＣ−ＤＣコンバータ１０ｅに対して、遅延回路８１とアンド回路８２とＦＦ回路８３が追加されている。遅延回路８１には動作制御信号ＣＴ２が入力され、遅延回路８１の出力信号Ｓ２１はアンド回路８２に入力される。そのアンド回路８２には、コンパレータ３１の出力信号Ｓ７が入力される。アンド回路８２は、信号Ｓ７の反転レベルと信号Ｓ２１とを論理積演算した結果を持つ信号Ｓ２２を出力する。従って、アンド回路８２は、コンパレータ３１から出力されるＬレベルの信号Ｓ７とＨレベルの動作制御信号ＣＴ２とに基づいてＨレベルの信号Ｓ２２を出力する。ＦＦ回路８３のセット端子には動作制御信号ＣＴ２が入力され、リセット端子には信号Ｓ２２が入力される。ＦＦ回路８３は、動作制御信号ＣＴ２の反転レベルに基づいて、Ｌレベルの動作制御信号ＣＴ２に応答してＨレベルの信号Ｓ２３を出力し、Ｈレベルの信号Ｓ２２に応答してＬレベルの信号Ｓ２３を出力する。この信号Ｓ２３により、可変電源ｅ３３は、オフセット電圧を変更する。この構成によれば、動作制御信号ＣＴ２がＬレベル、つまりパワーダウン時にオフセット電圧を第１レベルに設定する。そして、パワーダウンから通常動作に復帰してから遅延回路８１の設定時間経過後に、コンパレータ３１の出力信号Ｓ７がＬレベル、つまり第２トランジスタＴ２がオフするタイミングでオフセット電圧を第２レベルに設定する。従って、パワーダウンから通常動作に復帰して各回路素子の動作が安定した後にオフセット電圧を第２レベルに設定することができる。

・上記各実施形態では、貫通防止パルス信号として第２ワンショット回路２９の第２パルス信号Ｓ６により理想ダイオードＩＤを制御するようにしたが、貫通防止パルス信号のパルス幅を制御するようにしてもよい。例えば、図１９に示すＤＣ−ＤＣコンバータ１０ｇは貫通防止パルス発生回路２７ｂを備え、該貫通防止パルス発生回路２７ｂは、第１ワンショット回路２８とＲＳ−フリップフロップ回路（以下、単にＦＦ回路）８５とから構成されている。ＦＦ回路８５のセット端子Ｓにはクロック信号ＣＫが入力され、リセット端子Ｒにはコンパレータ３１の出力信号Ｓ７が入力される。ＦＦ回路８５は、反転出力端子ＸＱからクロック信号ＣＫと信号Ｓ７に基づいて貫通防止パルス信号として第２パルス信号Ｓ６ａを出力する。

詳しくは、ＦＦ回路８５は、Ｈレベルのクロック信号ＣＫに応答してＬレベルの第２パルス信号Ｓ６ａを出力し、Ｌレベルの信号Ｓ７に応答してＨレベルの第２パルス信号Ｓ６ａを出力する。

このように構成されたＤＣ−ＤＣコンバータ１０ｇは、図２０に示すように、Ｌレベルの第１制御信号ＤＨにより第１トランジスタＴ１がオンしてコンパレータ３１の出力信号Ｓ７がＬレベルに切り替わると、ＦＦ回路８５の出力信号Ｓ６ａがＨレベルとなる。つまり、コンパレータ３１の出力信号Ｓ７により第２トランジスタＴ２を制御するようになると、貫通防止パルス信号による第２トランジスタＴ２の制御を終了させる。この構成によると、第１トランジスタＴ１が短時間でオフした場合における損失を低減することができる。例えば軽負荷時に第一実施形態の第２パルス信号Ｓ６により第２トランジスタＴ２の制御が終了する前に第１トランジスタＴ１がオフし、第２トランジスタＴ２をオンするようにコンパレータ３１が出力信号Ｓ７を出力しても、第２パルス信号Ｓ６により第２トランジスタＴ２のオフが維持されるため、ボディーダイオードによる損失が発生する。これに対し、上記したように、コンパレータ３１は出力信号Ｓ７により第２パルス信号Ｓ６ａを終了させる、つまり第２パルス信号Ｓ６ａをＨレベルとすることで、コンパレータ３１の出力信号Ｓ７により第２トランジスタＴ２を制御することができるようになる。

・上記各実施形態における理想ダイオードＩＤの構成を適宜変更してもよい。例えば、図２１に示すように、ＤＣ−ＤＣコンバータ１０ｈを構成する。このＤＣ−ＤＣコンバータ１０ｈの理想ダイオードＩＤは、第１コンパレータ３１と第２コンパレータ８６とを備えている。第２コンパレータ８６は図２１においてＮチャネルＭＯＳトランジスタにより構成され、第１端子（例えばソース）は第１トランジスタＴ１と第２トランジスタＴ２の間のノードＮ１に接続され、第２端子（例えばドレイン）は定電流源８７に接続され、制御端子（ゲート）には電圧源ｅ３５が接続されている。電圧源ｅ３５は、第２コンパレータ８６を構成するトランジスタの閾値電圧よりもわずかに低い電圧、詳しくは第１コンパレータ３１の検出レベルよりもわずかに低い電圧を、第２コンパレータ８６を構成するトランジスタのゲートに供給する。第２コンパレータ８６と定電流源８７との間のノードはＲＳ−フリップフロップ回路（以下、単にＦＦ回路）８８のセット端子Ｓに接続されている。第１コンパレータ３１の出力端子はＦＦ回路８８のリセット端子Ｒに接続され、ＦＦ回路８８の非反転出力端子Ｑから信号Ｓ７が出力される。

第１コンパレータ３１は、第２トランジスタＴ２の両端子における電位差によりチョークコイルＬ１に流れる電流を検出してその第２トランジスタＴ２をオンオフ制御する信号Ｓ３１を生成する。第２コンパレータ８６は、第１トランジスタＴ１と第２トランジスタＴ２の間のノードＮ１における電位により第１トランジスタＴ１のオフを検出して第２トランジスタＴ２をオンオフ制御する信号Ｓ３２を生成する。即ち、第２トランジスタＴ２は、チョークコイルＬ１に流れる電流を正確に検出するコンパレータ３１と、出力ノードＮ１の電位変化に高速応答するコンパレータ８６とによりオンオフ制御される。このように構成された理想ダイオードＩＤにおいて、第１コンパレータ３１は、チョークコイルＬ１に流れる電流を正確に検出して効率の低下を防止し、第２コンパレータ８６は、第１トランジスタＴ１のオフを高速に検出し、第２トランジスタＴ２のボディーダイオードでの損失を低減することができる。

・上記各実施形態に対して、図２２に示すＤＣ−ＤＣコンバータ１０ｉのように、スナバ回路９１を備えてもよい。スナバ回路９１はチョークコイルＬ１と並列に接続され、このスナバ回路９１はＲＳ−フリップフロップ回路（以下、単にＦＦ回路）９２の非反転出力端子Ｑから出力される制御信号によりオンオフされる。ＦＦ回路９２のセット端子Ｓにはコンパレータ３１の出力信号Ｓ７が入力され、リセット端子Ｒには第２パルス信号Ｓ６が入力される。ＦＦ回路９２は、Ｌレベルの信号Ｓ７に応答してＨレベルの制御信号を出力し、Ｈレベルの第２パルス信号Ｓ６に応答してＬレベルの制御信号を出力する。このような構成において、軽負荷時の不連続モード（ＤＣＭ）で第１トランジスタＴ１と第２トランジスタＴ２がともにオフした時にスナバ回路９１をオンすることで共振を抑える、つまりリンギング対策を実施することができる。

・上記実施形態のコンパレータ３１ａ，７３ａは、動作を停止して消費電流を低減するようにしたが、例えば、図２３に示すＤＣ−ＤＣコンバータ１０ｊのコンパレータ３１ｂのように、出力レベルを維持する程度に動作するようにしてもよい。このコンパレータ３１ｂは、図２４に示すように、高電位電源Ｖｄｄに接続された第１カレントミラー１０１と第２カレントミラー１０２を有している。第１カレントミラー１０１は３つのトランジスタＴ２１，Ｔ２２，Ｔ２３により構成され、第２カレントミラー１０２は３つのトランジスタＴ２４，Ｔ２５，Ｔ２６により構成されている。第１トランジスタＴ２１のドレインは第１定電流源１０３に接続され、第４トランジスタＴ２４はＮチャネルＭＯＳトランジスタＴ２７を介して第２定電流源１０４に接続されている。第２カレントミラー１０２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のゲートは第７トランジスタＴ２７のドレインに接続されている。第２トランジスタＴ２２及び第５トランジスタＴ２５のドレインは差動増幅部１０５に接続されている。第３トランジスタＴ２３及び第６トランジスタＴ２６のドレインは出力トランジスタＴ２８に接続されている。また、第２カレントミラー１０２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のソース−ゲート間にはＰチャネルＭＯＳトランジスタＴ２９が接続されている。第７トランジスタＴ２７と第９トランジスタＴ２９のゲートには動作制御信号ＣＴ２が入力されるインバータ１０６の出力信号が供給される。

上記の構成において、動作制御信号ＣＴ２がＬレベルの場合、第７トランジスタＴ２７がオンして第２カレントミラー１０２を第２定電流源１０４に接続し、第９トランジスタＴ２９がオフする。これにより、差動増幅部１０５と出力トランジスタＴ２８には第１定電流源１０３と第２定電流源１０４による電流が流れる。

動作制御信号ＣＴ２がＨレベルの場合、第７トランジスタＴ２７がオフして第２カレントミラー１０２を第２定電流源１０４から切り離し、第９トランジスタＴ２９がオンして第２カレントミラー１０２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のソース−ゲート間を短絡する。これにより、差動増幅部１０５と出力トランジスタＴ２８には第１定電流源１０３による電流が流れる。

動作制御信号ＣＴ２は、パワーダウン動作時にはＨレベルであり、通常動作時にはＬレベルである。従って、パワーダウン動作時には通常動作時の１／２（２分の１）の電流が流れる。このため、コンパレータ３１ｂは、パワーダウン時に電流量を通常動作時の１／２として低消費電流とし、差動増幅部１０５及び出力トランジスタＴ２８に電流を流すことにより出力レベルを維持する。この構成により、パワーダウン動作から通常動作に移行する際のレスポンスを、コンパレータを停止する場合に比べて向上することができる。尚、図２４では、第２カレントミラー１０２と第２定電流源１０４とを接離して電流量を可変するようにしたが、切替により行なうようにしてもよい。

・上記第二実施形態では、外部制御信号ＣＴＬ，誤動作防止回路３６に基づいて生成したパワーダウン信号である動作制御信号ＣＴ２をコンパレータ３１ａに供給するようにしたが、例えば、図２５に示すＤＣ−ＤＣコンバータ４０ｂのように、コンパレータ３１ａの出力信号Ｓ７に基づいてコンパレータ３１ａに供給するようにしてもよい。詳述すると、ＤＣ−ＤＣコンバータ４０ｂは、図１８に示すＤＣ−ＤＣコンバータ１０ｆと同様に、遅延回路８１とアンド回路８２とＲＳ−フリップフロップ回路（以下、単にＦＦ回路）８３とを備え、ＦＦ回路８３の出力信号によりコンパレータ３１ａを制御するようにしてもよい。このＤＣ−ＤＣコンバータ４０ｂは、コンパレータ３１ａの出力信号Ｓ７がＬレベルのときにＦＦ回路８３の出力信号を固定する。この構成によると、第２トランジスタＴ２がオンしているときにＨレベルの動作制御信号ＣＴ２が入力された場合、電流量を検出するコンパレータ３１ａの出力信号Ｓ７により第２トランジスタＴ２をオフすることで、チョークコイルＬ１のエネルギ損失を低減することができる。

・上記各実施形態では、電流制御型のＤＣ−ＤＣコンバータに具体化したが、電圧制御型のＤＣ−ＤＣコンバータに具体化してもよい。例えば、図２６に示すＤＣ−ＤＣコンバータ１１０は電圧制御降圧型のＤＣ−ＤＣコンバータであり、制御回路１１１、第１トランジスタＴ１、チョークコイルＬ１、平滑用コンデンサＣ１、理想ダイオードＩＤを備えている。理想ダイオードＩＤは、第１トランジスタＴ１と直列に接続された第２トランジスタＴ２と、その第２トランジスタＴ２の両端子がそれぞれ入力端子に接続され、第２トランジスタＴ２のゲートに出力端子が接続されたコンパレータ３１とから構成されている。

制御回路１１１は、抵抗Ｒ１２１，Ｒ１２２、誤差増幅器（エラーアンプ）１２１、ＰＷＭ比較器１２２、発振器１２３を備えている。抵抗Ｒ１２１，Ｒ１２２は、出力電圧Ｖｏを分圧した分圧電圧Ｖｆを生成し、誤差増幅器１２１は分圧電圧Ｖｆと基準電圧Ｖｒとの差電圧を増幅した電位を持つ誤差信号Ｓｅを出力する。基準電圧Ｖｒは、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１２１，Ｒ１２２による分圧電圧Ｖｆと一致するように設定されている。

ＰＷＭ比較器１２２には誤差信号Ｓｅと発振器１２３により生成された三角波信号Ｓｒが入力される。発振器１２３は、一定周波数の三角波信号Ｓｒを生成する。ＰＷＭ比較器１２２は、誤差信号Ｓｅと三角波信号Ｓｒとを比較し、誤差信号Ｓｅの電圧が三角波信号Ｓｒの電圧よりも高い場合にはＨレベルの第１制御信号ＤＨを出力し、誤差信号Ｓｅの電圧が三角波信号Ｓｒの電圧よりも低い場合にはＬレベルの第１制御信号ＤＨを出力する。図２７に示すように、三角波信号Ｓｒは所定の周波数にて三角形状の波形を持つ。誤差信号Ｓｅの電位は出力電圧Ｖｏを分圧した分圧電圧Ｖｆと基準電圧Ｖｒの差に対応する。従って、第１制御信号ＤＨは、出力電圧Ｖｏと基準電圧Ｖｒの差電圧に応じたパルス幅を持つ。

上記構成のＤＣ−ＤＣコンバータ１１０に対して、貫通防止パルス発生回路を備えたＤＣ−ＤＣコンバータの一例を図２８に示す。このＤＣ−ＤＣコンバータ１１０ａの制御回路１１１ａは、図２６に示す制御回路１１１の部材に加え、貫通防止パルス発生回路１３０を備える。貫通防止パルス発生回路１３０は、第２ＰＷＭ比較器１３１と定電圧源ｅ１３１とから構成される。定電圧源ｅ１３１は、図２９に示すように、誤差増幅器１２１から出力される第１誤差信号Ｓｅ１に設定電圧を重畳した第２誤差信号Ｓｅ２を生成する。第２ＰＷＭ比較器１３１には三角波信号Ｓｒと第２誤差信号Ｓｅ２とが入力される。第２ＰＷＭ比較器１３１は、第２誤差信号Ｓｅ２と三角波信号Ｓｒとを比較し、比較結果に応じて貫通防止パルスとしてのパルス信号Ｓ１３１を生成する。例えば、第２誤差信号Ｓｅ２の電圧が三角波信号Ｓｒの電圧よりも高い場合にはＨレベルのパルス信号Ｓ１３１を出力し、第２誤差信号Ｓｅ２の電圧が三角波信号Ｓｒの電圧よりも低い場合にはＬレベルのパルス信号Ｓ１３１を出力する。この信号Ｓ１３１により、第１トランジスタＴ１がオンするときに第２トランジスタＴ２をオフすることで、貫通電流を防止する。

尚、図２８に示すＤＣ−ＤＣコンバータ１１０ａは、第１誤差信号Ｓｅ１に設定電圧を重畳して生成した第２誤差信号Ｓｅ２により生成したパルス信号Ｓ１３１により第１トランジスタＴ１と第２トランジスタＴ２がオンオフするタイミングをずらすようにしたが、構成を適宜変更しても良い。例えば、図３０に示すＤＣ−ＤＣコンバータ１１０ｂの制御回路１１１ｂに含まれる貫通防止パルス発生回路１３０ｂは、発振器１２３により生成された第１三角波信号Ｓｒ１をオフセットし、図３１に示すように、タイミングが異なる第１制御信号ＤＨとパルス信号Ｓ１３１とを生成する。

また、貫通防止パルス発生回路の構成を適宜変更しても良い。例えば、図３２に示すＤＣ−ＤＣコンバータ１１０ｃは制御回路１１１ｃを備え、その制御回路１１１ｃの貫通防止パルス発生回路１３０ｃは、定電圧源ｅ１３１、第２ＰＷＭ比較器１３１、オア回路１３２、ＲＳ−フリップフロップ回路（以下、単にＦＦ回路）１３３を備えている。オア回路１３２は第２ＰＷＭ比較器の出力信号である貫通防止パルス信号Ｓ１３１とコンパレータ３１の出力信号Ｓ７の反転レベルとを論理和演算した結果を持つ信号Ｓ１３２を出力する。ＦＦ回路１３３のセット端子Ｓにはオア回路１３２の出力信号Ｓ１３２が入力され、ＦＦ回路１３３のリセット端子Ｒにはコンパレータ３１の出力信号Ｓ７が入力される。そして、ＦＦ回路１３３は、反転出力端子ＸＱから第２制御信号ＤＬを出力する。同様に、図３３に示すＤＣ−ＤＣコンバータ１１０ｄのように、貫通防止パルス発生回路１３０ｄを備えて制御回路１１１ｄを構成しても良い。

更に、図３４に示すＤＣ−ＤＣコンバータ１４０ａ、図３５に示すＤＣ−ＤＣコンバータ１４０ｂのように、電圧制御昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。
・以上説明したＤＣ−ＤＣコンバータやＤＣ−ＤＣコンバータの制御回路は、１チップの半導体で構成することや、プリント基板等のモジュールで構成すること、また、電源装置として、あるいは電子機器装置に組み込まれて使用されるものであることは言うまでもない。

上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
第１の電圧が供給される第１トランジスタと、
前記第１トランジスタに接続された第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間の接続点に接続されたチョークコイルと、
前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、
前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御する制御回路と、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。（１）
（付記２）
前記制御回路は、所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記１記載のＤＣ−ＤＣコンバータ。（２）
（付記３）
前記制御回路は、前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記２記載のＤＣ−ＤＣコンバータ。（３）
（付記４）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記２又は３記載のＤＣ−ＤＣコンバータ。（４）
（付記５）
前記コンパレータは、動作制御信号に応答して動作を停止することを特徴とする付記１〜４のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。（５）
（付記６）
前記コンパレータは、前記動作制御信号に応答して停止する際に前記第２トランジスタをオフするよう信号を生成する、ことを特徴とする付記５記載のＤＣ−ＤＣコンバータ。（６）
（付記７）
前記制御回路は、前記クロック信号を生成する発振器を備え、該発振器は動作制御信号に応答して動作又は停止する、ことを特徴とする付記２〜６のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。（７）
（付記８）
第１のモード時に前記発振器を連続的に動作させ、第２のモード時に前記出力電圧に基づいて前記発振器を間欠的に動作するよう前記動作制御信号を生成する動作停止回路を備えたことを特徴とする付記７記載のＤＣ−ＤＣコンバータ。（８）
（付記９）
第１の電圧が供給される第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間の接続点に接続されたチョークコイルと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、を有するＤＣ−ＤＣコンバータに備えられ、前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御するＤＣ−ＤＣコンバータの制御回路において、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。（９）
（付記１０）
所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記９記載のＤＣ−ＤＣコンバータの制御回路。（１０）
（付記１１）
前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記９記載のＤＣ−ＤＣコンバータの制御回路。
（付記１２）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記１０又は１１記載のＤＣ−ＤＣコンバータの制御回路。
（付記１３）
前記コンパレータは、動作制御信号に応答して動作を停止することを特徴とする付記９〜１２のうちの何れか一項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１４）
前記コンパレータは、前記動作制御信号に応答して停止する際に前記第２トランジスタをオフするよう信号を生成する、ことを特徴とする付記１３記載のＤＣ−ＤＣコンバータ。
（付記１５）
前記クロック信号を生成する発振器を備え、該発振器は動作制御信号に応答して動作又は停止する、ことを特徴とする付記１０〜１４のうちの何れか一項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１６）
第１のモード時に前記発振器を連続的に動作させ、第２のモード時に前記出力電圧に基づいて前記発振器を間欠的に動作するよう前記動作制御信号を生成する動作停止回路を備えたことを特徴とする付記１５記載のＤＣ−ＤＣコンバータの制御回路。

ＤＣ−ＤＣコンバータの基本構成図である。 第一実施形態のＤＣ−ＤＣコンバータの回路図である。 第一実施形態のＤＣ−ＤＣコンバータの動作波形図である。 第一実施形態のＤＣ−ＤＣコンバータの動作波形図である。 （ａ）は理想ダイオードの電圧電流特性図、（ｂ）は半導体ダイオードの電圧電流特性図である。 第一実施形態のＤＣ−ＤＣコンバータの動作波形図である。 （ａ）（ｂ）は従来例の動作波形図である。 第二実施形態のＤＣ−ＤＣコンバータの回路図である。 第二実施形態のＤＣ−ＤＣコンバータの動作波形図である。 第二実施形態のＤＣ−ＤＣコンバータの動作波形図である。 第三実施形態のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの動作波形図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 コンパレータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの動作波形図。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの動作波形図。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの動作波形図。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。 別のＤＣ−ＤＣコンバータの回路図である。

符号の説明

１ コンパレータ
２ 制御回路
３ 貫通防止パルス発生回路
１１ 制御回路
２６ 貫通防止パルス発生回路
３０ 信号合成回路
３１ コンパレータ
ＩＤ 理想ダイオード
Ｌ１ チョークコイル
Ｔ１ 第１ＭＯＳトランジスタ（第１トランジスタ）
Ｔ２ 第２ＭＯＳトランジスタ（第２トランジスタ）
Ｓ５ 第１パルス信号
Ｓ６ 第２パルス信号
Ｓ７ 信号

Claims (10)

1. 第１の電圧が供給される第１トランジスタと、
   前記第１トランジスタに接続された第２トランジスタと、
   前記第１トランジスタと前記第２トランジスタとの間の接続点に接続されたチョークコイルと、
   前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、
   前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御する制御回路と、
   前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記制御回路は、所定周期のクロック信号により前記第１トランジスタをオンし、
   前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
   ことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
3. 前記制御回路は、前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
4. 前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
   前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
   ことを特徴とする請求項２又は３記載のＤＣ−ＤＣコンバータ。
5. 前記コンパレータは、動作制御信号に応答して動作を停止することを特徴とする請求項１〜４のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
6. 前記コンパレータは、前記動作制御信号に応答して停止する際に前記第２トランジスタをオフするよう信号を生成する、ことを特徴とする請求項５記載のＤＣ−ＤＣコンバータ。
7. 前記制御回路は、前記クロック信号を生成する発振器を備え、該発振器は動作制御信号に応答して動作又は停止する、ことを特徴とする請求項２〜６のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
8. 第１のモード時に前記発振器を連続的に動作させ、第２のモード時に前記出力電圧に基づいて前記発振器を間欠的に動作するよう前記動作制御信号を生成する動作停止回路を備えたことを特徴とする請求項７記載のＤＣ−ＤＣコンバータ。
9. 第１の電圧が供給される第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間の接続点に接続されたチョークコイルと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、を有するＤＣ−ＤＣコンバータに備えられ、前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御するＤＣ−ＤＣコンバータの制御回路において、
   前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
10. 所定周期のクロック信号により前記第１トランジスタをオンし、
    前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
    ことを特徴とする請求項９記載のＤＣ−ＤＣコンバータの制御回路。

Images