JP2007306719A - Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 - Google Patents
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Abstract
【課題】理想ダイオードを構成する出力トランジスタにおける貫通電流と、該理想ダイオードの誤動作を防止し得るＤＣ−ＤＣコンバータを提供すること。
【解決手段】コンパレータ１は、第２トランジスタＴ２の両端子の電位差によりチョークコイルＬ１に流れる電流を検出し、該検出結果に応じて第２トランジスタＴ２をオフするよう検出信号Ｓａを出力する。第２トランジスタＴ２とコンパレータ１は理想ダイオードＩＤを構成する。信号Ｓｂに基づいてパルス信号を生成する貫通防止パルス発生回路３を備え、第１トランジスタＴ１をオンするタイミングの前後の期間において第２トランジスタＴ２をオフするようパルス信号Ｓｄを生成する。誤動作防止回路４は、コンパレータ１が負荷からグランドに向かって流れる電流を検出してから次に第１トランジスタＴ１をオンするための信号Ｓｂが入力されるまでの間、第２トランジスタＴ２をオフ状態に維持する。
【選択図】図１
【解決手段】コンパレータ１は、第２トランジスタＴ２の両端子の電位差によりチョークコイルＬ１に流れる電流を検出し、該検出結果に応じて第２トランジスタＴ２をオフするよう検出信号Ｓａを出力する。第２トランジスタＴ２とコンパレータ１は理想ダイオードＩＤを構成する。信号Ｓｂに基づいてパルス信号を生成する貫通防止パルス発生回路３を備え、第１トランジスタＴ１をオンするタイミングの前後の期間において第２トランジスタＴ２をオフするようパルス信号Ｓｄを生成する。誤動作防止回路４は、コンパレータ１が負荷からグランドに向かって流れる電流を検出してから次に第１トランジスタＴ１をオンするための信号Ｓｂが入力されるまでの間、第２トランジスタＴ２をオフ状態に維持する。
【選択図】図１
Description
本発明は、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路に関するものである。
従来、パーソナルコンピュータ等の電子機器には、電源としてＤＣ−ＤＣコンバータが用いられている。電子機器では、安定動作とともに消費電力の低減が求められているため、ＤＣ−ＤＣコンバータにおいても安定動作とともに消費電力の低減が求められている。
従来、パーソナルコンピュータ等の電子機器には、電源としてＤＣ−ＤＣコンバータが用いられている。電子機器では、安定動作とともに消費電力の低減が求められているため、ＤＣ−ＤＣコンバータにおいても安定動作とともに消費電力の低減が求められている。
従来、スイッチング方式のＤＣ−ＤＣコンバータは、出力用のＭＯＳトランジスタをオンして入力側から出力側にエネルギを供給し、同トランジスタをオフしてインダクタに蓄積したエネルギを放出する。このとき、整流ダイオードの順方向電圧降下によりインダクタに蓄積したエネルギの一部が失われる。
このため、整流ダイオードに替えて、第２のＭＯＳトランジスタと、該第２のＭＯＳトランジスタのソース及びドレインが入力端子に接続され第２のＭＯＳトランジスタのゲートが出力端子に接続された接続されたコンパレータからなる理想ダイオードを備えたＤＣ−ＤＣコンバータが提案されている（例えば、特許文献１〜５、非特許文献１〜３、参照）。コンパレータは、ＭＯＳトランジスタの両端子間の電圧降下によりインダクタに流れる電流を検出して第２のＭＯＳトランジスタをオンオフ制御する。インダクタを介して負荷からグランドに向かって電流が流れると、コンパレータの出力信号により第２のＭＯＳトランジスタがオフする。従って、低負荷時における効率低下を防ぐことができる。
米国特許第４３４９７７６号明細書
実開平０４−１０１２８６号公報
特開平０６−３０３７６６号公報
米国特許第５９１２５５２号明細書
特開平１０−２２５１０５号公報
Leo Francis Cassy,"CIRCUIT DESIGN FOR 1-10 MHZ DC-DC CONVERSION",Massachusetts Institute of Technology 1989,January 1989
「ＰＦＭ／ＰＷＭ同期整流降圧レギュレータ」、ＦＩＮＤ、富士通株式会社、２００３年、第２１巻、第５号、ｐ．４５−４７
「１チャネルＰＦＭ／ＰＷＭ同期整流降圧ＤＣ／ＤＣコンバータＩＣ」、ＦＩＮＤ、富士通株式会社、２００４年、第２２巻、第６号、ｐ．２８−３１
ところが、コンパレータは、出力側のＭＯＳトランジスタがオンして第２のＭＯＳトランジスタの両端に生じる電圧差に基づいて第２のＭＯＳトランジスタを制御する信号を生成する。この信号が遅延すると、出力側のＭＯＳトランジスタと第２のＭＯＳトランジスタとが同時にオンするため、大きな貫通電流が流れてしまい、消費電力が増大するという問題があった。
また、負荷の状態によって、コンパレータの出力信号により第２のＭＯＳトランジスタをオフに制御した後、出力端子に接続されたチョークコイルと平滑用コンデンサによって共振が発生して出力ノードのレベルがリンギングし、グランドから負荷に向かって電流が流れる場合がある。この場合、上記の理想ダイオードは、負荷からグランドに向かって流れる電流によりコンパレータから出力される信号により第２のＭＯＳトランジスタをオフしているため、グランドから負荷に向かって電流が流れるとコンパレータの出力信号によって第２のＭＯＳトランジスタがオンする。つまり、出力用のＭＯＳトランジスタがオンするまで第２のＭＯＳトランジスタをオフするように動作する理想ダイオードにおいて誤動作が発生する虞があった。
本発明は上記問題点を解決するためになされたものであって、その目的は、理想ダイオードを構成する出力トランジスタにおける貫通電流と、該理想ダイオードの誤動作を防止し得るＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することにある。
上記目的を達成するため、上記目的を達成するため、請求項１，７に記載の発明によれば、第１トランジスタに接続された第２トランジスタと、第２トランジスタの両端子における電位差により第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータは理想ダイオードを構成する。理想ダイオードは、半導体ダイオードのような順方向電圧降下が無く、逆方向に無限大のインピーダンスを持つものであり、理想的な整流特性が得られる。このため、電圧降下が少なくなって低出力電圧時における効率低下を防ぐ。そして、貫通防止パルス発生回路により第１トランジスタがオンする前後に第２トランジスタをオフすることで、貫通電流を防止する。
更に、誤動作防止回路は、コンパレータが負荷からグランドに向かって流れる電流を検出してから次に第１トランジスタをオンするまでの間、第２トランジスタをオフ状態に維持する。従って、チョークコイルと平滑用コンデンサによる共振によってリンギングが発生し、そのリンギングに応じて第２トランジスタをオンするように検出信号がコンパレータから出力されても、誤動作防止回路によって第２トランジスタがオフ状態に維持されているため、理想ダイオードが遮断状態に維持され、共振によって理想ダイオードが導通する誤動作が防止される。
請求項２，８に記載の発明によれば、前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えたことにより、第２トランジスタがオンオフ制御される。
請求項３，９に記載の発明によれば、前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンすることにより、第２トランジスタがオフ状態にて維持される。
請求項４，１０に記載の発明によれば、所定周期のクロック信号により前記第１トランジスタをオンし、そのクロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成することで、第１トランジスタがオンする前後に確実に第２トランジスタをオフする。
請求項５に記載の発明によれば、クロック信号により第１トランジスタをオン制御するための信号が生成される。
請求項６に記載の発明によれば、クロック信号により生成した第１のパルス幅を有する第１パルス信号に基づき第１トランジスタを第１のパルス幅に相当する期間オフし、クロック信号により生成され第１のパルス幅より広い第２のパルス幅を有する第２パルス信号に基づき第２トランジスタを第２のパルス幅に相当する期間オフすることで、第１トランジスタがオンするタイミングの前後に第２トランジスタがオフするため、貫通電流が流れない。
請求項６に記載の発明によれば、クロック信号により生成した第１のパルス幅を有する第１パルス信号に基づき第１トランジスタを第１のパルス幅に相当する期間オフし、クロック信号により生成され第１のパルス幅より広い第２のパルス幅を有する第２パルス信号に基づき第２トランジスタを第２のパルス幅に相当する期間オフすることで、第１トランジスタがオンするタイミングの前後に第２トランジスタがオフするため、貫通電流が流れない。
本発明によれば、理想ダイオードを構成する出力トランジスタにおける貫通電流と、該理想ダイオードの誤動作の防止が可能なＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することができる。
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、ＤＣ−ＤＣコンバータの基本構成図である。即ち、ＤＣ−ＤＣコンバータは、第１の電圧Ｖｉが供給される第１トランジスタＴ１に第２トランジスタＴ２が接続され、第１トランジスタＴ１と第２トランジスタＴ２の間の接続点にはチョークコイルＬ１が接続されている。第２トランジスタＴ２には、該トランジスタＴ２の両端子における電位差によりチョークコイルＬ１に流れる電流を検出して該トランジスタＴ２をオンオフ制御する信号Ｓａを生成するコンパレータ１が接続され、該第２トランジスタＴ２とコンパレータ１により理想ダイオードＩＤが構成される。理想ダイオードＩＤは、半導体ダイオードのような順方向電圧降下が無く、逆方向に無限大のインピーダンスを持つものであり、理想的な整流特性が得られる。
図１は、ＤＣ−ＤＣコンバータの基本構成図である。即ち、ＤＣ−ＤＣコンバータは、第１の電圧Ｖｉが供給される第１トランジスタＴ１に第２トランジスタＴ２が接続され、第１トランジスタＴ１と第２トランジスタＴ２の間の接続点にはチョークコイルＬ１が接続されている。第２トランジスタＴ２には、該トランジスタＴ２の両端子における電位差によりチョークコイルＬ１に流れる電流を検出して該トランジスタＴ２をオンオフ制御する信号Ｓａを生成するコンパレータ１が接続され、該第２トランジスタＴ２とコンパレータ１により理想ダイオードＩＤが構成される。理想ダイオードＩＤは、半導体ダイオードのような順方向電圧降下が無く、逆方向に無限大のインピーダンスを持つものであり、理想的な整流特性が得られる。
制御回路２は、パルス信号Ｓｂに基づいて、第１トランジスタをオンオフ制御し第１の電圧Ｖｉを電圧変換した出力電圧Ｖｏを、チョークコイルＬ１を介して出力するとともに該出力電圧Ｖｏを一定に維持するよう第１トランジスタＴ１のオン時間又はオフ時間を制御する信号Ｓｃを生成する。貫通防止パルス発生回路３は、パルス信号Ｓｂに基づいて、第１トランジスタＴ１をオンするタイミングの前後において第２トランジスタＴ２を所定期間オフするようパルス信号Ｓｄを生成する。誤動作防止回路４は、コンパレータ１の出力信号Ｓａに基づいて第２トランジスタＴ２がオフした後、パルス信号Ｓｂに基づいて制御回路２が第１トランジスタＴ１をオンするまでの間、第２トランジスタＴ２をオフするように制御信号Ｓｅを生成する。
次に、ＤＣ−ＤＣコンバータの動作を説明する。第１トランジスタＴ１がオン、第２トランジスタＴ２がオフの状態において、制御回路２の制御により第１トランジスタＴ１がオフに切り替わると、チョークコイルＬ１に蓄積されたエネルギが放出され、第２トランジスタＴ２のボディーダイオードを介してグランドから出力端子に向かって電流が流れる。すると、コンパレータ１はＨレベルの信号Ｓａを出力し、その信号Ｓａにより第２トランジスタＴ２はオン状態となる。第２トランジスタＴ２において生じる電圧降下はダイオードの順方向電圧降下に比べて小さく、効率が改善される。
次に、第１トランジスタＴ１がオフ、第２トランジスタＴ２がオンの状態において、制御回路２の制御により第１トランジスタＴ１がオンに切り替わる場合、その切り替わりのタイミングに合わせて貫通防止パルス発生回路３がワンショットパルス信号Ｓｄを発生し、第２トランジスタＴ２をオフする。このワンショットパルス信号Ｓｄにより、第１トランジスタＴ１がオンになった瞬間に第１トランジスタＴ１と第２トランジスタＴ２を介してグランドに貫通電流が流れることを防止することができる。第１トランジスタＴ１がオン状態となると、出力ノードＮ１の電位が上昇し、コンパレータ１の出力がＬレベルとなるため、ワンショットパルス信号Ｓｄのパルス期間が終了しても第２トランジスタＴ２はオフ状態を維持する。
軽負荷時には、パルス信号Ｓｄによって第２トランジスタＴ２がオフされるよりも前にコンパレータ１の出力信号Ｓａによって第２トランジスタＴ２がオフされる、つまり第１トランジスタＴ１と第２トランジスタＴ２がともにオフされる不連続モード（ＤＣＭ）として動作する。このとき、チョークコイルＬ１と平滑用コンデンサＣ１の共振によってノードＮ１のレベルがリンギングする場合があり、グランドから負荷に向かって電流が流れることにより、コンパレータ１の出力信号Ｓａよって第２トランジスタＴ２をオンしようとする。誤動作防止回路４は、コンパレータ１の出力信号Ｓａによって第２トランジスタＴ２がオフした後、パルス信号Ｓｂに基づいて制御回路２が第１トランジスタＴ１をオンするまでの間、第２トランジスタＴ２をオフするように制御信号Ｓｅを生成する。つまり、誤動作防止回路４は、第２トランジスタＴ２をオフ状態に維持する。
このように、本実施形態のＤＣ−ＤＣコンバータにおいて、第２トランジスタＴ２とコンパレータ１とにより構成される理想ダイオードＩＤにより整流素子による電圧降下を抑えることができる。更に、貫通防止パルス発生回路３により生成したワンショットパルス信号Ｓｄにより第１トランジスタＴ１がオンするタイミングに応じて第２トランジスタＴ２をオフすることで、貫通電流を防止することができる。また、低負荷時に誤動作防止回路４により、第１トランジスタＴ１がオンするまでの間第２トランジスタＴ２をオフ状態に維持することで、理想ダイオードＩＤの誤動作を防止することができる。
次に、本実施形態におけるＤＣ−ＤＣコンバータの詳細を説明する。
図２は、ＤＣ−ＤＣコンバータの詳細な構成を示すブロック回路図である。
ＤＣ−ＤＣコンバータ１０は、第１の電圧としての入力電圧Ｖｉを降圧変換して出力電圧Ｖｏを生成する。
図２は、ＤＣ−ＤＣコンバータの詳細な構成を示すブロック回路図である。
ＤＣ−ＤＣコンバータ１０は、第１の電圧としての入力電圧Ｖｉを降圧変換して出力電圧Ｖｏを生成する。
このＤＣ−ＤＣコンバータ１０は電流制御型ＤＣ−ＤＣコンバータであり、制御回路１１と、チョークコイルＬ１と、平滑用コンデンサＣ１とを備えている。ＤＣ−ＤＣコンバータ１０はカレントモード動作により出力電圧Ｖｏを安定化させるように構成されている。カレントモード動作は、基準電圧と出力電圧Ｖｏとの差を誤差増幅器により増幅し、その増幅電圧とチョークコイルＬ１に流れる電流に比例する電圧とを電流比較器により比較し、チョークコイルＬ１のピーク電流を制御して出力電圧Ｖｏを安定化させる。
制御回路１１の出力端子にはチョークコイルＬ１の第１端子が接続され、該チョークコイルＬ１の第２端子は負荷としての半導体集積回路装置（図示略）に接続されている。制御回路１１は、チョークコイルＬ１を介して負荷に出力電圧Ｖｏを供給する。チョークコイルＬ１の第２端子には平滑用コンデンサＣ１が接続され、該コンデンサＣ１は出力電圧Ｖｏを平滑化する。出力電圧Ｖｏは帰還信号ＦＢとして制御回路１１に入力される。
帰還信号ＦＢは、制御回路１１の誤差増幅器２１の反転入力端子に入力され、誤差増幅器２１の非反転入力端子には基準電源ｅ１の基準電圧Ｖｒ１が入力される。誤差増幅器２１は、帰還信号ＦＢの電圧、即ち出力電圧Ｖｏと基準電圧Ｖｒ１との差電圧を持つ信号Ｓ１を電流比較器２２に出力する。
電流比較器２２は、誤差増幅器２１の出力信号Ｓ１と、電流検出回路３３の出力信号Ｓ９とが入力される。電流比較器２２は、信号Ｓ１，Ｓ９を比較した結果に応じてＨレベル又はＬレベルの信号Ｓ２をフリップフロップ回路（ＦＦ回路）２３に出力する。
ＦＦ回路２３はＲＳ−フリップフロップ回路であり、セット端子Ｓに信号Ｓ２が入力され、リセット端子Ｒに発振器（ＯＳＣ）２４により生成された所定周期を持つクロック信号ＣＫが入力される。発振器２４には、動作制御信号ＣＴ２が入力される。発振器２４は、動作制御信号ＣＴ２に基づいて作動・停止する。作動した発振器２４は、所定周波数のクロック信号ＣＫを生成する。ＦＦ回路２３は、セット端子Ｓに入力されるＨレベルの信号Ｓ２に応答して信号Ｓ３をセット、つまりＨレベルの信号Ｓ３を出力端子Ｑからオア回路２５に出力し、リセット端子Ｒに入力されるＨレベルのクロック信号ＣＫに応答して信号Ｓ３をリセット、つまりＬレベルの信号Ｓ３を出力する。オア回路２５には、信号Ｓ３と動作制御信号ＣＴ２とが入力される。オア回路２５は、両信号Ｓ３，ＣＴ２を論理和演算した結果の信号Ｓ４をドライバ回路２６に出力する。
ドライバ回路２６には、オア回路２５の出力信号Ｓ４と、後述する貫通防止パルス発生回路２７の第１パルス信号Ｓ５とが入力される。ドライバ回路２６は、オア回路２５の出力信号Ｓ４と貫通防止パルス発生回路２７の第１パルス信号Ｓ５とを論理和演算した結果による第１制御信号ＤＨを出力する。
上記発振器２４にて生成されたクロック信号ＣＫは貫通防止パルス発生回路２７に入力される。貫通防止パルス発生回路２７は、第１ワンショット回路２８と、第２ワンショット回路２９とを備えている。第１ワンショット回路２８と第２ワンショット回路２９には、発振器２４から出力されるクロック信号ＣＫが入力される。第１ワンショット回路２８と第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して所定パルス幅の第１パルス信号Ｓ５と第２パルス信号Ｓ６とをそれぞれ出力する。第１パルス信号Ｓ５と第２パルス信号Ｓ６のパルス幅は、それぞれ制御回路１１における信号遅延時間に応じて設定されている。更に、第２パルス信号Ｓ６のパルス幅は、第１パルス信号Ｓ５のパルス幅よりも大きく設定されている。
また、クロック信号ＣＫは、誤動作防止回路としてのフリップフロップ回路（ＦＦ回路）３０に入力される。ＦＦ回路３０はＲＳ−フリップフロップ回路であり、セット端子Ｓにクロック信号ＣＫが入力され、リセット端子Ｒに後述するコンパレータ３２の検出信号Ｓ８が入力される。ＦＦ回路３０は、クロック信号ＣＫと検出信号Ｓ８とに基づいて制御信号Ｓ７を出力する。詳しくは、ＦＦ回路２３は、セット端子Ｓに入力されるＨレベルのクロック信号ＣＫに応答して制御信号Ｓ７をセット、つまりＨレベルの制御信号Ｓ７を出力端子Ｑから出力し、リセット端子Ｒに入力されるＬレベルの検出信号Ｓ８に応答して制御信号Ｓ７をリセット、つまりＬレベルの制御信号Ｓ７を出力する。つまり、ＦＦ回路３０は、Ｌレベルの検出信号Ｓ８からＨレベルのクロック信号ＣＫが入力されるまでの間、Ｌレベルの制御信号Ｓ７を出力する。
ドライバ回路２６から出力される第１制御信号ＤＨは、第１スイッチング素子としての出力用のＭＯＳトランジスタＴ１に供給される。第１ＭＯＳトランジスタＴ１は、本実施形態ではＰチャネルＭＯＳトランジスタであり、ゲート（制御端子）に第１制御信号ＤＨが供給され、ソースに入力電圧Ｖｉが供給され、ドレインがチョークコイルＬ１に接続されている。第１ＭＯＳトランジスタＴ１は、Ｌレベルの第１制御信号ＤＨに応答してオンし、Ｈレベルの第１制御信号ＤＨに応答してオフする。
第１ＭＯＳトランジスタＴ１とチョークコイルＬ１との間の出力ノードＮ１は、第２スイッチング素子としての第２ＭＯＳトランジスタＴ２に接続されている。第２ＭＯＳトランジスタＴ２は、本実施形態ではＮチャネルＭＯＳトランジスタであり、ドレインが第１ＭＯＳトランジスタＴ１に接続され、ソースが第２の電圧としてのグランドに接続され、ゲートは信号合成回路としてのアンド回路３１に接続されている。また、第２ＭＯＳトランジスタＴ２の両端子はコンパレータ３２に接続されている。詳しくは、コンパレータ３２の反転入力端子は第２ＭＯＳトランジスタＴ２のドレインに接続され、コンパレータ３２の非反転入力端子は第２ＭＯＳトランジスタＴ２のソースに接続されている。コンパレータ３２は、第２ＭＯＳトランジスタＴ２のソースとドレインの電位に基づいて、チョークコイルＬ１に流れる電流を検出し、該検出結果に応じてＨレベル又はＬレベルの検出信号Ｓ８を出力する。本実施形態において、コンパレータ３２は、グランドから出力端子（負荷）に向かって電流が流れるときにＨレベルの検出信号Ｓ８を出力し、出力端子からグランドに向かって電流が流れるときにＬレベルの検出信号Ｓ８を出力する。
コンパレータ３２から出力される検出信号Ｓ８は、アンド回路３１に入力される。アンド回路３１には、上記第２パルス信号Ｓ６及び制御信号Ｓ７が入力される。アンド回路３１は、第２パルス信号Ｓ６の反転レベルと信号Ｓ７，Ｓ８とを論理積演算した結果を持つ第２制御信号ＤＬを生成する。つまり、アンド回路３１は、Ｈレベルの信号Ｓ７，Ｓ８及びＬレベルのパルス信号Ｓ６によりＨレベルの第２制御信号ＤＬを出力し、信号Ｓ７，Ｓ８の少なくとも一方がＬレベル又はパルス信号Ｓ６がＨレベルのときにＬレベルの第２制御信号ＤＬを出力する。この第２制御信号ＤＬが、第２ＭＯＳトランジスタＴ２のゲート（制御端子）に供給され、第２ＭＯＳトランジスタＴ２はＨレベルの第２制御信号ＤＬに応答してオンし、Ｌレベルの第２制御信号ＤＬに応答してオフする。従って第２ＭＯＳトランジスタＴ２は、信号Ｓ７，Ｓ８の少なくとも一方がＬレベル又はパルス信号Ｓ６がＨレベルのときにオフされる。
上記のように接続された第２ＭＯＳトランジスタＴ２とアンド回路３１とコンパレータ３２は、理想ダイオードＩＤを構成する。理想ダイオードＩＤは、順方向において順方向電圧がゼロで電流が流れ、逆方向に無限大のインピーダンスを持ち電流が流れないものであり、理想的な整流特性が得られる。従って、理想ダイオードＩＤは、順方向電圧降下がないため、第１ＭＯＳトランジスタＴ１がオフしたときに、チョークコイルＬ１に蓄積したエネルギの損失が低減され、低出力電圧時における効率低下が防止される。
上記出力ノードＮ１は電流検出回路３３に接続され、該電流検出回路３３は、出力ノードＮ１の電位に基づいてチョークコイルＬ１に流れる電流を検出し、該電流と比例する電圧を持つ信号Ｓ９を出力する。
発振器２４等に入力される動作制御信号ＣＴ２はオア回路３４から供給され、該オア回路３４には、外部制御信号ＣＴＬが入力されるバッファ回路３５の出力信号ＣＴ１が供給される。外部制御信号ＣＴＬは、ＤＣ−ＤＣコンバータ１０全体を動作させるか、停止させるかを制御するための信号、所謂パワーダウン信号である。また、バッファ回路３５の出力信号ＣＴ１は誤動作防止回路３６に入力される。誤動作防止回路３６は、電源電圧である入力電圧Ｖｉの瞬間的な低下による誤動作を防止するために設けられている。誤動作防止回路３６は、入力電圧Ｖｉの電圧低下を検出し、電圧低下時に出力ノードＮ１を所定レベル（例えばＬレベル）又はハイインピーダンスとするよう信号Ｓ１０を生成する。オア回路３４は、信号ＣＴ１の反転レベルと信号Ｓ１０とを論理和演算してパワーダウン信号である動作制御信号ＣＴ２を生成する。
オア回路３４の動作制御信号ＣＴ２は、第２ＭＯＳトランジスタＴ２の両端子、つまりソース及びドレインが接続されたコンパレータ３２に供給される。コンパレータ３２は、Ｌレベルの動作制御信号ＣＴ２により通常動作し、Ｈレベルの動作制御信号ＣＴ２により低消費電流にて動作する。
図３に示すように、コンパレータ３２は、高電位電源Ｖｄｄに接続された第１カレントミラー４１と第２カレントミラー４２を有している。第１カレントミラー４１は３つのトランジスタＴ２１，Ｔ２２，Ｔ２３により構成され、第２カレントミラー４２は３つのトランジスタＴ２４，Ｔ２５，Ｔ２６により構成されている。第１トランジスタＴ２１のドレインは第１定電流源４３に接続され、第４トランジスタＴ２４はＮチャネルＭＯＳトランジスタＴ２７を介して第２定電流源４４に接続されている。第２カレントミラー４２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のゲートは第７トランジスタＴ２７のドレインに接続されている。第２トランジスタＴ２２及び第５トランジスタＴ２５のドレインは差動増幅部４５に接続されている。第３トランジスタＴ２３及び第６トランジスタＴ２６のドレインは出力トランジスタＴ２８に接続されている。また、第２カレントミラー４２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のソース−ゲート間にはＰチャネルＭＯＳトランジスタＴ２９が接続されている。第７トランジスタＴ２７と第９トランジスタＴ２９のゲートには動作制御信号ＣＴ２が入力されるインバータ４６の出力信号が供給される。
上記の構成において、動作制御信号ＣＴ２がＬレベルの場合、第７トランジスタＴ２７がオンして第２カレントミラー４２を第２定電流源４４に接続し、第９トランジスタＴ２９がオフする。これにより、差動増幅部４５と出力トランジスタＴ２８には第１定電流源４３と第２定電流源４４による電流が流れる。
動作制御信号ＣＴ２がＨレベルの場合、第７トランジスタＴ２７がオフして第２カレントミラー４２を第２定電流源４４から切り離し、第９トランジスタＴ２９がオンして第２カレントミラー４２を構成するトランジスタＴ２４，Ｔ２５，Ｔ２６のソース−ゲート間を短絡する。これにより、差動増幅部４５と出力トランジスタＴ２８には第１定電流源４３による電流が流れる。
動作制御信号ＣＴ２は、パワーダウン動作時にはＨレベルであり、通常動作時にはＬレベルである。従って、パワーダウン動作時には通常動作時の１／２（２分の１）の電流が流れる。このため、コンパレータ３２は、パワーダウン時に電流量を通常動作時の１／２として低消費電流とし、差動増幅部４５及び出力トランジスタＴ２８に電流を流すことにより出力レベルを維持する。この構成により、制御回路１１における消費電流を低減することができる。尚、消費電流を低減するためにコンパレータの動作を停止することが考えられる。しかし、本実施形態の構成により、パワーダウン動作から通常動作に移行する際のレスポンスを、コンパレータを停止する場合に比べて向上することができる。
上記のように構成されたＤＣ−ＤＣコンバータ１０の作用を説明する。
先ず、貫通防止パルス発生回路２７による作用を説明する。
出力用の第１ＭＯＳトランジスタＴ１は、Ｌレベルの第１制御信号ＤＨに応答してオンし、Ｈレベルの第１制御信号ＤＨに応答してオフする。この第１制御信号ＤＨの立ち下がりは、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅延している。従って、第１ＭＯＳトランジスタＴ１は、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅れてオンする。つまり、制御回路１１は、発振器２４から出力されるクロック信号ＣＫに基づき、所定周期で第１ＭＯＳトランジスタＴ１をオンし、出力電圧Ｖｏに対応する時間経過後に第１ＭＯＳトランジスタＴ１をオフする。
先ず、貫通防止パルス発生回路２７による作用を説明する。
出力用の第１ＭＯＳトランジスタＴ１は、Ｌレベルの第１制御信号ＤＨに応答してオンし、Ｈレベルの第１制御信号ＤＨに応答してオフする。この第１制御信号ＤＨの立ち下がりは、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅延している。従って、第１ＭＯＳトランジスタＴ１は、クロック信号ＣＫの立ち上がりより第１のパルス幅に相当する時間だけ遅れてオンする。つまり、制御回路１１は、発振器２４から出力されるクロック信号ＣＫに基づき、所定周期で第１ＭＯＳトランジスタＴ１をオンし、出力電圧Ｖｏに対応する時間経過後に第１ＭＯＳトランジスタＴ１をオフする。
第１ＭＯＳトランジスタＴ１がオンされると、チョークコイルＬ１に流れる電流が増大し電流検出回路３３の出力電圧が上昇する。そして、電流検出回路３３の出力電圧が誤差増幅器２１の出力電圧より高くなると、ＦＦ回路２３のセット端子ＳにＨレベルの信号Ｓ２が出力されてそのＦＦ回路２３の出力信号Ｓ３がＨレベルとなるため、出力用の第１ＭＯＳトランジスタＴ１がオフされ、チョークコイルＬ１に蓄えられたエネルギが放出される。
上記のような出力用の第１ＭＯＳトランジスタＴ１のオン・オフ動作時に、出力電圧Ｖｏが低くなると、誤差増幅器２１の出力電圧が高くなり、電流比較器２２の出力信号Ｓ２がＨレベルとなるまでの時間が長くなるため、出力用の第１ＭＯＳトランジスタＴ１のオン時間が長くなる。また、出力電圧Ｖｏが高くなると、誤差増幅器２１の出力電圧が低くなり、電流比較器２２の出力信号がＨレベルとなるまでの時間が短くなるため、第１ＭＯＳトランジスタＴ１のオン時間が短くなる。このような動作により、第１ＭＯＳトランジスタＴ１は発振器２４の出力信号周波数に基づいて所定周期でオンされ、第１ＭＯＳトランジスタＴ１がオフされるタイミングは、出力電流ＩＬに基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのタイミングが変化して、出力電圧Ｖｏが一定に維持される。
図４，図５に示すように、第１ワンショット回路２８は、クロック信号ＣＫの立ち上がりエッジに応答して第１のパルス幅を持つ第１パルス信号Ｓ５を出力し、第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して第２のパルス幅を持つ第２パルス信号Ｓ６を出力する。尚、図４は、連続モード時の動作波形図であり、図５は不連続モード時の動作波形図である。
ＦＦ回路２３は、クロック信号ＣＫの立ち上がりエッジに応答してＬレベルの信号Ｓ３を出力し、出力電圧Ｖｏに対応する信号Ｓ２（図示略）によりＨレベルの信号Ｓ３を出力する。オア回路２５は、Ｌレベルの動作制御信号ＣＴ２により、信号Ｓ３と同じレベルの信号Ｓ４を出力する。従って、信号Ｓ３（Ｓ４）のＬレベルパルス幅及びＨレベルパルス幅は、出力電圧Ｖｏに応じて変化する。
ドライバ回路２６は、第１パルス信号Ｓ５と信号Ｓ４とを論理和演算して第１制御信号ＤＨを生成する。信号Ｓ４つまり信号Ｓ３はクロック信号ＣＫの立ち上がりによりＬレベルとなり、第１パルス信号Ｓ５はパルス信号Ｓ５の立ち上がりから第１のパルス幅だけＨレベルとなる。従って、第１制御信号ＤＨは、信号Ｓ３に比べて立ち下がりが第１のパルス幅だけ遅れる。即ち、第１ワンショット回路２８とドライバ回路２６は、ＦＦ回路２３の出力信号Ｓ３の立ち下がりを第１のパルス幅に相当する時間だけ遅延する。
一方、第２ワンショット回路２９は、クロック信号ＣＫの立ち上がりエッジに応答して第２のパルス幅を持つＨレベルの第２パルス信号Ｓ６を出力する。従って、アンド回路３１は、第２パルス信号Ｓ６がＨレベルである期間、Ｌレベルの制御信号ＤＬを出力し、第２ＭＯＳトランジスタＴ２はこの制御信号ＤＬに応答してオフする。つまり、第２ＭＯＳトランジスタＴ２は、クロック信号ＣＫの立ち上がりから第２のパルス幅に相当する時間だけ経過するまでの間はオフしている。従って、クロック信号ＣＫの立ち上がりから第１のパルス幅に相当する時間経過するまでは、第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が共にオフしている。そして、第２のパルス幅は、第１のパルス幅よりも長い。従って、第１ＭＯＳトランジスタＴ１がオンした後もＬレベルの制御信号ＤＬにより第２ＭＯＳトランジスタＴ２はオフしている。
第１ＭＯＳトランジスタＴ１がオンすると、入力電圧Ｖｉにより出力ノードＮ１が上昇するため、コンパレータ３２は第１ＭＯＳトランジスタＴ１がオンしている間Ｌレベルの検出信号Ｓ８を出力する。従って、第２ワンショット回路２９から出力される第２パルス信号Ｓ６がＬレベルとなった後も、コンパレータ３２の検出信号Ｓ８により、第２ＭＯＳトランジスタＴ２はオフしている。
第１ＭＯＳトランジスタＴ１がオンした時、貫通防止パルス発生回路２７を備えていない従来例の回路では、貫通電流によって第１ＭＯＳトランジスタＴ１に極めて大きな電流Ｉｈが流れる。この電流Ｉｈは、遅延によって第２ＭＯＳトランジスタＴ２のゲートに供給される制御信号ＤＬにがＬレベルとなって第２ＭＯＳトランジスタＴ２がオフするまで流れ続ける。そして、この貫通電流により、出力ノードＮ１の電圧変化が遅れてしまう。一方、本実施形態では、第２パルス信号Ｓ６によって、第１ＭＯＳトランジスタＴ１がオンするタイミングの前後の期間において第２ＭＯＳトランジスタＴ２がオフするため、貫通電流が流れないため第１ＭＯＳトランジスタＴ１に大きな電流が流れない。
例えば、入力電圧Ｖｉを５．０Ｖ、出力電圧Ｖｏを１．２Ｖ、動作周波数を２．０ＭＨｚ、負荷に供給する電流を６００ｍＡとする。貫通電流が流れる時間を１０ｎＳ、貫通電流の電流量を４．２Ａとすると、貫通電流による損失は４２０ｍＷとなる。貫通電流が流れるときのＤＣ−ＤＣコンバータ全体の変換効率を５０％とする。
スイッチングレギュレータの効率η１は、入力電力に対する出力電力の比、つまり、
η１＝出力電力／入力電力
と表される。出力電力は、出力電圧Ｖｏと出力電流ＩＬの積であり、入力電力は、入力電圧Ｖｉと入力電流Ｉｉの積であるから、上記式は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｉ×Ｉｉ）
と表される。スイッチングレギュレータ全体の損失ＬＡは、出力電力に対する入力電力の差であるから、
（Ｖｉ×Ｉｉ）＝（Ｖｏ×ＩＬ）＋ＬＡ
と表される。従って、スイッチングレギュレータの効率η１は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｏ×ＩＬ＋ＬＡ）
となる。従って、ＤＣ−ＤＣコンバータ全体の損失ＬＡは、上記の値から、
０．５＝（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋ＬＡ）
ＬＡ＝７２０ｍＷ
となる。
η１＝出力電力／入力電力
と表される。出力電力は、出力電圧Ｖｏと出力電流ＩＬの積であり、入力電力は、入力電圧Ｖｉと入力電流Ｉｉの積であるから、上記式は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｉ×Ｉｉ）
と表される。スイッチングレギュレータ全体の損失ＬＡは、出力電力に対する入力電力の差であるから、
（Ｖｉ×Ｉｉ）＝（Ｖｏ×ＩＬ）＋ＬＡ
と表される。従って、スイッチングレギュレータの効率η１は、
η１＝（Ｖｏ×ＩＬ）／（Ｖｏ×ＩＬ＋ＬＡ）
となる。従って、ＤＣ−ＤＣコンバータ全体の損失ＬＡは、上記の値から、
０．５＝（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋ＬＡ）
ＬＡ＝７２０ｍＷ
となる。
貫通電流による損失が無い場合のＤＣ−ＤＣコンバータ全体の損失は、
７２０ｍＷ−４２０ｍＷ＝３００ｍＷ
となる。この場合の変換効率は、
（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋３００ｍＷ）＝７０．６％
となる。従って、貫通電流を防止することにより、ＤＣ−ＤＣコンバータの変換効率は、５０％から７０．６％に改善される。
７２０ｍＷ−４２０ｍＷ＝３００ｍＷ
となる。この場合の変換効率は、
（１．２Ｖ×６００ｍＡ）／（１．２Ｖ×６００ｍＡ＋３００ｍＷ）＝７０．６％
となる。従って、貫通電流を防止することにより、ＤＣ−ＤＣコンバータの変換効率は、５０％から７０．６％に改善される。
第１ＭＯＳトランジスタＴ１がオフすると、チョークコイルＬ１に蓄積されたエネルギにより出力ノードＮ１は負電圧となるため、コンパレータ３２はＨレベルの検出信号Ｓ８を出力する。この時、信号Ｓ６はＬレベルであるため、アンド回路３１はＨレベルの制御信号ＤＬを出力し、第２ＭＯＳトランジスタＴ２がオンする。コンパレータ３２から出力されるＨレベルの検出信号Ｓ８は、信号遅延により、第１ＭＯＳトランジスタＴ１がオフしてから遅延する。即ち、第２ＭＯＳトランジスタＴ２は、第１ＭＯＳトランジスタＴ１がオフしてから信号遅延による時間経過後にオンする、つまり第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が共にオフしている状態の後、第２ＭＯＳトランジスタＴ２がオンする。
上記のようにオンオフする第２ＭＯＳトランジスタＴ２は、理想ダイオードＩＤとして動作するため、半導体ダイオードに比べて電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失が低減され、変換効率が改善される。そして、第１ＭＯＳトランジスタＴ１のオンオフ時に第２ＭＯＳトランジスタＴ２がオフしているため、両ＭＯＳトランジスタＴ１，Ｔ２が同時にオンすることがなく、両ＭＯＳトランジスタＴ１，Ｔ２に流れる貫通電流を防止することができる。
次に、誤動作防止回路（ＦＦ３０）による作用を説明する。
低負荷時の場合、図６に示すように、第１ＭＯＳトランジスタＴ１は、第１制御信号ＤＨにより短時間でオフされる。そして、コンパレータ３２の検出信号Ｓ８は、出力端子（負荷）からグランドに向かって電流が流れるときにＬレベルとなるため、第２ＭＯＳトランジスタＴ２のゲートにはＬレベルの第２制御信号ＤＬが供給されて該トランジスタＴ２がオフする。従って、出力端子からグランドに向かって電流が流れなくなり、エネルギ損失が低減される。
低負荷時の場合、図６に示すように、第１ＭＯＳトランジスタＴ１は、第１制御信号ＤＨにより短時間でオフされる。そして、コンパレータ３２の検出信号Ｓ８は、出力端子（負荷）からグランドに向かって電流が流れるときにＬレベルとなるため、第２ＭＯＳトランジスタＴ２のゲートにはＬレベルの第２制御信号ＤＬが供給されて該トランジスタＴ２がオフする。従って、出力端子からグランドに向かって電流が流れなくなり、エネルギ損失が低減される。
ＦＦ回路３０は、Ｌレベルの検出信号Ｓ８に応答してＬレベルの制御信号Ｓ７を出力する。そして、ＦＦ回路３０は、Ｈレベルのクロック信号ＣＫに応答してＨレベルの制御信号Ｓ７を出力する。従って、ＦＦ回路３０は、Ｌレベルの制御信号Ｓ７が入力される、つまり第２ＭＯＳトランジスタＴ２がオフされてから、Ｈレベルのクロック信号ＣＫ、つまり第１ＭＯＳトランジスタＴ１をオンする次のサイクルを開始するまでの間、制御信号Ｓ７をＬレベルに維持する。従って、この制御信号Ｓ７がＬレベルに維持されている間、第２ＭＯＳトランジスタＴ２がオフしている。このため、チョークコイルＬ１と平滑用コンデンサＣ１による共振によってノードＮ１の電圧レベルにリンギングが発生し、そのリンギングに応じたレベルの検出信号Ｓ８がコンパレータ３２から出力されても、第２ＭＯＳトランジスタＴ２がオフ状態に維持されている。即ち、理想ダイオードＩＤが遮断状態に維持され、共振によって理想ダイオードＩＤが導通する誤動作が防止される。
図７に示すように、外部制御信号ＣＴＬによって動作制御信号ＣＴ２がＨレベルになると、図２に示す発振器２４は発振動作を停止し、第１制御信号ＤＨがＨレベルに維持され、第１ＭＯＳトランジスタＴ１がオフ状態に維持される。すると、上記と同様に、出力端子（負荷）からグランドに向かって電流が流れるためコンパレータ３２はＬレベルの検出信号Ｓ８を出力し、第２ＭＯＳトランジスタＴ２がオフする。ＦＦ回路３０は、Ｌレベルの検出信号Ｓ８に応答してＬレベルの制御信号Ｓ７を出力するため、Ｌレベルの第２制御信号ＤＬがアンド回路３１から出力されて第２ＭＯＳトランジスタＴ２がオフ状態に維持される。このため、チョークコイルＬ１と平滑用コンデンサＣ１による共振によってノードＮ１の電圧レベルにリンギングが発生し、そのリンギングに応じたレベルの検出信号Ｓ８がコンパレータ３２から出力されても、第２ＭＯＳトランジスタＴ２がオフ状態に維持されている。即ち、理想ダイオードＩＤが遮断状態に維持され、共振によって理想ダイオードＩＤが導通する誤動作が防止される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コンパレータ３２は、第２ＭＯＳトランジスタＴ２の両端子の電位差によりチョークコイルＬ１に流れる電流を検出し、該検出結果に応じて第２ＭＯＳトランジスタＴ２をオフするよう検出信号Ｓ８を出力する。第２ＭＯＳトランジスタＴ２とコンパレータ３２は理想ダイオードＩＤを構成し、ダイオードに比べて電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失が低減され、変換効率が改善される。
（１）コンパレータ３２は、第２ＭＯＳトランジスタＴ２の両端子の電位差によりチョークコイルＬ１に流れる電流を検出し、該検出結果に応じて第２ＭＯＳトランジスタＴ２をオフするよう検出信号Ｓ８を出力する。第２ＭＯＳトランジスタＴ２とコンパレータ３２は理想ダイオードＩＤを構成し、ダイオードに比べて電圧降下が少なく、チョークコイルＬ１に蓄積したエネルギの損失が低減され、変換効率が改善される。
（２）発振器２４のクロック信号ＣＫに基づいてパルス信号を生成する貫通防止パルス発生回路２７を備え、第１ＭＯＳトランジスタＴ１をオンするタイミングの前後の期間において第２ＭＯＳトランジスタＴ２をオフするようにした。この結果、第１ＭＯＳトランジスタＴ１と第２ＭＯＳトランジスタＴ２が同時にオンすることがなくなり、貫通電流を防止することができる。
（３）ＦＦ回路３０は、コンパレータ３２が負荷からグランドに向かって流れる電流を検出してから次に第１ＭＯＳトランジスタＴ１をオンするためのクロック信号ＣＫが入力されるまでの間、第２ＭＯＳトランジスタＴ２をオフ状態に維持する。従って、チョークコイルＬ１と平滑用コンデンサＣ１による共振によってノードＮ１の電圧レベルにリンギングが発生し、そのリンギングに応じたレベルの検出信号Ｓ８がコンパレータ３２から出力されても、第２ＭＯＳトランジスタＴ２がオフ状態に維持されているため、理想ダイオードＩＤが遮断状態に維持され、共振によって理想ダイオードＩＤが導通する誤動作を防止することができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施形態では、ＦＦ回路３０により誤動作防止回路を構成したが、コンパレータ３２が負荷からグランドに向かって流れる電流を検出してから次に第１ＭＯＳトランジスタＴ１をオンするまでの間、第２ＭＯＳトランジスタＴ２をオフ状態に維持すればよく、回路構成を適宜変更してもよい。
・上記実施形態では、ＦＦ回路３０により誤動作防止回路を構成したが、コンパレータ３２が負荷からグランドに向かって流れる電流を検出してから次に第１ＭＯＳトランジスタＴ１をオンするまでの間、第２ＭＯＳトランジスタＴ２をオフ状態に維持すればよく、回路構成を適宜変更してもよい。
・上記実施形態では、ＦＦ回路３０は、クロック信号ＣＫにより制御信号Ｓ７をセットするようにしたが、その他の信号により制御信号Ｓ７をセットする構成としてもよい。例えば、ＦＦ回路２３の出力信号Ｓ３、オア回路２５の出力信号Ｓ４、又は第１制御信号ＤＨにより制御信号Ｓ７をセットする構成としてもよい。
・上記実施形態では、第２カレントミラー４２と第２定電流源４４とを接離して電流量を可変するようにしたが、切替により電流量を可変するようにしてもよい。
・上記実施形態において、理想ダイオードＩＤを構成するコンパレータにオフセットを持たせるようにしてもよい。この場合のオフセットは、出力信号のレベルを変更する入力信号の電位に幅を持たせることである。また、オフセット電圧を変更可能な構成としてもよい。
・上記実施形態において、理想ダイオードＩＤを構成するコンパレータにオフセットを持たせるようにしてもよい。この場合のオフセットは、出力信号のレベルを変更する入力信号の電位に幅を持たせることである。また、オフセット電圧を変更可能な構成としてもよい。
・上記実施形態では、電流制御型のＤＣ−ＤＣコンバータに具体化したが、電圧制御型のＤＣ−ＤＣコンバータに具体化してもよい。また、上記実施形態では、入力電圧Ｖｉを降圧した出力電圧Ｖｏを生成するＤＣ−ＤＣコンバータに具体化したが、入力電圧Ｖｉを昇圧した出力電圧Ｖｏを生成するＤＣ−ＤＣコンバータに具体化してもよい。
・以上説明したＤＣ−ＤＣコンバータやＤＣ−ＤＣコンバータの制御回路は、１チップの半導体で構成することや、プリント基板等のモジュールで構成すること、また、電源装置として、あるいは電子機器装置に組み込まれて使用されるものであることは言うまでもない。
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
第１の電圧が供給される第１トランジスタと、
前記第１トランジスタに接続された第２トランジスタと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータと、を有する理想ダイオードと、
前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、
出力端子に接続された平滑用コンデンサと、
前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御する制御回路と、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）
前記制御回路は、所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記１〜付記３のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記制御回路は、前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記４記載のＤＣ−ＤＣコンバータ。
（付記６）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記４又は付記５記載のＤＣ−ＤＣコンバータ。
（付記７）
第１の電圧が供給される第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと該第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータとを有する理想ダイオードと、前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、を有するＤＣ−ＤＣコンバータに備えられ、前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御するＤＣ−ＤＣコンバータの制御回路において、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記８）
前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする付記７記載のＤＣ−ＤＣコンバータ。
（付記９）
前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする付記７又は付記８記載のＤＣ−ＤＣコンバータ。
（付記１０）
所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記９・付記９記載のＤＣ−ＤＣコンバータの制御回路。
（付記１１）
前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記１０記載のＤＣ−ＤＣコンバータの制御回路。
（付記１２）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記１０又は付記１１記載のＤＣ−ＤＣコンバータの制御回路。
（付記１）
第１の電圧が供給される第１トランジスタと、
前記第１トランジスタに接続された第２トランジスタと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータと、を有する理想ダイオードと、
前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、
出力端子に接続された平滑用コンデンサと、
前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御する制御回路と、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする付記１又は付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）
前記制御回路は、所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記１〜付記３のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記制御回路は、前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記４記載のＤＣ−ＤＣコンバータ。
（付記６）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記４又は付記５記載のＤＣ−ＤＣコンバータ。
（付記７）
第１の電圧が供給される第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと該第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータとを有する理想ダイオードと、前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、を有するＤＣ−ＤＣコンバータに備えられ、前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御するＤＣ−ＤＣコンバータの制御回路において、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記８）
前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする付記７記載のＤＣ−ＤＣコンバータ。
（付記９）
前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする付記７又は付記８記載のＤＣ−ＤＣコンバータ。
（付記１０）
所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする付記９・付記９記載のＤＣ−ＤＣコンバータの制御回路。
（付記１１）
前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする付記１０記載のＤＣ−ＤＣコンバータの制御回路。
（付記１２）
前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする付記１０又は付記１１記載のＤＣ−ＤＣコンバータの制御回路。
１ コンパレータ
２ 制御回路
３ 貫通防止パルス発生回路
４ 誤動作防止回路
１１ 制御回路
２７ 貫通防止パルス発生回路
３６ 誤動作防止回路
３１ アンド回路（信号合成回路）
３２ コンパレータ
ＩＤ 理想ダイオード
Ｌ１ チョークコイル
Ｃ１ 平滑用コンデンサ
Ｔ１ 第１ＭＯＳトランジスタ（第１トランジスタ）
Ｔ２ 第２ＭＯＳトランジスタ（第２トランジスタ）
Ｓ５ 第１パルス信号
Ｓ６ 第２パルス信号
Ｓ７ 制御信号
Ｓ８ 検出信号
２ 制御回路
３ 貫通防止パルス発生回路
４ 誤動作防止回路
１１ 制御回路
２７ 貫通防止パルス発生回路
３６ 誤動作防止回路
３１ アンド回路（信号合成回路）
３２ コンパレータ
ＩＤ 理想ダイオード
Ｌ１ チョークコイル
Ｃ１ 平滑用コンデンサ
Ｔ１ 第１ＭＯＳトランジスタ（第１トランジスタ）
Ｔ２ 第２ＭＯＳトランジスタ（第２トランジスタ）
Ｓ５ 第１パルス信号
Ｓ６ 第２パルス信号
Ｓ７ 制御信号
Ｓ８ 検出信号
Claims (10)
- 第１の電圧が供給される第１トランジスタと、
前記第１トランジスタに接続された第２トランジスタと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータと、を有する理想ダイオードと、
前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、
出力端子に接続された平滑用コンデンサと、
前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御する制御回路と、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。 - 前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
- 前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ。 - 前記制御回路は、所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする請求項１〜請求項３のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。 - 前記制御回路は、前記クロック信号が入力され前記第１トランジスタをオン制御するための信号を生成するフリップフロップ回路を備えた、ことを特徴とする請求項４記載のＤＣ−ＤＣコンバータ。
- 前記貫通防止パルス発生回路は、前記クロック信号により第１のパルス幅を有する第１パルス信号を生成する第１ワンショット回路と、前記クロック信号により前記第１のパルス幅より広い第２のパルス幅を有する第２パルス信号を生成する第２ワンショット回路と、を備え、
前記第１パルス信号に基づいて前記第１トランジスタを前記第１のパルス幅に相当する期間オフし、前記第２パルス信号に基づいて前記第２トランジスタを前記第２のパルス幅に相当する期間オフする、
ことを特徴とする請求項４又は請求項５記載のＤＣ−ＤＣコンバータ。 - 第１の電圧が供給される第１トランジスタと、前記第１トランジスタに接続された第２トランジスタと該第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する検出信号を生成するコンパレータとを有する理想ダイオードと、前記第１トランジスタと前記理想ダイオードとの間の接続点に接続されたチョークコイルと、前記第２トランジスタの両端子における電位差により前記第２トランジスタに流れる電流を検出して該第２トランジスタをオンオフ制御する信号を生成するコンパレータと、を有するＤＣ−ＤＣコンバータに備えられ、前記第１の電圧を電圧変換した出力電圧一定に維持するよう前記第１トランジスタのオン時間又はオフ時間を制御するＤＣ−ＤＣコンバータの制御回路において、
前記第１トランジスタをオンするタイミングの前後において前記第２トランジスタを所定期間オフするようパルス信号を生成する貫通防止パルス発生回路と、
前記検出信号により前記第２トランジスタがオフされてから前記第１トランジスタがオンされるまでの期間、前記第２トランジスタをオフ状態に維持するよう制御信号を生成する誤動作防止回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータの制御回路。 - 前記理想ダイオードは、前記コンパレータの検出信号と、前記貫通防止パルス発生回路のパルス信号と、前記誤動作防止回路の制御信号とに基づいて前記第２トランジスタをオンオフ制御する制御信号を生成する信号合成回路を備えた、ことを特徴とする請求項７記載のＤＣ−ＤＣコンバータ。
- 前記誤動作防止回路は、前記検出信号によって前記制御信号をリセットし、前記第１トランジスタをオンするための信号に同期して前記制御信号をセットするフリップフロップ回路からなり、
前記第２トランジスタは、リセット状態の前記制御信号に基づいてオフし、セット状態の前記制御信号に基づいてオンする、ことを特徴とする請求項７又は請求項８記載のＤＣ−ＤＣコンバータ。 - 所定周期のクロック信号により前記第１トランジスタをオンし、
前記貫通防止パルス発生回路は、前記クロック信号に同期して前記第２トランジスタをオフするためのパルス信号を生成する、
ことを特徴とする請求項９記載のＤＣ−ＤＣコンバータの制御回路。
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