JP2010035357A - 電源装置 - Google Patents

Abstract

【課題】
一次系帰還制御電源装置（仮称）における軽負荷時の効率向上のためにスイッチングロスと制御電力の両方を削減する。
【解決手段】
軽負荷時には、インダクタ電流を第２のＣＲ平滑フィルタを用いて検出して、軽負荷と判定した場合に上側／下側パワーＭＯＳＦＥＴとＰＷＭ発振器をオフして、スリープにし、出力電圧が低下して過渡変動検出回路の下限しきい値に到達した時に上側パワーＭＯＳＦＥＴをオンして出力電圧を回復し、出力電圧が所定の電圧に到達した時に上側パワーＭＯＳＦＥＴをオフして、再度スリープにする。
【選択図】図１

Description

本発明は、電源装置に係わり、特に一次系帰還制御電源装置（仮称）の軽負荷時の効率向上に関し、更には、一次系帰還制御電源装置の特徴である高速応答性との両立が可能な軽負荷の制御技術に関するのものである。

電源装置における軽負荷時の効率向上に関しては、バーストモード，電圧モード，リップルモード、等で実施されている例がある。バーストモードの例ではインダクタ電流を検出して、軽負荷なら数サイクルのバースト動作を継続して出力電圧を徐々に回復し、スリープにする。この時、負荷へは上側／下側パワーＭＯＳＦＥＴと不要回路はオフしているので、出力コンデンサのみで給電する。このため、制御電力は小さいが、スイッチングロスは大きいという欠点がある。この技術は〔非特許文献１〕に開示されている。

次に、電圧モードの例では軽負荷時には相補的に上側／下側パワーＭＯＳＦＥＴを１回のみオンオフして出力電圧を回復し、下側パワーＭＯＳＦＥＴがオン時に上側／下側パワーＭＯＳＦＥＴの中点電圧が負から正に切換った時点でスリープにする。この時、上側／下側パワーＭＯＳＦＥＴのみをオフする。このため、スイッチングロスは上側／下側パワーＭＯＳＦＥＴの１回分で済むが、上側／下側パワーＭＯＳＦＥＴの中点電圧検出のために制御回路が常時動作しており制御電力が大きいという欠点がある。これらの技術は〔特許文献１〕に開示されている。

また、リップルモードの例では軽負荷時には出力電圧がリップル幅の下限しきい値から上限しきい値に到達するまでは、相補的に上側／下側パワーＭＯＳＦＥＴのオンオフ動作を繰返して出力電圧を徐々に回復し、下側パワーＭＯＳＦＥＴがオン時に上側／下側パワーＭＯＳＦＥＴの中点電圧が負から正に切換った時点でスリープにする。この時、上側／下側パワーＭＯＳＦＥＴのみをオフにする。このため、スイッチングロス，制御電力共に大きいという欠点がある。これらの技術は〔特許文献２〕に開示されている。

特開２００７−２０３１５号公報 特開２００７−２０３５２号公報 特開２００４−０８０９８５号公報 特開２００５−１８４８７０号公報 特開２００８−１１３５４２号公報 リニアテクノロジ ＬＴＣ３４１０ データシート

本発明において、解決しようとする課題は、軽負荷時の効率向上のため、一次系帰還制御電源装置においてスイッチングロスと制御電力の両方を削減することを目的とするものである。

また、軽負荷時の効率向上動作と、一次系帰還制御電源装置の特徴である高速応答性の両立を確保することを目的とするものである。

また、本発明の技術をディジタル制御電源装置に適用することにより、軽負荷時の効率向上を実現するものである。

本発明は、一次系帰還制御電源装置において、インダクタ電流を第２のＣＲ平滑フィルタを用いて検出し、軽負荷と判定した場合には上側／下側パワーＭＯＳＦＥＴと制御部の不要回路（ＰＷＭ発振器、等）をオフしてスリープにする。そして、電源装置の出力電圧が低下して過渡変動検出回路の下限しきい値に到達した時に、上側パワーＭＯＳＦＥＴをオンして出力電圧を回復し、出力電圧が所定の電圧に到達した時に上側パワーＭＯＳＦＥＴをオフして、再度スリープにすることを最も主要な特徴とする。そして、このために、一次系帰還制御電源装置の特徴である高速応答性を損なわないようにしたことを特徴とする。

また、上述の方法を制御アルゴリズムで実現することにより、高速応答のディジタル制御電源装置に適用するようにしたことを特徴とする。

本発明によると、軽負荷時には上側パワーＭＯＳＦＥＴの１回のオン動作のみで出力電圧が回復できるのでスイッチングロスが最少にでき、かつ制御部のＰＷＭ発振器、等を停止するので制御電力が最も削減できる。

また、軽負荷時の電力削減にと適用する電源装置の高速応答性は損なわれないので、軽負荷時の省電力化による効率向上と高速応答性の両立が図れるという利点がある。

更に、本発明の技術によれば、ディジタル制御に適用することで軽負荷時に最も省電力が期待できるポイントに設定値のチューニングが容易であり、アナログ制御より軽負荷時の省電力効果が期待できるという利点がある。

本発明の実施の形態について、簡単に述べる。

本発明を適用する電源装置は、降圧型ＤＣ−ＤＣコンバータの電源装置において、通常の定常制御ループとは別に、負荷急変時の過渡変動検出回路による高速応答ループを並列に設けた一次系帰還制御電源装置であり、インダクタ電流を第２のＣＲ平滑フィルタを用いて検出し、軽負荷と判定した場合には上側／下側パワーＭＯＳＦＥＴと制御部の不要回路（ＰＷＭ発振器、等）をオフしてスリープにする。そして、電源装置の出力電圧が低下して過渡変動検出回路の下限しきい値に到達した時に、上側パワーＭＯＳＦＥＴをオンして出力電圧を回復し、出力電圧が所定の電圧に到達した時に上側パワーＭＯＳＦＥＴをオフして、再度スリープにする。これにより、出力電圧の所定電圧への回復は１回の上側パワーＭＯＳＦＥＴのオン動作のみとなるのでスイッチングロスが最少になり、かつ定常制御ルートも動作しないので制御電力の削減が図れ、軽負荷時の省電力化による効率向上と高速応答性の両立を実現している。

また、上述の軽負荷時の方法を制御アルゴリズムで実現することにより、高速応答のディジタル制御の電源装置への適用を可能にしている。

以下、本発明の各実施例を図面を用いて説明する。

図１に本実施例の電源装置を示す。図１で、Ｖｉが入力端子、Ｖｏが出力端子である。入力端子Ｖｉには上側パワーＭＯＳＦＥＴ（Ｑ１）が接続され、接地電位側には下側パワーＭＯＳＦＥＴ（Ｑ２）が接続される。パワーＭＯＳＦＥＴのＱ１とＱ２の中点にはインダクタＬとコンデンサＣｏとから成るパワー系出力フィルタであるＬＣ平滑フィルタが接続される。そして、ＬＣ平滑フィルタのインダクタＬの両端には抵抗ＲとコンデンサＣとから成る第１のＣＲ平滑フィルタと、抵抗Ｒ２とコンデンサＣ２とから成る第２のＣＲ平滑フィルタとがそれぞれ並列接続され、さらにＬＣ平滑フィルタの中点には出力端子Ｖｏと差動増幅器ＡＭＰの一方の入力（−）と出力電圧検出回路ＶＯＤＥＴの入力が、第１のＣＲ平滑フィルタの中点には誤差増幅器ＥＡの一方の入力（−）が、第２のＣＲ平滑フィルタの中点には過渡変動検出回路ＴＶＤの入力と差動増幅器ＡＭＰの他方の入力（＋）が接続される。ここで、インダクタＬには内在する等価直列抵抗ＥＳＲを以下で説明で使用するために図示している。

また、誤差増幅器ＥＡの他方の入力（＋）には、基準電圧Ｖｒｅｆと差動増幅器ＡＭＰの出力電圧が加算器ＡＤＤを介して得られる新規の基準電圧Ｖｒｅｆ′が接続され、誤差増幅器ＥＡの出力には、パルス幅変調（Pulse Width Modulation：ＰＷＭと略す）発振器ＰＷＭ，ドライバＤＲＶを介してパワーＭＯＳＦＥＴのＱ１，Ｑ２のゲートが接続される。パワーＭＯＳＦＥＴのＱ１，Ｑ２は逆相で駆動され、交互に導通する。本実施例では、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより小さい。

また、過渡変動検出回路ＴＶＤの複数の入力には、コンデンサＣ２と抵抗Ｒ２から成る第２のＣＲ平滑フィルタの中点電圧と新規の基準電圧Ｖｒｅｆ′に上下限電圧幅±Δを加えた電圧とが接続され、過渡変動検出回路ＴＶＤの出力には、これらの入力電圧の大小関係により過渡負荷変動を検出してＰＷＭ発振器ＰＷＭのデューティを０％、または１００％に強制的に制御する信号α０、またはα１００が接続される。

また、出力電圧検出回路ＶＯＤＥＴの複数の入力には、ＬＣ平滑フィルタの中点電圧と基準電圧Ｖｒｅｆと基準電圧Ｖｒｅｆの９０％電圧Ｖｒｅｆ＊０.９とが接続され、出力電圧検出回路ＶＯＤＥＴの出力SSPeriodには、図示していないがソフトスタート回路が接続される。ソフトスタート回路は電源起動時に電源装置の出力電圧をゆるやかに所定の電圧（ここでは、基準電圧Ｖｒｅｆを用いた）に立上げるために用いられる。例えば、本発明の電源装置では電源起動期間中は過渡変動検出回路ＴＶＤの出力α１００の信号によるアクションを禁止する、等である。以上が一次系帰還制御電源装置の基本構成である。

次に、一次系帰還制御電源装置の基本構成に軽負荷時の効率向上のために追加した回路（以下、軽負荷効率改善回路ＬＬと記す）を説明する。軽負荷効率改善回路ＬＬは、ＲＳ型フリップフロップＦＦと、Ｄ型フリップフロップＤＦＦと、コンパレータＣＭＰと、軽負荷設定電圧ΔＩと、立上りエッジパルス発生回路ＥＧｒ１と、立下りエッジパルス発生回路ＥＧｆ１，ＥＧｆ２と、オア回路ＯＲ１，ＯＲ２と、アンド回路ＡＮと、で構成される。

そして、ＲＳ型フリップフロップＦＦの一方の入力Ｓには過渡変動検出回路ＴＶＤの出力α１００が、またＲＳ型フリップフロップＦＦの他方の入力Ｒには立上りエッジパルス発生回路ＥＧｒ１を介して出力電圧検出回路ＶＯＤＥＴの出力ＤＥＴｏｕｔが接続され、更にＲＳ型フリップフロップＦＦの一方の出力Ｑにはオア回路ＯＲ２を介してドライバＤＲＶが接続される。

また、Ｄ型フリップフロップＤＦＦの一方の入力Ｔには、出力電圧検出回路ＶＯＤＥＴの出力ＤＥＴｏｕｔが立下りエッジパルス検出回路ＥＧｆ１を介して、またＰＷＭ発振器ＰＷＭの出力が立下りエッジパルス検出回路ＥＧｆ２，アンド回路ＡＮを介して、オア回路ＯＲ１に接続されてから接続される。Ｄ型フリップフロップＤＦＦの他方の入力ＤにはコンパレータＣＭＰの出力が接続され、コンパレータＣＭＰの一方の入力（−）には差動増幅器ＡＭＰの出力が、コンパレータＣＭＰの他方の入力（＋）には軽負荷設定電圧ΔＩが接続される。更に、Ｄ型フリップフロップＤＦＦの出力ＱにはドライバＤＲＶ，ＰＷＭ発振器ＰＷＭ，オア回路ＯＲ２，アンド回路ＡＮがそれぞれ接続される。

次に、図１の回路動作を説明する。まずは、無負荷条件での定常状態の動作（後述の図３の（ｂ）の（Ｖｒｅｆ′＋Δ）＞ＶｏＣＲ＞（Ｖｒｅｆ′−Δ）の条件の時）である。この場合、第１のＣＲ平滑フィルタ，誤差増幅器ＥＡ，ＰＷＭ発振器ＰＷＭ，ドライバＤＲＶによる制御ループの動作である。入力端子Ｖｉに印加された入力電圧は、上側パワーＭＯＳＦＥＴ（Ｑ１）と下側パワーＭＯＳＦＥＴ（Ｑ２）のオン／オフ制御によって第１のＣＲ平滑フィルタを介して電圧に変換される。この変換電圧ＶＦＢは新規の基準電圧Ｖｒｅｆ′（この値は、無負荷では基準電圧Ｖｒｅｆに等しい）と誤差増幅器ＥＡで比較され、誤差増幅器ＥＡの出力に誤差電圧が増幅されて発生する。この誤差電圧はＰＷＭ発振器ＰＷＭでＰＷＭパルスに変換される。このＰＷＭパルスはドライバＤＲＶで上側パワーＭＯＳＦＥＴ（Ｑ１）と下側パワーＭＯＳＦＥＴ（Ｑ２）とを駆動するオン／オフ時間比（デューティ：α）に変換され、誤差電圧がゼロになるように負帰還制御され、変換電圧ＶＦＢは新規の基準電圧Ｖｒｅｆ′に等しくなる。この場合、定常状態においてＣＲ平滑フィルタを通して得られる変換電圧ＶＦＢは入力電圧Ｖｉｎのデューティαに比例する。従って、ＶＦＢ＝Ｖｒｅｆ′＝Ｖｒｅｆ＝α・Ｖｉｎの関係式が成立する。ここで、前記デューティαは、オン時間／（オン時間とオフ時間の和）で定義するので、０〜１の間の値をとる。

通常の降圧型コンバータの場合では、定常状態での電圧変換率が出力電圧と入力電圧の割合、すなわちデューティに等しいことがわかっているので、ＬＣ平滑フィルタの出力、すなわち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは、入力電圧をＶｉｎ、デューティをαとすると、Ｖｏｕｔ＝α・Ｖｉｎの関係式で求まる。

上記２つの式より、Ｖｏｕｔ＝Ｖｒｅｆ＝α・Ｖｉｎの関係が成立する。従って、出力電圧は、直接ＬＣ平滑フィルタ出力を帰還して制御しなくても、他の方法でデューティαを間接的に制御できれば出力端子Ｖｏの出力電圧Ｖｏｕｔを直接制御したことと同等になり、出力端子Ｖｏには入力電圧Ｖｉｎのデューティαに比例した電圧が得られる。換言すると、パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）を駆動して、ＣＲ平滑フィルタの出力を負帰還制御することで、ＬＣ平滑フィルタの出力にも入力電圧Ｖｉｎのデューティαに比例した所望の電圧が出力電圧Ｖｏｕｔとして得ることができる。

しかしながら、以上が成立するのは無負荷の条件に限られ、負荷電流Ｉｏが流れるとインダクタＬの等価直列抵抗ＥＳＲによって電圧降下が発生し、第１のＣＲ平滑フィルタの出力電圧（平均値）Ｖｏｕｔ′（この電圧は変換電圧ＶＦＢとも云う）と出力端子Ｖｏに得られる出力電圧Ｖｏｕｔとが等しくならない現象が生じる。即ち、Ｖｏｕｔ′を制御しているため、ＶｏｕｔはＶｏｕｔ′よりＥＳＲ×Ｉｏだけ低下した電圧となる。このため、インダクタＬの等価直列抵抗ＥＳＲによる負荷電流依存をなくすためには、誤差増幅器の他方の入力（＋）に元の基準電圧Ｖｒｅｆに電圧（ＥＳＲ×Ｉｏ）を加算した電圧を新規の基準電圧Ｖｒｅｆ′として与えることにより補償することができる。具体的には、新規の基準電圧Ｖｒｅｆ′としては、第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲと出力端子Ｖｏの出力電圧Ｖｏｕｔから差電圧（ＥＳＲ×Ｉｏ）を差動増幅器ＡＭＰを用いて取り出し、この差電圧を基準電圧Ｖｒｅｆに加算器ＡＤＤで加えた電圧を用いている。これにより、負荷電流Ｉｏが変化しても常に出力端子Ｖｏに得られる出力電圧Ｖｏｕｔを元の基準電圧Ｖｒｅｆと等しくなるようにしている。

次は、過渡負荷変動時（負荷急変時）の動作である。負荷急変時の制御は、過渡変動検出回路ＴＶＤを用いて、第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲと、新規の基準電圧Ｖｒｅｆ′に上下限電圧幅±Δを加えた電圧の関係から、出力電圧Ｖｏｕｔの動作状態を検出して、定常状態と負荷急変状態を判定し、その動作状態に見合った制御に切換える方法を採用している。ここで、出力電圧Ｖｏｕｔの急激な変化を第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲで見ているのは、出力電圧Ｖｏｕｔの変化がコンデンサＣ２を介して第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲに伝達されるため（この場合、第２のＣＲ平滑フィルタは出力端子Ｖｏからは微分回路に見えるため）、第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲを用いても出力電圧Ｖｏｕｔの変化が検出できるとの考え方である。即ち、
（ａ）ＶｏＣＲ≧（Ｖｒｅｆ′＋Δ）の条件は、負荷電流が急激に減少して出力電圧Ｖｏｕｔが上昇した場合（負荷急減時）で、そのアクションとしてＰＷＭ発振器ＰＷＭの出力デューティαを強制的に０％にする。これにより、上側パワーＭＯＳＦＥＴ（Ｑ１）はオフ、下側パワーＭＯＳＦＥＴ（Ｑ２）はオンとなるので、出力電圧Ｖｏｕｔが急激に低下して出力電圧Ｖｏｕｔの変動を抑える。

（ｂ）（Ｖｒｅｆ′＋Δ）＞ＶｏＣＲ＞（Ｖｒｅｆ′−Δ）の条件は、定常状態の動作であり、上述したようにＰＷＭ発振器ＰＷＭの出力デューティαは（Ｖｏｕｔ′／Ｖｉｎ）の比で制御される。

（ｃ）ＶｏＣＲ≦（Ｖｒｅｆ′−Δ）の条件は、負荷電流が急激に増加して出力電圧Ｖｏｕｔが低下した場合（負荷急増時）であり、ＰＷＭ発振器ＰＷＭの出力デューティαを強制的に１００％にする。これにより、上側パワーＭＯＳＦＥＴ（Ｑ１）はオン、下側パワーＭＯＳＦＥＴ（Ｑ２）はオフとなるので、出力電圧Ｖｏｕｔが急激に増加して出力電圧Ｖｏｕｔの変動を抑える。

上記（ａ），（ｂ），（ｃ）の切換えを、詳細な過渡変動検出回路ＴＶＤとＰＷＭ発振器ＰＷＭの一実施例を用いて、具体的に示す。

図２は、過渡変動検出回路ＴＶＤであり、２つのコンパレータＣＰ１、ＣＰ２で構成され、これらをウインドコンパレータとして用いる。入力のＶｏＣＲとＶｒｅｆ′±Δの大小関係により、出力のα０とα１００には図３に示す状態情報が得られる。このα０とα１００の状態情報は、図４のワンショット・マルチバイブレータＯＳＭと誤差増幅器ＥＡの出力電圧を電流に変換するＶ／Ｉ変換器（図示せず）と発振器（図示せず）で構成されるＰＷＭ発振器ＰＷＭに入力され、図３の（ａ），（ｂ），（ｃ）の結果が図４の出力φに得られる。即ち、
（ａ）の場合は、α０が選択されるので、図４内の電圧Ｖ２が電源電圧Ｖｃｃになり、図４の出力φに“Ｌ”を出力する。これにより、上側パワーＭＯＳＦＥＴ（Ｑ１）はオフ、下側パワーＭＯＳＦＥＴ（Ｑ２）はオンとなる。

（ｂ）の場合は、α０，α１００によって、図４の出力φには変化を与えないので、誤差増幅器ＥＡの出力電圧をＶ／Ｉ変換器を介して変換した電流ＩＰＷＭにより、図５の動作波形に得られるような所望のデューティαのＰＷＭパルスを図４の出力φに出力する。これにより、上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）は所望のデューティαのＰＷＭパルスで動作する。この場合、スイッチング周期Ｔｓとしては発振器で発生したクロックＣＬＫが用いられる。

（ｃ）の場合は、α１００が選択されるので、図４内の電圧Ｖ２が接地電位ＧＮＤとなり、図４の出力φに“Ｈ”を出力する。これにより、上側パワーＭＯＳＦＥＴ（Ｑ１）はオン、下側パワーＭＯＳＦＥＴ（Ｑ２）はオフとなる。

本電源制御方式の特徴は、上側パワーＭＯＳＦＥＴ（Ｑ１）と下側パワーＭＯＳＦＥＴ（Ｑ２）のデューティ制御による電圧変換手段として、制御ループにＣＲ平滑フィルタを用いる一次遅れの制御方法なので、従来技術のようにＬＣ平滑フィルタの２次遅れがなく、制御ループが振動系とはならないため、出力には振動波形は発生せず、ループが安定になる。従って、本実施例によれば、ＬＣ平滑フィルタのコンデンサにＥＳＲの小さいチップ・セラミック・コンデンサを使用しても、制御ループが安定化できる。これが、一次系帰還制御方式たる所以である。

また。負荷急変時には過渡制御ループにより、強制的に出力電圧の変動を極力抑えることができるので、負荷急変時の高速応答性に優れる。よって、本電源制御方式は定常ループの安定性と高速応答性を両立して動作している電源装置ということができる。なお、一次系帰還制御電源装置の回路，動作は、〔特許文献３〕，〔特許文献４〕に記載の電源装置に詳述しているので、こちらを参照されたい。

次は、軽負荷時の動作である。図１の実施例と図６の動作タイミング波形を用いて説明する。今、電源装置は軽負荷時のスリープ状態にあると考えると、図６（ｃ），（ｄ），（ｊ）に示すように上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）とＰＷＭ発振器ＰＷＭは停止（オフ）しているので、負荷への電力供給はＬＣ平滑フィルタの出力コンデンサＣｏの蓄積されたエネルギで賄われる。このため、出力コンデンサＣｏの端子電圧、即ち出力電圧Ｖｏｕｔは、負荷電流をＩｏ、出力コンデンサＣｏをＣｏとすると、図６（ｂ）のようにＩｏ／Ｃｏの傾斜で降下していく。降下した出力電圧Ｖｏｕｔが第２のＣＲ平滑フィルタの出力ＶｏＣＲで見て過渡変動検出回路ＴＶＤの下限しきい値（Ｖｒｅｆ′−Δ）に到達したならば、過渡変動検出回路ＴＶＤの出力α１００は“Ｌ”から“Ｈ”に変化し（図６（ｅ）のｔ１のタイミング）、この変化がＲＳ型フリップフロップＦＦの入力Ｓに入力されると、ＲＳ型フリップフロップＦＦの出力Ｑは“Ｌ”から“Ｈ”にセットされ（図６（ｃ）のｔ２のタイミング）、オア回路ＯＲ２、ドライバＤＲＶを介して上側パワーＭＯＳＦＥＴ（Ｑ１）をオンにする（図６（ｃ））。これにより、出力電圧Ｖｏｕｔは図６（ｂ）のように上昇するので、出力電圧Ｖｏｕｔと所定に電圧（ここでは、基準電圧Ｖｒｅｆ）とを比較している出力電圧検出回路ＶＯＤＥＴの出力ＤＥＴｏｕｔは“Ｌ”から“Ｈ”に変化する（図６（ｆ））。この波形の立上りタイミングがＲＳ型フリップフロップＦＦの入力Ｒに入力されると、ＲＳ型フリップフロップＦＦの出力Ｑは“Ｈ”から“Ｌ”にリセットされ（図６（ｃ）のｔ３のタイミング）、オア回路ＯＲ２，ドライバＤＲＶを介して上側パワーＭＯＳＦＥＴ（Ｑ１）がオフして（図６（ｃ））、上側パワーＭＯＳＦＥＴ（Ｑ１）は再度スリープ状態になる（この時、下側パワーＭＯＳＦＥＴ（Ｑ２）とＰＷＭ発振器ＰＷＭは既にオフ状態にある。図６（ｄ），（ｊ））。この動作により、上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）の中点電圧Ｖｘは図６（ａ）のように、上側パワーＭＯＳＦＥＴ（Ｑ１）の１回のスイッチング動作が行われる。

このスリープ状態にある時の軽負荷状態は、インダクタＬ電流を周期的に検出することで確認できる。このため、インダクタＬ電流を第２のＣＲ平滑フィルタの出力電圧ＶｏＣＲと出力電圧Ｖｏｕｔの差電圧の形で差動増幅器ＡＭＰを用いて検出し、この検出電圧（ＶｏＣＲ−Ｖｏｕｔ＝ＥＳＲ×Ｉｏ）と軽負荷設定電圧ΔＩとをコンパレータＣＭＰで比較して、（ＶｏＣＲ−Ｖｏｕｔ＝ＥＳＲ×Ｉｏ）＜ΔＩならばコンパレータＣＭＰの出力Isenseを“Ｌ”と判定し（図６（ｈ）のｔ４のタイミング）、Ｄ型フリップフロップＤＦＦの入力Ｄにセットする。一方、この時、上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）とＰＷＭ発振器ＰＷＭは停止（オフ）しているので、負荷への電力供給は、出力コンデンサＣｏに蓄積されたエネルギで賄われる。このため、出力コンデンサＣｏの端子電圧、即ち出力電圧Ｖｏｕｔは、図６（ｂ）のようにＩｏ／Ｃｏの傾斜で降下していくので、この降下電圧と所定の電圧（ここでは、基準電圧Ｖｒｅｆ）とを出力電圧検出回路ＶＯＤＥＴで比較し、出力電圧検出回路ＶＯＤＥＴの出力ＤＥＴｏｕｔが“Ｈ”から“Ｌ”に切換る立下りタイミング（図６（ｆ）のｔ４）がＤ型フリップフロップＤＦＦの入力Ｔに入力されると、Ｄ型フリップフロップＤＦＦの出力Ｑは再度“Ｌ”にセットされ（図６（ｉ））、軽負荷状態（スリープ）を確定する。これにより、上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）とＰＷＭ発振器ＰＷＭを停止（オフ）し（図６（ｃ），（ｄ），（ｊ）参照）、スリープ状態になる。このスリープ期間は、出力電圧Ｖｏｕｔが降下して過渡変動検出回路の下限しきい値に到達するまでで、この時点でα１００のアクションが発生することにより、以上の一連の動作が繰返されて軽負荷状態が持続される。なお、このα１００のアクションが発生しても、軽負荷でなければ、負荷急変時の制御が動作することは云うまでもない。

以上の動作説明は、Ｄ型フリップフロップＤＦＦの入力Ｔに入力される信号が、以前の負荷状態が軽負荷にある時が前提だったので、出力電圧検出回路ＶＯＤＥＴの出力ＤＥＴｏｕｔの立下りタイミングで説明したが、以前の負荷状態が軽負荷以外にある時にはＰＷＭ発振器ＰＷＭの出力の立下りタイミングでの動作となるが、ここではその説明は省略する。

ここで用いた出力電圧検出回路ＶｏＤＥＴの詳細な一実施例は、図７に示すように２つのコンパレータＣＰ３，ＣＰ４とナンド回路ＮＡ１１，ＮＡ１２から成るフリップフロップによって構成される。電源起動時のソフトスタート期間を設定するための信号SSperiodを出力するものであるが、この他に、図７にはインバータＩＮ１１を追加して、軽負荷時の出力電圧の変化情報を得るための信号ＤＥＴｏｕｔを出力するようにしている。

この方法によって、軽負荷時には１回の上側パワーＭＯＳＦＥＴ（Ｑ１）のオン動作で出力電圧を所定の電圧まで回復し、その後上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）をオフ、ＰＷＭ発振器ＰＷＭ、等の制御回路をオフして、スリープ状態となる。このため、パワーＭＯＳＦＥＴのスイッチングロスは最も少なく、制御電力も削減できる。また、負荷急変時には軽負荷時の動作とは別に過渡変動検出回路の動作によって上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）を駆動するＰＷＭデューティαを強制的に０％、又は１００％にできるので、出力電圧Ｖｏｕｔが急激に上昇、又は低下しても出力電圧Ｖｏｕｔの変動を極力抑えることができる。これにより、軽負荷時の効率向上と高速応答性の両立が可能となる。

図８にもう一つの本実施例を示す。図８では、図１と同じ構成要素には同じ符号を付している。図８が、図１と異なる点は、下側パワーＭＯＳＦＥＴ（Ｑ２）とＰＷＭ発振器ＰＷＭの停止（オフ）信号をＤ型フリップフロップＤＦＦの出力Ｑを用いるのではなく、オア回路ＯＲ２の出力を上側パワーＭＯＳＦＥＴ（Ｑ１）と同様に用いた点である。この場合は、軽負荷時には１回の上側パワーＭＯＳＦＥＴ（Ｑ１）のオン動作で出力電圧を所定の電圧まで回復するのはこれまでと同様であるが、上側パワーＭＯＳＦＥＴ（Ｑ１）がオフしてから下側パワーＭＯＳＦＥＴ（Ｑ２）がオン動作となるので、図６（ａ）に示した下側パワーＭＯＳＦＥＴ（Ｑ２）の寄生ダイオードで導通する部分が下側パワーＭＯＳＦＥＴ（Ｑ２）のオン動作となる。よって、パワーＭＯＳＦＥＴのスイッチングロスとしては若干増えるが、制御電力の削減効果は図１と同様に得られるので、軽負荷時の省電力化と高速応答性は両立できる。

以上の実施例では、インダクタ電流の検出を第２のＣＲ平滑フィルタを用いて行っていたが、センス抵抗法やカレントトランス法、等によりインダクタ電流（又は、負荷電流も可）を検出することによっても、同様に実現できる。この場合、図１、図８のコンパレータＣＭＰの一方の入力（一）にセンス抵抗法やカレントトランス法、等で得られた電流情報の電圧換算値を接続することによって可能となる。例えば、電流情報の検出には、新たに差動増幅器を設けて、その出力をコンパレータＣＭＰの一方の入力（一）に加えることが必要になる。また、軽負荷設定電圧ΔＩの大きさもそれぞれの電流検出方法の検出感度によっては変える必要がある。

本発明の軽負荷時の処理を箇条書きにすると、
（１）インダクタ電流を検出して軽負荷と判断したなら、上側／下側パワーＭＯＳＦＥＴとＰＷＭ発振器をオフして、スリープ状態になること、
（２）出力電圧が低下して設定した下限しきい値に到達したならば、上側パワーＭＯＳＦＥＴをオンして出力電圧を回復し、所定の電圧に達したならば上側パワーＭＯＳＦＥＴをオフして、再度スリープ状態になること、
であり、この処理を以上の実施例ではアナログ制御で実現した。以下では、この処理をディジタル制御で実現した実施例について説明する。

図９に、図１の電源装置をディジタル制御化した一実施例を示す。図９では、図１の回路，機能を置換えするため、コンデンサＣと抵抗Ｒから成る第１のＣＲ平滑フィルタの出力からフィードバックしていた変換電圧ＶＦＢを出力端子Ｖｏから得るようにしたこと、コンパレータＣＰ１、ＣＰ２で構成される過渡変動検出回路ＴＶＤを高速処理のためディジタル信号処理部１００とは別に設けたこと、新規の基準電圧Ｖｒｅｆ′の差動増幅器ＡＭＰと加算器ＡＤＤによる発生をディジタル信号処理部１００内において変換電圧ＶＦＢ（出力電圧Ｖｏｕｔとも云う）と電圧ＶｏＣＲをＡ／Ｄ変換器ＡＤｏ、ＡＤｏＣＲを介してディジタル信号に変換後の減算器ＳＵＢｏによる減算結果のディジタルインダクタ電流信号ＤＩｏＥＳＲとディジタル基準電圧信号Ｄｒｅｆとの加算器ＡＤＤｒｅｆによる加算結果の新規のディジタル基準電圧信号Ｄｒｅｆ′として発生したこと、電圧Ｖｒｅｆ′±Δを新規のディジタル基準電圧信号Ｄｒｅｆ′とディジタル過渡変動検出幅信号ＤΔとを基にディジタル信号処理部１００内のＶｒｅｆ′±Δ発生回路ＶΔで得るようにしたこと、出力電圧検出回路ＶＯＤＥＴの機能をディジタル信号処理部１００内のディジタル電圧制御手段ＤＶＣで実現するようにしたこと（図示せず）、変換電圧ＶＦＢと基準電圧Ｖｒｅｆに対応したディジタル基準電圧信号Ｄｒｅｆを用いた誤差増幅器ＥＡの処理をディジタル信号処理部１００内のディジタル電圧制御手段ＤＶＣで得るようにしたこと、ＰＷＭ発振器ＰＷＭをディジタルＰＷＭ発生器ＤＰＷＭとセレクタＳＥＬで構成するようにしたこと、等で実施している。更に、本発明の軽負荷時の処理をディジタル電圧制御手段ＤＶＣで実施するため、ディジタル電圧制御手段ＤＶＣには、ディジタル軽負荷設定電圧信号ＤΔＩ、信号α１００、減算器ＳＵＢｏの減算結果であるディジタルインダクタ電流信号ＤＩｏＥＳＲのディジタル電圧制御手段ＤＶＣへの取り込みと、ドライバＤＲＶへの演算結果を出力するためにディジタル軽負荷出力信号ＤＬＬを追加している。なお、このディジタル制御電源装置の回路、動作は、〔特許文献５〕に詳述しているので、こちらを参照されたい。

図９のディジタル制御電源装置では、軽負荷時の処理に限って図１０，図１１の制御アルゴリズムを用いて説明する。

軽負荷状態の検出，判定は、図１０に示す制御アルゴリズムによって処理を実行する。図１０では、周期的にタイマ割込みが発生すると、（１）インダクタＬ電流をリードし、（２）インダクタＬ電流相当のディジタルインダクタ電流信号ＤＩｏＥＳＲとディジタル軽負荷設定電圧信号ＤΔＩの大小関係を比較し、軽負荷状態と判定したならば、（３）ディジタル軽負荷出力信号ＤＬＬを用いて、ドライバＤＲＶを介して上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）とＤＰＷＭ発生器を停止（オフ）して、スリープ状態にして処理を終了し、また軽負荷状態以外と判定したならば、（４）スリープ状態を解除して処理を終了する。ここで、スリープ状態になった場合には、上側／下側パワーＭＯＳＦＥＴ（Ｑ１），（Ｑ２）は共にオフしているので、負荷への給電は出力コンデンサＣｏに蓄積されたエネルギで賄われるため、出力コンデンサＣｏの端子電圧、即ち出力電圧Ｖｏｕｔは徐々に低下していくので、この出力電圧Ｖｏｕｔが過渡変動制御回路ＴＶＤの下限しきい値（Ｖｒｅｆ′−Δ）に到達した時に、信号α１００の割込みが発生する。この信号α１００の割込みによって、図１１に示す処理を実行する。図１１では、信号α１００の割込みが発生すると、（５）ディジタル軽負荷出力信号ＤＬＬを用いて、ドライバＤＲＶを介して上側パワーＭＯＳＦＥＴ（Ｑ１）をオンし、次に（６）インダクタＬ電流をリードし、（７）信号α１００が軽負荷時、又は負荷急増時のアクションであるかを判断して、軽負荷時と判定した場合には、（８）出力電圧が所定に電圧に回復する一定時間を計数して完了した時に、（９）ディジタル軽負荷出力信号ＤＬＬを用いて、ドライバＤＲＶを介して上側パワーＭＯＳＦＥＴ（Ｑ１）をオフして処理を終了し、また負荷急変時と判定した場合には、なにもしないで処理を終了する。軽負荷状態はこの一連の処理が実行される。

以上の制御アルゴリズムは、次のような方法に代えても同様に実現可能である。

（１）図１０のタイマ割込みに代えて、図１１（８）で用いたような回数をセットして演算処理で周期的な時間間隔を決定する方法を用いること。タイマ割込みを不要にできる。

（２）図１１の信号α１００の割込みの代わりに、出力電圧Ｖｏｕｔ（ここでは、変換電圧ＶＦＢ）をサイクリックにリードして、その都度この出力電圧Ｖｏｕｔと過渡変動検出回路ＴＶＤの下限しきい値を比較する方法を用いること。この場合、出力電圧Ｖｏｕｔをこれまでの過渡変動検出回路ＴＶＤの下限しきい値で比較すると、ディジタル処理速度の関係で、出力電圧は更に降下した電圧から回復を開始する可能性があるので、出力電圧との比較のために過渡変動検出回路ＴＶＤの下限しきい値とは別に設けた値を用いること必要になる。

（３）図１１（８）の回数計数による出力電圧の所定の電圧への回復方法に代えて、出力電圧Ｖｏｕｔをサイクリックにリードして、その都度この出力電圧Ｖｏｕｔと所定の電圧を比較する方法を用いること。この場合も、上記（２）に記したようにディジタル処理速度を考慮して所定の電圧値を設定する必要がある。

このディジタル制御によって、軽負荷時には１回の上側パワーＭＯＳＦＥＴ（Ｑ１）のオン動作とＤＰＷＭ発生器、等の制御回路の停止ができるので、パワーＭＯＳＦＥＴのスイッチングロスを最も少なくでき、かつ制御電力も削減できる。また、負荷急変時の動作も損なわない。よって、軽負荷時の省電力化による効率向上と高速応答性の両立が可能となる。

また、ディジタル制御はディジタル軽負荷設定電圧信号ＤΔＩの設定値の変更が容易なので、軽負荷時の範囲を任意に設定できる等、きめ細かな制御が可能で、軽負荷時の制御電力の削減効果はアナログ制御に比べて更に向上する可能性がある。

また、図９のディジタル信号処理部１００に市販のＤＳＰコア，プロセッサ，専用ハードエア、等を用いることができるなら、本発明のコンパレータＣＰ１，ＣＰ２、及びセレクタＳＥＬを外付部品で追加することにより、図１２の実施形態も実現可能である。なお、Ｖｒｅｆ′±Δ発生回路ＶΔをディジタル信号処理部１００で実現しているが、できない場合は外付回路で対応することも可能であるが、ここではその回路は容易に実現できるので省略する。

本発明は、軽負荷時の処理の考え方が重要であって、本発明で提示した実施例に限定されるものではない。

図１３は、本発明の電源装置をＨＤＤ（Hard disk Drive）装置へ適用した実施例である。ＨＤＤ装置において、実施例１〜実施例４に記載の電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎはＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ、等で構成されるボードに対象毎に異なる適した電圧の電力を供給している。なお、ＨＤＤ装置ＨＤＤ１〜ＨＤＤｍには本発明とは別の電源装置ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍが適用される。

図１４は、実施例１〜実施例４に記載の電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎをＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ、等と同一チップ上、或いは同一パッケージ上に構成して、対象毎に異なる適した電圧の電力を供給している。このようにＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎを実装することにより、ＤＣ−ＤＣコンバータと負荷となるプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ、等との電源配線距離を極力短くできるので、負荷急変時の出力電圧変動を極端に低減でき、高速応答に効果がある。

以上では、半導体スイッチング素子としてパワーＭＯＳＦＥＴを例に説明したが、オンボード構成であれば、代わりにＩＧＢＴやＧａＮデバイス，ＳｉＣ（Silicon Carbide）デバイスなどの他のパワースイッチング素子を用いてもよい。

また、電源装置をプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ、等と同一チップ上、或いは同一パッケージ上に構成（内蔵）するのであれば、半導体スイッチング素子としてこれらのチップと同一プロセスの、例えばＣＭＯＳデバイスのスイッチング素子を用いてもよい。

また、上側の半導体スイッチング素子はＮ型を例に説明したが、Ｐ型であってもよい。

本発明の電源装置は絶縁型ＤＣ−ＤＣコンバータへの応用も可能で、一石のフォワード型コンバータ，二石のフォワード型，プッシュプル型，ハーフブリッジ型，フルブリッジ型、等の絶縁型ＤＣ−ＤＣコンバータの用途にも適用可能である。

実施例１〜実施例５の電源装置はこの他、図示しないが、ＶＲＭや、携帯機器用のＤＣ−ＤＣコンバータや、汎用のＤＣ−ＤＣコンバータ、等へ応用展開ができることは言うまでもない。

実施例１の電源装置の回路ブロック図である。 図１の電源装置で過渡変動検出回路の詳細を示す回路図である。 図２の動作状態モードを示す図である。 図１の電源装置でＰＷＭ発振器ＰＷＭに用いるワンショット・マルチバイブレータの詳細を示す回路図である。 図４のワンショット・マルチバイブレータの動作を示す図である。 図１の電源装置で軽負荷時の動作を示す図である。 図１の電源装置で出力検出回路の詳細を示す回路図である。 実施例２の電源装置の回路ブロック図である。 実施例３の電源装置の回路ブロック図である。 図９の電源装置でタイマ割込み処理の制御アルゴリズムを示す図である。 図９の電源装置で信号α１００割込み処理の制御アルゴリズムを示す図である。 実施例４の電源装置の回路ブロック図である。 本実施例を搭載したＨＤＤ装置の情報処理用電源の説明図である。 本実施例を搭載したＨＤＤ装置のもう一つの情報処理用電源の説明図である。

符号の説明

ＡＤｏ，ＡＤｏＣＲ Ａ／Ｄ変換器
ＡＤＤ，ＡＤＤΔ，ＡＤＤｒｅｆ 加算器
ＡＭＰ 差動増幅器
ＡＮ アンド回路
ＡＳＩＣ 特定用途向けＩＣ
Ｃｏ，Ｃ，Ｃ２，ＣＴ コンデンサ
ＣＣ 定電流源
ＣＭＰ，ＣＰ１〜ＣＰ４ コンパレータ
ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ，ＤＣ−ＤＣ１１〜ＤＣ−ＤＣ１ｍ ＤＣ−ＤＣコンバータ
ＣＰＵ プロセッサ（中央処理装置）
ＤＲＡＭ ダイナミックＲＡＭ
ＤＲＶ ドライバ
ＤＡΔ＋，ＤＡΔ− Ｄ／Ａ変換器
ＤΔ ディジタル上下限電圧幅信号
ＤΔＩ ディジタル軽負荷設定電圧信号
ＤＰＷＭ ディジタルパルス幅変調（ＤＰＷＭ）発生器
Ｄｒｅｆ ディジタル基準電圧信号
ＤＶＣ ディジタル電圧制御手段
ＥＡ 誤差増幅器
ＥＧｒ 立上りエッジパルス発生回路
ＥＧｆ１，ＥＧｆ２ 立下りエッジパルス発生回路
ＥＳＲ 等価直列抵抗
ＦＦ，ＤＦＦ フリップフロップ
ＧＮＤ グランド
ＨＤＤ１〜ＨＤＤｍ ＨＤＤ装置
ＩＣ ロジックＩＣ
ＩＮ１１，ＩＮ２１〜ＩＮＶ２９ インバータ
Ｌ インダクタ
ＬＩＮＥ 給電ライン
ＬＬ 軽負荷効率改善回路
Ｍ２１〜Ｍ２８ ＭＯＳ
ＯＲ１，ＯＲ２ オア回路
ＯＳＭ ワンショット・マルチバイブレータ
ＰＢ プリント配線基板
ＰＧ パワーグランド
ＮＡ１１，ＮＡ１２，ＮＡ２１〜ＮＡ２４ ナンド回路
ＮＲ２１，ＮＲ２２ ノア回路
ＰＷＭ パルス幅変調（ＰＷＭ）発振器
Ｑ１ 上側パワーＭＯＳＦＥＴ
Ｑ２ 下側パワーＭＯＳＦＥＴ
Ｒ，Ｒ２，ＲＬ 抵抗
ＳＥＬ セレクタ
ＳＲＡＭ スタティックＲＡＭ
ＳＵＢΔ，ＳＵＢｏ 減算器
ＴＶＤ 過渡変動検出回路
Ｖｃｃ 電源端子
Ｖｉ 入力端子
Ｖｏ 出力端子
ＶＯＤＥＴ 出力電圧検出回路
Ｖｒｅｆ 基準電圧
Ｖｒｅｆ′ 新規の基準電圧
、ＶΔ Ｖｒｅｆ±Δ発生回路
Δ 上下限電圧幅
ΔＩ 軽負荷設定電圧
ΔＶ 上下限電圧発生回路

Claims (11)

1. インダクタＬとコンデンサＣから成るパワー系出力フィルタと、
   該パワー系出力フィルタのＬの両端に並列に設けた第１，第２のＣＲ平滑フィルタと、
   該パワー系出力フィルタに出力電力を供給する一対の電力半導体スイッチング素子と、
   該一対の電力半導体スイッチング素子の駆動手段と、
   該駆動手段に駆動信号を供給するパルス幅変調を行うＰＷＭ発振器と、
   該ＰＷＭ発振器に前記第１のＣＲ平滑フィルタの出力と新規の基準電圧との誤差信号を供給する誤差増幅器と、
   該新規の基準電圧を生成する差動増幅器と加算器と基準電圧から成る新規基準電圧生成回路と、
   該第２のＣＲ平滑フィルタの出力と上／下限しきい値との大小関係を判別する過渡変動検出回路と、
   該過渡変動検出回路の出力情報により負荷状態に応じて所望のデューティのＰＷＭパルスを前記駆動手段に出力するセレクタと、
   ソフトスタート動作期間と定常動作期間を判別する情報を検出する出力電圧検出回路と、を備えた一次系帰還制御方式の降圧型ＤＣ−ＤＣコンバータの電源装置において、
   軽負荷時は、インダクタＬ電流を検出して軽負荷と判定した際、前記一対の電力半導体スイッチング素子と前記ＰＷＭ発振器はスリープになり、
   電源装置の出力電圧が低下して前記第２のＣＲ平滑フィルタの出力が前記過渡変動検出回路の下限しきい値に到達した時に前記一対の電力半導体スイッチング素子のうち、上側電力半導体スイッチング素子をオンし、
   その時点のインダクタＬ電流を検出して軽負荷が持続している際は、電源装置の出力電圧を回復し、
   出力電圧が所定の電圧まで上昇した時に前記上側電力半導体スイッチング素子をオフして、再度スリープになる軽負荷処理手段を設けたことを特徴とする電源装置。
2. 請求項１に記載の電源装置において、
   前記軽負荷処理手段は、前記差動増幅器の出力電圧と軽負荷設定電圧とを比較するコンパレータと、
   該コンパレータの出力状態を前記出力電圧検出回路に新たに設けた出力パルスや前記ＰＷＭ発振器の出力パルスの立下りエッジタイミングにより確定した出力信号を発生し、
   前記一対の電力半導体スイッチング素子と前記ＰＷＭ発振器をオフさせるためのＤ型フリップフロップと、
   該過渡変動検出回路で負荷急増を検出した時に発生する１００％デューティのＰＷＭパルスα１００によりセットされ、前記出力電圧検出回路に新たに設けた出力パルスの立上りエッジタイミングによりリセットされて得られるパルスを発生し、
   前記一対の電力半導体スイッチング素子のうち、上側電力半導体スイッチング素子のみをオンさせるためのＲＳ型フリップフロップとを備えたことを特徴とする電源装置。
3. 請求項２に記載の電源装置において、前記出力電圧検出回路に新たに設けた出力パルスは、２つのコンパレータとＲＳ型フリップフロップから成る出力電圧検出回路にインバータ回路を付加したことを特徴とする電源装置。
4. 請求項２に記載の電源装置において、
   前記一対の電力半導体スイッチング素子と前記ＰＷＭ発振器のオフ信号を、前記Ｄ型フリップフロップの出力と前記ＲＳ型フリップフロップの出力のオア信号から得ることを特徴とする電源装置。
5. 請求項１に記載の電源装置において、
   前記ＰＷＭ発振器のＰＷＭパルス発生にワンショット・マルチバイブレータを用いて、該ワンショット・マルチバイブレータに前記セレクタの機能を兼用させることにより、前記セレクタを省略したことを特徴とする電源装置。
6. 電源装置の出力電圧をフィードバックしてディジタル化して得たディジタル出力電圧信号と、
   目標値の基準電圧をディジタル化して得たディジタル基準電圧信号との差信号がゼロになるように制御するためのディジタル電圧制御手段とディジタルパルス幅変調を行うＤＰＷＭ発生器から成るディジタル信号処理部と、
   該ディジタル信号処理部のＤＰＷＭ発生器から出力されるＰＷＭパルス信号で駆動手段を介して駆動する一対の電力半導体スイッチング素子と、
   該一対の電力半導体スイッチング素子でスイッチングして得た方形波電圧を直流に変換するインダクタＬとコンデンサＣとから成るパワー系出力フィルタと、
   該パワー系出力フィルタのインダクタＬの両端に設けた第２のＣＲ平滑フィルタの出力と上／下限しきい値との大小関係を判別する負荷急変時の過渡変動検出回路と、
   該過渡変動検出回路の出力情報により負荷状態に応じて所望のディーティのＰＷＭパルス信号を前記駆動手段に出力するセレクタと、
   を備えた降圧型ＤＣ−ＤＣコンバータのディジタル制御の電源装置において、
   軽負荷時は、インダクタＬ電流を検出して軽負荷と判定した際、前記一対の電力半導体スイッチング素子と前記ＤＰＷＭ発生器はスリープになり、
   電源装置の出力電圧が低下して前記第２のＣＲ平滑フィルタの出力が前記過渡変動検出回路の下限しきい値に到達した時に前記一対の電力半導体スイッチング素子のうち、上側電力半導体スイッチング素子をオンし、
   その時点のインダクタＬ電流を検出して軽負荷が持続している際は、
   電源装置の出力電圧を回復し、出力電圧が所定の電圧まで上昇した時に前記上側電力半導体スイッチング素子をオフして、再度スリープになる軽負荷処理手段を前記ディジタル信号処理部に設けたことを特徴とするディジタル制御の電源装置。
7. 請求項６記載の電源装置において、
   前記軽負荷処理手段の制御アルゴリズムは、タイマ割込みにより、前記インダクタＬ電流の検出を前記第２のＣＲ平滑フィルタの出力電圧と電源装置の出力電圧をそれぞれＡ／Ｄ変換器を介した後のディジタル差電圧信号としてリードし、該ディジタル差電圧信号とディジタル軽負荷設定電圧信号を比較して、軽負荷と判断したならば前記ディジタル信号処理部に設けたディジタル軽負荷出力信号により、前記一対の電力半導体スイッチング素子と前記ＤＰＷＭ発生器をオフして、スリープになる処理、或いは軽負荷でなければ前記ディジタル信号処理部に設けたディジタル軽負荷出力信号により、スリープを解除する処理を行い、
   前記過渡変動検出回路の下限しきい値に電源装置の出力電圧が到達した時に発生する１００％デューティのＰＷＭパルス信号α１００による割込みにより、前記上側電力半導体スイッチング素子を前記ディジタル信号処理部に設けたディジタル軽負荷出力信号によりオン後、前記インダクタＬ電流の検出を前記第２のＣＲ平滑フィルタの出力電圧と電源装置の出力電圧をそれぞれＡ／Ｄ変換器を介した後のディジタル差電圧信号としてリードし、
   該ディジタル差電圧信号とディジタル軽負荷設定電圧信号を比較して、軽負荷と判断したなら予め設定した回数がゼロになるまで前記上側電力半導体スイッチング素子のオン状態を持続し、ゼロになったら前記上側電力半導体スイッチング素子を前記ディジタル信号処理部に設けたディジタル軽負荷出力信号によりオフして、再度スリープになる処理を行うことを特徴とするディジタル制御の電源装置。
8. 電源装置と、該電源装置から直流電圧の供給を受けるＣＰＵとメモリと、該メモリの情報を記憶するハードディスク装置とを有する情報処理装置において、
   上記電源装置は、請求項１から請求項７に記載の１つの電源装置を有することを特徴とする情報処理装置。
9. 請求項８に記載の電源装置をＩＣ化して、ＣＰＵやメモリ、等の半導体チップのパッケージに内蔵したことを特徴とするＩＣ、及びこれを用いた情報処理装置。
10. 請求項８に記載の電源装置をＣＰＵやメモリ、等の半導体チップに内蔵したことを特徴とするＩＣ、及びこれを用いた情報処理装置。
11. 請求項８に記載の電源装置をオンボード上に実装したことを特徴とするＩＣ、及びこれを用いた情報処理装置。

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