CN1992494B - 直流-直流变换器和直流-直流变换器控制电路 - Google Patents

直流-直流变换器和直流-直流变换器控制电路 Download PDF

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Abstract

本发明公开了一种防止直通电流在输出晶体管中流动的DC-DC变换器。第一晶体管接收输入电压。第二晶体管连接到第一晶体管。比较器连接到第二晶体管。比较器基于第二晶体管的两个端子之间的电位差来检测流经扼流线圈的电流，以生成用于接通和关断第二晶体管的开关控制信号。第二晶体管和比较器形成了理想二极管。DC-DC变换器的控制电路基于脉冲信号来生成用于接通和关断第一晶体管的激活信号，以保持输出电压恒定。直通电流防止脉冲生成电路生成脉冲信号，该脉冲信号用于在从第一晶体管导通之前到第一晶体管导通之后的时间内关断第二晶体管。

Description

直流-直流变换器和直流-直流变换器控制电路
技术领域
本发明涉及DC-DC变换器，尤其涉及用于DC-DC变换器的控制电路。
背景技术
在现有技术中，诸如个人计算机之类的电子设备使用DC-DC变换器作为电源。需要电子设备降低功耗。因此，需要DC-DC变换器降低功耗。
在现有技术的开关式DC-DC变换器当中，接通第一输出MOS晶体管，以使能量从其输入端供应到其输出端。关断第一MOS晶体管，以使积累在电感器中的能量被释放。当能量被释放时，整流二极管的正向电压降落。结果，积累在电感器中的一些能量损失了。
为了防止这种情况的发生，DC-DC变换器包括第二MOS晶体管来代替整流二极管，还包括比较器，该比较器连接到所述第二MOS晶体管的源极和漏极。比较器基于第二MOS晶体管的两个端子之间的电位差来检测流经电感器的电流，并基于该检测结果来接通或关断第二MOS晶体管。当电流经由电感器从负载流向地的时候，第二MOS晶体管响应于比较器的输出信号而关断。这防止了低负载状态下DC-DC变换器的效率降低。
美国专利第4,349,776号、日本实用新型公开第4-101286号、日本专利申请公开第6-303766号、美国专利第5,912,552号和日本专利申请公开第10-225105号描述了以上结构。
以上结构也可在如下文献中找到：Leo Francis Cassy所著的“CircuitDesign for 1-10 MHz DC-DC  Conversion”(用于1到10兆赫直流一直流变换的电路设计)，麻省理工学院1989，1989年1月；“PFM and PWMsynchronous recitification step-down  regulator”  (脉频调制和脉宽调制同步整流降压型稳压器)，FIND，富士通株式会社，2003年，Vol.21，No.5，第45—47页； “1-channel PFM and PWM synchronous recitification  step-down  DC-DC  converter IC”(单通道脉频调制和脉宽调制同步整流降压型直流一直流变换器集成电路)，FIND，富士通株式会社，2004年，Vol.22，No.6，第28—31页。
发明内容
当第一MOS晶体管导通时，比较器基于第二MOS晶体管的两个端子之间的电位差来生成用于控制第二MOS晶体管的信号。如果该信号被延迟，则第一MOS晶体管和第二MOS晶体管可能同时导通。如果这种情况发生，则晶体管中流过很大的直通电流，增加了功耗。
本发明提供了防止输出晶体管中流过直通电流的DC-DC变换器，还提供了用于这种DC-DC变换器的控制电路。
本发明的一个技术方案是一种用于从输入电压生成输出电压的DC-DC变换器。该DC-DC变换器包括用于接收输入电压的第一晶体管。第二晶体管连接到第一晶体管。扼流线圈连接到第一晶体管和第二晶体管之间的节点。连接到第二晶体管的比较器用于检测流经扼流线圈的电流，以生成用于控制第二晶体管导通和关断的开关控制信号。连接到第一晶体管的控制电路用于控制第一晶体管导通和关断，以保持输出电压恒定。连接到控制电路的脉冲生成电路用于生成脉冲信号，以在从第一晶体管导通之前开始到第一晶体管导通之后为止的预定时段期间使第二晶体管关断。
本发明的另一技术方案是一种用于DC-DC变换器的控制电路，所述DC-DC变换器从输入电压生成输出电压。DC-DC变换器包括用于接收输入电压的第一晶体管、连接到第一晶体管的第二晶体管、连接到第一晶体管和第二晶体管之间的节点的扼流线圈，以及连接到第二晶体管，用于检测流经扼流线圈的电流以生成用于控制第二晶体管的导通和关断的开关控制信号的比较器。控制电路控制第一晶体管的导通和关断以将输出电压保持恒定，控制电路包括用于生成脉冲信号的脉冲生成电路，所述脉冲信号用于在从第一晶体管导通之前开始到第一晶体管导通之后为止的预定时段期间关断第二晶体管。
本发明的又一技术方案是一种用于控制DC-DC变换器的方法，所述DC-DC变换器从输入电压生成输出电压。DC-DC变换器包括用于接收输入电压的第一晶体管、连接到第一晶体管的第二晶体管、连接到第一晶体管和第二晶体管之间的节点的扼流线圈，以及连接到第二晶体管，用于检测流经扼流线圈的电流以生成用于控制第二晶体管的导通和关断的开关控制信号的比较器。所述方法包括控制第一晶体管的导通和关断以将输出电压保持恒定，检测流经扼流线圈的电流，以及基于所检测的电流来控制第二晶体管的导通和关断。对第二晶体管的控制包括在从第一晶体管导通之前开始到第一晶体管导通之后为止的预定时段期间关断第二晶体管。
结合附图，从以下示例性地说明本发明原理的描述中，本发明的其它技术方案和优点将变得清楚。
附图说明
参照以下对当前优选实施例的描述以及附图，可以最好地理解本发明及其目的和优点，在附图中：
图1是本发明第一实施例的DC-DC变换器的示意性电路框图；
图2是本发明第二实施例的DC-DC变换器的电路示意图；
图3是图2的DC-DC变换器在连续模式下的工作波形图；
图4是图2的DC-DC变换器在不连续模式下的工作波形图；
图5(a)是示出理想二极管的电压一电流特性的曲线图；
图5(b)是示出半导体二极管的电压一电流特性的曲线图；
图6是示出图2的DC-DC变换器的操作仿真结果的波形图；
图7(a)是示出传统DC-DC变换器的操作仿真结果的波形图；
图7(b)是示出图7(a)的操作波形中虚线包围部分的放大示图；
图8是本发明第三实施例的DC-DC变换器的电路示意图；
图9是输出电压低时PFM模式下图8的DC-DC变换器的操作波形图：
图10是输出电压高时PFM模式下图8的DC-DC变换器的操作波形图；
图11是本发明第四实施例的DC-DC变换器的电路示意图；
图12是本发明第五实施例的DC-DC变换器的电路示意图；
图13是本发明第六实施例的DC-DC变换器的电路示意图；
图14是本发明第七实施例的DC-DC变换器的电路示意图；
图15是本发明第八实施例的DC-DC变换器的电路示意图；
图16是本发明第九实施例的DC-DC变换器的电路示意图；
图17是本发明第十实施例的DC-DC变换器的电路示意图；
图18是本发明第十一实施例的DC-DC变换器的电路示意图；
图19是本发明第十二实施例的DC-DC变换器的电路示意图；
图20是图19的DC-DC变换器的操作波形图；
图21是本发明第十三实施例的DC-DC变换器的电路示意图；
图22是本发明第十四实施例的DC-DC变换器的电路示意图；
图23是本发明第十五实施例的DC-DC变换器的电路示意图；
图24是图23的DC-DC变换器中包括的比较器的电路示意图；
图25是本发明第十六实施例的DC-DC变换器的电路示意图；
图26是传统的压控降压型DC-DC变换器的电路示意图；
图27是图26的DC-DC变换器的操作波形图；
图28是本发明第十七实施例的DC-DC变换器的电路示意图；
图29是图28的DC-DC变换器的操作波形图；
图30是本发明第十八实施例的DC-DC变换器的电路示意图；
图31是图30的DC-DC变换器的操作波形图；
图32是本发明第十九实施例的DC-DC变换器的电路示意图；
图33是本发明第二十实施例的DC-DC变换器的电路示意图；
图34是本发明第二十一实施例的DC-DC变换器的电路示意图；
图35是本发明第二十二实施例的DC-DC变换器的电路示意图。
具体实施方式
现在参照图1来描述本发明第一实施例的DC-DC变换器1。
图1是第一实施例的DC-DC变换器1的示意性框图。DC-DC变换器1包括第一晶体管T1和第二晶体管T2。向第一晶体管T1提供第一电压Vi。第二晶体管T2连接到第一晶体管T1。扼流线圈L1连接到第一晶体管T1和第二晶体管T2之间的节点N1。
比较器2连接到第二晶体管T2。比较器2基于第二晶体管T2两个端子之间的电位差来检测流经扼流线圈L1的电流，以生成用于接通和关断第二晶体管T2的信号S51(开关控制信号)。另外，逻辑电路3连接到第二晶体管T2的控制端。向逻辑电路3提供来自比较器2的信号S5 1和来自直通电流防止脉冲生成电路4的脉冲信号S54。逻辑电路3基于信号S51和脉冲信号S54来生成用于控制第二晶体管T2的信号S55。在第一实施例中，第二晶体管T2、比较器2和逻辑电路3形成了理想二极管ID。
控制电路5基于脉冲信号S52来生成用于接通和关断第一晶体管T1的信号S53。基于信号S53来控制第一晶体管T1，以将第一电压Vi变换成输出电压Vo。变换得到的输出电压Vo被经由扼流线圈L1供应到负载。控制电路5接通和关断第一晶体管T1，以保持输出电压Vo恒定。在从第一晶体管T1被接通之前开始到第一晶体管T1被接通之后为止的预定时间内，直通电流防止脉冲生成电路4基于脉冲信号S52来生成用于关断第二晶体管T2的脉冲信号S54。更具体而言，将脉冲信号S54提供到逻辑电路3。逻辑电路3响应于脉冲信号S54的上升沿(或下降沿)将信号S55设置为低(L)电平。这确保了第二晶体管T2基于信号S55而至少在对应于脉冲信号S54的脉宽的时间期间保持关断。与正向电压降落的半导体二极管不同，理想二极管ID的正向电压不降落。而且，理想二极管ID的阻抗在反向上是无限大。因此，二极管ID具有理想的整流特性。
现在描述图1所示的DC-DC变换器1的操作。在第一晶体管T1导通且第二晶体管T2关断的状态下，控制电路5关断第一晶体管T1。然后，积累在扼流线圈L1中的能量被释放，并且电流经由第二晶体管T2的体二极管从地流向输出端。结果，比较器2生成高(H)电平的信号S51。逻辑电路3基于信号S51和信号S54生成处于高电平的信号S55，所述信号S54是从直通电流防止脉冲生成电路4提供的。第二晶体管T2响应于高电平信号S55而导通。在此情况下，第二晶体管T2中产生的电压降落较之二极管的正向电压降落降低了。结果，提高了DC-DC变换器1的效率。
在第一晶体管T1关断且第二晶体管T2导通的状态下，控制电路5接通第一晶体管T1。结果，直通电流防止脉冲生成电路4在略超前于第一晶体管T1的接通时刻的一个时刻生成单稳(one-shot)脉冲信号S54。逻辑电路3响应于信号S54生成处于低(L)电平的信号S55。第二晶体管T2响应于低电平信号S55而被关断。这防止了第一晶体管T1导通时直通电流流经第一晶体管T1和第二晶体管T2。当第一晶体管T1导通时，输出节点N1处的电位升高，并且比较器2的输出降至低电平。因此，即使在单稳脉冲信号S54的脉冲周期结束之后，第二晶体管T2也保持关断，直到第一晶体管T1导通。
在图1所示的DC-DC变换器1中，由第二晶体管T2、比较器2和逻辑电路3形成的理想二极管ID防止了整流器所引起的电压降落。另外，基于直通电流防止脉冲生成电路4所生成的单稳脉冲信号S54，根据第一晶体管T1的导通时刻来关断第二晶体管T2。这防止了直通电流流经第一和第二晶体管T1和T2。
现在参照图2来描述本发明第二实施例的DC-DC变换器10。
第二实施例的DC-DC变换器10降低作为第一电压而供应的输入电压Vi，并基于输入电压Vi来生成输出电压Vo。
DC-DC变换器10是流控DC-DC变换器，其包括控制电路11、扼流线圈L1和平波电容器C1。DC-DC变换器10通过执行电流模式操作来稳定输出电压Vo。在电流模式操作中，误差放大器放大参考电压和输出电压Vo之间的差，并且电流比较器将放大后的电压与一个跟流经扼流线圈L1的电流成比例的电压相比较。基于该比较结果来控制扼流线圈L1的峰值电流，以稳定输出电压Vo。
扼流线圈L1的第一端子连接到控制电路11的输出端。扼流线圈L1的第二端子连接到半导体集成电路器件(未示出)，该器件作为负载。控制电路11经由扼流线圈L1将输出电压Vo供应到负载。平波电容器C1连接到扼流线圈L1的第二端子。平波电容器C1对输出电压Vo进行平波。将输出电压Vo作为反馈信号FB供应到控制电路11。
将反馈信号FB提供到误差放大器21的反相输入端。向误差放大器21的同相输入端供应参考电源el的参考电压Vr1。误差放大器21放大反馈信号FB的电压，即输出电压Vo与参考电压Vr1之间的差，并向电流比较器22提供具有该放大后的电压的信号S1。
向电流比较器22提供误差放大器21的输出信号S1，以及电流检测电路32的输出信号S8。电流比较器22比较信号S1和S8，并向触发器(FF)电路23提供信号S2，该信号S2根据比较结果而具有高电平或低电平。
触发器电路23是RS触发器电路，向其置位端S提供信号S2，向其复位端R提供具有预定周期的时钟信号CK。时钟信号CK是由振荡器(OSC)24生成的。向OSC 24提供操作控制信号CT2。OSC 24基于操作控制信号CT2而开始操作或停止操作。触发器电路23响应于被提供到置位端S的高电平信号S2而将信号(激活信号)S3置位。触发器电路23将高电平的信号S3从其输出端Q提供到或(OR)电路25。而且，触发器电路23响应于被提供到复位端R的高电平时钟信号CK而将信号S3复位，或将信号S3设置为低电平。将低电平信号S3提供到或电路25。向或电路25提供所述信号S3和操作控制信号CT2。或电路25对信号S3和CT2执行逻辑或运算，并向驱动电路26提供表示运算结果的信号S4。
向驱动电路26提供或电路25的输出信号S4，以及后面将要描述的直通电流防止脉冲生成电路27的第一脉冲信号S5。驱动电路26对信号S4和S5执行逻辑或运算，并生成表示运算结果的第一控制信号DH。
直通电流防止脉冲生成电路27包括第一单稳电路28和第二单稳电路29。向第一单稳电路28和第二单稳电路29提供来自OSC 24的时钟信号CK。第一单稳电路28响应于时钟信号CK的上升沿而生成具有预定脉宽的第一脉冲信号S5。第二单稳电路29响应于时钟信号CK的上升沿而生成具有预定脉宽的第二脉冲信号S6。第一脉冲信号S5的脉宽和第二脉冲信号S6的脉宽都是根据控制电路11中的信号延迟时间来设置的。第二脉冲信号S6的脉宽大于第一脉冲信号S5的脉宽。
将第一控制信号DH提供到作为第一开关元件的第一输出MOS晶体管T1。第一MOS晶体管T1例如是由P沟道MOS晶体管形成的，向其栅极(控制端)提供第一控制信号DH，向其源极提供输入电压Vi，并且其漏极连接到扼流线圈L1。第一MOS晶体管T1被响应于低电平第一控制信号DH而接通，响应于高电平第一控制信号DH而关断。
作为第二开关元件的第二MOS晶体管T2连接到第一MOS晶体管T1和扼流线圈L1之间的输出节点N1。第二MOS晶体管T2例如是由N沟道MOS晶体管形成的，其漏极连接到第一MOS晶体管T1，源极连接到作为第二电压的地，栅极连接到作为信号合成电路的与(AND)电路30。而且，第二MOS晶体管T2的源极和漏极连接到比较器31。更具体而言，第二MOS晶体管T2的漏极连接到比较器31的反相输入端，第二MOS晶体管T2的源极连接到比较器31的同相输入端。比较器31基于第二MOS晶体管T2的源极和漏极之间的电位差来检测流经扼流线圈L1的电流。比较器31根据该检测结果生成高电平或低电平的信号S7(开关控制信号)。将信号S7提供到与电路30。还向与电路30提供第二脉冲信号S6。与电路30对第二脉冲信号S6的反相信号和信号S7执行逻辑与运算，并生成表示运算结果的第二控制信号DL。将第二控制信号DL提供到第二MOS晶体管T2的栅极(控制端)。第二MOS晶体管T2被在第二控制信号DL为高电平时接通，在第二控制信号DL为低电平时关断。
在以上结构中，第二MOS晶体管T2、与电路30和比较器3 1形成了理想二极管ID。图5(a)示出了理想二极管ID的电压一电流特性。图5(b)示出了典型半导体二极管的电压一电流特性。当理想二极管ID的正向电压VF为零时电流流经其中。因为理想二极管ID的阻抗在反向上是无限大，所以在反向上没有电流流经理想二极管ID。因此，理想二极管ID具有理想的整流特性。理想二极管ID的正向电压不降落。这减少了发生在第一MOS晶体管T1关断时的扼流线圈L1中积累的能量的损耗。结果，防止了DC-DC变换器10在输出电压低时的效率降低。
输出节点N1连接到电流检测电路32。电流检测电路32基于输出节点N1处的电位检测流经扼流线圈L1的电流，以生成信号S8，该信号S8所具有的电压与检测到的电流成比例。
将操作控制信号CT2从或电路34提供到OSC 24。向或电路34提供缓冲电路35的输出信号CT1和错误操作防止电路36的输出信号S10。向缓冲电路35提供外部控制信号CTL。外部控制信号CTL是用于控制DC-DC变换器10的信号。即，外部控制信号CTL是用于控制DC-DC变换器10的所谓的功率降低(power down)信号。缓冲电路35的输出信号CT1也被提供到错误操作防止电路36。错误操作防止电路36防止在作为电源电压的输入电压Vi瞬间降落时可能发生的DC-DC变换器10的错误操作。错误操作防止电路36检测输入电压Vi的电压降落。当检测到电压降落时，错误操作防止电路36生成用于将输出节点N1设置到预定电平(例如低电平)或高阻态的信号S10。或电路34对信号CT1的反相信号和信号S10执行逻辑或运算，以生成表示运算结果的操作控制信号CT2，作为功率降低信号。
现在描述具有上述结构的DC-DC变换器10的操作。
第一MOS晶体管T1被响应于低电平的第一控制信号DH而接通，响应于高电平的第一控制信号DH而关断。第一控制信号DH的下降被相对于时钟信号CK的上升延迟了对应于第一脉宽(信号S5的脉宽)的时间。因此，第一MOS晶体管T1在从时钟信号CK的上升开始延迟了对应于第一脉宽的时间的时刻导通。换言之，控制电路11基于OSC 24的输出时钟信号CK的频率，以预定周期接通第一MOS晶体管T1。然后，控制电路11根据输出电压Vo，在预定时间过去时关断第一MOS晶体管T1。
当第一MOS晶体管T1导通时，流经扼流线圈L1的电流增加，并且电流检测电路32的输出电压增加。当电流检测电路32的输出电压变得高于误差放大器21的输出电压时，向触发器电路23的置位端S提供高电平信号S2，并且触发器电路23的输出信号S3被设置为高电平。结果，第一输出MOS晶体管T1关断，并且积累在扼流线圈L1中的能量被释放。
当输出电压Vo在第一MOS晶体管T1的导通或关断操作期间降低时，误差放大器21的输出电压升高。这延长了电流比较器22的输出信号S2从低电平变为高电平所花的时间。结果，第一MOS晶体管T1的导通时间相对增加了。当输出电压Vo升高时，误差放大器21的输出电压降低。这缩短了电流比较器22的输出信号S2从低电平变为高电平所花的时间。结果，第一MOS晶体管T1的导通时间相对缩短了。利用此操作，己以预定周期被接通的第一MOS晶体管T1在基于输出电流IL而确定的时刻关断。第一MOS晶体管T1的关断时刻基于输出电压Vo而改变，以保持输出电压Vo恒定。
如图3和4所示，第一单稳电路28响应于时钟信号CK的上升沿生成具有第一脉宽的第一脉冲信号S5。第二单稳电路29响应于时钟信号CK的上升沿生成具有第二脉宽的第二脉冲信号S6。图3是DC-DC变换器10在连续模式下的操作波形图。在连续模式下，第一MOS晶体管T1连续地导通和关断。图4是DC-DC变换器10在不连续模式下的操作波形图。
触发器电路23响应于时钟信号CK的上升沿生成低电平的信号S3，响应于对应于输出电压Vo的信号S2(在图3和图4中未示出)生成高电平的信号S3。或电路25响应于低电平的操作控制信号CT2而生成与信号S3电平相同的信号S4(在图3和图4中未示出)。结果，低电平的信号S3(S4)的脉宽和高电平的信号S3(S4)的脉宽根据输出电压Vo而改变。
驱动电路26通过对第一脉冲信号S5和信号S4执行逻辑或运算来生成第一控制信号DH。信号S4或信号S3响应于时钟信号CK的上升而降到低电平。在脉冲信号S5的上升之后对应于第一脉宽的时间期间，将第一脉冲信号S5保持在高电平。结果，在相对于信号S3延迟了对应于第一脉宽的时间的时刻，第一控制信号DH下降。换言之，第一单稳电路28和驱动电路26将触发器电路23的输出信号S3的下降延迟了对应于第一脉宽的时间。
第二单稳电路29响应于时钟信号CK的上升沿而生成具有第二脉宽的第二脉冲信号S6。向与电路30提供第二脉冲信号S6的反相信号。因此，与电路30至少在第二脉冲信号S6具有高电平期间生成低电平的控制信号DL。响应于低电平的控制信号DL关断第二MOS晶体管T2。换言之，第二MOS晶体管T2至少在时钟信号CK上升之后对应于第二脉宽的时间期间保持关断。结果，第一MOS晶体管T1和第二MOS晶体管T2在时钟信号CK上升之后对应于第一脉宽的时间期间都关断。第二脉宽大于第一脉宽。因此，即使在第一MOS晶体管T1导通之后，由于低电平的控制信号DL，第二MOS晶体管T2仍处于关断状态。
当第一MOS晶体管T1导通时，输入电压Vi使得输出节点N1处的电位升高。在此情况下，比较器31在第一MOS晶体管T1导通期间生成低电平信号S7。因此，即使在第二脉冲信号S6降到低电平之后，由于从比较器31提供的低电平的输出信号S7，第二MOS晶体管T2仍处于关断状态。
图6是示出图2的DC-DC变换器10的操作仿真结果的波形图。图7(a)是示出不包括直通电流防止脉冲生成电路27的传统DC-DC变换器的操作仿真结果的波形图。图7(b)是图7(a)中虚线包围部分的放大图。
在不包括直通电流防止脉冲生成电路27的传统电路中，如图7(a)所示，当第一MOS晶体管T1导通时，直通电流导致极大的电流Ih流经第一MOS晶体管T1。如图7(b)所示，电流Ih延迟了输出节点N1处电位的升高(上升)，并延迟了被提供到第二MOS晶体管T2的栅极的控制信号DL降到低电平的时间。结果，电流Ih流动直到第二MOS晶体管T2关断。在图2的DC-DC变换器10中，在如图6所示，确保第二MOS晶体管T2响应于第二脉冲信号S6而关断之后，接通第一MOS晶体管T1。这防止了直通电流的流动。结果，没有大的电流流经第一MOS晶体管T1。
例如，输入电压Vi是5.0V，输出电压Vo是1.2V，操作频率是2.0MHz，要供应给负载的电流是600mA。在这种情况下，当直通电流流动了10纳秒，并且直通电流的量是4.2A时，直通电流所造成的损耗是420mW。当这样的直通电流流动时，整个DC-DC变换器的变换效率是50％。
开关稳压器的效率η1被表示为输出功率与输入功率之比，或者η1＝输出功率/输入功率
输出功率是通过将输出电压Vo乘以输出电流IL得到的。输入功率是通过将输入电压Vi乘以输入电流Ii得到的。上述表达式变形为
η1＝(Vo*IL)/(Vi*Ii)
整个开关稳压器的损耗LA是输入功率与输出功率之差。用损耗LA将输入功率表示为
(Vi*Ii)＝(Vo*IL)+LA
结果，开关稳压器的效率η1被表示为
η1＝(Vo*IL)/(Vo*IL+LA)
用以上的值，将整个DC-DC变换器的损耗LA计算为
0.5＝(1.2V*600mA)/(1.2V*600mA+LA)
LA＝720mW
没有直通电流所造成的损耗，整个DC-DC变换器的损耗计算为
720mW—420mW＝300mW。
结果，在此情况下的DC-DC变换器的变换效率计算为
(1.2V*600mA)/(1.2V*600mA+300mW)＝70.6％。
这样，第二实施例的DC-DC变换器10防止了直通电流，从而将变换效率从50％提高到70.6％。
当第一MOS晶体管T1关断时，积累在扼流线圈L1中的能量被释放，因此输出节点N1处的电压变为负电压。因此，比较器31生成高电平的信号S7。在此状态下，信号S6具有低电平。因此，与电路30生成高电平的控制信号DL。结果，第二MOS晶体管T2导通。从比较器31提供的高电平信号S7包括延迟。该延迟是在第一MOS晶体管T1关断之后生成的。更具体而言，信号S7在从第一MOS晶体管T1关断时开始预定时间过去之后上升到高电平。因此，第二MOS晶体管T2在第一MOS晶体管T1关断之后导通。换言之，第二MOS晶体管T2在第一MOS晶体管T1和第二MOS晶体管T2都关断时导通。
如上所述，第二MOS晶体管T2作为理想二极管ID而进行操作。这与在半导体二极管中发生的电压降落相比降低了电压降落，并降低了积累在扼流线圈L1中的能量的损耗。结果，提高了DC-DC变换器10的变换效率。而且，在第一MOS晶体管T1在导通和关断之间切换时，第二MOS晶体管T2是关断的。MOS晶体管T1和T2不同时导通。这防止了直通电流流经MOS晶体管T1和T2。
第二实施例的DC-DC变换器10具有以下优点。
(1)DC-DC变换器10包括直通电流防止脉冲生成电路27，用于基于OSC 24的时钟信号CK来生成脉冲信号。直通电流防止脉冲生成电路27生成用于控制第一和第二MOS晶体管T1和T2的脉冲信号S5和S6，并确保第二MOS晶体管T2在如下的预定时间段中保持关断，所述的预定时间段开始于第一MOS晶体管T1导通之前，结束于第一MOS晶体管T1导通之后。结果，第一MOS晶体管T1和第二MOS晶体管T2不同时导通。这防止了直通电流的流动。
(2)比较器31基于第二MOS晶体管T2的两个端子之间的电位差来检测流经扼流线圈L1的电流。然后，比较器31根据检测结果来关断第二MOS晶体管T2。第二MOS晶体管T2和比较器31形成了理想二极管ID。这与在半导体二极管中发生的电压降落相比降低了电压降落，并降低了积累在扼流线圈L1中的能量的损耗。结果，提高了DC-DC变换器10的变换效率。
现在参照附图来描述本发明第三实施例的DC-DC变换器40。
图8所示的第三实施例的DC-DC变换器40包括控制电路41、模式选择电路42和低压差稳压器(LDO)43。控制电路41通过执行脉频调制(PFM)控制或脉宽调制(PWM)控制，将输入电压Vi变换成输出电压Vo。LDO 43是在低负载状态下具有高变换效率的串联稳压器或线性稳压器，其将输入电压Vi变换成输出电压Vo。模式选择电路42响应于模式信号MODE选择LDO、PFM和PWM的模式之一，并生成对应于每种模式的控制信号。模式选择电路42包括两个比较器51a和51b，以及模式控制电路52。参考电源e11连接到比较器51a的反相输入端。参考电源e12连接到比较器51b的反相输入端。参考电源e11和e12具有不同的参考电压。比较器51a和51b是窗口比较器，其中每个都生成所具有的电平基于模式信号MODE的电压的信号。模式控制电路52基于两个比较器51a和51b的输出信号，生成分别对应于三个模式的控制信号S11、S12和S13。
LDO 43响应于控制信号S11而进行操作，并生成输出电压Vo。控制电路41响应于控制信号S12而执行PWM操作。该PWM操作与第二实施例的控制电路11所执行的操作相同。控制电路41响应于控制信号S13而执行PFM操作。在PFM操作中，控制电路41控制第一输出MOS晶体管T1在导通和关断之间间歇地切换。结果，处于低负载状态的DC-DC变换器40的变换效率在PFM操作中比在PWM操作中更高。
详细地说，控制电路41包括操作停止电路61。操作停止电路61包括比较器62、开关63，以及参考电源e21和e22。向比较器62的反相输入端提供误差放大器21的输出信号S1，比较器62的同相输入端连接到开关63的公共端子。开关63具有连接到第一参考电源e21的第一端子和连接到第二参考电源e22的第二端子。将第一参考电源e21的电压设置为高于第二参考电源e22的电压。开关63响应于指示PWM模式的控制信号S12，将第二参考电源e22的电压供应到比较器62。而且，开关63响应于指示PFM模式的控制信号S1 3，将第一参考电源e21的电压供应到比较器62。在PWM模式中，比较器62始终生成低电平的信号S15。而且，在PFM模式中，比较器62根据误差放大器21的输出信号S1或输出电压Vo而生成低电平或高电平的信号S15。该信号被提供到或电路34a。或电路34a基于信号S15和信号CT1及S10来生成操作控制信号CT2。当外部控制信号CTL处于高电平，信号S15处于低电平且信号S10处于低电平时，操作控制信号CT2被设置为低电平。OSC 24响应于低电平的操作控制信号CT2执行振荡操作，并生成时钟信号CK。当外部控制信号CTL具有高电平，信号S15具有高电平且信号S10具有低电平时，操作控制信号CT2被设置为高电平。结果，OSC 24停止操作。如图9和10所示，OSC 24在PFM模式下间歇地生成时钟信号CK。控制电路41控制第一MOS晶体管T1间歇地在导通和关断之间切换。这防止了DC-DC变换器40的效率在低负载状态下降低。
将或电路34a的操作控制信号CT2提供到比较器31a，该比较器31a连接到第二MOS晶体管T2的源极和漏极。比较器31a响应于高电平的操作控制信号CT2生成低电平的信号S7。结果，第二MOS晶体管T2关断，理想二极管ID停止操作。因此，降低了DC-DC变换器40的功耗。
当DC-DC变换器40关机时，比较器31a响应于高电平的操作控制信号CT2而生成低电平的信号S7。另外，在PFM操作中，信号S1的电位由反馈信号FB(即输出电压Vo)的电压和参考电压Vr1之间的差决定。基于信号S1的电压和参考电源e21的电压来生成高电平的信号S15。如图9所示，当输出电压Vo(输出节点N1处的电位)为低时，操作控制信号CT2被设置为高电平，并且比较器31a生成低电平的信号S7。结果，第二MOS晶体管T2关断。
控制电路41包括电压限制电路64，该电压限制电路64连接在误差放大器21和电流比较器22之间。电压限制电路64包括比较器65、晶体管T11和参考电源e23。当信号S1的电压变得高于参考电源e23的电压时，比较器65接通晶体管T11并将信号S1箝位到参考电源e23的电压。
第三实施例的DC-DC变换器40具有以下优点。
(1)向用于接通和关断第二MOS晶体管T2的比较器31a提供用于控制OSC 24的操作的操作控制信号CT2。当OSC 24停止操作时，比较器31a停止操作(生成低电平的信号S7)。第二MOS晶体管T2响应于低电平的信号S7而关断。这降低了DC-DC变换器40的功耗，并防止了DC-DC变换器40的效率在低负载状态下降低。
(2)模式选择电路42基于模式信号MODE来选择LDO、PFM和PWM的操作模式之一。根据DC-DC变换器40的负载来切换其操作模式，因此与仅执行PWM控制的DC-DC变换器相比，提高了DC-DC变换器40在低负载状态下的变换效率。
现在参照图11描述本发明第四实施例的DC-DC变换器70。
图11所示的DC-DC变换器70是升压型DC-DC变换器。DC-DC变换器70的控制电路71包括或电路72和比较器73，所述或电路72作为信号合成电路。第一MOS晶体管T1、或电路72和比较器73形成了理想二极管ID。比较器73的同相输入端连接到第一MOS晶体管T1的源极，反相输入端连接到第一MOS晶体管T1的漏极。比较器73的输出端连接到或电路72的输入端。向或电路72提供第二脉冲信号S6。或电路72的输出端连接到第一MOS晶体管T1的栅极。驱动电路26的输出端连接到第二MOS晶体管T2的栅极。
第四实施例的DC-DC变换器70具有以下优点。
(1)第一MOS晶体管T1、比较器73和或电路72形成了理想二极管ID。该结构与在典型半导体二极管中发生的电压降落相比降低了电压降落，并降低了积累在扼流线圈L1中的能量的损耗。结果，提高了DC-DC变换器70的变换效率。
(2)第二MOS晶体管T2在第一MOS晶体管T1关断时导通。因此，MOS晶体管T1和T2不同时导通。这防止了直通电流流经MOS晶体管T1和T2。
图12是本发明第五实施例的DC-DC变换器70a的电路示意图。
DC-DC变换器70a包括比较器73a。以与第三实施例中相同的方式，向比较器73a提供操作控制信号CT2。当第二MOS晶体管T2不被接通或关断时，第一MOS晶体管T1向应于比较器73a的输出信号S7而停止操作。结果，与第四实施例的DC-DC变换器70相比，DC-DC变换器70a的消耗电流降低了。
图13是本发明第六实施例的DC-DC变换器10a的电路示意图。
DC-DC变换器10a的直通电流防止脉冲生成电路27a包括第二单稳电路29。向驱动电路26提供来自与电路30的第二控制信号DL，而非第一单稳电路28的第一脉冲信号S5。驱动电路26基于第二控制信号DL生成第一控制信号DH。更具体而言，DC-DC变换器10a的驱动电路26对第二控制信号DL和信号S4执行逻辑或运算，以生成指示运算结果的第一控制信号DH。
在DC-DC变换器10a中，在第二控制信号DL降到低电平之后，第一控制信号DH降到低电平。在确保第二晶体管T2关断之后，第一晶体管T1导通。第一和第二MOS晶体管T1和T2不同时导通。这防止了直通电流的流动。而且，DC-DC变换器10a不包括第一单稳电路28。这缩短了第一和第二MOS晶体管T1和T2都关断的时间。而且，DC-DC变换器10a的电路面积比第二实施例的DC-DC变换器10缩小了。
图14是本发明第七实施例的DC-DC变换器10b的电路示意图。
DC-DC变换器10b包括延迟电路80，该延迟电路80代替了第六实施例中包括在DC-DC变换器10a中的驱动电路26(图13)。向延迟电路80提供信号S4。延迟电路80的输出端连接到第一MOS晶体管T1的栅极。第一MOS晶体管T1在相对于时钟信号CK的上升延迟了延迟电路80中所设置的延迟时间的时刻导通。将第二脉冲信号S6的第二脉宽设置为大于与延迟电路80中所设置的延迟时间相对应的脉宽。第二单稳电路29响应于时钟信号CK的上升沿生成高电平的第二脉冲信号S6。与电路30响应于高电平的第二脉冲信号S6生成低电平的控制信号DL。第二MOS晶体管T2响应于低电平的控制信号DL而关断。DC-DC变换器10b也防止了直通电流的流动。而且，因为DC-DC变换器10b不包括第一单稳电路28，所以DC-DC变换器10b的电路面积比第二实施例的DC-DC变换器10缩小了。
图15是本发明第八实施例的DC-DC变换器10c的电路示意图。
DC-DC变换器10c利用下述的延迟来接通和关断第一MOS晶体管T1，所述延迟是由触发器电路23和或电路25中至少之一，而非第二实施例中的DC-DC变换器10中所包括的第一单稳电路28和驱动电路26(参照图2)产生的。更具体而言，第一MOS晶体管T1在从时钟信号CK的上升开始延迟了与触发器电路23和或电路25中至少之一所产生的延迟相对应的时间的时刻导通。将第二脉冲信号S6的第二脉宽设置为大于与所示触发器电路23和或电路25中至少之一的延迟相对应的脉宽。第二单稳电路29响应于时钟信号CK的上升沿生成高电平的第二脉冲信号S6。与电路30响应于高电平的第二脉冲信号S6生成低电平的控制信号DL。第二MOS晶体管T2响应于低电平的控制信号DL而关断。DC-DC变换器10c也防止了直通电流的流动。而且，DC-DC变换器10c不包括驱动电路26和第一单稳电路28。因此，DC-DC变换器10c的电路面积比第六和第七实施例的DC-DC变换器10a和10b缩小了。
图16是本发明第九实施例的DC-DC变换器10d的电路示意图。
第九实施例是第二实施例的DC-DC变换器10的理想二极管ID(参照图2)的另一种形式。如图16所示，在DC-DC变换器10d的理想二极管ID的比较器31中设置了偏移。该偏移是用恒定电压源e31和e32设置的。所述偏移增加了输入信号的电位宽度，所述输入信号被用来改变比较器31的输出信号电平。更具体而言，所述偏移使得第二晶体管T2能够在第一晶体管T1从导通状态切换到关断状态时无延迟地导通。
恒定电压源e31和e32连接在第二晶体管T2和比较器3 1之间。恒定电压源e31和e32向第二晶体管T2的漏极电压和源极电压都添加了偏移电压。添加了偏移电压的电压被供应到比较器31的输入端。比较器31根据供应到这两个输入端的电压来生成输出信号。另外，比较器31根据将偏移电压加到这两个输入端中一个的电压上而得到的电压，以及这两个输入端中另一个的电压，来改变输出信号的电平。换言之，偏移电压可以用图16中的恒定电压源e31和e32中的一个来生成。
图17是本发明第十实施例的DC-DC变换器10e的电路示意图。
DC-DC变换器10e使得第九实施例的DC-DC变换器10d的比较器31(图16)中设置的偏移电压可变。如图17所示，恒定电压源e31和可变电压源e33连接在DC-DC变换器10e的第二晶体管T2和比较器31之间。可变电压源e33响应于操作控制信号CT2来改变偏移电压，所述操作控制信号CT2作为功率降低信号。
图18是本发明第十一实施例的DC-DC变换器10f的电路示意图。
DC-DC变换器10f所具有的结构是通过在第十实施例中的DC-DC变换器10e的结构(图17)上添加了延迟电路81、与电路82和触发器电路83而得到的。向延迟电路81提供操作控制信号CT2。向与电路82提供输出信号S21(其具有与信号CT2基本相等的电平)和比较器31的输出信号S7。与电路82对信号S7的反相信号和信号S21执行逻辑与运算，以生成表示运算结果的信号S22。结果，与电路82响应于来自比较器31的低电平的信号S7和高电平的操作控制信号CT2生成高电平的信号S22。触发器电路83具有置位端和复位端，向置位端提供操作控制信号CT2的反相信号，向复位端提供信号S22。触发器电路83响应于低电平的操作控制信号CT2生成高电平的信号S23，响应于高电平的信号S22生成低电平的信号S23。可变电源e33基于信号S23改变偏移电压。
上述结构使得在DC-DC变换器10f被功率降低时，可基于操作控制信号CT2将偏移电压设置为第一电平。当从DC-DC变换器10f从功率降低操作恢复到正常操作时起经过了延迟电路81中所设置的延迟时间时，比较器31的输出信号S7降到低电平。然后，当第二晶体管T2基于低电平的输出信号S7而关断时，偏移电压被设置为第二电平。换言之，当在DC-DC变换器10f从功率降低操作恢复到正常操作之后，DC-DC变换器10f的每个电路元件的操作都稳定了的时候，将偏移电压设置为第二电平。
图19是本发明第十二实施例的DC-DC变换器10g的电路示意图。
第十二实施例是第二实施例的DC-DC变换器10的直通电流防止脉冲生成电路27(参照图2)的另一种形式。如图19所示，DC-DC变换器10g的直通电流防止脉冲生成电路27b包括第一单稳电路28和RS触发器电路85。向RS触发器电路85的置位端S提供时钟信号CK，向其复位端R提供比较器31的输出信号S7的反相信号。触发器电路85基于时钟信号CK和信号S7生成第二脉冲信号S6a(直通电流防止脉冲信号)，并从其反相输出端XQ输出第二脉冲信号S6a。
详细地说，触发器电路85 响应于高电平的时钟信号CK生成低电平的第二脉冲信号S6a。而且，触发器电路85响应于低电平的信号S7生成高电平的第二脉冲信号S6a。
在DC-DC变换器10g中，当第一晶体管T1 响应于低电平的第一控制信号DH而导通时，比较器31的输出信号S7降到低电平，如图20所示。然后，触发器电路85的输出信号S6a升到高电平。这将第二MOS晶体管T2保持在关断状态。此后，当第一晶体管T1关断时，基于比较器31的输出信号S7来控制第二晶体管T2，而与输出信号S6a(直通电流防止脉冲信号)无关。这一结构降低了当第一晶体管T1在短时间内关断时发生的损耗。
例如，当第一晶体管T1在低负载状态下在其被接通之后的短时间内关断时，比较器31生成高电平的输出信号S7以立即接通第二晶体管T2。在第二实施例中，第二晶体管T2的关断状态是基于高电平第二脉冲信号S6而被维持的。在此情况下，在体二极管中产生损耗。在第十二实施例中，第二脉冲信号S6a的电平是基于比较器3 1的输出信号S7来控制的。当第一晶体管T1关断时，基于比较器31的输出信号S7来控制第二晶体管T2，而与第二脉冲信号S6a无关。
图21是本发明第十三实施例的DC-DC变换器10h的电路示意图。
第十三实施例是是第二实施例的DC-DC变换器10的理想二极管ID(参照图2)的另一种形式。如图21所示，DC-DC变换器10h的理想二极管ID包括第一比较器31、第二比较器86、恒定电流源87和RS触发器电路88。第二比较器86由N沟道MOS晶体管形成。第二比较器86(N沟道MOS晶体管)的第一端子(例如源极)连接到第一晶体管T1和第二晶体管T2之间的节点N1，第二端子(例如漏极)连接到恒定电流源87，控制端子(栅极)连接到电压源e35。电压源e35向晶体管(第二比较器86)的栅极供应略小于该晶体管阈值电压的电压。详细地说，电压源e35向晶体管(第二比较器86)的栅极供应的电压略小于第一比较器31所检测的电位电平。第二比较器86和恒定电流源87之间的节点连接到触发器电路88的置位端S。第一比较器31的输出端连接到触发器电路88的复位端R。触发器电路88从其同相输出端Q输出信号S7a。
第一比较器3 1基于第二晶体管T2两个端子之间的电位差来检测流经扼流线圈L1的电流，以生成用于接通和关断第二晶体管T2的信号S31。第二比较器86基于节点N1处的电位来检测第一晶体管T1的关断状态，以生成用于接通和关断第二晶体管T2的信号S32。更具体而言，第二晶体管T2的导通和关断状态是由第一比较器31和第二比较器86来控制的。第一比较器31精确地检测流经扼流线圈L1的电流。第二比较器86对输出节点N1处电位的改变迅速做出响应。理想二极管ID使得能够精确检测流经扼流线圈L1的电流，并防止DC-DC变换器10h效率的下降。而且，迅速地检测第一晶体管T1的关断状态。这降低了第二晶体管T2的体二极管中的损耗。
图22是本发明第十四实施例的DC-DC变换器10i的电路示意图。
DC-DC变换器10i所具有的结构是通过向第二实施例的DC-DC变换器10的结构(参见图2)添加了吸收电路(snubber circuit)91和RS触发器电路92而得到的。吸收电路91与扼流线圈L1并联连接。响应于输出到触发器电路92的同相输出端Q的控制信号来接通和关断吸收电路91。向触发器电路92的置位端S提供比较器31的输出信号S7的反相信号，向其复位端R提供第二脉冲信号S6。触发器电路92响应于低电平的信号S7生成高电平的控制信号，响应于高电平的第二脉冲信号S6生成低电平的控制信号。在DC-DC变换器10i中，当在低负载状态下的不连续模式(DCM)期间，第一晶体管T1和第二晶体管T2都关断时，吸收电路91导通。这减少了DC-DC变换器10i中发生的共振或自振(ringing)。
图23是本发明第十五实施例的DC-DC变换器10i的电路示意图。
第十五实施例涉及第三实施例的DC-DC变换器40的比较器31a(参照图8)和第五实施例的DC-DC变换器70a的比较器73a(参照图12)的另一种形式。
图24是图23的DC-DC变换器10i中所包括的比较器3 1b的电路示意图。比较器31b包括第一电流镜101和第二电流镜102，其中每个电流镜都连接到高电位电源Vdd。第一电流镜101由第一到第三晶体管T21、T22和T23形成。第二电流镜102由第四到第六晶体管T24、T25和T26形成。第一晶体管T21的漏极连接到第一恒定电流源103。第四晶体管T24经由第七晶体管T27连接到第二恒定电流源104。第七晶体管T27由N沟道MOS晶体管形成。第一恒定电流源103和第二恒定电流源104具有相同的结构。第四到第六晶体管T24、T25和T26的栅极连接到第七晶体管T27的漏极。第二晶体管T22和第五晶体管T25的漏极连接到差分放大单元105。第三晶体管T23和第六晶体管T26的漏极连接到第八输出晶体管T28。第九晶体管T29由P沟道MOS晶体管形成，其连接在第四到第六晶体管T24、T25和T26的源极和栅极之间。经由反相器106向第七晶体管T27和第九晶体管T29的栅极提供操作控制信号CT2。
在上述结构中，当操作控制信号CT2具有低电平时，第七晶体管T27导通，并且第二电流镜102连接到第二恒定电流源104。结果，第九晶体管T29关断，并且用第一恒定电流源103和第二恒定电流源104生成的电流流经差分放大单元105和第八晶体管T28。
当操作控制信号CT2具有高电平时，第七晶体管T27关断，并且第二电流镜102与第二恒定电流源104断开连接。结果，第九晶体管T29导通，并且第四到第六晶体管T24、T25和T26的源极和栅极被短路。在此情况下，利用第一恒定电流源103生成的电流流经差分放大单元105和第八晶体管T28。
操作控制信号CT2在DC-DC变换器10i的功率降低操作期间被设置在高电平，在DC-DC变换器1 0j的正常操作期间被设置在低电平。在功率降低操作期间，比较器31b中的电流量被设置为正常操作的电流量的大约一半。换言之，在功率降低操作中，被供应到差分放大单元105和输出晶体管T28的电流量是正常操作中电流量的一半。结果，保持了比较器31b的输出电平。与比较器被停止的结构相比，DC-DC变换器10i的结构改善了用于从功率降低操作向正常操作变化的响应。在图24中，可以通过使用第二电流镜102和第二恒定电流源104进行切换，来改变电流量。
图25是本发明第十六实施例的DC-DC变换器40b的电路示意图。
第十六实施例是第三实施例的DC-DC变换器40(参照图8)的另一种形式。如图25所示，在DC-DC变换器40b中，基于比较器31a的输出信号S7和操作控制信号CT2来生成信号S23，并基于信号S23来控制比较器31a的操作。
详细地说，和图18所示的DC-DC变换器10f一样，DC-DC变换器40b包括延迟电路81、与电路82和RS触发器电路83。当比较器31a的输出信号S7具有低电平时，DC-DC变换器40b固定触发器电路83的输出电平。利用该结构，当在第二晶体管T2导通期间输入高电平操作控制信号CT2时，基于比较器31a的输出信号S7关断第二晶体管T2，所述比较器31a检测电流量。这降低了积累在扼流线圈L1中的能量的损耗。
现在描述一种压控降压型DC-DC变换器。
图26是传统的压控降压型DC-DC变换器110的电路示意图。DC-DC变换器110包括控制电路111、第一晶体管T1、扼流线圈L1、平波电容器C1和理想二极管ID。理想二极管ID包括第二晶体管T2和比较器31，所述第二晶体管T2与第一晶体管T1串联连接。比较器31的输入端连接到第二晶体管T2的源极和漏极，输出端连接到第二晶体管T2的栅极。
控制电路111包括电阻器R121和R122、误差放大器121、PWM比较器122和OSC 123。电阻器R121和R122通过对输出电压Vo进行分压来生成部分电压Vf。误差放大器121放大部分电压Vf和参考电压Vr之间的差，以生成具有放大后的电位的误差信号Se。在输出电压Vo达到指定值时将参考电压Vr设置为与部分电压Vf一致。
向PWM比较器122提供误差信号Se和三角波信号Sr。三角波信号Sr是由OSC  123生成的。OSC  123生成具有恒定频率的三角波信号Sr。PWM比较器122将误差信号Se与三角波信号Sr相比较，以在误差信号Se的电压高于三角波信号Sr的电压时生成高电平的第一控制信号DH。而且，PWM比较器122在误差信号Se的电压低于三角波信号Sr的电压时生成低电平的第一控制信号DH。如图27所示，三角波信号Sr具有三角形的形状和预定的频率。误差信号Se的电位对应于部分电压Vf和参考电压Vr之间的差。因此，PWM比较器122生成的第一控制信号DH所具有的脉冲宽度根据输出电压Vo和参考电压Vr之间的差而变化。
图28是本发明第十七实施例的DC-DC变换器110a的电路示意图。
DC-DC变换器110a是压控降压型DC-DC变换器。DC-DC变换器110a的控制电路111a除了图26所示的控制电路111的元件以外，还包括直通电流防止脉冲生成电路130a。直通电流防止脉冲生成电路130a包括第二PWM比较器13 1和恒定电压源e131。如图29所示，恒定电压源e131将设定的电压叠加在从误差放大器121输出的第一误差信号Se1上，以生成第二误差信号Se2。向第二PWM比较器131提供三角波信号Sr和第二误差信号Se2。第二PWM比较器131比较第二误差信号Se2和三角波信号Sr，以根据比较结果生成脉冲信号S131，作为直通电流防止脉冲。第二PWM比较器131在第二误差信号Se2的电压高于三角波信号Sr的电压时生成高电平脉冲信号S131，在第二误差信号Se2的电压低于三角波信号Sr的电压时生成低电平的脉冲信号S131。当第一晶体管T1导通时，第二晶体管T2响应于信号S131而关断。这防止了直通电流的流动。
图30是本发明第十八实施例的DC-DC变换器1 10b的电路示意图。
DC-DC变换器110b的控制电路111b包括直通电流防止脉冲生成电路130b。直通电流防止脉冲生成电路130b向OSC 123所生成的第一三角波信号Sr1上添加偏移，该偏移是用恒定电压源e131生成的。如图31所示，所述偏移使得可以在不同的时刻生成第一控制信号DH和脉冲信号S131。结果，第一晶体管T1和第二晶体管T2不同时导通。
图32是本发明第十九实施例的DC-DC变换器110c的电路示意图。
DC-DC变换器110c的控制电路111c包括直通电流防止脉冲生成电路130c。直通电流防止脉冲生成电路130c包括恒定电压源e131、第二PWM比较器131、或电路1 32和RS触发器电路133。或电路132对第二PWM比较器131的输出信号(直通电流脉冲信号S131)和比较器31的输出信号S7的反相信号执行逻辑或运算，以生成表示运算结果的信号S132。向触发器电路133的置位端S提供或电路132的输出信号S132，向其复位端R提供比较器31的输出信号S7。然后，触发器电路133在其反相输出端XQ处生成第二控制信号DL。利用该结构，和第十七实施例一样，第一和第二晶体管T1和T2不同时导通。
图33是本发明第二十实施例的DC-DC变换器110d的电路示意图。
DC-DC变换器110d的控制电路111d包括直通电流防止脉冲生成电路130d。直通电流防止脉冲生成电路130d向OSC 123所生成的第一三角波信号Sr1上添加偏移，该偏移是用恒定电压源e131生成的。利用该结构，和第十八实施例一样，第一和第二晶体管T1和T2不同时导通。
图34示出了本发明第二十一实施例的DC-DC变换器140a。图35示出了本发明第二十二实施例的DC-DC变换器140b。DC-DC变换器140a和DC-DC变换器140b都是压控升压型DC-DC变换器。本发明也适用于这种压控升压型结构。
本发明也可以多种其它具体形式实施而不会脱离本发明的精神或范围，这一点对于本领域技术人员来说应是清楚的。尤其应当理解的是，本发明可以用以下形式实施。
第一实施例的控制电路5所具有的结构是通过将直通电流防止脉冲生成电路与第二到第二十二实施例的控制电路11、41、71、71a、111、111a到111d、141a和141b中的每一个在功能上分开而得到的。控制电路5也可以包括直通电流防止脉冲生成电路4。
第二实施例的DC-DC变换器还可以和第三实施例一样包括用于使用模式来切换其操作的电路部分。
和第二实施例一样，用于使用模式来切换操作的电路部分可以从第四实施例的DC-DC变换器中去除。
上述每个实施例的DC-DC变换器和上述每个实施例的DC-DC变换器的控制电路可以形成为单芯片半导体或形成为诸如印刷电路板之类的模块。形成为芯片或模块的DC-DC变换器或控制电路可被用作电源设备或者被包含在电子设备中。
上述示例和实施例应被认为是说明性的而非限制性的，本发明不应被限制在这里给出的细节，而是可以在所附权利要求书的范围及其等同物之内进行修改。

Claims (18)

1.一种DC-DC变换器，用于从输入电压(Vi)生成输出电压(Vo)，所述DC-DC变换器的特征在于包括：
第一晶体管(T1)，用于接收所述输入电压；
第二晶体管(T2)，连接到所述第一晶体管；
扼流线圈(L1)，连接到所述第一晶体管和所述第二晶体管之间的节点(N1)；
比较器(31)，连接到所述第二晶体管，用于检测流经所述扼流线圈的电流，以生成用于控制所述第二晶体管的导通和关断的开关控制信号；
控制电路(11)，连接到所述第一晶体管，用于控制所述第一晶体管的导通和关断，以将所述输出电压保持恒定；以及
脉冲生成电路(27或27a)，连接到所述控制电路，用于生成单稳脉冲信号(S6)，该脉冲信号用于在从所述第一晶体管导通之前开始到所述第一晶体管导通之后为止的预定时段期间关断所述第二晶体管，其中
所述控制电路利用具有预定周期的时钟信号(CK)接通所述第一晶体管；并且
所述脉冲生成电路利用所述时钟信号生成所述单稳脉冲信号，并且在从利用所述时钟信号接通所述第一晶体管之前开始的与所述单稳脉冲信号(S6)的脉宽相对应的时段期间关断所述第二晶体管。
2.如权利要求1所述的DC-DC变换器，其特征在于，所述控制电路包括触发器电路(23)，用于接收所述时钟信号和生成用于接通所述第一晶体管的激活信号(S3)。
3.如权利要求1或2所述的DC-DC变换器，其特征在于，所述脉冲生成电路包括：
第一单稳电路(28)，用于利用所述时钟信号生成第一单稳脉冲信号(S5)，所述第一单稳脉冲信号具有第一脉宽；以及
第二单稳电路(29)，用于利用所述时钟信号生成第二单稳脉冲信号(S6)，所述第二单稳脉冲信号具有第二脉宽，所述第二脉宽大于所述第一脉宽，
其中基于所述第一单稳脉冲信号使所述第一晶体管在对应于所述第一脉宽的时段期间关断，并基于所述第二单稳脉冲信号使所述第二晶体管在对应于所述第二脉宽的时段期间关断。
4.如权利要求1或2所述的DC-DC变换器，其特征在于，所述比较器响应于用于控制所述DC-DC变换器的操作的操作控制信号(CT2)而停止操作。
5.如权利要求4所述的DC-DC变换器，其特征在于，当所述比较器响应于所述操作控制信号而停止操作时，所述比较器将所述开关控制信号(S7)设置为使所述第二晶体管关断的电平。
6.如权利要求1或2所述的DC-DC变换器，其特征在于，所述控制电路包括用于生成所述时钟信号的振荡器(24)，并且所述振荡器响应于用于控制所述DC-DC变换器的操作的操作控制信号(CT2)而开始操作或停止操作。
7.如权利要求6所述的DC-DC变换器，其特征在于还包括：
操作停止电路(61)，连接到所述振荡器，所述操作停止电路用于生成所述操作控制信号，其中在控制所述第一晶体管连续导通和关断的第一模式中，所述操作停止电路生成所述操作控制信号以使得所述振荡器连续进行操作，在控制所述第一晶体管间歇地导通和关断的第二模式中，所述操作停止电路基于所述输出电压来生成所述操作控制信号以使得所述振荡器间歇地进行操作。
8.如权利要求1、2、5和7中任一项所述的DC-DC变换器，其特征在于，所述第二晶体管和所述比较器形成理想二极管(ID)。
9.如权利要求1、2、5和7中任一项所述的DC-DC变换器，其特征在于，所述DC-DC变换器是流控或压控DC-DC变换器。
10.如权利要求1、2、5和7中任一项所述的DC-DC变换器，其特征在于，所述DC-DC变换器是升压型或降压型DC-DC变换器。
11.一种用于DC-DC变换器的控制电路(11)，所述DC-DC变换器从输入电压(Vi)生成输出电压(Vo)，其中所述DC-DC变换器包括用于接收所述输入电压的第一晶体管(T1)、连接到所述第一晶体管的第二晶体管(T2)、连接到所述第一晶体管和所述第二晶体管之间的节点(N1)的扼流线圈(L1)，以及连接到所述第二晶体管，用于检测流经所述扼流线圈的电流以生成用于控制所述第二晶体管的导通和关断的开关控制信号的比较器(31)，其中所述控制电路(11)控制所述第一晶体管的导通和关断以将所述输出电压保持恒定，所述控制电路的特征在于包括：
脉冲生成电路(27或27a)，用于生成单稳脉冲信号(S6)，该脉冲信号用于在从所述第一晶体管导通之前开始到所述第一晶体管导通之后为止的预定时段期间关断所述第二晶体管，其中
所述控制电路利用具有预定周期的时钟信号(CK)接通所述第一晶体管，并且所述脉冲生成电路利用所述时钟信号生成所述单稳脉冲信号，并且在从利用所述时钟信号接通所述第一晶体管之前开始的与所述单稳脉冲信号(S6)的脉宽相对应的时段期间关断所述第二晶体管。
12.如权利要求11所述的控制电路，其特征在于还包括：
触发器电路(23)，用于接收所述时钟信号和生成用于接通所述第一晶体管的激活信号(S3)。
13.如权利要求11或12所述的控制电路，其特征在于，所述脉冲生成电路包括：
第一单稳电路(28)，用于利用所述时钟信号生成第一单稳脉冲信号(S5)，所述第一单稳脉冲信号具有第一脉宽；以及
第二单稳电路(29)，用于利用所述时钟信号生成第二单稳脉冲信号(S6)，所述第二单稳脉冲信号具有第二脉宽，所述第二脉宽大于所述第一脉宽，
其中基于所述第一单稳脉冲信号使所述第一晶体管在对应于所述第一脉宽的时段期间关断，并基于所述第二单稳脉冲信号使所述第二晶体管在对应于所述第二脉宽的时段期间关断。
14.如权利要求11或12所述的控制电路，其特征在于，所述比较器响应于用于控制所述DC-DC变换器的操作的操作控制信号(CT2)而停止操作。
15.如权利要求14所述的控制电路，其特征在于，当所述比较器响应于所述操作控制信号而停止操作时，所述比较器将所述开关控制信号(S7)设置为使所述第二晶体管关断的电平。
16.如权利要求11或12所述的控制电路，其特征在于还包括：
振荡器(24)，用于生成所述时钟信号，其中所述振荡器响应于用于控制所述DC-DC变换器的操作的操作控制信号(CT2)而开始操作或停止操作。
17.如权利要求16所述的控制电路，其特征在于还包括：
操作停止电路(61)，连接到所述振荡器，所述操作停止电路用于生成所述操作控制信号，其中在控制所述第一晶体管连续导通和关断的第一模式中，所述操作停止电路生成所述操作控制信号以使得所述振荡器连续进行操作，在控制所述第一晶体管间歇地导通和关断的第二模式中，所述操作停止电路基于所述输出电压来生成所述操作控制信号以使得所述振荡器间歇地进行操作。
18.一种用于控制DC-DC变换器的方法，所述DC-DC变换器从输入电压(Vi)生成输出电压(Vo)，其中所述DC-DC变换器包括用于接收所述输入电压的第一晶体管(T1)、连接到所述第一晶体管的第二晶体管(T2)、连接到所述第一晶体管和所述第二晶体管之间的节点(N1)的扼流线圈(L1)，以及连接到所述第二晶体管，用于检测流经所述扼流线圈的电流以生成用于控制所述第二晶体管的导通和关断的开关控制信号的比较器，所述方法的特征在于：
控制所述第一晶体管的导通和关断以将所述输出电压保持恒定；
检测流经所述扼流线圈的电流；以及
基于所检测的电流通过所述开关控制信号来控制所述第二晶体管的导通和关断，其中所述的通过所述开关控制信号对第二晶体管的控制包括通过脉冲生成电路(27或27a)生成单稳脉冲信号以在从所述第一晶体管导通之前开始到所述第一晶体管导通之后为止的预定时段期间关断所述第二晶体管，其中
控制所述第一晶体管的导通和关断以将所述输出电压保持恒定的步骤还包括利用具有预定周期的时钟信号(CK)接通所述第一晶体管，并且所述脉冲生成电路(27或27a)利用所述时钟信号生成所述单稳脉冲信号，并且在从利用所述时钟信号接通所述第一晶体管之前开始的与所述单稳脉冲信号(S6)的脉宽相对应的时段期间关断所述第二晶体管。
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