JPH1169808A

JPH1169808A - スイッチング電源装置

Info

Publication number: JPH1169808A
Application number: JP23115697A
Authority: JP
Inventors: Motoharu Eguri; 基晴殖栗
Original assignee: TDK Lambda Corp
Current assignee: TDK Lambda Corp
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 1999-03-09
Anticipated expiration: 2017-08-27
Also published as: JP3763137B2

Abstract

(57)【要約】【課題】過渡時に発生する貫通電流の発生を抑制し
て、装置の小形化を図る。【解決手段】過渡時には、ＭＯＳ型ＦＥＴ２のオフ時
に、コンデンサ５を充電する大きな電流ＩD2が内蔵ダイ
オード８の順方向に流れる。貫通電流抑制回路33は、こ
の電流ＩD2が零になるまで駆動信号ＶG1の供給を遮断す
る。すなわち、内蔵ダイオード８に順方向電流が流れて
いる状態では、ＭＯＳ型ＦＥＴ２はオンしない。したが
って、内蔵ダイオード８のリカバリタイム中に、内蔵ダ
イオード８が導通して、大きな貫通電流となることを防
止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランスの一次巻
線と、第１のスイッチング素子に並列接続される第１の
コンデンサとの共振を利用した、部分共振型のスイッチ
ング電源装置に関する。

【０００２】

【発明が解決しようとする課題】従来のこの種の部分共
振型のスイッチング電源装置における回路図を図４に示
す。同図において、１は直流電源であり、この直流電源
１の両端間には、第１のスイッチング素子たるＭＯＳ型
ＦＥＴ２とトランス３の一次巻線３Ａとの直列回路が接
続される。また、直流電源１のマイナス側直流入力電圧
ラインには、例えば抵抗やカレントトランスからなる電
流検知器４が挿入接続される。ＭＯＳ型ＦＥＴ２は、ド
レインを直流電源１のプラス側直流入力電圧ラインに接
続し、ソースを一次巻線３Ａのドット側端子に接続して
いる。また、ＭＯＳ型ＦＥＴ２とトランス３の一次巻線
３Ａとの接続点に一端を接続し、直流電源１のマイナス
側直流入力電圧ラインに他端を接続して、トランス３の
一次巻線３Ａ間には、電圧クランプ用コンデンサ５と第
２のスイッチング素子に相当するＭＯＳ型ＦＥＴ６との
直列回路が接続される。ＭＯＳ型ＦＥＴ６は、ＭＯＳ型
ＦＥＴ２のソースに一端を接続したコンデンサ５の他端
にドレインを接続し、一次巻線３Ａの非ドット側端子に
ソースを接続している。そして、一次巻線３Ａの非ドッ
ト側端子とＭＯＳ型ＦＥＴ６のソースとの接続点が、前
記電流検知器４を介して直流電源１の直流入力電圧ライ
ンの他端に接続される構成となっている。

【０００３】ＭＯＳ型ＦＥＴ２，６は、それ自体の素子
の特性として、第１および第２のダイオードに相当する
内蔵ダイオード７，８と、第１および第２のコンデンサ
に相当するコンデンサ９，10を各々備えている。この内
蔵ダイオード７，８およびコンデンサ９，10は、各ＭＯ
Ｓ型ＦＥＴ２，６のドレイン−ソース間に各々並列接続
される。前記コンデンサ５の容量は、ＭＯＳ型ＦＥＴ
２，６のドレイン−ソース間に存在するコンデンサ９，
10の寄生容量よりも十分大きなものを設定する。

【０００４】トランス３の二次巻線２Ｂ両端間には、ダ
イオードや平滑コンデンサからなる整流平滑回路11が接
続される。そして、ＭＯＳ型ＦＥＴ２のスイッチングに
より、トランス３の一次巻線３Ａに直流入力電圧を断続
的に印加し、二次巻線３Ｂから誘起された電圧を整流平
滑回路11にて整流平滑して、負荷12に所定の直流出力電
圧を出力するようにしている。

【０００５】一方、負荷12に供給する直流出力電圧を安
定化させる帰還ループとして、この直流出力電圧を監視
する直流電圧検出回路21と、この直流電圧検出回路21か
らの電圧検出信号に基づき、各ＭＯＳ型ＦＥＴ２，６の
ゲートに供給する駆動信号ＶG1，ＶG2のパルス導通幅を
可変制御するパルス幅制御回路22が設けられる。このパ
ルス幅制御回路22は、例えば制御用ＩＣなどから構成さ
れる。また、23は、各ＭＯＳ型ＦＥＴ２，６をスイッチ
ングするのに十分な駆動信号ＶG1，ＶG2を供給するドラ
イバ回路であって、このドライバ回路23とパルス幅制御
回路22より制御手段が構成される。このドライバ回路23
の動作は後程詳述するが、要するに、パルス幅制御回路
22より出力される単一の制御信号ＩＣOUT から、前記駆
動信号ＶG1，ＶG2が適当なデッドタイム、すなわち、Ｍ
ＯＳ型ＦＥＴ２，６が共にオフになる時間を持ちながら
交互にオン，オフするように、ＭＯＳ型ＦＥＴ２，６の
ゲートに駆動信号ＶG1，ＶG2を供給する。さらに、パル
ス幅制御回路22は、電流検知器４が過電流状態を検知し
たときに、駆動信号ＶG1のパルス導通幅を強制的に狭め
て、ＭＯＳ型ＦＥＴ２，６を保護する過電流保護回路を
内蔵している。

【０００６】次に、上記構成における定常時と過渡時の
動作を、図５の波形図に基づき説明する。なお、この図
５において、左側の各波形は定常時のものを示し、右側
の各波形は過渡時のものを示している。また、最上段の
波形はパルス幅制御回路22の制御信号ＩＣOUT であり、
以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動信号ＶG1、Ｍ
ＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG2、ＭＯＳ型Ｆ
ＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥＴ６を流れる電
流ＩD2を各々示している。

【０００７】先ず、前述のドライバ回路23の動作から説
明すると、このドライバ回路23は、制御信号ＩＣOUT が
立ち下がると、同じタイミングで駆動信号ＶG1を立ち下
げる一方、所定時間後に駆動信号ＶG2を立ち上げる。こ
れにより、ＭＯＳ型ＦＥＴ２，６が共にオフ状態になる
デッドタイムｔ２が設けられる。また、ドライバ回路23
は、制御信号ＩＣOUT が立ち上がると、同じタイミング
で駆動信号ＶG2を立ち下げる一方、所定時間後に駆動信
号ＶG1を立ち上げる。そして、ここでも、ＭＯＳ型ＦＥ
Ｔ２，６が共にオフ状態になる別のデッドタイムｔ４が
設けられる。さらに、デッドタイムｔ２，ｔ４を挟ん
で、ＭＯＳ型ＦＥＴ２のゲートにのみ駆動信号ＶG1が供
給される期間ｔ１と、ＭＯＳ型ＦＥＴ６のゲートにのみ
駆動信号ＶG2が供給される期間ｔ３が、制御信号ＩＣOU
T の１サイクル中に設けられる。つまり、ドライバ回路
23は、制御信号ＩＣOUT を反転させずに、制御信号ＩＣ
OUTの立上がり時におけるタイミングだけを遅らせて駆
動信号ＶG1を出力し、制御信号ＩＣOUT を反転させ、制
御信号ＩＣOUT の立下がり時におけるタイミングだけを
遅らせて駆動信号ＶG2を出力する。

【０００８】定常時において、前記期間ｔ１では、ＭＯ
Ｓ型ＦＥＴ２が駆動信号ＶG1に対応してオン状態にあ
り、ＭＯＳ型ＦＥＴ６がオフ状態にある。このとき、内
蔵ダイオード７，８は非導通状態になり、直流電源１
と、ＭＯＳ型ＦＥＴ２と、トランス３の一次巻線３Ａと
による閉回路により、ＭＯＳ型ＦＥＴ２の電流ＩD1が流
れる。この電流ＩD1は、一次巻線３Ａのインダクタンス
により時間と共に増大する。また、トランス３の二次巻
線３Ｂに誘起される電圧は略一定であり、この電圧に基
づいて、整流平滑回路11を通して負荷12に出力電流が流
れる。

【０００９】期間ｔ２になると、駆動信号ＶG1が立ち下
がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。こ
のとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９とト
ランス３の一次巻線３Ａが直列に接続され、これらのコ
ンデンサ９の寄生容量と一次巻線３Ａのインダクタンス
とによる共振が生じる。そして、ＭＯＳ型ＦＥＴ２のド
レイン−ソース間電圧は、ＭＯＳ型ＦＥＴ２に存在する
コンデンサ９の充電により緩やかに立ち上がると共に、
コンデンサ９への充電電流により、ＭＯＳ型ＦＥＴ２に
流れ込む電流が零になる。これにより、ＭＯＳ型ＦＥＴ
２のターンオフ時における損失が著しく減少する。

【００１０】また、この期間ｔ２では、トランス３の一
次巻線３Ａを流れる電流を維持しようとして、ＭＯＳ型
ＦＥＴ６に存在するコンデンサ10が放電するが、コンデ
ンサ10が完全に放電すると、内蔵ダイオード８が導通す
るため、一次巻線３Ａと、内蔵ダイオード８と、コンデ
ンサ５とによる閉回路が形成され、コンデンサ５は一次
巻線３Ａからのリセット電流により充電される一方、コ
ンデンサ10に対する逆向きの充電は阻止される。このと
き、内蔵ダイオード８の順方向にコンデンサ５を充電す
る電流ＩD2が発生すると共に、内蔵ダイオード８が導通
してからは、ＭＯＳ型ＦＥＴ６のドレイン−ソース間電
圧が零になる。

【００１１】期間ｔ３では、ＭＯＳ型ＦＥＴ６が駆動信
号ＶG2に対応してオン状態にあり、ＭＯＳ型ＦＥＴ２が
オフ状態にある。ＭＯＳ型ＦＥＴ６がターンオンする時
点では、コンデンサ10が完全に放電しているので、この
ときのＭＯＳ型ＦＥＴ６の大きな損失，雑音は発生しな
い。また、コンデンサ５が完全に充電されるまでは、引
き続き内蔵ダイオード８の順方向に電流ＩD2が流れる
が、コンデンサ５が完全に充電されると、今度はコンデ
ンサ５が放電して、導通したＭＯＳ型ＦＥＴ６のドレイ
ンからソースに向けて電流ＩD2が流れ始める。トランス
３の二次巻線３Ｂには、期間ｔ１と逆向きの電圧が誘起
され、この電圧に基づいて、整流平滑回路11を通して負
荷12に出力電流が流れる。

【００１２】期間ｔ４になると、駆動信号ＶG2が立ち下
がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。こ
のとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９のコ
ンデンサ９の寄生容量と一次巻線３Ａのインダクタンス
とによる共振が再度発生するが、一次巻線３Ａを流れる
インダクタ電流が期間ｔ１における共振時と逆向きであ
るため、コンデンサ９は放電して、ＭＯＳ型ＦＥＴ２の
ドレイン−ソース間電圧は徐々に低下する。また、ＭＯ
Ｓ型ＦＥＴ６のドレイン−ソース間電圧は、コンデンサ
10への充電により緩やかに立上がると共に、コンデンサ
10への充電電流により、ＭＯＳ型ＦＥＴ６に流れ込む電
流が零になる。これにより、ＭＯＳ型ＦＥＴ６のターン
オフ時における損失が著しく減少する。また、コンデン
サ10が充電されるにしたがって、ＭＯＳ型ＦＥＴ６のド
レインからソースに向けて流れる電流ＩD2も減少する。

【００１３】前記コンデンサ９が完全に放電すると、内
蔵ダイオード７が導通するため、コンデンサ９に対する
逆向きの充電が阻止される。この内蔵ダイオード８が導
通してからは、ＭＯＳ型ＦＥＴ２のドレイン−ソース間
電圧は零になる。その後、期間ｔ１において、ＭＯＳ型
ＦＥＴ２がターンオンする時点では、コンデンサ10が完
全に放電しているので、このときのＭＯＳ型ＦＥＴ２の
大きな損失，雑音は発生しない。こうして、制御信号Ｉ
ＣOUT の１サイクル内におけるＭＯＳ型ＦＥＴ２，６の
零電圧スイッチングが達成される。

【００１４】次に、過渡時における動作とその問題点を
説明する。期間ｔ１および期間ｔ２の動作は、定常時と
全く同じである。問題となるのは、ＭＯＳ型ＦＥＴ６が
オフになる期間ｔ４になっても、コンデンサ５の充電が
完全に完了しておらず、内蔵ダイオード８が導通状態に
あるときに、ＭＯＳ型ＦＥＴ２がオンすることである。
これは、電圧クランプ用コンデンサ５の両端間電圧が過
渡的に変化すると、一次巻線３Ａのリセット電流でコン
デンサ５を充電させる際に、相当大きなエネルギー（電
流ＩD2）が必要となって、ＭＯＳ型ＦＥＴ２がオフの期
間に、コンデンサ５が十分充電しきれないことに起因す
る。そして、この状態で、ＭＯＳ型ＦＥＴ２がオンする
と、内蔵ダイオード８が遮断するまである程度の時間
（リカバリタイム）を要するので、その間に、直流電源
１と、ＭＯＳ型ＦＥＴ２と、コンデンサ５と、内蔵ダイ
オード８とによる閉回路が形成され、トランス３の一次
巻線３Ａを介さない急峻でかつ制限のない電流すなわち
貫通電流ＩTHが発生する。この貫通電流ＩTHは、最終的
に電流検知器４により検知されるため、パルス幅制御回
路22は制御信号ＩＣOUT のパルス導通幅を強制的に狭め
るが、貫通電流ＩTHを検知してから過電流保護が動作す
るまでタイムラグがあるため、図５に示すような大きな
貫通電流ＩTHが発生してしまう。

【００１５】従来は、この大きな貫通電流ＩTHのため
に、ＭＯＳ型ＦＥＴ２，６の電流定格が満足せず、電流
定格の大きなＭＯＳ型ＦＥＴを選定したり、あるいは、
図６のように、ＭＯＳ型ＦＥＴ６に外付けの高速なダイ
オードＤ１，Ｄ２を接続して、対処せざるを得なかっ
た。しかし、いずれの方法も、根本的に貫通電流ＩTHを
小さくするものではないため、定常時に必要な電流容量
に比べて格段に大きな電流定格の素子を選定しなけばな
らず、電源装置のパッケージサイズを小さくできないと
いう問題を生じていた。

【００１６】そこで、本発明は上記問題点に鑑み、過渡
時に発生する貫通電流の発生を抑制して、装置の小形化
を図ることができるスイッチング電源装置を提供するこ
とをその目的とする。

【００１７】

【課題を解決するための手段】本発明のスイッチング電
源装置は、前記目的を達成するために、直流電源に接続
される第１のスイッチング素子とトランスの一次巻線と
の直列回路と、前記第１のスイッチング素子と前記トラ
ンスの一次巻線との接続点に一端を接続し、前記直流電
源の直流入力電圧ラインに他端を接続した電圧クランプ
用コンデンサと第２のスイッチング素子との直列回路
と、前記第１のスイッチング素子と前記第２のスイッチ
ング素子に対し、そのパルス導通幅を制御しながら交互
にデッドタイムを持つ駆動信号を供給する制御手段と、
前記第１のスイッチング素子に各々並列接続される第１
のコンデンサおよび第１のダイオードと、前記第２のス
イッチング素子に各々並列接続される第２のコンデンサ
および第２のダイオードと、前記トランスの二次巻線に
誘起される電圧を整流平滑して直流出力電圧を出力する
整流平滑回路とを備えた部分共振型のスイッチング電源
装置において、前記第２のダイオードの順方向に前記電
圧クランプ用コンデンサへの充電電流が流れているとき
に、前記制御手段から前記第１のスイッチング素子への
駆動信号の供給を遮断する貫通電流抑制回路を設けたも
のである。

【００１８】上記構成によれば、過渡時において、第１
のスイッチング素子のオフ時に、電圧クランプ用コンデ
ンサを充電する大きな電流が第２のダイオードの順方向
に流れていても、貫通電流抑制回路は、この電流が零に
なるまで第１のスイッチング素子への駆動信号の供給を
遮断する。すなわち、第２のダイオードに順方向電流が
流れている状態では、第１のスイッチング素子はオンし
ないため、第２のダイオードのリカバリタイム中に、第
１のスイッチング素子からの電流がトランスの一次巻線
を介さず直接第２のダイオードに流れ込んで、大きな貫
通電流となることを防止でき、装置の小形化を図ること
ができる。

【００１９】また、定常時には、第２のスイッチング素
子のオン期間中に電圧クランプ用コンデンサが完全に充
電して、第２のスイッチング素子を通して電圧クランプ
用コンデンサを放電する逆方向の電流が発生するため、
第１のスイッチング素子のオン時において、貫通電流抑
制回路は第１のスイッチング素子への駆動信号の供給を
妨げない。よって、定常時の動作には全く支障を来さな
い。

【００２０】

【発明の実施形態】以下、本発明におけるスイッチング
電源装置の一実施例について、図１〜図３を参照しなが
ら説明する。なお、前記従来例で示した図４と同一部分
には同一符号を付し、重複する部分の説明を省略して異
なる部分についてのみ説明する。

【００２１】図１は、本実施例におけるスイッチング電
源装置の回路構成図を示している。このなかで、図４の
ドライバ回路23に代わり、第１のドライバ回路23Ａと第
２のドライバ回路23ＢがＭＯＳ型ＦＥＴ２，６に対応し
て各々設けられているが、これは説明の都合上分離した
ものであり、パルス幅制御回路22と共に制御手段を構成
する点は従来例と同じである。また、内蔵ダイオード８
の順方向にコンデンサ５を充電する電流ＩD2が流れてい
るか否かを検出する電流検出手段31が、ＭＯＳ型ＦＥＴ
６のソースと直流電源１のマイナス側直流入力電圧ライ
ンとの間に設けられている点、および、この電流検出手
段31がコンデンサ５への電流ＩD2を検出したときに、パ
ルス幅制御回路22から第１のドライバ回路23Ａに至る制
御信号ＩＣOUT を遮断して、ＭＯＳ型ＦＥＴ２への駆動
信号ＶG1をオフにするスイッチ素子32が設けられている
点が、前記図４と異なっている。その他の構成は、図４
と全く同一である。

【００２２】本実施例では、電流検出手段31およびスイ
ッチ素子32により貫通電流抑制回路33が構成されるが、
電流検出手段31は、コンデンサ５とＭＯＳ型ＦＥＴ６と
の間に接続してもよい。また、スイッチ素子32も、第１
のドライバ回路23ＡからＭＯＳ型ＦＥＴ２のゲートに至
る駆動信号ＶG1ラインに接続してもよい。

【００２３】図２は、貫通電流抑制回路33の具体的な回
路図を示している。同図において、Ｖccは電圧供給端子
であり、この電圧供給端子Ｖccと直流電源１のマイナス
側直流入力電圧ラインとの間には、トランス41の一次巻
線と、ＭＯＳ型ＦＥＴ42と、前記貫通電流抑制回路33の
スイッチ素子32に相当する別のＭＯＳ型ＦＥＴ43と、電
圧降下用の抵抗44の各素子が接続される。また、電流検
出手段31は、ＭＯＳ型ＦＥＴ６のソースと直流電源１の
マイナス側直流入力電圧ラインとの間に挿入接続した検
出用の抵抗45と、ＭＯＳ型ＦＥＴ６のソースと抵抗45と
の接続点にエミッタを接続し、抵抗45と直流電源１のマ
イナス側直流入力電圧ラインとの接続点にベースを接続
し、さらに、ＭＯＳ型ＦＥＴ43のゲートにコレクタを接
続したＮＰＮ型のトランジスタ46とにより構成される。
このＭＯＳ型ＦＥＴ43のゲートと接地間には、抵抗47と
直流電源48の直列回路が接続される。

【００２４】図２の回路では、ＭＯＳ型ＦＥＴ６（内蔵
ダイオード８およびコンデンサ10を含む）からコンデン
サ５への電流ＩD2が発生しない限り、トランジスタ46の
エミッタに対しベースの電位が高くならないので、トラ
ンジスタ46はオフ状態になり、抵抗47を経てＭＯＳ型Ｆ
ＥＴ43のゲートに直流電源48の基準電圧が印加される。
したがって、この場合は、ＭＯＳ型ＦＥＴ43がオンする
ので、パルス幅制御回路22からの制御信号ＩＣOUT のオ
ン，オフに対応して、トランス41の二次巻線に電圧が誘
起され、第１のドライブ回路23Ａおよび第２のドライブ
回路23Ｂから、交互にデッドタイムを持つ駆動信号ＶG
1，ＶG2が各ＭＯＳ型ＦＥＴ２，６に供給される。一
方、ＭＯＳ型ＦＥＴ６からコンデンサ５に電流ＩD2が流
れると、抵抗45の電圧降下によりトランジスタ46のベー
ス電位がエミッタに対し上昇し、オン状態となる。する
と、ＭＯＳ型ＦＥＴ43のゲートは、直流電源１のマイナ
ス側直流入力電圧ラインと略等しい電位となり、ＭＯＳ
型ＦＥＴ43およびＭＯＳ型ＦＥＴ42は、いずれもオフ状
態となる。したがって、第１のドライブ回路23Ａには、
パルス幅制御回路22からの制御信号ＩＣOUT が供給され
ず、駆動信号ＶG1の供給も遮断することになる。

【００２５】次に、上記構成における定常時と過渡時の
動作を、図３の波形図に基づき説明する。なお、この図
３は前記図５と同様に、左側の各波形は定常時のものを
示し、右側の各波形は過渡時のものを示している。ま
た、最上段の波形はパルス幅制御回路22の制御信号ＩＣ
OUT であり、以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動
信号ＶG1、ＭＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG
2、ＭＯＳ型ＦＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥ
Ｔ６を流れる電流ＩD2を各々示している。

【００２６】定常時において、期間ｔ１では電流ＩD2は
流れておらず、スイッチ素子32はオン状態にある。この
ため、パルス幅制御回路22からの制御信号ＩＣOUT が第
１のドライバ回路23Ａおよび第２のドライバ回路23Ｂに
供給され、ＭＯＳ型ＦＥＴ２が駆動信号ＶG1に対応して
オン状態になり、ＭＯＳ型ＦＥＴ６がオフ状態になる。
したがって、従来の期間ｔ１と全く同じ動作を行なう。

【００２７】期間ｔ２になると、トランス３の一次巻線
３Ａのリセット電流によりコンデンサ10が放電し、コン
デンサ５が充電する。このとき、ＭＯＳ型ＦＥＴ６から
コンデンサ５に向けて電流ＩD2が発生するため、スイッ
チ素子32はオフになるが、ＭＯＳ型ＦＥＴ２への駆動信
号ＶG2はオフしているので、一連の動作には支障を来さ
ない。

【００２８】次の期間ｔ３において、コンデンサ５が完
全に充電するまで、ＭＯＳ型ＦＥＴ６からコンデンサ５
に向けて電流ＩD2が発生するが、ここでも、ＭＯＳ型Ｆ
ＥＴ２への駆動信号ＶG2はオフしているので、スイッチ
素子32がオフしていても支障はない。期間ｔ３の途中で
コンデンサ５が放電し始めると、今度はコンデンサ５か
らＭＯＳ型ＦＥＴ６に向けて逆向きの電流ＩD2が発生す
るため、スイッチ素子32はオン状態に切り換わる。よっ
て、期間ｔ４に移行し、パルス幅制御回路22からの制御
信号ＩＣOUT がオンになると、これが第１のドライバ回
路23Ａに印加され、ＭＯＳ型ＦＥＴ２をオンする駆動信
号ＶG2が出力される。

【００２９】つまり、定常時において、ＭＯＳ型ＦＥＴ
６からコンデンサ５に向けて電流ＩD2が発生する期間
は、ＭＯＳ型ＦＥＴ２をオンする駆動信号ＶG1を供給す
る必要がないため、この間に貫通電流抑制回路33がＭＯ
Ｓ型ＦＥＴ２への駆動信号ＶG1の供給を遮断しても、一
連の動作に支障を来さず、見掛上は従来例の定常時と全
く同じ動作になる。

【００３０】一方、過渡時において、前述のようにＭＯ
Ｓ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が多
くなると、ＭＯＳ型ＦＥＴ６がオフになる期間ｔ４にな
っても、コンデンサ５が完全に充電せず、内蔵ダイオー
ド８に順方向電流が流れている状態になっている。

【００３１】しかし、貫通電流抑制回路33を構成する電
流検出手段31は、コンデンサ５が完全に充電して、ＭＯ
Ｓ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が零
になるまで、スイッチ素子32をオフにするので、この間
はＭＯＳ型ＦＥＴ２に駆動信号ＶG1は供給されない。そ
の後、電流ＩD2が零になり、スイッチ素子32がオンにな
ると、パルス幅制御回路22の制御信号22が第１のドライ
ブ回路23Ａに供給され、駆動信号ＶG1は立ち上がるが、
この時点では、内蔵ダイオード８の順方向電流も零にな
っているため、内蔵ダイオード８はＭＯＳ型ＦＥＴ２か
らの電流ＩD1に対して素早く非導通状態となり、内蔵ダ
イオード８を通して流れる貫通電流は発生しない。

【００３２】そして、ＭＯＳ型ＦＥＴ２，６を選定する
に当たり、過渡時における貫通電流を考慮する必要がな
くなり、それまでよりも小型のＭＯＳ型ＦＥＴ２，６を
用いることが可能になる。また、貫通電流の発生を根本
的に抑制することから、ＭＯＳ型ＦＥＴ６に外付けの高
速なダイオードＤ１，Ｄ２を接続する必要もない。よっ
て、従来よりも電源装置のパッケージサイズを格段に小
さくできる。

【００３３】以上のように、本実施例では、制御手段で
あるパルス幅制御回路22およびドライバ回路23から各Ｍ
ＯＳ型ＦＥＴ２，６に対し、交互にデッドタイムを持つ
駆動信号ＶG1，ＶG2を供給する部分共振型のスイッチン
グ電源装置において、第２のダイオードたる内蔵ダイオ
ード８の順方向に、電圧クランプ用コンデンサ５への充
電電流すなわちＩD2が流れているときに、ドライバ回路
23から第１のスイッチング素子であるＭＯＳ型ＦＥＴ２
への駆動信号ＶG1の供給を遮断する貫通電流抑制回路33
を設けている。このように構成すると、過渡時におい
て、ＭＯＳ型ＦＥＴ２のオフ時に、コンデンサ５を充電
する大きな電流ＩD2が内蔵ダイオード８の順方向に流れ
ていても、貫通電流抑制回路33は、この電流ＩD2が零に
なるまでＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮
断する。すなわち、内蔵ダイオード８に順方向電流が流
れている状態では、ＭＯＳ型ＦＥＴ２はオンしないた
め、内蔵ダイオード８のリカバリタイム中に、ＭＯＳ型
ＦＥＴ２からの電流ＩD1がトランス３の一次巻線３Ａを
介さず直接内蔵ダイオード８に流れ込んで、大きな貫通
電流となることを防止できる。このため、過渡時に発生
する貫通電流の発生を抑制して、スイッチング電源装置
の小形化を図ることができる。

【００３４】また、定常時には、ＭＯＳ型ＦＥＴ６のオ
ン期間中にコンデンサ５が完全に充電して、ＭＯＳ型Ｆ
ＥＴ６を通してコンデンサ５を放電する逆方向の電流Ｉ
D2が発生するため、ＭＯＳ型ＦＥＴ２のオン時におい
て、貫通電流抑制回路33は駆動信号ＶG1の供給を妨げな
い。よって、上記のような貫通電流抑制回路33を設けて
も、定常時の動作には全く支障を来さないという利点も
ある。

【００３５】本実施例の貫通電流抑制回路33は、第２の
スイッチング素子であるＭＯＳ型ＦＥＴ６の一端に電流
検出手段31を接続し、この電流検出手段31がＭＯＳ型Ｆ
ＥＴ６からコンデンサ５に向かう電流ＩD2を検出したと
きに、スイッチ素子32にてドライバ回路23からＭＯＳ型
ＦＥＴ２への駆動信号ＶG1の供給を遮断するように構成
している。この場合、電流検出手段31は、内蔵ダイオー
ド８の順方向電流のみならず、ＭＯＳ型ＦＥＴ６やコン
デンサ10からコンデンサ５に向かう電流も検出すること
になるが、ＭＯＳ型ＦＥＴ６がオフした後は、内蔵ダイ
オード８の順方向電流のみを検出するようになるので、
貫通電流の発生は確実に防止できる。内蔵ダイオード８
はＭＯＳ型ＦＥＴ６と一体的に設けられるため、電流検
出手段31をこの位置に接続するのが現実的である。な
お、電流検出手段31は、ＭＯＳ型ＦＥＴ６のドレインま
たはソースのどちら側に接続してもよい。

【００３６】また、図２に示すように、ＭＯＳ型ＦＥＴ
６の一端に接続した抵抗45と、この抵抗45間にベース−
エミッタを接続したトランジスタ46とにより、前記電流
検出手段31を構成すれば、僅か２部品の簡単な構成によ
り、内蔵ダイオード８の順方向に流れるコンデンサ５へ
の充電電流を検出できる。また、前記スイッチ素子32
も、トランジスタ46のコレクタにゲートを接続したＭＯ
Ｓ型ＦＥＴ43により構成できるため、上述した貫通電流
抑制回路33を簡単な構成で実現することが可能になる。

【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲において種々の変形実
施が可能である。例えば、本実施例ではトランスが単一
のものについて説明したが、トランスを２個用いたいわ
ゆる２トランス方式にも適用できる。また、図２に示し
た具体的な回路はあくまでも一例であって、適宜変形で
きる。さらに、スイッチング電源装置を構成するＤＣ／
ＤＣコンバータの回路方式も、入力電圧と出力電圧との
関係などを考慮して、フォワード型に限らず各種タイプ
のものを適用できる。

【００３８】

【発明の効果】本発明のスイッチング電源装置は、直流
電源に接続される第１のスイッチング素子とトランスの
一次巻線との直列回路と、前記第１のスイッチング素子
と前記トランスの一次巻線との接続点に一端を接続し、
前記直流電源の直流入力電圧ラインに他端を接続した電
圧クランプ用コンデンサと第２のスイッチング素子との
直列回路と、前記第１のスイッチング素子と前記第２の
スイッチング素子に対し、そのパルス導通幅を制御しな
がら交互にデッドタイムを持つ駆動信号を供給する制御
手段と、前記第１のスイッチング素子に各々並列接続さ
れる第１のコンデンサおよび第１のダイオードと、前記
第２のスイッチング素子に各々並列接続される第２のコ
ンデンサおよび第２のダイオードと、前記トランスの二
次巻線に誘起される電圧を整流平滑して直流出力電圧を
出力する整流平滑回路とを備えた部分共振型のスイッチ
ング電源装置において、前記第２のダイオードの順方向
に前記電圧クランプ用コンデンサへの充電電流が流れて
いるときに、前記制御手段から前記第１のスイッチング
素子への駆動信号の供給を遮断する貫通電流抑制回路を
設けたものであり、定常時には何等動作に支障を及ぼさ
ず、しかも、過渡時に発生する貫通電流の発生を抑制し
て、装置の小形化を図ることが可能なスイッチング電源
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すスイッチング電源装置
の回路構成図である。

【図２】同上貫通電流抑制回路の具体例を示す回路図で
ある。

【図３】同上各部の動作を示す波形図である。

【図４】従来例を示すスイッチング電源装置の回路構成
図である。

【図５】同上各部の動作を示す波形図である。

【図６】従来の不具合時における対処法をあらわした要
部の回路図である。

【符号の説明】

１直流電源２ＭＯＳ型ＦＥＴ（第１のスイッチング素子）３トランス５電圧クランプ用コンデンサ６ＭＯＳ型ＦＥＴ（第２のスイッチング素子）７内蔵ダイオード（第１のダイオード）８内蔵ダイオード（第２のダイオード）９コンデンサ（第１のコンデンサ） 10 コンデンサ（第２のコンデンサ） 22 パルス幅制御回路（制御手段） 23 ドライバ回路（制御手段） 33 貫通電流抑制回路

Claims

【特許請求の範囲】

【請求項１】直流電源に接続される第１のスイッチン
グ素子とトランスの一次巻線との直列回路と、前記第１
のスイッチング素子と前記トランスの一次巻線との接続
点に一端を接続し、前記直流電源の直流入力電圧ライン
に他端を接続した電圧クランプ用コンデンサと第２のス
イッチング素子との直列回路と、前記第１のスイッチン
グ素子と前記第２のスイッチング素子に対し、そのパル
ス導通幅を制御しながら交互にデッドタイムを持つ駆動
信号を供給する制御手段と、前記第１のスイッチング素
子に各々並列接続される第１のコンデンサおよび第１の
ダイオードと、前記第２のスイッチング素子に各々並列
接続される第２のコンデンサおよび第２のダイオード
と、前記トランスの二次巻線に誘起される電圧を整流平
滑して直流出力電圧を出力する整流平滑回路とを備えた
部分共振型のスイッチング電源装置において、前記第２
のダイオードの順方向に前記電圧クランプ用コンデンサ
への充電電流が流れているときに、前記制御手段から前
記第１のスイッチング素子への駆動信号の供給を遮断す
る貫通電流抑制回路を設けたことを特徴とするスイッチ
ング電源装置。