JP3763137B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP3763137B2 JP3763137B2 JP23115697A JP23115697A JP3763137B2 JP 3763137 B2 JP3763137 B2 JP 3763137B2 JP 23115697 A JP23115697 A JP 23115697A JP 23115697 A JP23115697 A JP 23115697A JP 3763137 B2 JP3763137 B2 JP 3763137B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- capacitor
- switching element
- mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、トランスの一次巻線と、第１のスイッチング素子に並列接続される第１のコンデンサとの共振を利用した、部分共振型のスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
従来のこの種の部分共振型のスイッチング電源装置における回路図を図４に示す。同図において、１は直流電源であり、この直流電源１の両端間には、第１のスイッチング素子たるＭＯＳ型ＦＥＴ２とトランス３の一次巻線３Ａとの直列回路が接続される。また、直流電源１のマイナス側直流入力電圧ラインには、例えば抵抗やカレントトランスからなる電流検知器４が挿入接続される。ＭＯＳ型ＦＥＴ２は、ドレインを直流電源１のプラス側直流入力電圧ラインに接続し、ソースを一次巻線３Ａのドット側端子に接続している。また、ＭＯＳ型ＦＥＴ２とトランス３の一次巻線３Ａとの接続点に一端を接続し、直流電源１のマイナス側直流入力電圧ラインに他端を接続して、トランス３の一次巻線３Ａ間には、電圧クランプ用コンデンサ５と第２のスイッチング素子に相当するＭＯＳ型ＦＥＴ６との直列回路が接続される。ＭＯＳ型ＦＥＴ６は、ＭＯＳ型ＦＥＴ２のソースに一端を接続したコンデンサ５の他端にドレインを接続し、一次巻線３Ａの非ドット側端子にソースを接続している。そして、一次巻線３Ａの非ドット側端子とＭＯＳ型ＦＥＴ６のソースとの接続点が、前記電流検知器４を介して直流電源１の直流入力電圧ラインの他端に接続される構成となっている。
【０００３】
ＭＯＳ型ＦＥＴ２，６は、それ自体の素子の特性として、第１および第２のダイオードに相当する内蔵ダイオード７，８と、第１および第２のコンデンサに相当するコンデンサ９，10を各々備えている。この内蔵ダイオード７，８およびコンデンサ９，10は、各ＭＯＳ型ＦＥＴ２，６のドレイン−ソース間に各々並列接続される。前記コンデンサ５の容量は、ＭＯＳ型ＦＥＴ２，６のドレイン−ソース間に存在するコンデンサ９，10の寄生容量よりも十分大きなものを設定する。
【０００４】
トランス３の二次巻線２Ｂ両端間には、ダイオードや平滑コンデンサからなる整流平滑回路11が接続される。そして、ＭＯＳ型ＦＥＴ２のスイッチングにより、トランス３の一次巻線３Ａに直流入力電圧を断続的に印加し、二次巻線３Ｂから誘起された電圧を整流平滑回路11にて整流平滑して、負荷12に所定の直流出力電圧を出力するようにしている。
【０００５】
一方、負荷12に供給する直流出力電圧を安定化させる帰還ループとして、この直流出力電圧を監視する直流電圧検出回路21と、この直流電圧検出回路21からの電圧検出信号に基づき、各ＭＯＳ型ＦＥＴ２，６のゲートに供給する駆動信号ＶG1，ＶG2のパルス導通幅を可変制御するパルス幅制御回路22が設けられる。このパルス幅制御回路22は、例えば制御用ＩＣなどから構成される。また、23は、各ＭＯＳ型ＦＥＴ２，６をスイッチングするのに十分な駆動信号ＶG1，ＶG2を供給するドライバ回路であって、このドライバ回路23とパルス幅制御回路22より制御手段が構成される。このドライバ回路23の動作は後程詳述するが、要するに、パルス幅制御回路22より出力される単一の制御信号ＩＣOUT から、前記駆動信号ＶG1，ＶG2が適当なデッドタイム、すなわち、ＭＯＳ型ＦＥＴ２，６が共にオフになる時間を持ちながら交互にオン，オフするように、ＭＯＳ型ＦＥＴ２，６のゲートに駆動信号ＶG1，ＶG2を供給する。さらに、パルス幅制御回路22は、電流検知器４が過電流状態を検知したときに、駆動信号ＶG1のパルス導通幅を強制的に狭めて、ＭＯＳ型ＦＥＴ２，６を保護する過電流保護回路を内蔵している。
【０００６】
次に、上記構成における定常時と過渡時の動作を、図５の波形図に基づき説明する。なお、この図５において、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ＩＣOUT であり、以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動信号ＶG1、ＭＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG2、ＭＯＳ型ＦＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥＴ６を流れる電流ＩD2を各々示している。
【０００７】
先ず、前述のドライバ回路23の動作から説明すると、このドライバ回路23は、制御信号ＩＣOUT が立ち下がると、同じタイミングで駆動信号ＶG1を立ち下げる一方、所定時間後に駆動信号ＶG2を立ち上げる。これにより、ＭＯＳ型ＦＥＴ２，６が共にオフ状態になるデッドタイムｔ２が設けられる。また、ドライバ回路23は、制御信号ＩＣOUT が立ち上がると、同じタイミングで駆動信号ＶG2を立ち下げる一方、所定時間後に駆動信号ＶG1を立ち上げる。そして、ここでも、ＭＯＳ型ＦＥＴ２，６が共にオフ状態になる別のデッドタイムｔ４が設けられる。さらに、デッドタイムｔ２，ｔ４を挟んで、ＭＯＳ型ＦＥＴ２のゲートにのみ駆動信号ＶG1が供給される期間ｔ１と、ＭＯＳ型ＦＥＴ６のゲートにのみ駆動信号ＶG2が供給される期間ｔ３が、制御信号ＩＣOUT の１サイクル中に設けられる。つまり、ドライバ回路23は、制御信号ＩＣOUT を反転させずに、制御信号ＩＣOUTの立上がり時におけるタイミングだけを遅らせて駆動信号ＶG1を出力し、制御信号ＩＣOUT を反転させ、制御信号ＩＣOUT の立下がり時におけるタイミングだけを遅らせて駆動信号ＶG2を出力する。
【０００８】
定常時において、前記期間ｔ１では、ＭＯＳ型ＦＥＴ２が駆動信号ＶG1に対応してオン状態にあり、ＭＯＳ型ＦＥＴ６がオフ状態にある。このとき、内蔵ダイオード７，８は非導通状態になり、直流電源１と、ＭＯＳ型ＦＥＴ２と、トランス３の一次巻線３Ａとによる閉回路により、ＭＯＳ型ＦＥＴ２の電流ＩD1が流れる。この電流ＩD1は、一次巻線３Ａのインダクタンスにより時間と共に増大する。また、トランス３の二次巻線３Ｂに誘起される電圧は略一定であり、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【０００９】
期間ｔ２になると、駆動信号ＶG1が立ち下がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。このとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９とトランス３の一次巻線３Ａが直列に接続され、これらのコンデンサ９の寄生容量と一次巻線３Ａのインダクタンスとによる共振が生じる。そして、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９の充電により緩やかに立ち上がると共に、コンデンサ９への充電電流により、ＭＯＳ型ＦＥＴ２に流れ込む電流が零になる。これにより、ＭＯＳ型ＦＥＴ２のターンオフ時における損失が著しく減少する。
【００１０】
また、この期間ｔ２では、トランス３の一次巻線３Ａを流れる電流を維持しようとして、ＭＯＳ型ＦＥＴ６に存在するコンデンサ10が放電するが、コンデンサ10が完全に放電すると、内蔵ダイオード８が導通するため、一次巻線３Ａと、内蔵ダイオード８と、コンデンサ５とによる閉回路が形成され、コンデンサ５は一次巻線３Ａからのリセット電流により充電される一方、コンデンサ10に対する逆向きの充電は阻止される。このとき、内蔵ダイオード８の順方向にコンデンサ５を充電する電流ＩD2が発生すると共に、内蔵ダイオード８が導通してからは、ＭＯＳ型ＦＥＴ６のドレイン−ソース間電圧が零になる。
【００１１】
期間ｔ３では、ＭＯＳ型ＦＥＴ６が駆動信号ＶG2に対応してオン状態にあり、ＭＯＳ型ＦＥＴ２がオフ状態にある。ＭＯＳ型ＦＥＴ６がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのＭＯＳ型ＦＥＴ６の大きな損失，雑音は発生しない。また、コンデンサ５が完全に充電されるまでは、引き続き内蔵ダイオード８の順方向に電流ＩD2が流れるが、コンデンサ５が完全に充電されると、今度はコンデンサ５が放電して、導通したＭＯＳ型ＦＥＴ６のドレインからソースに向けて電流ＩD2が流れ始める。トランス３の二次巻線３Ｂには、期間ｔ１と逆向きの電圧が誘起され、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【００１２】
期間ｔ４になると、駆動信号ＶG2が立ち下がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。このとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９のコンデンサ９の寄生容量と一次巻線３Ａのインダクタンスとによる共振が再度発生するが、一次巻線３Ａを流れるインダクタ電流が期間ｔ１における共振時と逆向きであるため、コンデンサ９は放電して、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は徐々に低下する。また、ＭＯＳ型ＦＥＴ６のドレイン−ソース間電圧は、コンデンサ10への充電により緩やかに立上がると共に、コンデンサ10への充電電流により、ＭＯＳ型ＦＥＴ６に流れ込む電流が零になる。これにより、ＭＯＳ型ＦＥＴ６のターンオフ時における損失が著しく減少する。また、コンデンサ10が充電されるにしたがって、ＭＯＳ型ＦＥＴ６のドレインからソースに向けて流れる電流ＩD2も減少する。
【００１３】
前記コンデンサ９が完全に放電すると、内蔵ダイオード７が導通するため、コンデンサ９に対する逆向きの充電が阻止される。この内蔵ダイオード８が導通してからは、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は零になる。その後、期間ｔ１において、ＭＯＳ型ＦＥＴ２がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのＭＯＳ型ＦＥＴ２の大きな損失，雑音は発生しない。こうして、制御信号ＩＣOUT の１サイクル内におけるＭＯＳ型ＦＥＴ２，６の零電圧スイッチングが達成される。
【００１４】
次に、過渡時における動作とその問題点を説明する。期間ｔ１および期間ｔ２の動作は、定常時と全く同じである。問題となるのは、ＭＯＳ型ＦＥＴ６がオフになる期間ｔ４になっても、コンデンサ５の充電が完全に完了しておらず、内蔵ダイオード８が導通状態にあるときに、ＭＯＳ型ＦＥＴ２がオンすることである。これは、電圧クランプ用コンデンサ５の両端間電圧が過渡的に変化すると、一次巻線３Ａのリセット電流でコンデンサ５を充電させる際に、相当大きなエネルギー（電流ＩD2）が必要となって、ＭＯＳ型ＦＥＴ２がオフの期間に、コンデンサ５が十分充電しきれないことに起因する。そして、この状態で、ＭＯＳ型ＦＥＴ２がオンすると、内蔵ダイオード８が遮断するまである程度の時間（リカバリタイム）を要するので、その間に、直流電源１と、ＭＯＳ型ＦＥＴ２と、コンデンサ５と、内蔵ダイオード８とによる閉回路が形成され、トランス３の一次巻線３Ａを介さない急峻でかつ制限のない電流すなわち貫通電流ＩTHが発生する。この貫通電流ＩTHは、最終的に電流検知器４により検知されるため、パルス幅制御回路22は制御信号ＩＣOUT のパルス導通幅を強制的に狭めるが、貫通電流ＩTHを検知してから過電流保護が動作するまでタイムラグがあるため、図５に示すような大きな貫通電流ＩTHが発生してしまう。
【００１５】
従来は、この大きな貫通電流ＩTHのために、ＭＯＳ型ＦＥＴ２，６の電流定格が満足せず、電流定格の大きなＭＯＳ型ＦＥＴを選定したり、あるいは、図６のように、ＭＯＳ型ＦＥＴ６に外付けの高速なダイオードＤ１，Ｄ２を接続して、対処せざるを得なかった。しかし、いずれの方法も、根本的に貫通電流ＩTHを小さくするものではないため、定常時に必要な電流容量に比べて格段に大きな電流定格の素子を選定しなけばならず、電源装置のパッケージサイズを小さくできないという問題を生じていた。
【００１６】
そこで、本発明は上記問題点に鑑み、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることができるスイッチング電源装置を提供することをその目的とする。
【００１７】
【課題を解決するための手段】
本発明のスイッチング電源装置は、前記目的を達成するために、直流電源に接続される第１のスイッチング素子とトランスの一次巻線との直列回路と、前記第１のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第２のスイッチング素子との直列回路と、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第１のスイッチング素子に各々並列接続される第１のコンデンサおよび第１のダイオードと、前記第２のスイッチング素子に各々並列接続される第２のコンデンサおよび第２のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第２のダイオードの一端に電流検出手段を設け、この電流検出手段が前記第２のダイオードの順方向電流を検出したときに、前記制御手段から前記第１のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものである。
【００１８】
上記構成によれば、過渡時において、第１のスイッチング素子のオフ時に、電圧クランプ用コンデンサを充電する大きな電流が第２のダイオードの順方向に流れていても、貫通電流抑制回路は、この電流が零になるまで第１のスイッチング素子への駆動信号の供給を遮断する。すなわち、第２のダイオードに順方向電流が流れている状態では、第１のスイッチング素子はオンしないため、第２のダイオードのリカバリタイム中に、第１のスイッチング素子からの電流がトランスの一次巻線を介さず直接第２のダイオードに流れ込んで、大きな貫通電流となることを防止でき、装置の小形化を図ることができる。
【００１９】
また、定常時には、第２のスイッチング素子のオン期間中に電圧クランプ用コンデンサが完全に充電して、第２のスイッチング素子を通して電圧クランプ用コンデンサを放電する逆方向の電流が発生するため、第１のスイッチング素子のオン時において、貫通電流抑制回路は第１のスイッチング素子への駆動信号の供給を妨げない。よって、定常時の動作には全く支障を来さない。
【００２０】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の一実施例について、図１〜図３を参照しながら説明する。なお、前記従来例で示した図４と同一部分には同一符号を付し、重複する部分の説明を省略して異なる部分についてのみ説明する。
【００２１】
図１は、本実施例におけるスイッチング電源装置の回路構成図を示している。このなかで、図４のドライバ回路23に代わり、第１のドライバ回路23Ａと第２のドライバ回路23ＢがＭＯＳ型ＦＥＴ２，６に対応して各々設けられているが、これは説明の都合上分離したものであり、パルス幅制御回路22と共に制御手段を構成する点は従来例と同じである。また、内蔵ダイオード８の順方向にコンデンサ５を充電する電流ＩD2が流れているか否かを検出する電流検出手段31が、ＭＯＳ型ＦＥＴ６のソースと直流電源１のマイナス側直流入力電圧ラインとの間に設けられている点、および、この電流検出手段31がコンデンサ５への電流ＩD2を検出したときに、パルス幅制御回路22から第１のドライバ回路23Ａに至る制御信号ＩＣOUT を遮断して、ＭＯＳ型ＦＥＴ２への駆動信号ＶG1をオフにするスイッチ素子32が設けられている点が、前記図４と異なっている。その他の構成は、図４と全く同一である。
【００２２】
本実施例では、電流検出手段31およびスイッチ素子32により貫通電流抑制回路33が構成されるが、電流検出手段31は、コンデンサ５とＭＯＳ型ＦＥＴ６との間に接続してもよい。また、スイッチ素子32も、第１のドライバ回路23ＡからＭＯＳ型ＦＥＴ２のゲートに至る駆動信号ＶG1ラインに接続してもよい。
【００２３】
図２は、貫通電流抑制回路33の具体的な回路図を示している。同図において、Ｖccは電圧供給端子であり、この電圧供給端子Ｖccと直流電源１のマイナス側直流入力電圧ラインとの間には、トランス41の一次巻線と、ＭＯＳ型ＦＥＴ42と、前記貫通電流抑制回路33のスイッチ素子32に相当する別のＭＯＳ型ＦＥＴ43と、電圧降下用の抵抗44の各素子が接続される。また、電流検出手段31は、ＭＯＳ型ＦＥＴ６のソースと直流電源１のマイナス側直流入力電圧ラインとの間に挿入接続した検出用の抵抗45と、ＭＯＳ型ＦＥＴ６のソースと抵抗45との接続点にエミッタを接続し、抵抗45と直流電源１のマイナス側直流入力電圧ラインとの接続点にベースを接続し、さらに、ＭＯＳ型ＦＥＴ43のゲートにコレクタを接続したＮＰＮ型のトランジスタ46とにより構成される。このＭＯＳ型ＦＥＴ43のゲートと接地間には、抵抗47と直流電源48の直列回路が接続される。
【００２４】
図２の回路では、ＭＯＳ型ＦＥＴ６（内蔵ダイオード８およびコンデンサ10を含む）からコンデンサ５への電流ＩD2が発生しない限り、トランジスタ46のエミッタに対しベースの電位が高くならないので、トランジスタ46はオフ状態になり、抵抗47を経てＭＯＳ型ＦＥＴ43のゲートに直流電源48の基準電圧が印加される。したがって、この場合は、ＭＯＳ型ＦＥＴ43がオンするので、パルス幅制御回路22からの制御信号ＩＣOUT のオン，オフに対応して、トランス41の二次巻線に電圧が誘起され、第１のドライブ回路23Ａおよび第２のドライブ回路23Ｂから、交互にデッドタイムを持つ駆動信号ＶG1，ＶG2が各ＭＯＳ型ＦＥＴ２，６に供給される。一方、ＭＯＳ型ＦＥＴ６からコンデンサ５に電流ＩD2が流れると、抵抗45の電圧降下によりトランジスタ46のベース電位がエミッタに対し上昇し、オン状態となる。すると、ＭＯＳ型ＦＥＴ43のゲートは、直流電源１のマイナス側直流入力電圧ラインと略等しい電位となり、ＭＯＳ型ＦＥＴ43およびＭＯＳ型ＦＥＴ42は、いずれもオフ状態となる。したがって、第１のドライブ回路23Ａには、パルス幅制御回路22からの制御信号ＩＣOUT が供給されず、駆動信号ＶG1の供給も遮断することになる。
【００２５】
次に、上記構成における定常時と過渡時の動作を、図３の波形図に基づき説明する。なお、この図３は前記図５と同様に、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ＩＣOUT であり、以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動信号ＶG1、ＭＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG2、ＭＯＳ型ＦＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥＴ６を流れる電流ＩD2を各々示している。
【００２６】
定常時において、期間ｔ１では電流ＩD2は流れておらず、スイッチ素子32はオン状態にある。このため、パルス幅制御回路22からの制御信号ＩＣOUT が第１のドライバ回路23Ａおよび第２のドライバ回路23Ｂに供給され、ＭＯＳ型ＦＥＴ２が駆動信号ＶG1に対応してオン状態になり、ＭＯＳ型ＦＥＴ６がオフ状態になる。したがって、従来の期間ｔ１と全く同じ動作を行なう。
【００２７】
期間ｔ２になると、トランス３の一次巻線３Ａのリセット電流によりコンデンサ10が放電し、コンデンサ５が充電する。このとき、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生するため、スイッチ素子32はオフになるが、ＭＯＳ型ＦＥＴ２への駆動信号ＶG2はオフしているので、一連の動作には支障を来さない。
【００２８】
次の期間ｔ３において、コンデンサ５が完全に充電するまで、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生するが、ここでも、ＭＯＳ型ＦＥＴ２への駆動信号ＶG2はオフしているので、スイッチ素子32がオフしていても支障はない。期間ｔ３の途中でコンデンサ５が放電し始めると、今度はコンデンサ５からＭＯＳ型ＦＥＴ６に向けて逆向きの電流ＩD2が発生するため、スイッチ素子32はオン状態に切り換わる。よって、期間ｔ４に移行し、パルス幅制御回路22からの制御信号ＩＣOUT がオンになると、これが第１のドライバ回路23Ａに印加され、ＭＯＳ型ＦＥＴ２をオンする駆動信号ＶG2が出力される。
【００２９】
つまり、定常時において、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生する期間は、ＭＯＳ型ＦＥＴ２をオンする駆動信号ＶG1を供給する必要がないため、この間に貫通電流抑制回路33がＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断しても、一連の動作に支障を来さず、見掛上は従来例の定常時と全く同じ動作になる。
【００３０】
一方、過渡時において、前述のようにＭＯＳ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が多くなると、ＭＯＳ型ＦＥＴ６がオフになる期間ｔ４になっても、コンデンサ５が完全に充電せず、内蔵ダイオード８に順方向電流が流れている状態になっている。
【００３１】
しかし、貫通電流抑制回路33を構成する電流検出手段31は、コンデンサ５が完全に充電して、ＭＯＳ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が零になるまで、スイッチ素子32をオフにするので、この間はＭＯＳ型ＦＥＴ２に駆動信号ＶG1は供給されない。その後、電流ＩD2が零になり、スイッチ素子32がオンになると、パルス幅制御回路22の制御信号22が第１のドライブ回路23Ａに供給され、駆動信号ＶG1は立ち上がるが、この時点では、内蔵ダイオード８の順方向電流も零になっているため、内蔵ダイオード８はＭＯＳ型ＦＥＴ２からの電流ＩD1に対して素早く非導通状態となり、内蔵ダイオード８を通して流れる貫通電流は発生しない。
【００３２】
そして、ＭＯＳ型ＦＥＴ２，６を選定するに当たり、過渡時における貫通電流を考慮する必要がなくなり、それまでよりも小型のＭＯＳ型ＦＥＴ２，６を用いることが可能になる。また、貫通電流の発生を根本的に抑制することから、ＭＯＳ型ＦＥＴ６に外付けの高速なダイオードＤ１，Ｄ２を接続する必要もない。よって、従来よりも電源装置のパッケージサイズを格段に小さくできる。
【００３３】
以上のように、本実施例では、制御手段であるパルス幅制御回路22およびドライバ回路23から各ＭＯＳ型ＦＥＴ２，６に対し、交互にデッドタイムを持つ駆動信号ＶG1，ＶG2を供給する部分共振型のスイッチング電源装置において、第２のダイオードたる内蔵ダイオード８の順方向に、電圧クランプ用コンデンサ５への充電電流すなわちＩD2が流れているときに、ドライバ回路23から第１のスイッチング素子であるＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断する貫通電流抑制回路33を設けている。このように構成すると、過渡時において、ＭＯＳ型ＦＥＴ２のオフ時に、コンデンサ５を充電する大きな電流ＩD2が内蔵ダイオード８の順方向に流れていても、貫通電流抑制回路33は、この電流ＩD2が零になるまでＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断する。すなわち、内蔵ダイオード８に順方向電流が流れている状態では、ＭＯＳ型ＦＥＴ２はオンしないため、内蔵ダイオード８のリカバリタイム中に、ＭＯＳ型ＦＥＴ２からの電流ＩD1がトランス３の一次巻線３Ａを介さず直接内蔵ダイオード８に流れ込んで、大きな貫通電流となることを防止できる。このため、過渡時に発生する貫通電流の発生を抑制して、スイッチング電源装置の小形化を図ることができる。
【００３４】
また、定常時には、ＭＯＳ型ＦＥＴ６のオン期間中にコンデンサ５が完全に充電して、ＭＯＳ型ＦＥＴ６を通してコンデンサ５を放電する逆方向の電流ＩD2が発生するため、ＭＯＳ型ＦＥＴ２のオン時において、貫通電流抑制回路33は駆動信号ＶG1の供給を妨げない。よって、上記のような貫通電流抑制回路33を設けても、定常時の動作には全く支障を来さないという利点もある。
【００３５】
本実施例の貫通電流抑制回路33は、第２のスイッチング素子であるＭＯＳ型ＦＥＴ６の一端に電流検出手段31を接続し、この電流検出手段31がＭＯＳ型ＦＥＴ６からコンデンサ５に向かう電流ＩD2を検出したときに、スイッチ素子32にてドライバ回路23からＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断するように構成している。この場合、電流検出手段31は、内蔵ダイオード８の順方向電流のみならず、ＭＯＳ型ＦＥＴ６やコンデンサ10からコンデンサ５に向かう電流も検出することになるが、ＭＯＳ型ＦＥＴ６がオフした後は、内蔵ダイオード８の順方向電流のみを検出するようになるので、貫通電流の発生は確実に防止できる。内蔵ダイオード８はＭＯＳ型ＦＥＴ６と一体的に設けられるため、電流検出手段31をこの位置に接続するのが現実的である。なお、電流検出手段31は、ＭＯＳ型ＦＥＴ６のドレインまたはソースのどちら側に接続してもよい。
【００３６】
また、図２に示すように、ＭＯＳ型ＦＥＴ６の一端に接続した抵抗45と、この抵抗45間にベース−エミッタを接続したトランジスタ46とにより、前記電流検出手段31を構成すれば、僅か２部品の簡単な構成により、内蔵ダイオード８の順方向に流れるコンデンサ５への充電電流を検出できる。また、前記スイッチ素子32も、トランジスタ46のコレクタにゲートを接続したＭＯＳ型ＦＥＴ43により構成できるため、上述した貫通電流抑制回路33を簡単な構成で実現することが可能になる。
【００３７】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、本実施例ではトランスが単一のものについて説明したが、トランスを２個用いたいわゆる２トランス方式にも適用できる。また、図２に示した具体的な回路はあくまでも一例であって、適宜変形できる。さらに、スイッチング電源装置を構成するＤＣ／ＤＣコンバータの回路方式も、入力電圧と出力電圧との関係などを考慮して、フォワード型に限らず各種タイプのものを適用できる。
【００３８】
【発明の効果】
本発明のスイッチング電源装置は、直流電源に接続される第１のスイッチング素子とトランスの一次巻線との直列回路と、前記第１のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第２のスイッチング素子との直列回路と、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第１のスイッチング素子に各々並列接続される第１のコンデンサおよび第１のダイオードと、前記第２のスイッチング素子に各々並列接続される第２のコンデンサおよび第２のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第２のダイオードの順方向に前記電圧クランプ用コンデンサへの充電電流が流れているときに、前記制御手段から前記第１のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものであり、定常時には何等動作に支障を及ぼさず、しかも、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることが可能なスイッチング電源装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の一実施例を示すスイッチング電源装置の回路構成図である。
【図２】 同上貫通電流抑制回路の具体例を示す回路図である。
【図３】 同上各部の動作を示す波形図である。
【図４】 従来例を示すスイッチング電源装置の回路構成図である。
【図５】 同上各部の動作を示す波形図である。
【図６】 従来の不具合時における対処法をあらわした要部の回路図である。
【符号の説明】
１ 直流電源
２ ＭＯＳ型ＦＥＴ（第１のスイッチング素子）
３ トランス
５ 電圧クランプ用コンデンサ
６ ＭＯＳ型ＦＥＴ（第２のスイッチング素子）
７ 内蔵ダイオード（第１のダイオード）
８ 内蔵ダイオード（第２のダイオード）
９ コンデンサ（第１のコンデンサ）
10 コンデンサ（第２のコンデンサ）
22 パルス幅制御回路（制御手段）
23 ドライバ回路（制御手段）
31 電流検出手段
33 貫通電流抑制回路
【発明の属する技術分野】
本発明は、トランスの一次巻線と、第１のスイッチング素子に並列接続される第１のコンデンサとの共振を利用した、部分共振型のスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
従来のこの種の部分共振型のスイッチング電源装置における回路図を図４に示す。同図において、１は直流電源であり、この直流電源１の両端間には、第１のスイッチング素子たるＭＯＳ型ＦＥＴ２とトランス３の一次巻線３Ａとの直列回路が接続される。また、直流電源１のマイナス側直流入力電圧ラインには、例えば抵抗やカレントトランスからなる電流検知器４が挿入接続される。ＭＯＳ型ＦＥＴ２は、ドレインを直流電源１のプラス側直流入力電圧ラインに接続し、ソースを一次巻線３Ａのドット側端子に接続している。また、ＭＯＳ型ＦＥＴ２とトランス３の一次巻線３Ａとの接続点に一端を接続し、直流電源１のマイナス側直流入力電圧ラインに他端を接続して、トランス３の一次巻線３Ａ間には、電圧クランプ用コンデンサ５と第２のスイッチング素子に相当するＭＯＳ型ＦＥＴ６との直列回路が接続される。ＭＯＳ型ＦＥＴ６は、ＭＯＳ型ＦＥＴ２のソースに一端を接続したコンデンサ５の他端にドレインを接続し、一次巻線３Ａの非ドット側端子にソースを接続している。そして、一次巻線３Ａの非ドット側端子とＭＯＳ型ＦＥＴ６のソースとの接続点が、前記電流検知器４を介して直流電源１の直流入力電圧ラインの他端に接続される構成となっている。
【０００３】
ＭＯＳ型ＦＥＴ２，６は、それ自体の素子の特性として、第１および第２のダイオードに相当する内蔵ダイオード７，８と、第１および第２のコンデンサに相当するコンデンサ９，10を各々備えている。この内蔵ダイオード７，８およびコンデンサ９，10は、各ＭＯＳ型ＦＥＴ２，６のドレイン−ソース間に各々並列接続される。前記コンデンサ５の容量は、ＭＯＳ型ＦＥＴ２，６のドレイン−ソース間に存在するコンデンサ９，10の寄生容量よりも十分大きなものを設定する。
【０００４】
トランス３の二次巻線２Ｂ両端間には、ダイオードや平滑コンデンサからなる整流平滑回路11が接続される。そして、ＭＯＳ型ＦＥＴ２のスイッチングにより、トランス３の一次巻線３Ａに直流入力電圧を断続的に印加し、二次巻線３Ｂから誘起された電圧を整流平滑回路11にて整流平滑して、負荷12に所定の直流出力電圧を出力するようにしている。
【０００５】
一方、負荷12に供給する直流出力電圧を安定化させる帰還ループとして、この直流出力電圧を監視する直流電圧検出回路21と、この直流電圧検出回路21からの電圧検出信号に基づき、各ＭＯＳ型ＦＥＴ２，６のゲートに供給する駆動信号ＶG1，ＶG2のパルス導通幅を可変制御するパルス幅制御回路22が設けられる。このパルス幅制御回路22は、例えば制御用ＩＣなどから構成される。また、23は、各ＭＯＳ型ＦＥＴ２，６をスイッチングするのに十分な駆動信号ＶG1，ＶG2を供給するドライバ回路であって、このドライバ回路23とパルス幅制御回路22より制御手段が構成される。このドライバ回路23の動作は後程詳述するが、要するに、パルス幅制御回路22より出力される単一の制御信号ＩＣOUT から、前記駆動信号ＶG1，ＶG2が適当なデッドタイム、すなわち、ＭＯＳ型ＦＥＴ２，６が共にオフになる時間を持ちながら交互にオン，オフするように、ＭＯＳ型ＦＥＴ２，６のゲートに駆動信号ＶG1，ＶG2を供給する。さらに、パルス幅制御回路22は、電流検知器４が過電流状態を検知したときに、駆動信号ＶG1のパルス導通幅を強制的に狭めて、ＭＯＳ型ＦＥＴ２，６を保護する過電流保護回路を内蔵している。
【０００６】
次に、上記構成における定常時と過渡時の動作を、図５の波形図に基づき説明する。なお、この図５において、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ＩＣOUT であり、以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動信号ＶG1、ＭＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG2、ＭＯＳ型ＦＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥＴ６を流れる電流ＩD2を各々示している。
【０００７】
先ず、前述のドライバ回路23の動作から説明すると、このドライバ回路23は、制御信号ＩＣOUT が立ち下がると、同じタイミングで駆動信号ＶG1を立ち下げる一方、所定時間後に駆動信号ＶG2を立ち上げる。これにより、ＭＯＳ型ＦＥＴ２，６が共にオフ状態になるデッドタイムｔ２が設けられる。また、ドライバ回路23は、制御信号ＩＣOUT が立ち上がると、同じタイミングで駆動信号ＶG2を立ち下げる一方、所定時間後に駆動信号ＶG1を立ち上げる。そして、ここでも、ＭＯＳ型ＦＥＴ２，６が共にオフ状態になる別のデッドタイムｔ４が設けられる。さらに、デッドタイムｔ２，ｔ４を挟んで、ＭＯＳ型ＦＥＴ２のゲートにのみ駆動信号ＶG1が供給される期間ｔ１と、ＭＯＳ型ＦＥＴ６のゲートにのみ駆動信号ＶG2が供給される期間ｔ３が、制御信号ＩＣOUT の１サイクル中に設けられる。つまり、ドライバ回路23は、制御信号ＩＣOUT を反転させずに、制御信号ＩＣOUTの立上がり時におけるタイミングだけを遅らせて駆動信号ＶG1を出力し、制御信号ＩＣOUT を反転させ、制御信号ＩＣOUT の立下がり時におけるタイミングだけを遅らせて駆動信号ＶG2を出力する。
【０００８】
定常時において、前記期間ｔ１では、ＭＯＳ型ＦＥＴ２が駆動信号ＶG1に対応してオン状態にあり、ＭＯＳ型ＦＥＴ６がオフ状態にある。このとき、内蔵ダイオード７，８は非導通状態になり、直流電源１と、ＭＯＳ型ＦＥＴ２と、トランス３の一次巻線３Ａとによる閉回路により、ＭＯＳ型ＦＥＴ２の電流ＩD1が流れる。この電流ＩD1は、一次巻線３Ａのインダクタンスにより時間と共に増大する。また、トランス３の二次巻線３Ｂに誘起される電圧は略一定であり、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【０００９】
期間ｔ２になると、駆動信号ＶG1が立ち下がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。このとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９とトランス３の一次巻線３Ａが直列に接続され、これらのコンデンサ９の寄生容量と一次巻線３Ａのインダクタンスとによる共振が生じる。そして、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９の充電により緩やかに立ち上がると共に、コンデンサ９への充電電流により、ＭＯＳ型ＦＥＴ２に流れ込む電流が零になる。これにより、ＭＯＳ型ＦＥＴ２のターンオフ時における損失が著しく減少する。
【００１０】
また、この期間ｔ２では、トランス３の一次巻線３Ａを流れる電流を維持しようとして、ＭＯＳ型ＦＥＴ６に存在するコンデンサ10が放電するが、コンデンサ10が完全に放電すると、内蔵ダイオード８が導通するため、一次巻線３Ａと、内蔵ダイオード８と、コンデンサ５とによる閉回路が形成され、コンデンサ５は一次巻線３Ａからのリセット電流により充電される一方、コンデンサ10に対する逆向きの充電は阻止される。このとき、内蔵ダイオード８の順方向にコンデンサ５を充電する電流ＩD2が発生すると共に、内蔵ダイオード８が導通してからは、ＭＯＳ型ＦＥＴ６のドレイン−ソース間電圧が零になる。
【００１１】
期間ｔ３では、ＭＯＳ型ＦＥＴ６が駆動信号ＶG2に対応してオン状態にあり、ＭＯＳ型ＦＥＴ２がオフ状態にある。ＭＯＳ型ＦＥＴ６がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのＭＯＳ型ＦＥＴ６の大きな損失，雑音は発生しない。また、コンデンサ５が完全に充電されるまでは、引き続き内蔵ダイオード８の順方向に電流ＩD2が流れるが、コンデンサ５が完全に充電されると、今度はコンデンサ５が放電して、導通したＭＯＳ型ＦＥＴ６のドレインからソースに向けて電流ＩD2が流れ始める。トランス３の二次巻線３Ｂには、期間ｔ１と逆向きの電圧が誘起され、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【００１２】
期間ｔ４になると、駆動信号ＶG2が立ち下がり、ＭＯＳ型ＦＥＴ２，６は共にオフ状態になる。このとき、ＭＯＳ型ＦＥＴ２に存在するコンデンサ９のコンデンサ９の寄生容量と一次巻線３Ａのインダクタンスとによる共振が再度発生するが、一次巻線３Ａを流れるインダクタ電流が期間ｔ１における共振時と逆向きであるため、コンデンサ９は放電して、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は徐々に低下する。また、ＭＯＳ型ＦＥＴ６のドレイン−ソース間電圧は、コンデンサ10への充電により緩やかに立上がると共に、コンデンサ10への充電電流により、ＭＯＳ型ＦＥＴ６に流れ込む電流が零になる。これにより、ＭＯＳ型ＦＥＴ６のターンオフ時における損失が著しく減少する。また、コンデンサ10が充電されるにしたがって、ＭＯＳ型ＦＥＴ６のドレインからソースに向けて流れる電流ＩD2も減少する。
【００１３】
前記コンデンサ９が完全に放電すると、内蔵ダイオード７が導通するため、コンデンサ９に対する逆向きの充電が阻止される。この内蔵ダイオード８が導通してからは、ＭＯＳ型ＦＥＴ２のドレイン−ソース間電圧は零になる。その後、期間ｔ１において、ＭＯＳ型ＦＥＴ２がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのＭＯＳ型ＦＥＴ２の大きな損失，雑音は発生しない。こうして、制御信号ＩＣOUT の１サイクル内におけるＭＯＳ型ＦＥＴ２，６の零電圧スイッチングが達成される。
【００１４】
次に、過渡時における動作とその問題点を説明する。期間ｔ１および期間ｔ２の動作は、定常時と全く同じである。問題となるのは、ＭＯＳ型ＦＥＴ６がオフになる期間ｔ４になっても、コンデンサ５の充電が完全に完了しておらず、内蔵ダイオード８が導通状態にあるときに、ＭＯＳ型ＦＥＴ２がオンすることである。これは、電圧クランプ用コンデンサ５の両端間電圧が過渡的に変化すると、一次巻線３Ａのリセット電流でコンデンサ５を充電させる際に、相当大きなエネルギー（電流ＩD2）が必要となって、ＭＯＳ型ＦＥＴ２がオフの期間に、コンデンサ５が十分充電しきれないことに起因する。そして、この状態で、ＭＯＳ型ＦＥＴ２がオンすると、内蔵ダイオード８が遮断するまである程度の時間（リカバリタイム）を要するので、その間に、直流電源１と、ＭＯＳ型ＦＥＴ２と、コンデンサ５と、内蔵ダイオード８とによる閉回路が形成され、トランス３の一次巻線３Ａを介さない急峻でかつ制限のない電流すなわち貫通電流ＩTHが発生する。この貫通電流ＩTHは、最終的に電流検知器４により検知されるため、パルス幅制御回路22は制御信号ＩＣOUT のパルス導通幅を強制的に狭めるが、貫通電流ＩTHを検知してから過電流保護が動作するまでタイムラグがあるため、図５に示すような大きな貫通電流ＩTHが発生してしまう。
【００１５】
従来は、この大きな貫通電流ＩTHのために、ＭＯＳ型ＦＥＴ２，６の電流定格が満足せず、電流定格の大きなＭＯＳ型ＦＥＴを選定したり、あるいは、図６のように、ＭＯＳ型ＦＥＴ６に外付けの高速なダイオードＤ１，Ｄ２を接続して、対処せざるを得なかった。しかし、いずれの方法も、根本的に貫通電流ＩTHを小さくするものではないため、定常時に必要な電流容量に比べて格段に大きな電流定格の素子を選定しなけばならず、電源装置のパッケージサイズを小さくできないという問題を生じていた。
【００１６】
そこで、本発明は上記問題点に鑑み、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることができるスイッチング電源装置を提供することをその目的とする。
【００１７】
【課題を解決するための手段】
本発明のスイッチング電源装置は、前記目的を達成するために、直流電源に接続される第１のスイッチング素子とトランスの一次巻線との直列回路と、前記第１のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第２のスイッチング素子との直列回路と、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第１のスイッチング素子に各々並列接続される第１のコンデンサおよび第１のダイオードと、前記第２のスイッチング素子に各々並列接続される第２のコンデンサおよび第２のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第２のダイオードの一端に電流検出手段を設け、この電流検出手段が前記第２のダイオードの順方向電流を検出したときに、前記制御手段から前記第１のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものである。
【００１８】
上記構成によれば、過渡時において、第１のスイッチング素子のオフ時に、電圧クランプ用コンデンサを充電する大きな電流が第２のダイオードの順方向に流れていても、貫通電流抑制回路は、この電流が零になるまで第１のスイッチング素子への駆動信号の供給を遮断する。すなわち、第２のダイオードに順方向電流が流れている状態では、第１のスイッチング素子はオンしないため、第２のダイオードのリカバリタイム中に、第１のスイッチング素子からの電流がトランスの一次巻線を介さず直接第２のダイオードに流れ込んで、大きな貫通電流となることを防止でき、装置の小形化を図ることができる。
【００１９】
また、定常時には、第２のスイッチング素子のオン期間中に電圧クランプ用コンデンサが完全に充電して、第２のスイッチング素子を通して電圧クランプ用コンデンサを放電する逆方向の電流が発生するため、第１のスイッチング素子のオン時において、貫通電流抑制回路は第１のスイッチング素子への駆動信号の供給を妨げない。よって、定常時の動作には全く支障を来さない。
【００２０】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の一実施例について、図１〜図３を参照しながら説明する。なお、前記従来例で示した図４と同一部分には同一符号を付し、重複する部分の説明を省略して異なる部分についてのみ説明する。
【００２１】
図１は、本実施例におけるスイッチング電源装置の回路構成図を示している。このなかで、図４のドライバ回路23に代わり、第１のドライバ回路23Ａと第２のドライバ回路23ＢがＭＯＳ型ＦＥＴ２，６に対応して各々設けられているが、これは説明の都合上分離したものであり、パルス幅制御回路22と共に制御手段を構成する点は従来例と同じである。また、内蔵ダイオード８の順方向にコンデンサ５を充電する電流ＩD2が流れているか否かを検出する電流検出手段31が、ＭＯＳ型ＦＥＴ６のソースと直流電源１のマイナス側直流入力電圧ラインとの間に設けられている点、および、この電流検出手段31がコンデンサ５への電流ＩD2を検出したときに、パルス幅制御回路22から第１のドライバ回路23Ａに至る制御信号ＩＣOUT を遮断して、ＭＯＳ型ＦＥＴ２への駆動信号ＶG1をオフにするスイッチ素子32が設けられている点が、前記図４と異なっている。その他の構成は、図４と全く同一である。
【００２２】
本実施例では、電流検出手段31およびスイッチ素子32により貫通電流抑制回路33が構成されるが、電流検出手段31は、コンデンサ５とＭＯＳ型ＦＥＴ６との間に接続してもよい。また、スイッチ素子32も、第１のドライバ回路23ＡからＭＯＳ型ＦＥＴ２のゲートに至る駆動信号ＶG1ラインに接続してもよい。
【００２３】
図２は、貫通電流抑制回路33の具体的な回路図を示している。同図において、Ｖccは電圧供給端子であり、この電圧供給端子Ｖccと直流電源１のマイナス側直流入力電圧ラインとの間には、トランス41の一次巻線と、ＭＯＳ型ＦＥＴ42と、前記貫通電流抑制回路33のスイッチ素子32に相当する別のＭＯＳ型ＦＥＴ43と、電圧降下用の抵抗44の各素子が接続される。また、電流検出手段31は、ＭＯＳ型ＦＥＴ６のソースと直流電源１のマイナス側直流入力電圧ラインとの間に挿入接続した検出用の抵抗45と、ＭＯＳ型ＦＥＴ６のソースと抵抗45との接続点にエミッタを接続し、抵抗45と直流電源１のマイナス側直流入力電圧ラインとの接続点にベースを接続し、さらに、ＭＯＳ型ＦＥＴ43のゲートにコレクタを接続したＮＰＮ型のトランジスタ46とにより構成される。このＭＯＳ型ＦＥＴ43のゲートと接地間には、抵抗47と直流電源48の直列回路が接続される。
【００２４】
図２の回路では、ＭＯＳ型ＦＥＴ６（内蔵ダイオード８およびコンデンサ10を含む）からコンデンサ５への電流ＩD2が発生しない限り、トランジスタ46のエミッタに対しベースの電位が高くならないので、トランジスタ46はオフ状態になり、抵抗47を経てＭＯＳ型ＦＥＴ43のゲートに直流電源48の基準電圧が印加される。したがって、この場合は、ＭＯＳ型ＦＥＴ43がオンするので、パルス幅制御回路22からの制御信号ＩＣOUT のオン，オフに対応して、トランス41の二次巻線に電圧が誘起され、第１のドライブ回路23Ａおよび第２のドライブ回路23Ｂから、交互にデッドタイムを持つ駆動信号ＶG1，ＶG2が各ＭＯＳ型ＦＥＴ２，６に供給される。一方、ＭＯＳ型ＦＥＴ６からコンデンサ５に電流ＩD2が流れると、抵抗45の電圧降下によりトランジスタ46のベース電位がエミッタに対し上昇し、オン状態となる。すると、ＭＯＳ型ＦＥＴ43のゲートは、直流電源１のマイナス側直流入力電圧ラインと略等しい電位となり、ＭＯＳ型ＦＥＴ43およびＭＯＳ型ＦＥＴ42は、いずれもオフ状態となる。したがって、第１のドライブ回路23Ａには、パルス幅制御回路22からの制御信号ＩＣOUT が供給されず、駆動信号ＶG1の供給も遮断することになる。
【００２５】
次に、上記構成における定常時と過渡時の動作を、図３の波形図に基づき説明する。なお、この図３は前記図５と同様に、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ＩＣOUT であり、以下、ＭＯＳ型ＦＥＴ２のゲートへの駆動信号ＶG1、ＭＯＳ型ＦＥＴ６のへのゲート駆動信号ＶG2、ＭＯＳ型ＦＥＴ２を流れる電流ＩD1、ＭＯＳ型ＦＥＴ６を流れる電流ＩD2を各々示している。
【００２６】
定常時において、期間ｔ１では電流ＩD2は流れておらず、スイッチ素子32はオン状態にある。このため、パルス幅制御回路22からの制御信号ＩＣOUT が第１のドライバ回路23Ａおよび第２のドライバ回路23Ｂに供給され、ＭＯＳ型ＦＥＴ２が駆動信号ＶG1に対応してオン状態になり、ＭＯＳ型ＦＥＴ６がオフ状態になる。したがって、従来の期間ｔ１と全く同じ動作を行なう。
【００２７】
期間ｔ２になると、トランス３の一次巻線３Ａのリセット電流によりコンデンサ10が放電し、コンデンサ５が充電する。このとき、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生するため、スイッチ素子32はオフになるが、ＭＯＳ型ＦＥＴ２への駆動信号ＶG2はオフしているので、一連の動作には支障を来さない。
【００２８】
次の期間ｔ３において、コンデンサ５が完全に充電するまで、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生するが、ここでも、ＭＯＳ型ＦＥＴ２への駆動信号ＶG2はオフしているので、スイッチ素子32がオフしていても支障はない。期間ｔ３の途中でコンデンサ５が放電し始めると、今度はコンデンサ５からＭＯＳ型ＦＥＴ６に向けて逆向きの電流ＩD2が発生するため、スイッチ素子32はオン状態に切り換わる。よって、期間ｔ４に移行し、パルス幅制御回路22からの制御信号ＩＣOUT がオンになると、これが第１のドライバ回路23Ａに印加され、ＭＯＳ型ＦＥＴ２をオンする駆動信号ＶG2が出力される。
【００２９】
つまり、定常時において、ＭＯＳ型ＦＥＴ６からコンデンサ５に向けて電流ＩD2が発生する期間は、ＭＯＳ型ＦＥＴ２をオンする駆動信号ＶG1を供給する必要がないため、この間に貫通電流抑制回路33がＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断しても、一連の動作に支障を来さず、見掛上は従来例の定常時と全く同じ動作になる。
【００３０】
一方、過渡時において、前述のようにＭＯＳ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が多くなると、ＭＯＳ型ＦＥＴ６がオフになる期間ｔ４になっても、コンデンサ５が完全に充電せず、内蔵ダイオード８に順方向電流が流れている状態になっている。
【００３１】
しかし、貫通電流抑制回路33を構成する電流検出手段31は、コンデンサ５が完全に充電して、ＭＯＳ型ＦＥＴ６からコンデンサ５に流れ込む電流ＩD2が零になるまで、スイッチ素子32をオフにするので、この間はＭＯＳ型ＦＥＴ２に駆動信号ＶG1は供給されない。その後、電流ＩD2が零になり、スイッチ素子32がオンになると、パルス幅制御回路22の制御信号22が第１のドライブ回路23Ａに供給され、駆動信号ＶG1は立ち上がるが、この時点では、内蔵ダイオード８の順方向電流も零になっているため、内蔵ダイオード８はＭＯＳ型ＦＥＴ２からの電流ＩD1に対して素早く非導通状態となり、内蔵ダイオード８を通して流れる貫通電流は発生しない。
【００３２】
そして、ＭＯＳ型ＦＥＴ２，６を選定するに当たり、過渡時における貫通電流を考慮する必要がなくなり、それまでよりも小型のＭＯＳ型ＦＥＴ２，６を用いることが可能になる。また、貫通電流の発生を根本的に抑制することから、ＭＯＳ型ＦＥＴ６に外付けの高速なダイオードＤ１，Ｄ２を接続する必要もない。よって、従来よりも電源装置のパッケージサイズを格段に小さくできる。
【００３３】
以上のように、本実施例では、制御手段であるパルス幅制御回路22およびドライバ回路23から各ＭＯＳ型ＦＥＴ２，６に対し、交互にデッドタイムを持つ駆動信号ＶG1，ＶG2を供給する部分共振型のスイッチング電源装置において、第２のダイオードたる内蔵ダイオード８の順方向に、電圧クランプ用コンデンサ５への充電電流すなわちＩD2が流れているときに、ドライバ回路23から第１のスイッチング素子であるＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断する貫通電流抑制回路33を設けている。このように構成すると、過渡時において、ＭＯＳ型ＦＥＴ２のオフ時に、コンデンサ５を充電する大きな電流ＩD2が内蔵ダイオード８の順方向に流れていても、貫通電流抑制回路33は、この電流ＩD2が零になるまでＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断する。すなわち、内蔵ダイオード８に順方向電流が流れている状態では、ＭＯＳ型ＦＥＴ２はオンしないため、内蔵ダイオード８のリカバリタイム中に、ＭＯＳ型ＦＥＴ２からの電流ＩD1がトランス３の一次巻線３Ａを介さず直接内蔵ダイオード８に流れ込んで、大きな貫通電流となることを防止できる。このため、過渡時に発生する貫通電流の発生を抑制して、スイッチング電源装置の小形化を図ることができる。
【００３４】
また、定常時には、ＭＯＳ型ＦＥＴ６のオン期間中にコンデンサ５が完全に充電して、ＭＯＳ型ＦＥＴ６を通してコンデンサ５を放電する逆方向の電流ＩD2が発生するため、ＭＯＳ型ＦＥＴ２のオン時において、貫通電流抑制回路33は駆動信号ＶG1の供給を妨げない。よって、上記のような貫通電流抑制回路33を設けても、定常時の動作には全く支障を来さないという利点もある。
【００３５】
本実施例の貫通電流抑制回路33は、第２のスイッチング素子であるＭＯＳ型ＦＥＴ６の一端に電流検出手段31を接続し、この電流検出手段31がＭＯＳ型ＦＥＴ６からコンデンサ５に向かう電流ＩD2を検出したときに、スイッチ素子32にてドライバ回路23からＭＯＳ型ＦＥＴ２への駆動信号ＶG1の供給を遮断するように構成している。この場合、電流検出手段31は、内蔵ダイオード８の順方向電流のみならず、ＭＯＳ型ＦＥＴ６やコンデンサ10からコンデンサ５に向かう電流も検出することになるが、ＭＯＳ型ＦＥＴ６がオフした後は、内蔵ダイオード８の順方向電流のみを検出するようになるので、貫通電流の発生は確実に防止できる。内蔵ダイオード８はＭＯＳ型ＦＥＴ６と一体的に設けられるため、電流検出手段31をこの位置に接続するのが現実的である。なお、電流検出手段31は、ＭＯＳ型ＦＥＴ６のドレインまたはソースのどちら側に接続してもよい。
【００３６】
また、図２に示すように、ＭＯＳ型ＦＥＴ６の一端に接続した抵抗45と、この抵抗45間にベース−エミッタを接続したトランジスタ46とにより、前記電流検出手段31を構成すれば、僅か２部品の簡単な構成により、内蔵ダイオード８の順方向に流れるコンデンサ５への充電電流を検出できる。また、前記スイッチ素子32も、トランジスタ46のコレクタにゲートを接続したＭＯＳ型ＦＥＴ43により構成できるため、上述した貫通電流抑制回路33を簡単な構成で実現することが可能になる。
【００３７】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、本実施例ではトランスが単一のものについて説明したが、トランスを２個用いたいわゆる２トランス方式にも適用できる。また、図２に示した具体的な回路はあくまでも一例であって、適宜変形できる。さらに、スイッチング電源装置を構成するＤＣ／ＤＣコンバータの回路方式も、入力電圧と出力電圧との関係などを考慮して、フォワード型に限らず各種タイプのものを適用できる。
【００３８】
【発明の効果】
本発明のスイッチング電源装置は、直流電源に接続される第１のスイッチング素子とトランスの一次巻線との直列回路と、前記第１のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第２のスイッチング素子との直列回路と、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第１のスイッチング素子に各々並列接続される第１のコンデンサおよび第１のダイオードと、前記第２のスイッチング素子に各々並列接続される第２のコンデンサおよび第２のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第２のダイオードの順方向に前記電圧クランプ用コンデンサへの充電電流が流れているときに、前記制御手段から前記第１のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものであり、定常時には何等動作に支障を及ぼさず、しかも、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることが可能なスイッチング電源装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の一実施例を示すスイッチング電源装置の回路構成図である。
【図２】 同上貫通電流抑制回路の具体例を示す回路図である。
【図３】 同上各部の動作を示す波形図である。
【図４】 従来例を示すスイッチング電源装置の回路構成図である。
【図５】 同上各部の動作を示す波形図である。
【図６】 従来の不具合時における対処法をあらわした要部の回路図である。
【符号の説明】
１ 直流電源
２ ＭＯＳ型ＦＥＴ（第１のスイッチング素子）
３ トランス
５ 電圧クランプ用コンデンサ
６ ＭＯＳ型ＦＥＴ（第２のスイッチング素子）
７ 内蔵ダイオード（第１のダイオード）
８ 内蔵ダイオード（第２のダイオード）
９ コンデンサ（第１のコンデンサ）
10 コンデンサ（第２のコンデンサ）
22 パルス幅制御回路（制御手段）
23 ドライバ回路（制御手段）
31 電流検出手段
33 貫通電流抑制回路
Claims (1)
- 直流電源に接続される第１のスイッチング素子とトランスの一次巻線との直列回路と、前記第１のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第２のスイッチング素子との直列回路と、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第１のスイッチング素子に各々並列接続される第１のコンデンサおよび第１のダイオードと、前記第２のスイッチング素子に各々並列接続される第２のコンデンサおよび第２のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第２のスイッチング素子の一端に電流検出手段を接続し、この電流検出手段が前記第２のダイオードの順方向電流を検出したときに、前記制御手段から前記第１のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたことを特徴とするスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23115697A JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23115697A JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1169808A JPH1169808A (ja) | 1999-03-09 |
| JP3763137B2 true JP3763137B2 (ja) | 2006-04-05 |
Family
ID=16919185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23115697A Expired - Lifetime JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3763137B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4899624B2 (ja) * | 2006-05-11 | 2012-03-21 | 富士通セミコンダクター株式会社 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路 |
| CN101783596A (zh) * | 2010-02-10 | 2010-07-21 | 深圳市科陆电子科技股份有限公司 | 电子式高压电力互感器的供能系统及方法 |
| JP6458826B2 (ja) * | 2017-05-26 | 2019-01-30 | サンケン電気株式会社 | ゲート駆動回路 |
| FR3083394B1 (fr) * | 2018-06-29 | 2021-03-19 | Valeo Equip Electr Moteur | Dispositif de protection d'un composant de puissance pour un pont de transistors |
| CN110098648B (zh) * | 2019-04-24 | 2023-07-07 | 青岛海洋科技中心 | 用于海洋观探测浮标的能源管理系统 |
-
1997
- 1997-08-27 JP JP23115697A patent/JP3763137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1169808A (ja) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1356575B1 (en) | Isolated drive circuitry used in switch-mode power converters | |
| US4727308A (en) | FET power converter with reduced switching loss | |
| US7102898B2 (en) | Isolated drive circuitry used in switch-mode power converters | |
| JP4188335B2 (ja) | 同期整流回路およびこの同期ｆｅｔのソース共通インダクタンスを利用するための方法 | |
| US5351179A (en) | Lossless active snubber for half-bridge output rectifiers | |
| US5936387A (en) | Gate drive circuit for power converters that reduces surge voltages | |
| US5912810A (en) | Controller for a power switch and method of operation thereof | |
| US5293111A (en) | Method for minimizing the switching loss in a power switch | |
| US8625314B2 (en) | Switching power supply apparatus | |
| JP3475892B2 (ja) | スイッチング電源装置 | |
| US6711035B2 (en) | Switching power supply | |
| JP3760379B2 (ja) | スイッチング電源装置 | |
| EP0438323B1 (en) | Multi-output DC-DC converter | |
| JP3763137B2 (ja) | スイッチング電源装置 | |
| JP3041842B2 (ja) | 共振型スイッチング電源 | |
| JPH0767332A (ja) | スイッチング電源のスナバ回路 | |
| JP6274348B1 (ja) | 駆動回路および半導体モジュール | |
| JPH0412665A (ja) | スイッチング電源装置 | |
| JPH0681500B2 (ja) | スイッチング回路 | |
| JP2001186759A (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH08228478A (ja) | フライバック型ｄｃ−ｄｃコンバ−タ | |
| JPH0318053Y2 (ja) | ||
| JP2816895B2 (ja) | スイッチング電源装置 | |
| JPH07308062A (ja) | 一石フォワードコンバータ | |
| JPH0626470B2 (ja) | スイッチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140127 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |