JP3763137B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP3763137B2 JP3763137B2 JP23115697A JP23115697A JP3763137B2 JP 3763137 B2 JP3763137 B2 JP 3763137B2 JP 23115697 A JP23115697 A JP 23115697A JP 23115697 A JP23115697 A JP 23115697A JP 3763137 B2 JP3763137 B2 JP 3763137B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- capacitor
- switching element
- mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Power Conversion In General (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の属する技術分野】
本発明は、トランスの一次巻線と、第1のスイッチング素子に並列接続される第1のコンデンサとの共振を利用した、部分共振型のスイッチング電源装置に関する。
【0002】
【発明が解決しようとする課題】
従来のこの種の部分共振型のスイッチング電源装置における回路図を図4に示す。同図において、1は直流電源であり、この直流電源1の両端間には、第1のスイッチング素子たるMOS型FET2とトランス3の一次巻線3Aとの直列回路が接続される。また、直流電源1のマイナス側直流入力電圧ラインには、例えば抵抗やカレントトランスからなる電流検知器4が挿入接続される。MOS型FET2は、ドレインを直流電源1のプラス側直流入力電圧ラインに接続し、ソースを一次巻線3Aのドット側端子に接続している。また、MOS型FET2とトランス3の一次巻線3Aとの接続点に一端を接続し、直流電源1のマイナス側直流入力電圧ラインに他端を接続して、トランス3の一次巻線3A間には、電圧クランプ用コンデンサ5と第2のスイッチング素子に相当するMOS型FET6との直列回路が接続される。MOS型FET6は、MOS型FET2のソースに一端を接続したコンデンサ5の他端にドレインを接続し、一次巻線3Aの非ドット側端子にソースを接続している。そして、一次巻線3Aの非ドット側端子とMOS型FET6のソースとの接続点が、前記電流検知器4を介して直流電源1の直流入力電圧ラインの他端に接続される構成となっている。
【0003】
MOS型FET2,6は、それ自体の素子の特性として、第1および第2のダイオードに相当する内蔵ダイオード7,8と、第1および第2のコンデンサに相当するコンデンサ9,10を各々備えている。この内蔵ダイオード7,8およびコンデンサ9,10は、各MOS型FET2,6のドレイン−ソース間に各々並列接続される。前記コンデンサ5の容量は、MOS型FET2,6のドレイン−ソース間に存在するコンデンサ9,10の寄生容量よりも十分大きなものを設定する。
【0004】
トランス3の二次巻線2B両端間には、ダイオードや平滑コンデンサからなる整流平滑回路11が接続される。そして、MOS型FET2のスイッチングにより、トランス3の一次巻線3Aに直流入力電圧を断続的に印加し、二次巻線3Bから誘起された電圧を整流平滑回路11にて整流平滑して、負荷12に所定の直流出力電圧を出力するようにしている。
【0005】
一方、負荷12に供給する直流出力電圧を安定化させる帰還ループとして、この直流出力電圧を監視する直流電圧検出回路21と、この直流電圧検出回路21からの電圧検出信号に基づき、各MOS型FET2,6のゲートに供給する駆動信号VG1,VG2のパルス導通幅を可変制御するパルス幅制御回路22が設けられる。このパルス幅制御回路22は、例えば制御用ICなどから構成される。また、23は、各MOS型FET2,6をスイッチングするのに十分な駆動信号VG1,VG2を供給するドライバ回路であって、このドライバ回路23とパルス幅制御回路22より制御手段が構成される。このドライバ回路23の動作は後程詳述するが、要するに、パルス幅制御回路22より出力される単一の制御信号ICOUT から、前記駆動信号VG1,VG2が適当なデッドタイム、すなわち、MOS型FET2,6が共にオフになる時間を持ちながら交互にオン,オフするように、MOS型FET2,6のゲートに駆動信号VG1,VG2を供給する。さらに、パルス幅制御回路22は、電流検知器4が過電流状態を検知したときに、駆動信号VG1のパルス導通幅を強制的に狭めて、MOS型FET2,6を保護する過電流保護回路を内蔵している。
【0006】
次に、上記構成における定常時と過渡時の動作を、図5の波形図に基づき説明する。なお、この図5において、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ICOUT であり、以下、MOS型FET2のゲートへの駆動信号VG1、MOS型FET6のへのゲート駆動信号VG2、MOS型FET2を流れる電流ID1、MOS型FET6を流れる電流ID2を各々示している。
【0007】
先ず、前述のドライバ回路23の動作から説明すると、このドライバ回路23は、制御信号ICOUT が立ち下がると、同じタイミングで駆動信号VG1を立ち下げる一方、所定時間後に駆動信号VG2を立ち上げる。これにより、MOS型FET2,6が共にオフ状態になるデッドタイムt2が設けられる。また、ドライバ回路23は、制御信号ICOUT が立ち上がると、同じタイミングで駆動信号VG2を立ち下げる一方、所定時間後に駆動信号VG1を立ち上げる。そして、ここでも、MOS型FET2,6が共にオフ状態になる別のデッドタイムt4が設けられる。さらに、デッドタイムt2,t4を挟んで、MOS型FET2のゲートにのみ駆動信号VG1が供給される期間t1と、MOS型FET6のゲートにのみ駆動信号VG2が供給される期間t3が、制御信号ICOUT の1サイクル中に設けられる。つまり、ドライバ回路23は、制御信号ICOUT を反転させずに、制御信号ICOUTの立上がり時におけるタイミングだけを遅らせて駆動信号VG1を出力し、制御信号ICOUT を反転させ、制御信号ICOUT の立下がり時におけるタイミングだけを遅らせて駆動信号VG2を出力する。
【0008】
定常時において、前記期間t1では、MOS型FET2が駆動信号VG1に対応してオン状態にあり、MOS型FET6がオフ状態にある。このとき、内蔵ダイオード7,8は非導通状態になり、直流電源1と、MOS型FET2と、トランス3の一次巻線3Aとによる閉回路により、MOS型FET2の電流ID1が流れる。この電流ID1は、一次巻線3Aのインダクタンスにより時間と共に増大する。また、トランス3の二次巻線3Bに誘起される電圧は略一定であり、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【0009】
期間t2になると、駆動信号VG1が立ち下がり、MOS型FET2,6は共にオフ状態になる。このとき、MOS型FET2に存在するコンデンサ9とトランス3の一次巻線3Aが直列に接続され、これらのコンデンサ9の寄生容量と一次巻線3Aのインダクタンスとによる共振が生じる。そして、MOS型FET2のドレイン−ソース間電圧は、MOS型FET2に存在するコンデンサ9の充電により緩やかに立ち上がると共に、コンデンサ9への充電電流により、MOS型FET2に流れ込む電流が零になる。これにより、MOS型FET2のターンオフ時における損失が著しく減少する。
【0010】
また、この期間t2では、トランス3の一次巻線3Aを流れる電流を維持しようとして、MOS型FET6に存在するコンデンサ10が放電するが、コンデンサ10が完全に放電すると、内蔵ダイオード8が導通するため、一次巻線3Aと、内蔵ダイオード8と、コンデンサ5とによる閉回路が形成され、コンデンサ5は一次巻線3Aからのリセット電流により充電される一方、コンデンサ10に対する逆向きの充電は阻止される。このとき、内蔵ダイオード8の順方向にコンデンサ5を充電する電流ID2が発生すると共に、内蔵ダイオード8が導通してからは、MOS型FET6のドレイン−ソース間電圧が零になる。
【0011】
期間t3では、MOS型FET6が駆動信号VG2に対応してオン状態にあり、MOS型FET2がオフ状態にある。MOS型FET6がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのMOS型FET6の大きな損失,雑音は発生しない。また、コンデンサ5が完全に充電されるまでは、引き続き内蔵ダイオード8の順方向に電流ID2が流れるが、コンデンサ5が完全に充電されると、今度はコンデンサ5が放電して、導通したMOS型FET6のドレインからソースに向けて電流ID2が流れ始める。トランス3の二次巻線3Bには、期間t1と逆向きの電圧が誘起され、この電圧に基づいて、整流平滑回路11を通して負荷12に出力電流が流れる。
【0012】
期間t4になると、駆動信号VG2が立ち下がり、MOS型FET2,6は共にオフ状態になる。このとき、MOS型FET2に存在するコンデンサ9のコンデンサ9の寄生容量と一次巻線3Aのインダクタンスとによる共振が再度発生するが、一次巻線3Aを流れるインダクタ電流が期間t1における共振時と逆向きであるため、コンデンサ9は放電して、MOS型FET2のドレイン−ソース間電圧は徐々に低下する。また、MOS型FET6のドレイン−ソース間電圧は、コンデンサ10への充電により緩やかに立上がると共に、コンデンサ10への充電電流により、MOS型FET6に流れ込む電流が零になる。これにより、MOS型FET6のターンオフ時における損失が著しく減少する。また、コンデンサ10が充電されるにしたがって、MOS型FET6のドレインからソースに向けて流れる電流ID2も減少する。
【0013】
前記コンデンサ9が完全に放電すると、内蔵ダイオード7が導通するため、コンデンサ9に対する逆向きの充電が阻止される。この内蔵ダイオード8が導通してからは、MOS型FET2のドレイン−ソース間電圧は零になる。その後、期間t1において、MOS型FET2がターンオンする時点では、コンデンサ10が完全に放電しているので、このときのMOS型FET2の大きな損失,雑音は発生しない。こうして、制御信号ICOUT の1サイクル内におけるMOS型FET2,6の零電圧スイッチングが達成される。
【0014】
次に、過渡時における動作とその問題点を説明する。期間t1および期間t2の動作は、定常時と全く同じである。問題となるのは、MOS型FET6がオフになる期間t4になっても、コンデンサ5の充電が完全に完了しておらず、内蔵ダイオード8が導通状態にあるときに、MOS型FET2がオンすることである。これは、電圧クランプ用コンデンサ5の両端間電圧が過渡的に変化すると、一次巻線3Aのリセット電流でコンデンサ5を充電させる際に、相当大きなエネルギー(電流ID2)が必要となって、MOS型FET2がオフの期間に、コンデンサ5が十分充電しきれないことに起因する。そして、この状態で、MOS型FET2がオンすると、内蔵ダイオード8が遮断するまである程度の時間(リカバリタイム)を要するので、その間に、直流電源1と、MOS型FET2と、コンデンサ5と、内蔵ダイオード8とによる閉回路が形成され、トランス3の一次巻線3Aを介さない急峻でかつ制限のない電流すなわち貫通電流ITHが発生する。この貫通電流ITHは、最終的に電流検知器4により検知されるため、パルス幅制御回路22は制御信号ICOUT のパルス導通幅を強制的に狭めるが、貫通電流ITHを検知してから過電流保護が動作するまでタイムラグがあるため、図5に示すような大きな貫通電流ITHが発生してしまう。
【0015】
従来は、この大きな貫通電流ITHのために、MOS型FET2,6の電流定格が満足せず、電流定格の大きなMOS型FETを選定したり、あるいは、図6のように、MOS型FET6に外付けの高速なダイオードD1,D2を接続して、対処せざるを得なかった。しかし、いずれの方法も、根本的に貫通電流ITHを小さくするものではないため、定常時に必要な電流容量に比べて格段に大きな電流定格の素子を選定しなけばならず、電源装置のパッケージサイズを小さくできないという問題を生じていた。
【0016】
そこで、本発明は上記問題点に鑑み、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることができるスイッチング電源装置を提供することをその目的とする。
【0017】
【課題を解決するための手段】
本発明のスイッチング電源装置は、前記目的を達成するために、直流電源に接続される第1のスイッチング素子とトランスの一次巻線との直列回路と、前記第1のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第2のスイッチング素子との直列回路と、前記第1のスイッチング素子と前記第2のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第1のスイッチング素子に各々並列接続される第1のコンデンサおよび第1のダイオードと、前記第2のスイッチング素子に各々並列接続される第2のコンデンサおよび第2のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第2のダイオードの一端に電流検出手段を設け、この電流検出手段が前記第2のダイオードの順方向電流を検出したときに、前記制御手段から前記第1のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものである。
【0018】
上記構成によれば、過渡時において、第1のスイッチング素子のオフ時に、電圧クランプ用コンデンサを充電する大きな電流が第2のダイオードの順方向に流れていても、貫通電流抑制回路は、この電流が零になるまで第1のスイッチング素子への駆動信号の供給を遮断する。すなわち、第2のダイオードに順方向電流が流れている状態では、第1のスイッチング素子はオンしないため、第2のダイオードのリカバリタイム中に、第1のスイッチング素子からの電流がトランスの一次巻線を介さず直接第2のダイオードに流れ込んで、大きな貫通電流となることを防止でき、装置の小形化を図ることができる。
【0019】
また、定常時には、第2のスイッチング素子のオン期間中に電圧クランプ用コンデンサが完全に充電して、第2のスイッチング素子を通して電圧クランプ用コンデンサを放電する逆方向の電流が発生するため、第1のスイッチング素子のオン時において、貫通電流抑制回路は第1のスイッチング素子への駆動信号の供給を妨げない。よって、定常時の動作には全く支障を来さない。
【0020】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の一実施例について、図1〜図3を参照しながら説明する。なお、前記従来例で示した図4と同一部分には同一符号を付し、重複する部分の説明を省略して異なる部分についてのみ説明する。
【0021】
図1は、本実施例におけるスイッチング電源装置の回路構成図を示している。このなかで、図4のドライバ回路23に代わり、第1のドライバ回路23Aと第2のドライバ回路23BがMOS型FET2,6に対応して各々設けられているが、これは説明の都合上分離したものであり、パルス幅制御回路22と共に制御手段を構成する点は従来例と同じである。また、内蔵ダイオード8の順方向にコンデンサ5を充電する電流ID2が流れているか否かを検出する電流検出手段31が、MOS型FET6のソースと直流電源1のマイナス側直流入力電圧ラインとの間に設けられている点、および、この電流検出手段31がコンデンサ5への電流ID2を検出したときに、パルス幅制御回路22から第1のドライバ回路23Aに至る制御信号ICOUT を遮断して、MOS型FET2への駆動信号VG1をオフにするスイッチ素子32が設けられている点が、前記図4と異なっている。その他の構成は、図4と全く同一である。
【0022】
本実施例では、電流検出手段31およびスイッチ素子32により貫通電流抑制回路33が構成されるが、電流検出手段31は、コンデンサ5とMOS型FET6との間に接続してもよい。また、スイッチ素子32も、第1のドライバ回路23AからMOS型FET2のゲートに至る駆動信号VG1ラインに接続してもよい。
【0023】
図2は、貫通電流抑制回路33の具体的な回路図を示している。同図において、Vccは電圧供給端子であり、この電圧供給端子Vccと直流電源1のマイナス側直流入力電圧ラインとの間には、トランス41の一次巻線と、MOS型FET42と、前記貫通電流抑制回路33のスイッチ素子32に相当する別のMOS型FET43と、電圧降下用の抵抗44の各素子が接続される。また、電流検出手段31は、MOS型FET6のソースと直流電源1のマイナス側直流入力電圧ラインとの間に挿入接続した検出用の抵抗45と、MOS型FET6のソースと抵抗45との接続点にエミッタを接続し、抵抗45と直流電源1のマイナス側直流入力電圧ラインとの接続点にベースを接続し、さらに、MOS型FET43のゲートにコレクタを接続したNPN型のトランジスタ46とにより構成される。このMOS型FET43のゲートと接地間には、抵抗47と直流電源48の直列回路が接続される。
【0024】
図2の回路では、MOS型FET6(内蔵ダイオード8およびコンデンサ10を含む)からコンデンサ5への電流ID2が発生しない限り、トランジスタ46のエミッタに対しベースの電位が高くならないので、トランジスタ46はオフ状態になり、抵抗47を経てMOS型FET43のゲートに直流電源48の基準電圧が印加される。したがって、この場合は、MOS型FET43がオンするので、パルス幅制御回路22からの制御信号ICOUT のオン,オフに対応して、トランス41の二次巻線に電圧が誘起され、第1のドライブ回路23Aおよび第2のドライブ回路23Bから、交互にデッドタイムを持つ駆動信号VG1,VG2が各MOS型FET2,6に供給される。一方、MOS型FET6からコンデンサ5に電流ID2が流れると、抵抗45の電圧降下によりトランジスタ46のベース電位がエミッタに対し上昇し、オン状態となる。すると、MOS型FET43のゲートは、直流電源1のマイナス側直流入力電圧ラインと略等しい電位となり、MOS型FET43およびMOS型FET42は、いずれもオフ状態となる。したがって、第1のドライブ回路23Aには、パルス幅制御回路22からの制御信号ICOUT が供給されず、駆動信号VG1の供給も遮断することになる。
【0025】
次に、上記構成における定常時と過渡時の動作を、図3の波形図に基づき説明する。なお、この図3は前記図5と同様に、左側の各波形は定常時のものを示し、右側の各波形は過渡時のものを示している。また、最上段の波形はパルス幅制御回路22の制御信号ICOUT であり、以下、MOS型FET2のゲートへの駆動信号VG1、MOS型FET6のへのゲート駆動信号VG2、MOS型FET2を流れる電流ID1、MOS型FET6を流れる電流ID2を各々示している。
【0026】
定常時において、期間t1では電流ID2は流れておらず、スイッチ素子32はオン状態にある。このため、パルス幅制御回路22からの制御信号ICOUT が第1のドライバ回路23Aおよび第2のドライバ回路23Bに供給され、MOS型FET2が駆動信号VG1に対応してオン状態になり、MOS型FET6がオフ状態になる。したがって、従来の期間t1と全く同じ動作を行なう。
【0027】
期間t2になると、トランス3の一次巻線3Aのリセット電流によりコンデンサ10が放電し、コンデンサ5が充電する。このとき、MOS型FET6からコンデンサ5に向けて電流ID2が発生するため、スイッチ素子32はオフになるが、MOS型FET2への駆動信号VG2はオフしているので、一連の動作には支障を来さない。
【0028】
次の期間t3において、コンデンサ5が完全に充電するまで、MOS型FET6からコンデンサ5に向けて電流ID2が発生するが、ここでも、MOS型FET2への駆動信号VG2はオフしているので、スイッチ素子32がオフしていても支障はない。期間t3の途中でコンデンサ5が放電し始めると、今度はコンデンサ5からMOS型FET6に向けて逆向きの電流ID2が発生するため、スイッチ素子32はオン状態に切り換わる。よって、期間t4に移行し、パルス幅制御回路22からの制御信号ICOUT がオンになると、これが第1のドライバ回路23Aに印加され、MOS型FET2をオンする駆動信号VG2が出力される。
【0029】
つまり、定常時において、MOS型FET6からコンデンサ5に向けて電流ID2が発生する期間は、MOS型FET2をオンする駆動信号VG1を供給する必要がないため、この間に貫通電流抑制回路33がMOS型FET2への駆動信号VG1の供給を遮断しても、一連の動作に支障を来さず、見掛上は従来例の定常時と全く同じ動作になる。
【0030】
一方、過渡時において、前述のようにMOS型FET6からコンデンサ5に流れ込む電流ID2が多くなると、MOS型FET6がオフになる期間t4になっても、コンデンサ5が完全に充電せず、内蔵ダイオード8に順方向電流が流れている状態になっている。
【0031】
しかし、貫通電流抑制回路33を構成する電流検出手段31は、コンデンサ5が完全に充電して、MOS型FET6からコンデンサ5に流れ込む電流ID2が零になるまで、スイッチ素子32をオフにするので、この間はMOS型FET2に駆動信号VG1は供給されない。その後、電流ID2が零になり、スイッチ素子32がオンになると、パルス幅制御回路22の制御信号22が第1のドライブ回路23Aに供給され、駆動信号VG1は立ち上がるが、この時点では、内蔵ダイオード8の順方向電流も零になっているため、内蔵ダイオード8はMOS型FET2からの電流ID1に対して素早く非導通状態となり、内蔵ダイオード8を通して流れる貫通電流は発生しない。
【0032】
そして、MOS型FET2,6を選定するに当たり、過渡時における貫通電流を考慮する必要がなくなり、それまでよりも小型のMOS型FET2,6を用いることが可能になる。また、貫通電流の発生を根本的に抑制することから、MOS型FET6に外付けの高速なダイオードD1,D2を接続する必要もない。よって、従来よりも電源装置のパッケージサイズを格段に小さくできる。
【0033】
以上のように、本実施例では、制御手段であるパルス幅制御回路22およびドライバ回路23から各MOS型FET2,6に対し、交互にデッドタイムを持つ駆動信号VG1,VG2を供給する部分共振型のスイッチング電源装置において、第2のダイオードたる内蔵ダイオード8の順方向に、電圧クランプ用コンデンサ5への充電電流すなわちID2が流れているときに、ドライバ回路23から第1のスイッチング素子であるMOS型FET2への駆動信号VG1の供給を遮断する貫通電流抑制回路33を設けている。このように構成すると、過渡時において、MOS型FET2のオフ時に、コンデンサ5を充電する大きな電流ID2が内蔵ダイオード8の順方向に流れていても、貫通電流抑制回路33は、この電流ID2が零になるまでMOS型FET2への駆動信号VG1の供給を遮断する。すなわち、内蔵ダイオード8に順方向電流が流れている状態では、MOS型FET2はオンしないため、内蔵ダイオード8のリカバリタイム中に、MOS型FET2からの電流ID1がトランス3の一次巻線3Aを介さず直接内蔵ダイオード8に流れ込んで、大きな貫通電流となることを防止できる。このため、過渡時に発生する貫通電流の発生を抑制して、スイッチング電源装置の小形化を図ることができる。
【0034】
また、定常時には、MOS型FET6のオン期間中にコンデンサ5が完全に充電して、MOS型FET6を通してコンデンサ5を放電する逆方向の電流ID2が発生するため、MOS型FET2のオン時において、貫通電流抑制回路33は駆動信号VG1の供給を妨げない。よって、上記のような貫通電流抑制回路33を設けても、定常時の動作には全く支障を来さないという利点もある。
【0035】
本実施例の貫通電流抑制回路33は、第2のスイッチング素子であるMOS型FET6の一端に電流検出手段31を接続し、この電流検出手段31がMOS型FET6からコンデンサ5に向かう電流ID2を検出したときに、スイッチ素子32にてドライバ回路23からMOS型FET2への駆動信号VG1の供給を遮断するように構成している。この場合、電流検出手段31は、内蔵ダイオード8の順方向電流のみならず、MOS型FET6やコンデンサ10からコンデンサ5に向かう電流も検出することになるが、MOS型FET6がオフした後は、内蔵ダイオード8の順方向電流のみを検出するようになるので、貫通電流の発生は確実に防止できる。内蔵ダイオード8はMOS型FET6と一体的に設けられるため、電流検出手段31をこの位置に接続するのが現実的である。なお、電流検出手段31は、MOS型FET6のドレインまたはソースのどちら側に接続してもよい。
【0036】
また、図2に示すように、MOS型FET6の一端に接続した抵抗45と、この抵抗45間にベース−エミッタを接続したトランジスタ46とにより、前記電流検出手段31を構成すれば、僅か2部品の簡単な構成により、内蔵ダイオード8の順方向に流れるコンデンサ5への充電電流を検出できる。また、前記スイッチ素子32も、トランジスタ46のコレクタにゲートを接続したMOS型FET43により構成できるため、上述した貫通電流抑制回路33を簡単な構成で実現することが可能になる。
【0037】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、本実施例ではトランスが単一のものについて説明したが、トランスを2個用いたいわゆる2トランス方式にも適用できる。また、図2に示した具体的な回路はあくまでも一例であって、適宜変形できる。さらに、スイッチング電源装置を構成するDC/DCコンバータの回路方式も、入力電圧と出力電圧との関係などを考慮して、フォワード型に限らず各種タイプのものを適用できる。
【0038】
【発明の効果】
本発明のスイッチング電源装置は、直流電源に接続される第1のスイッチング素子とトランスの一次巻線との直列回路と、前記第1のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第2のスイッチング素子との直列回路と、前記第1のスイッチング素子と前記第2のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第1のスイッチング素子に各々並列接続される第1のコンデンサおよび第1のダイオードと、前記第2のスイッチング素子に各々並列接続される第2のコンデンサおよび第2のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第2のダイオードの順方向に前記電圧クランプ用コンデンサへの充電電流が流れているときに、前記制御手段から前記第1のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたものであり、定常時には何等動作に支障を及ぼさず、しかも、過渡時に発生する貫通電流の発生を抑制して、装置の小形化を図ることが可能なスイッチング電源装置を提供できる。
【図面の簡単な説明】
【図1】 本発明の一実施例を示すスイッチング電源装置の回路構成図である。
【図2】 同上貫通電流抑制回路の具体例を示す回路図である。
【図3】 同上各部の動作を示す波形図である。
【図4】 従来例を示すスイッチング電源装置の回路構成図である。
【図5】 同上各部の動作を示す波形図である。
【図6】 従来の不具合時における対処法をあらわした要部の回路図である。
【符号の説明】
1 直流電源
2 MOS型FET(第1のスイッチング素子)
3 トランス
5 電圧クランプ用コンデンサ
6 MOS型FET(第2のスイッチング素子)
7 内蔵ダイオード(第1のダイオード)
8 内蔵ダイオード(第2のダイオード)
9 コンデンサ(第1のコンデンサ)
10 コンデンサ(第2のコンデンサ)
22 パルス幅制御回路(制御手段)
23 ドライバ回路(制御手段)
31 電流検出手段
33 貫通電流抑制回路
Claims (1)
- 直流電源に接続される第1のスイッチング素子とトランスの一次巻線との直列回路と、前記第1のスイッチング素子と前記トランスの一次巻線との接続点に一端を接続し、前記直流電源の直流入力電圧ラインに他端を接続した電圧クランプ用コンデンサと第2のスイッチング素子との直列回路と、前記第1のスイッチング素子と前記第2のスイッチング素子に対し、そのパルス導通幅を制御しながら交互にデッドタイムを持つ駆動信号を供給する制御手段と、前記第1のスイッチング素子に各々並列接続される第1のコンデンサおよび第1のダイオードと、前記第2のスイッチング素子に各々並列接続される第2のコンデンサおよび第2のダイオードと、前記トランスの二次巻線に誘起される電圧を整流平滑して直流出力電圧を出力する整流平滑回路とを備えた部分共振型のスイッチング電源装置において、前記第2のスイッチング素子の一端に電流検出手段を接続し、この電流検出手段が前記第2のダイオードの順方向電流を検出したときに、前記制御手段から前記第1のスイッチング素子への駆動信号の供給を遮断する貫通電流抑制回路を設けたことを特徴とするスイッチング電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23115697A JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23115697A JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1169808A JPH1169808A (ja) | 1999-03-09 |
JP3763137B2 true JP3763137B2 (ja) | 2006-04-05 |
Family
ID=16919185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23115697A Expired - Lifetime JP3763137B2 (ja) | 1997-08-27 | 1997-08-27 | スイッチング電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3763137B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4899624B2 (ja) * | 2006-05-11 | 2012-03-21 | 富士通セミコンダクター株式会社 | Dc−dcコンバータ及びdc−dcコンバータの制御回路 |
CN101783596A (zh) * | 2010-02-10 | 2010-07-21 | 深圳市科陆电子科技股份有限公司 | 电子式高压电力互感器的供能系统及方法 |
JP6458826B2 (ja) * | 2017-05-26 | 2019-01-30 | サンケン電気株式会社 | ゲート駆動回路 |
CN110098648B (zh) * | 2019-04-24 | 2023-07-07 | 青岛海洋科技中心 | 用于海洋观探测浮标的能源管理系统 |
-
1997
- 1997-08-27 JP JP23115697A patent/JP3763137B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1169808A (ja) | 1999-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1356575B1 (en) | Isolated drive circuitry used in switch-mode power converters | |
US4727308A (en) | FET power converter with reduced switching loss | |
US7102898B2 (en) | Isolated drive circuitry used in switch-mode power converters | |
JP4188335B2 (ja) | 同期整流回路およびこの同期fetのソース共通インダクタンスを利用するための方法 | |
US5351179A (en) | Lossless active snubber for half-bridge output rectifiers | |
US5912810A (en) | Controller for a power switch and method of operation thereof | |
US8625314B2 (en) | Switching power supply apparatus | |
US5293111A (en) | Method for minimizing the switching loss in a power switch | |
JP3475892B2 (ja) | スイッチング電源装置 | |
US6711035B2 (en) | Switching power supply | |
JP3760379B2 (ja) | スイッチング電源装置 | |
EP0438323B1 (en) | Multi-output DC-DC converter | |
JP3041842B2 (ja) | 共振型スイッチング電源 | |
JP3763137B2 (ja) | スイッチング電源装置 | |
JPH0767332A (ja) | スイッチング電源のスナバ回路 | |
JP6274348B1 (ja) | 駆動回路および半導体モジュール | |
JPH0681500B2 (ja) | スイッチング回路 | |
JPH0412665A (ja) | スイッチング電源装置 | |
US20240348243A1 (en) | Method and system of operating a gate driver | |
JP2001186759A (ja) | Dc−dcコンバータ | |
JPH08228478A (ja) | フライバック型dc−dcコンバ−タ | |
JPH0318053Y2 (ja) | ||
JP2816895B2 (ja) | スイッチング電源装置 | |
JPH07308062A (ja) | 一石フォワードコンバータ | |
JPH0626470B2 (ja) | スイッチング回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050912 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060108 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140127 Year of fee payment: 8 |
|
EXPY | Cancellation because of completion of term |