JP2816895B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスナバ回路を有するスイッチング電源装置に
関する。
関する。
［従来の技術］ トランスとスイッチとの直列回路を有するスイッチン
グ電源装置のトランスに対して並列にダイオードを介し
てコンデンサを接続することによってスナバ回路を形成
することは既に行われている。スナバ回路のダイオード
はスイッチのターンオフ時にトランスに発生するフライ
バック電圧によって導通し、コンデンサはサージ電圧を
吸収する。
グ電源装置のトランスに対して並列にダイオードを介し
てコンデンサを接続することによってスナバ回路を形成
することは既に行われている。スナバ回路のダイオード
はスイッチのターンオフ時にトランスに発生するフライ
バック電圧によって導通し、コンデンサはサージ電圧を
吸収する。
［発明が解決しようとする課題］ ところで、コンデンサがサージ電圧を吸収した周期の
次の周期で再びサージ電圧を吸収するためには、コンデ
ンサの電荷を次の周期までに放出しなければならない。
従来のスナバ回路ではコンデンサに並列に接続された抵
抗を使用して電荷を放出した。従って、必然的に電力損
失が生じた。
次の周期で再びサージ電圧を吸収するためには、コンデ
ンサの電荷を次の周期までに放出しなければならない。
従来のスナバ回路ではコンデンサに並列に接続された抵
抗を使用して電荷を放出した。従って、必然的に電力損
失が生じた。
そこで、本発明の目的はスナバ回路における電力損失
を軽減することができるスイッチング電源装置を提供す
ることにある。
を軽減することができるスイッチング電源装置を提供す
ることにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、直流電源の一端
と他端との間に接続されたトランスと第１のスイッチと
の直列回路と、前記第１のスイッチをオン・オフ制御す
る第１の制御回路と、前記トランスに接続された出力整
流平滑回路と、前記第１のスイッチのターンオフ時に発
生するサージ電圧を吸収するように前記トランスに並列
に接続されたダイオードと第１のコンデンサとの直列回
路と、前記第１のコンデンサに並列に接続された例えば
抵抗のようなインピーダンスとを備えたスイッチング電
源装置において、前記ダイオードに第２のスイッチを介
して並列に接続された第２のコンデンサと、前記第１の
スイッチのオフ期間の少なくとも一部において前記第２
のスイッチをオン制御するための第２の制御回路とが設
けられていることを特徴とするスイッチング電源装置に
係わるものである。
と他端との間に接続されたトランスと第１のスイッチと
の直列回路と、前記第１のスイッチをオン・オフ制御す
る第１の制御回路と、前記トランスに接続された出力整
流平滑回路と、前記第１のスイッチのターンオフ時に発
生するサージ電圧を吸収するように前記トランスに並列
に接続されたダイオードと第１のコンデンサとの直列回
路と、前記第１のコンデンサに並列に接続された例えば
抵抗のようなインピーダンスとを備えたスイッチング電
源装置において、前記ダイオードに第２のスイッチを介
して並列に接続された第２のコンデンサと、前記第１の
スイッチのオフ期間の少なくとも一部において前記第２
のスイッチをオン制御するための第２の制御回路とが設
けられていることを特徴とするスイッチング電源装置に
係わるものである。
なお、第１及び／又は第２のスイッチをオン・オフ制
御素子とダイオードとの逆並列回路又はダイオード内蔵
のFETで構成することが望ましい。
御素子とダイオードとの逆並列回路又はダイオード内蔵
のFETで構成することが望ましい。
また、第２のスイッチは第２のコンデンサの電圧に基
づいて制御することが望ましい。
づいて制御することが望ましい。
更にまた、第２のスイッチは出力電圧に比例して制御
することが望ましい。
することが望ましい。
［作 用］ 本発明によれば、サージ吸収したエネルギーの少なく
とも一部を第２のコンデンサと第２のスイッチの働きに
よってトランスに戻し、更に電源又は出力に戻すことが
可能になる。これにより、スナバ回路の電力損失が小さ
くなる。
とも一部を第２のコンデンサと第２のスイッチの働きに
よってトランスに戻し、更に電源又は出力に戻すことが
可能になる。これにより、スナバ回路の電力損失が小さ
くなる。
［第１の実施例］ 次に第１図及び第２図を参照して本発明の第１の実施
例に係わるオン・オフ型のスイッチング電源装置を説明
する。
例に係わるオン・オフ型のスイッチング電源装置を説明
する。
第１図において、整流器と平滑用コンデンサとから成
る直流電源１の一端と他端との間にトランス２の１次巻
線３と第１のスイッチ４との直列回路が接続されてい
る。第１のスイッチ４はソースをサブレストレートに接
続した形式のｎチャンネル絶縁ゲート型電界効果トラン
ジスタから成り、FET4aとこれに逆並列接続されたダイ
オード4bとで等価的に示されている。
る直流電源１の一端と他端との間にトランス２の１次巻
線３と第１のスイッチ４との直列回路が接続されてい
る。第１のスイッチ４はソースをサブレストレートに接
続した形式のｎチャンネル絶縁ゲート型電界効果トラン
ジスタから成り、FET4aとこれに逆並列接続されたダイ
オード4bとで等価的に示されている。
トランス２は２次巻線５及び３次巻線６を有する。ダ
イオード７とコンデンサ８とから成る整流平滑回路９は
２次巻線５と一対の出力端子10、11との間に接続されて
いる。一対の出力端子10、11間に接続された負荷13は整
流平滑回路９から安定化された直流電圧の供給を受け
る。
イオード７とコンデンサ８とから成る整流平滑回路９は
２次巻線５と一対の出力端子10、11との間に接続されて
いる。一対の出力端子10、11間に接続された負荷13は整
流平滑回路９から安定化された直流電圧の供給を受け
る。
３次巻線６は制御回路14を介してFET4aのゲートとソ
ースとの間に接続されている。制御回路14には起動抵抗
15を介して電源１が接続され、且つ出力電圧検出回路16
が接続されている。なお、制御回路14は特開昭62−1666
7号公報に開示されている回路と実質的に同一に構成さ
れており、FET4aを出力電圧が一定になるようにオン・
オフ制御する。
ースとの間に接続されている。制御回路14には起動抵抗
15を介して電源１が接続され、且つ出力電圧検出回路16
が接続されている。なお、制御回路14は特開昭62−1666
7号公報に開示されている回路と実質的に同一に構成さ
れており、FET4aを出力電圧が一定になるようにオン・
オフ制御する。
スナバ回路は１次巻線３にダイオード17を介して並列
接続された第１のコンデンサ18と、第１のコンデンサ18
に並列接続された抵抗19とダイオード17に第２のスイッ
チ20を介して並列接続された第２のコンデンサ21と、第
２のスイッチ20を制御するための制御回路22とから成
る。
接続された第１のコンデンサ18と、第１のコンデンサ18
に並列接続された抵抗19とダイオード17に第２のスイッ
チ20を介して並列接続された第２のコンデンサ21と、第
２のスイッチ20を制御するための制御回路22とから成
る。
第２のスイッチ20はソースをサブストレートに接続し
た形式のｎチャンネル絶縁ゲート型電界効果トランジス
タから成り、FET20aとこれに逆並列接続された内蔵ダイ
オード20bとの等価回路で示されている。
た形式のｎチャンネル絶縁ゲート型電界効果トランジス
タから成り、FET20aとこれに逆並列接続された内蔵ダイ
オード20bとの等価回路で示されている。
制御回路22は、比較器23と基準電源24とから成る。比
較器23の一方の入力端子は基準電源24を介して第２のコ
ンデンサ21の下端に接続され、他方の入力端子は第２の
コンデンサ21の上端に接続されているので、第２のコン
デンサ21の電圧が基準電圧24の基準電圧よりも高くなっ
た時にFET20aのゲートにオン制御信号が付与される。
較器23の一方の入力端子は基準電源24を介して第２のコ
ンデンサ21の下端に接続され、他方の入力端子は第２の
コンデンサ21の上端に接続されているので、第２のコン
デンサ21の電圧が基準電圧24の基準電圧よりも高くなっ
た時にFET20aのゲートにオン制御信号が付与される。
［動 作］ 電源１が接続され、起動抵抗15に基づいて制御回路14
が動作し、FET4aにゲート信号が与えられてこれがオン
になると、電源１とトランス１次巻線３とFET4aとから
成る閉回路が形成される。この時２次巻線５に誘起する
電圧は下向きであるので、ダイオード７がオフに保た
れ、コンデンサ８の充電電流は流れない。３次巻線６の
電圧はFET4aを正帰還駆動するように制御回路14に与え
られる。
が動作し、FET4aにゲート信号が与えられてこれがオン
になると、電源１とトランス１次巻線３とFET4aとから
成る閉回路が形成される。この時２次巻線５に誘起する
電圧は下向きであるので、ダイオード７がオフに保た
れ、コンデンサ８の充電電流は流れない。３次巻線６の
電圧はFET4aを正帰還駆動するように制御回路14に与え
られる。
制御回路14からFET4aに与えられていたオン制御信号
が消滅すると、FET4aはオフに転換する。この時、１次
巻線３に基づいて発生しようとするサージ電圧が第１及
び第２のコンデンサ18、21に基づいて吸収される。その
後、第２のスイッチ20のFET20aのオン期間に第１及び第
２のコンデンサ18、21と１次巻線３の漏洩インダクタン
スとから成る閉回路に基づく共振動作によってコンデン
サ18、21のエネルギーの少なくとも一部が１次巻線３に
移り、このエネルギーが１次巻線３と電源１と第１のス
イッチ４のダイオード4bとから成る回路で電源に帰還さ
れる。
が消滅すると、FET4aはオフに転換する。この時、１次
巻線３に基づいて発生しようとするサージ電圧が第１及
び第２のコンデンサ18、21に基づいて吸収される。その
後、第２のスイッチ20のFET20aのオン期間に第１及び第
２のコンデンサ18、21と１次巻線３の漏洩インダクタン
スとから成る閉回路に基づく共振動作によってコンデン
サ18、21のエネルギーの少なくとも一部が１次巻線３に
移り、このエネルギーが１次巻線３と電源１と第１のス
イッチ４のダイオード4bとから成る回路で電源に帰還さ
れる。
第２図は共振によって第２のコンデンサン21が第１図
に示すように充電された後の動作を示す。第２のコンデ
ンサ21が第１図に示すように上側が正極に充電されてい
る状態でFET4aがt1時点でオフに制御されると、１次巻
線３のフライバック電圧と第２のコンデンサ21の電圧と
に基づいて第２のスイッチ20のダイオード20bがオンに
なり、１次巻線３と第２のコンデンサ21とダイオード20
bと第１のコンデンサ18とから成る閉回路に第２図
（Ｃ）のt2〜t3期間に示す電流Ifが流れる。これによ
り、サージ電圧が抑制され、第１のスイッチ４の両端電
圧Vdsが第２図（Ａ）に示すように制限される。
に示すように充電された後の動作を示す。第２のコンデ
ンサ21が第１図に示すように上側が正極に充電されてい
る状態でFET4aがt1時点でオフに制御されると、１次巻
線３のフライバック電圧と第２のコンデンサ21の電圧と
に基づいて第２のスイッチ20のダイオード20bがオンに
なり、１次巻線３と第２のコンデンサ21とダイオード20
bと第１のコンデンサ18とから成る閉回路に第２図
（Ｃ）のt2〜t3期間に示す電流Ifが流れる。これによ
り、サージ電圧が抑制され、第１のスイッチ４の両端電
圧Vdsが第２図（Ａ）に示すように制限される。
第２のコンデンサ21がフライバック電圧で充電される
ことによって第１図とは逆の極性の充電電圧が基準電源
24の電圧よりも高くなると、比較器23からFET20aにゲー
ト信号が印加され、FET20aは第２図のt2時点の直後にオ
ンになる。
ことによって第１図とは逆の極性の充電電圧が基準電源
24の電圧よりも高くなると、比較器23からFET20aにゲー
ト信号が印加され、FET20aは第２図のt2時点の直後にオ
ンになる。
t3時点で第２のコンデンサ21の充電が完了すると、ダ
イオード20bがオフになり、代ってダイオード17がオン
になり、第２図（Ｂ）に示すように電流Idが第１のコン
デンサ18に流れる。これと同時に２次側のダイオード７
がオンになり、第２図（Ｅ）に示すように電流I2が流れ
る。即ち、オン期間にトランス２に蓄積されたエネルギ
ーがオフ期間にダイオード７を通って平滑コンデンサ８
及び負荷13に放出される。コンデンサ８の電圧は定電圧
化されているので、ダイオード７のオン期間における１
次及び３次巻線３及び６の電圧にほぼ一定である。
イオード20bがオフになり、代ってダイオード17がオン
になり、第２図（Ｂ）に示すように電流Idが第１のコン
デンサ18に流れる。これと同時に２次側のダイオード７
がオンになり、第２図（Ｅ）に示すように電流I2が流れ
る。即ち、オン期間にトランス２に蓄積されたエネルギ
ーがオフ期間にダイオード７を通って平滑コンデンサ８
及び負荷13に放出される。コンデンサ８の電圧は定電圧
化されているので、ダイオード７のオン期間における１
次及び３次巻線３及び６の電圧にほぼ一定である。
t4時点でトランス２の蓄積エネルギーの放出が終了す
ると、第１のコンデンサ18とFET20aと第２のコンデンサ
21と１次巻線３とから成る閉回路による第１及び第２の
コンデンサ18、21の放電が可能になり、共振動作で第２
のコンデンサ21のエネルギーが１次巻線３に移り、第２
のコンデンサ21は更に第１のコンデンサ18の電圧で第１
図に示す極性に逆充電される。t4〜t5期間は１次巻線３
に移ったエネルギーは、t5〜t6期間に１次巻線３と電源
１とダイオード4bとから成る閉回路で電源１のコンデン
サ（図示せず）に帰還される。なお、FET20aは第２のコ
ンデンサ21の電圧の低下で自動的にオフになる。t5〜t6
において１次巻線３と電源１とダイオード4bとの閉回路
に共振動作が生じると、３次巻線６にも振動電圧が発生
し、この時点でFET4aをオン制御することが可能にな
る。第１のスイッチ４のオン期間t6〜t7では第２図
（Ｄ）に示すように第１のスイッチ４を通って電流Ilが
流れる。この期間に第１のコンデンサ18のエネルギーは
抵抗19に放出される。
ると、第１のコンデンサ18とFET20aと第２のコンデンサ
21と１次巻線３とから成る閉回路による第１及び第２の
コンデンサ18、21の放電が可能になり、共振動作で第２
のコンデンサ21のエネルギーが１次巻線３に移り、第２
のコンデンサ21は更に第１のコンデンサ18の電圧で第１
図に示す極性に逆充電される。t4〜t5期間は１次巻線３
に移ったエネルギーは、t5〜t6期間に１次巻線３と電源
１とダイオード4bとから成る閉回路で電源１のコンデン
サ（図示せず）に帰還される。なお、FET20aは第２のコ
ンデンサ21の電圧の低下で自動的にオフになる。t5〜t6
において１次巻線３と電源１とダイオード4bとの閉回路
に共振動作が生じると、３次巻線６にも振動電圧が発生
し、この時点でFET4aをオン制御することが可能にな
る。第１のスイッチ４のオン期間t6〜t7では第２図
（Ｄ）に示すように第１のスイッチ４を通って電流Ilが
流れる。この期間に第１のコンデンサ18のエネルギーは
抵抗19に放出される。
本実施例は次の効果を有する。
（１） コンデンサ18、21で吸収されたサージ電圧吸収
エネルギーの全部を抵抗19に放出することなく、電源１
に戻すので、電力損失を低減させることができる。
エネルギーの全部を抵抗19に放出することなく、電源１
に戻すので、電力損失を低減させることができる。
（２） 損失を従来と同一にした場合には、サージ吸収
作用を高めてサージによる高周波ノイズを低減させるこ
とができる。
作用を高めてサージによる高周波ノイズを低減させるこ
とができる。
（３） 共振動作が生じるので、３次巻線６の振動電圧
でFET4aを確実にターンオフさせることが可能になる。
でFET4aを確実にターンオフさせることが可能になる。
（４） 第２のコンデンサ21の電圧に基づいてFET20aを
制御することによって、FET20aのオン期間を容易に決定
することができる。
制御することによって、FET20aのオン期間を容易に決定
することができる。
［第２の実施例］ 次に、第３図を参照して本発明の別の実施例に係わる
スイッチング電源装置を説明する。但し、第３図におい
て第１図と共通する部分には同一の符号を付してその説
明を省略する。
スイッチング電源装置を説明する。但し、第３図におい
て第１図と共通する部分には同一の符号を付してその説
明を省略する。
第３図はFET20aの制御回路において第１図と相違す
る。FET20aのゲート電圧を出力電圧に比例させて与える
ために、巻線31が設けられ、この巻線31にダイオード32
とコンデンサ33とから成る整流平滑回路が接続されてい
る。コンデンサ33の一端は第２のコンデンサ21の下端に
接続され、コンデンサ33の他端は抵抗34を介してFET20a
のゲートに接続されている。なお、第２のコンデンサ21
の下端とFET20aのゲートとの間にも抵抗35が接続されて
いる。
る。FET20aのゲート電圧を出力電圧に比例させて与える
ために、巻線31が設けられ、この巻線31にダイオード32
とコンデンサ33とから成る整流平滑回路が接続されてい
る。コンデンサ33の一端は第２のコンデンサ21の下端に
接続され、コンデンサ33の他端は抵抗34を介してFET20a
のゲートに接続されている。なお、第２のコンデンサ21
の下端とFET20aのゲートとの間にも抵抗35が接続されて
いる。
第３図の回路で第１のスイッチ４がターンオフする
と、第２のコンデンサ21が第１図と同様に充電され、こ
の電圧とコンデンサ33の電圧との和でFET20aのゲートが
制御される。正常動作中のオフ期間の巻線31の電圧はほ
ぼ一定であるので、コンデンサ33が一定電圧に充電され
ている。従って、第３図の回路は第１図の回路と実質的
に同一に動作する。
と、第２のコンデンサ21が第１図と同様に充電され、こ
の電圧とコンデンサ33の電圧との和でFET20aのゲートが
制御される。正常動作中のオフ期間の巻線31の電圧はほ
ぼ一定であるので、コンデンサ33が一定電圧に充電され
ている。従って、第３図の回路は第１図の回路と実質的
に同一に動作する。
ところで、負荷13の短絡で出力電圧が低下すると、巻
線31及びコンデンサ33の電圧が低下し、FET20aのオン時
間幅が狭くなる。即ち、第２図（Ｃ）の電流Ifがt5時点
より前に零になる。この結果、第１のスイッチ４のFET4
aと第２のスイッチ20のFET20aとが同時にオンになるこ
とを防ぐことができる。もし、誤まって２つのFET4a、2
0aが同時にオンになると、第１のコンデンサ18とFET20a
と第２のコンデンサ21とFET4aとから成る回路が形成さ
れ、電圧制御が不能になる。
線31及びコンデンサ33の電圧が低下し、FET20aのオン時
間幅が狭くなる。即ち、第２図（Ｃ）の電流Ifがt5時点
より前に零になる。この結果、第１のスイッチ４のFET4
aと第２のスイッチ20のFET20aとが同時にオンになるこ
とを防ぐことができる。もし、誤まって２つのFET4a、2
0aが同時にオンになると、第１のコンデンサ18とFET20a
と第２のコンデンサ21とFET4aとから成る回路が形成さ
れ、電圧制御が不能になる。
なお、第１図の回路において、負荷13の短絡で出力電
圧が低下し、オフ期間の１次巻線３の電圧も低下し、第
１のコンデンサ18の電圧と第２のコンデンサ21の電圧と
の和が１次巻線３の電圧よりも高くなり、３次巻線６に
FET4aをオン駆動する電圧が第２のスイッチ20のFET20a
のオン期間中に発生し、２つのFET4a、20aが同時にオン
するおそれがある。しかし、第３図にように出力電圧に
比例した電圧でFET20aを制御すると、２つのFET4a、20a
の同時オンが阻止される。
圧が低下し、オフ期間の１次巻線３の電圧も低下し、第
１のコンデンサ18の電圧と第２のコンデンサ21の電圧と
の和が１次巻線３の電圧よりも高くなり、３次巻線６に
FET4aをオン駆動する電圧が第２のスイッチ20のFET20a
のオン期間中に発生し、２つのFET4a、20aが同時にオン
するおそれがある。しかし、第３図にように出力電圧に
比例した電圧でFET20aを制御すると、２つのFET4a、20a
の同時オンが阻止される。
［変形例］ 本発明は上述の実施例に限定されるものではなく、例
えば次の変形が可能なものである。
えば次の変形が可能なものである。
（１） 第１及び第２のスイッチ４及び20をバイポーラ
トランジスタとダイオードとの逆並列回路で構成するこ
と、又は双方向スイッチで構成すること、又は一方向ス
イッチの逆並列回路で構成することができる。
トランジスタとダイオードとの逆並列回路で構成するこ
と、又は双方向スイッチで構成すること、又は一方向ス
イッチの逆並列回路で構成することができる。
（２） トランス２を単巻トランス構成にして出力電圧
を得ることができる。
を得ることができる。
（３） 第１のスイッチ４の制御回路14を、特開昭62−
166777号公報、特開昭62−2722867号公報、特開昭61−6
668号公報等に開示されている種々のオン・オフ制御回
路に置き換えることができる。
166777号公報、特開昭62−2722867号公報、特開昭61−6
668号公報等に開示されている種々のオン・オフ制御回
路に置き換えることができる。
［発明の効果］ 上述から明らかなように本発明によれば、スナバ回路
の電力損失の小さいスイッチング電源装置を提供するこ
とができる。
の電力損失の小さいスイッチング電源装置を提供するこ
とができる。
第１図は本発明の第１の実施例に係わるスイッチング電
源装置を示す回路図、 第２図は第１図の各部の状態を示す波形図、 第３図は第２の実施例のスイッチング電源装置を示す回
路図である。 １……直流電源、２……トランス、３……１次巻線、４
……第１のスイッチ、17……ダイオード、18……第１の
コンデンサ、20……第２のスイッチ、21……第２のコン
デンサ。
源装置を示す回路図、 第２図は第１図の各部の状態を示す波形図、 第３図は第２の実施例のスイッチング電源装置を示す回
路図である。 １……直流電源、２……トランス、３……１次巻線、４
……第１のスイッチ、17……ダイオード、18……第１の
コンデンサ、20……第２のスイッチ、21……第２のコン
デンサ。
Claims (5)
- 【請求項１】直流電源の一端と他端との間に接続された
トランスと第２のスイッチとの直列回路と、 前記第１のスイッチをオン・オフ制御する第１の制御回
路と、 前記トランスに接続された出力整流平滑回路と、 前記第１のスイッチのターンオフ時に発生するサージ電
圧を吸収するように前記トランスに並列に接続されたダ
イオードと第１のコンデンサとの直列回路と 前記第１のコンデンサに並列に接続されたインピーダン
スと、 を備えたスイッチング電源装置において、 前記ダイオードに第２のスイッチを介して並列に接続さ
れた第２のコンデンサと、 前記第１のスイッチのオフ期間の少なくとも一部におい
て前記第２のスイッチをオン制御するための第２の制御
回路と が設けられていることを特徴とするスイッチング電源装
置。 - 【請求項２】前記第１及び／又は第２のスイッチがオン
・オフ制御素子と前記オン・オフ制御素子に逆並列接続
されたダイオードとから成ることを特徴とする請求項１
記載のスイッチング電源装置。 - 【請求項３】前記第１及び／又は第２のスイッチがソー
ス・ドレイン間に接続されたダイオードを内蔵する絶縁
ゲート型電界効果トランジスタである請求項１記載のス
イッチング電源装置。 - 【請求項４】前記第２の制御回路は前記第２のコンデン
サの電圧が前記第１のスイッチのターンオフによって発
生するサージ電圧を吸収したことに基づいて所定値より
も高くなっている期間に前記オン・オフ制御素子又は前
記電界効果トランジスタをオン制御する回路である請求
項２又は３記載のスイッチング電源装置。 - 【請求項５】前記第２の制御回路は、前記第２のコンデ
ンサの電圧と前記整流平滑回路の出力電圧に対応する電
圧との和によって前記オン・オフ制御素子又は前記電界
効果トランジスタを制御する回路である請求項２又は３
記載のスイッチング電源装置。
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| JP26793290A JP2816895B2 (ja) | 1990-10-05 | 1990-10-05 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26793290A JP2816895B2 (ja) | 1990-10-05 | 1990-10-05 | スイッチング電源装置 |
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|---|---|
| JPH04145866A JPH04145866A (ja) | 1992-05-19 |
| JP2816895B2 true JP2816895B2 (ja) | 1998-10-27 |
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ID=17451610
Family Applications (1)
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|---|---|
| JP (1) | JP2816895B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2801164B1 (fr) * | 1999-11-17 | 2002-05-03 | Dev Ind Et Commercial D Aldim | Dispositif de fourniture d'energie electrique pour un ensemble de lampes a decharge d'un reseau d'eclairage |
-
1990
- 1990-10-05 JP JP26793290A patent/JP2816895B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145866A (ja) | 1992-05-19 |
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