JPH0615473Y2 - 直流電源の突入電流制限回路 - Google Patents
直流電源の突入電流制限回路Info
- Publication number
- JPH0615473Y2 JPH0615473Y2 JP11988288U JP11988288U JPH0615473Y2 JP H0615473 Y2 JPH0615473 Y2 JP H0615473Y2 JP 11988288 U JP11988288 U JP 11988288U JP 11988288 U JP11988288 U JP 11988288U JP H0615473 Y2 JPH0615473 Y2 JP H0615473Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- capacitor
- circuit
- inrush current
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Dc-Dc Converters (AREA)
Description
【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案はスイッチング方式の直流電源に係り、特にシス
テム全体の立上げ時などに発生する大電流を制限する突
入電流制限回路の動作の改善に関する。
テム全体の立上げ時などに発生する大電流を制限する突
入電流制限回路の動作の改善に関する。
＜従来の技術＞ 第３図は本出願人の提案に係る実開昭63-90983号（実願
昭61-185894）『直流安定化電源』で開示した装置の回
路図である。商用の交流電源１が、電源スイッチ２を介
してダイオードブリッジ等よりなる整流回路３に接続さ
れ、突入電流制限回路６を介してＤＣ−ＤＣコンバータ
部５に整流された信号が供給される。ＤＣ−ＤＣコンバ
ータ部５はコンデンサＣ３で整流された信号を平滑化し
て、メイントランスＴの一次巻線ｎ１に送り、ＦＥＴ等
のスイッチング素子Ｑ２によってオンオフしている。す
るとメイントランスＴの二次巻線ｎ２にスイッチング信
号が誘起されるので、これを整流平滑化回路ＲＥで直流
化して出力端子51,52に直流電圧ＥＯを発生する。
昭61-185894）『直流安定化電源』で開示した装置の回
路図である。商用の交流電源１が、電源スイッチ２を介
してダイオードブリッジ等よりなる整流回路３に接続さ
れ、突入電流制限回路６を介してＤＣ−ＤＣコンバータ
部５に整流された信号が供給される。ＤＣ−ＤＣコンバ
ータ部５はコンデンサＣ３で整流された信号を平滑化し
て、メイントランスＴの一次巻線ｎ１に送り、ＦＥＴ等
のスイッチング素子Ｑ２によってオンオフしている。す
るとメイントランスＴの二次巻線ｎ２にスイッチング信
号が誘起されるので、これを整流平滑化回路ＲＥで直流
化して出力端子51,52に直流電圧ＥＯを発生する。
この直流電圧Ｅｏの安定化について説明すると、誤差ア
ンプＯＰが直流電圧ＥＯと所定の基準電圧Ｅｓとを比較
して誤差信号を求め、この誤差信号を小さくする方向に
パルス幅制御回路ＣＮＴが制御信号を発生し、この制御
信号は絶縁トランスを介してスイッチング素子Ｑ２の制
御端子に送られている。
ンプＯＰが直流電圧ＥＯと所定の基準電圧Ｅｓとを比較
して誤差信号を求め、この誤差信号を小さくする方向に
パルス幅制御回路ＣＮＴが制御信号を発生し、この制御
信号は絶縁トランスを介してスイッチング素子Ｑ２の制
御端子に送られている。
突入電流制限回路６は、整流回路３の出力端子31,32に
抵抗Ｒ１，ダイオードＤ１，コンデンサＣ１が直列に接
続されると共に、ドレイン端子が端子31と、ソース端子
がコンデンサＣ３と、ゲート端子がコンデンサＣ２とダ
イオードＤ１の接続点と接続されたＦＥＴ素子Ｑ１と、
一次巻線ｎ１に生ずるリセット電圧ＶＲを分圧してゲー
ト端子に与える分圧抵抗Ｒ２，Ｒ３とよりなる。尚、一
次巻線ｎ１の両端にはコンデンサＣ２とダイオードＤ２
からなる直流回路が接続されており、トランスＴのバッ
クスイング電圧（スイッチング素子Ｑ２がオンからオフ
状態に遷移した時点で、一次巻線ｎ１に蓄えられている
電圧をいい、この電圧をＦＥＴ素子Ｑ１のリセットにも
用いているからリセット電圧ＶＲとも言う）を吸収して
いる。
抵抗Ｒ１，ダイオードＤ１，コンデンサＣ１が直列に接
続されると共に、ドレイン端子が端子31と、ソース端子
がコンデンサＣ３と、ゲート端子がコンデンサＣ２とダ
イオードＤ１の接続点と接続されたＦＥＴ素子Ｑ１と、
一次巻線ｎ１に生ずるリセット電圧ＶＲを分圧してゲー
ト端子に与える分圧抵抗Ｒ２，Ｒ３とよりなる。尚、一
次巻線ｎ１の両端にはコンデンサＣ２とダイオードＤ２
からなる直流回路が接続されており、トランスＴのバッ
クスイング電圧（スイッチング素子Ｑ２がオンからオフ
状態に遷移した時点で、一次巻線ｎ１に蓄えられている
電圧をいい、この電圧をＦＥＴ素子Ｑ１のリセットにも
用いているからリセット電圧ＶＲとも言う）を吸収して
いる。
このように構成された装置の動作を次に説明する。第４
図は電源投入時の突入電流Ｉinの波形図で、(A)が第３
図の装置の波形図である。ここで一次突入とはＤＣ−Ｄ
Ｃコンバータ部５が非動作状態で流れる電流を言い、二
次突入とはＤＣ−ＤＣコンバータ部５が動作開始状態と
なって流れる電流を言う。
図は電源投入時の突入電流Ｉinの波形図で、(A)が第３
図の装置の波形図である。ここで一次突入とはＤＣ−Ｄ
Ｃコンバータ部５が非動作状態で流れる電流を言い、二
次突入とはＤＣ−ＤＣコンバータ部５が動作開始状態と
なって流れる電流を言う。
一次突入は、コンデンサＣ３に蓄電が開始されるために
ピーク性の電流が流れる。そこで、ＦＥＴのドレインソ
ース間抵抗がソースゲート間電圧により変化することを
用いて、スイッチ２をオンした状態で最初ＦＥＴ素子Ｑ
１の抵抗を大きくし、徐々に抵抗を小さくすることによ
って突入電流を小さくしている。
ピーク性の電流が流れる。そこで、ＦＥＴのドレインソ
ース間抵抗がソースゲート間電圧により変化することを
用いて、スイッチ２をオンした状態で最初ＦＥＴ素子Ｑ
１の抵抗を大きくし、徐々に抵抗を小さくすることによ
って突入電流を小さくしている。
二次突入は、ＤＣ−ＤＣコンバータ部５が動作を開始す
る際に生じるピーク性の電流である。リセット電圧ＶＲ
が発生してＦＥＴ素子Ｑ１をオン状態にし、抵抗を小さ
くして通電状態での損失を小さくする。
る際に生じるピーク性の電流である。リセット電圧ＶＲ
が発生してＦＥＴ素子Ｑ１をオン状態にし、抵抗を小さ
くして通電状態での損失を小さくする。
＜考案が解決しようとする課題＞ しかし、二次突入の際には突入電流Ｉinにリンギング
Ｖｂが発生している。この原因はＦＥＴのオン抵抗の低
下が急激であるために、リセット電圧ＶＲのリップルに
よってオン抵抗が変動するためである。そこで、突入電
流Ｉinの変動のピークが過大になるという課題があっ
た。
Ｖｂが発生している。この原因はＦＥＴのオン抵抗の低
下が急激であるために、リセット電圧ＶＲのリップルに
よってオン抵抗が変動するためである。そこで、突入電
流Ｉinの変動のピークが過大になるという課題があっ
た。
本考案はこのような課題を解決したもので、二次突入の
さいの突入電流Ｉinの変動が小さな直流電源の突入電流
制限回路を提供することを目的とする。
さいの突入電流Ｉinの変動が小さな直流電源の突入電流
制限回路を提供することを目的とする。
＜課題を解決するための手段＞ このような目的を達成する本考案は、直流電圧を入力す
るスイッチング方式のＤＣ−ＤＣコンバータ部を用いて
出力電圧を安定化する直流電源において、次の構成とし
たものである。
るスイッチング方式のＤＣ−ＤＣコンバータ部を用いて
出力電圧を安定化する直流電源において、次の構成とし
たものである。
即ち、前記直流電圧が印加される端子間に接続された抵
抗、ダイオード及び第１のコンデンサの直列回路と、前
記直流電圧が印加される端子と前記ＤＣ−ＤＣコンバー
タ部間に接続され、前記第１のコンデンサに得られる電
圧がゲートに印加されるＦＥＴ素子と、前記ＤＣ−ＤＣ
コンバータ部から得られるリセット電圧を分圧し、前記
ＦＥＴ素子のゲートに与える分圧抵抗と、前記ＦＥＴ素
子のドレインとゲートの間に設けられた第２のコンデン
サとよりなる突入電流制限回路を備えたことを特徴とし
ている。
抗、ダイオード及び第１のコンデンサの直列回路と、前
記直流電圧が印加される端子と前記ＤＣ−ＤＣコンバー
タ部間に接続され、前記第１のコンデンサに得られる電
圧がゲートに印加されるＦＥＴ素子と、前記ＤＣ−ＤＣ
コンバータ部から得られるリセット電圧を分圧し、前記
ＦＥＴ素子のゲートに与える分圧抵抗と、前記ＦＥＴ素
子のドレインとゲートの間に設けられた第２のコンデン
サとよりなる突入電流制限回路を備えたことを特徴とし
ている。
＜作用＞ 本考案の各構成要素はつぎの作用をする。第２のコンデ
ンサはミラー効果によって、リセット電圧に起因するＦ
ＥＴのオン抵抗の変化を緩和する。然して二次突入の際
に生じるピークを抑制している。
ンサはミラー効果によって、リセット電圧に起因するＦ
ＥＴのオン抵抗の変化を緩和する。然して二次突入の際
に生じるピークを抑制している。
＜実施例＞ 以下図面を用いて、本考案を説明する。
第１図は、本考案の一実施例を示す要部回路図である。
尚第１図において、前記第３図と同一作用をするものに
は同一符号をつけ説明を省略する。図において、コンデ
ンサＣ１はＦＥＴ素子Ｑ１のドレイン端子とゲート端子
の間に接続したもので、結果として抵抗Ｒ１とダイオー
ドＤ１と並列に接続したものにもなっている。
尚第１図において、前記第３図と同一作用をするものに
は同一符号をつけ説明を省略する。図において、コンデ
ンサＣ１はＦＥＴ素子Ｑ１のドレイン端子とゲート端子
の間に接続したもので、結果として抵抗Ｒ１とダイオー
ドＤ１と並列に接続したものにもなっている。
第２図は第１図の回路を詳細に説明した回路図である。
入力直流電圧ＶinはスイッチＳＷを介して、フィルタ回
路４に導かれる。フィルタ回路４はヒューズＦと、高周
波成分を除去するチョークコイルＬ１と、このチョーク
コイルＬ１に対して対称に設置されたコンデンサＣ５，
Ｃ６よりなる。突入電流制限回路６はフィルタ回路４を
通過した直流電圧の電流を制限する回路で、第３図の回
路にコンデンサＣ１を加えたものである。ＤＣ−ＤＣコ
ンバータ部５は、第３図に示してある整流平滑化回路Ｒ
Ｅと、誤差アンプＯＰと、パルス幅制御回路ＣＮＴを省
略してあると共に、絶縁トランスＴ２の二次側巻線ｎ３
の回路を詳細に示したものである。即ち、二次巻線ｎ３
に誘起された信号は抵抗Ｒ７を介してトランジスタＱ３
のベース端子に入力される。トランジスタＱ３はベース
端子印加された信号に従いオンオフ動作をして、スイッ
チング素子Ｑ２の制御端子に抵抗Ｒ５を介して制御信号
を送る。抵抗Ｒ５と二次巻線ｎ３との間には、ダイオー
ドＤ３を装着してスイッチング素子Ｑ２の動作との干渉
を防止すると共に、抵抗Ｒ６を介してトランジスタＱ３
のベース端子に接続されている。
入力直流電圧ＶinはスイッチＳＷを介して、フィルタ回
路４に導かれる。フィルタ回路４はヒューズＦと、高周
波成分を除去するチョークコイルＬ１と、このチョーク
コイルＬ１に対して対称に設置されたコンデンサＣ５，
Ｃ６よりなる。突入電流制限回路６はフィルタ回路４を
通過した直流電圧の電流を制限する回路で、第３図の回
路にコンデンサＣ１を加えたものである。ＤＣ−ＤＣコ
ンバータ部５は、第３図に示してある整流平滑化回路Ｒ
Ｅと、誤差アンプＯＰと、パルス幅制御回路ＣＮＴを省
略してあると共に、絶縁トランスＴ２の二次側巻線ｎ３
の回路を詳細に示したものである。即ち、二次巻線ｎ３
に誘起された信号は抵抗Ｒ７を介してトランジスタＱ３
のベース端子に入力される。トランジスタＱ３はベース
端子印加された信号に従いオンオフ動作をして、スイッ
チング素子Ｑ２の制御端子に抵抗Ｒ５を介して制御信号
を送る。抵抗Ｒ５と二次巻線ｎ３との間には、ダイオー
ドＤ３を装着してスイッチング素子Ｑ２の動作との干渉
を防止すると共に、抵抗Ｒ６を介してトランジスタＱ３
のベース端子に接続されている。
このように構成された装置の動作を、一部従来例の説明
と重複するが、次に説明する。
と重複するが、次に説明する。
スイッチＳＷが閉じられると、抵抗Ｒ１を介して入力
直流電圧ＶinによってコンデンサＣ２の充電が為され
る。
直流電圧ＶinによってコンデンサＣ２の充電が為され
る。
コンデンサＣ２の充電電圧が、スイッチング素子Ｑ１
のゲートソース間に印加される。暫くすると、相互コン
ダクタンスｇｍが増大する電圧に達して、ＦＥＴ素子Ｑ
１を通してコンデンサＣ３の充電がされる。
のゲートソース間に印加される。暫くすると、相互コン
ダクタンスｇｍが増大する電圧に達して、ＦＥＴ素子Ｑ
１を通してコンデンサＣ３の充電がされる。
コンデンサＣ３の充電が行われると、ＦＥＴ素子Ｑ１
のソース電圧が上昇するから、ゲートソース間の電圧は
減少し、平衡状態に至る。然して、コンデンサＣ３充電
のための一次突入電流は制限される。
のソース電圧が上昇するから、ゲートソース間の電圧は
減少し、平衡状態に至る。然して、コンデンサＣ３充電
のための一次突入電流は制限される。
コンデンサＣ３の充電完了後、ＤＣ−ＤＣコンバータ
部５の動作電圧に達すると、スイッチング素子Ｑ２がス
イッチング動作を開始して、一次巻線ｎ１にパルス性の
信号が流れ出す。
部５の動作電圧に達すると、スイッチング素子Ｑ２がス
イッチング動作を開始して、一次巻線ｎ１にパルス性の
信号が流れ出す。
ＤＣ−ＤＣコンバータ部５の動作開始と共に、一次巻
線ｎ１のリセット電圧ＶＲがダイオードＤ２とコンデン
サＣ４によって整流され、分圧抵抗Ｒ２，Ｒ３で分圧さ
れてＦＥＴ素子Ｑ１のゲートソース間に加わる。
線ｎ１のリセット電圧ＶＲがダイオードＤ２とコンデン
サＣ４によって整流され、分圧抵抗Ｒ２，Ｒ３で分圧さ
れてＦＥＴ素子Ｑ１のゲートソース間に加わる。
するとスイッチング素子Ｑ２のオン抵抗が急激に減少
して、二次突入電流が急増する。
して、二次突入電流が急増する。
ＦＥＴ素子Ｑ１のコンデンサＣ１が充電されているか
ら、ＦＥＴ素子Ｑ１がオンすると二次突入電流が緩和さ
れる。コンデンサＣ１はミラー効果（本来真空管の格子
−陰極間における実効容量が増加する効果を言うが、こ
こではＦＥＴに類推適用してゲート・ドレイン間の容量
が相互コンダクタンスｇｍ倍されることを言う）によ
り、抵抗Ｒ３とコンデンサＣ２による平滑回路よりもリ
ップル低減効果が大きくなる。
ら、ＦＥＴ素子Ｑ１がオンすると二次突入電流が緩和さ
れる。コンデンサＣ１はミラー効果（本来真空管の格子
−陰極間における実効容量が増加する効果を言うが、こ
こではＦＥＴに類推適用してゲート・ドレイン間の容量
が相互コンダクタンスｇｍ倍されることを言う）によ
り、抵抗Ｒ３とコンデンサＣ２による平滑回路よりもリ
ップル低減効果が大きくなる。
第４図(B)は第２図の装置の波形図で、(A)とは時間軸及
び縦軸を同一にしてある。リンギングＶａがリンギング
Ｖｂの半分以下に減少している。
び縦軸を同一にしてある。リンギングＶａがリンギング
Ｖｂの半分以下に減少している。
＜考案の効果＞ 以上説明したように、本考案によればコンデンサＣ１の
ミラー効果によって、ＦＥＴ素子Ｑ１のオン抵抗の急激
な変化を緩和しているので、二次突入電流のピークが小
さくなる。これにより、ヒューズの溶断やスイッチ接点
の溶着を防止したまま、ＤＣ−ＤＣコンバータの立上り
時間を短くすることができる。
ミラー効果によって、ＦＥＴ素子Ｑ１のオン抵抗の急激
な変化を緩和しているので、二次突入電流のピークが小
さくなる。これにより、ヒューズの溶断やスイッチ接点
の溶着を防止したまま、ＤＣ−ＤＣコンバータの立上り
時間を短くすることができる。
第１図は本考案の一実施例を示す要部回路図、第２図は
第１図の回路を詳細に説明した回路図、第３図は従来装
置の回路図、第４図は第２図及び第３図の装置の動作を
比較した波形図である。 Ｑ１…ＦＥＴ素子、Ｑ２…スイッチング素子、 Ｃ２…第２のコンデンサ。
第１図の回路を詳細に説明した回路図、第３図は従来装
置の回路図、第４図は第２図及び第３図の装置の動作を
比較した波形図である。 Ｑ１…ＦＥＴ素子、Ｑ２…スイッチング素子、 Ｃ２…第２のコンデンサ。
Claims (1)
- 【請求項１】直流電圧を入力するスイッチング方式のＤ
Ｃ−ＤＣコンバータ部を用いて出力電圧を安定化する直
流電源において、 前記直流電圧が印加される端子間に接続された抵抗、ダ
イオード及び第１のコンデンサよりなる直列回路と、 前記直流電圧が印加される端子と前記ＤＣ−ＤＣコンバ
ータ部間に接続され、前記第１のコンデンサに得られる
電圧がゲートに印加されるＦＥＴ素子と、 前記ＤＣ−ＤＣコンバータ部から得られるリセット電圧
を分圧し、前記ＦＥＴ素子のゲートに与える分圧抵抗
と、 前記ＦＥＴ素子のドレインとゲートの間に設けられた第
２のコンデンサと、 よりなる突入電流制限回路を備えたことを特徴とする直
流電源の突入電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11988288U JPH0615473Y2 (ja) | 1988-09-14 | 1988-09-14 | 直流電源の突入電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11988288U JPH0615473Y2 (ja) | 1988-09-14 | 1988-09-14 | 直流電源の突入電流制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241632U JPH0241632U (ja) | 1990-03-22 |
| JPH0615473Y2 true JPH0615473Y2 (ja) | 1994-04-20 |
Family
ID=31365500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11988288U Expired - Lifetime JPH0615473Y2 (ja) | 1988-09-14 | 1988-09-14 | 直流電源の突入電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0615473Y2 (ja) |
-
1988
- 1988-09-14 JP JP11988288U patent/JPH0615473Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241632U (ja) | 1990-03-22 |
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