JP2009303384A

JP2009303384A - 降圧型スイッチングレギュレータ

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Publication number: JP2009303384A
Application number: JP2008154908A
Authority: JP
Inventors: Kenichi Okajima; 健一岡島
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-06-13
Filing date: 2008-06-13
Publication date: 2009-12-24
Anticipated expiration: 2028-06-13
Also published as: JP5280114B2

Abstract

【課題】本発明は、低入力電圧時の軽負荷動作における効率を改善することが可能な降圧型スイッチングレギュレータの制御回路を提供することを目的とする。
【解決手段】本発明に係る降圧型スイッチングレギュレータ２００の制御回路１００は、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位より高いとき、オン信号ＳＩＧ１０を無効化する軽負荷モード検出部３０と、軽負荷モードでスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が駆動されるとき、出力監視コンパレータ１０の入力段に所定のオフセットを与えるオフセット制御部４０と、を有して成る構成とされている。
【選択図】図１

Description

本発明は、降圧型スイッチングレギュレータに関するものであり、特に、同期整流方式のスイッチングレギュレータの制御技術に関する。

図１３は、同期整流方式の降圧型スイッチングレギュレータの一従来例を示すブロック図であり、図１４は、その軽負荷時における動作波形図である。なお、本従来例は、本願出願人が特許文献１で開示・提案しているものである。

上記従来の降圧型スイッチングレギュレータにおいて、出力監視コンパレータ１０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなるとオン信号ＳＩＧ１０を出力する。パルス変調器１２は、オン信号ＳＩＧ１０が出力されてからオン時間Ｔｏｎだけ所定レベルとなるパルス信号ＳＩＧ１６を生成する。ドライバ回路２０は、パルス信号ＳＩＧ１６に基づき、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２をデッドタイムを挟んで交互にオンする。軽負荷モード検出部３０は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点のスイッチング電圧Ｖｓｗと接地電位とを比較し、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位よりも高いとき、オン信号ＳＩＧ１０を無効化する。

国際公開２００６／１３７２１３号パンフレット

確かに、上記従来の降圧型スイッチングレギュレータであれば、回路面積の増加を抑えつつ、軽負荷時の効率を改善することが可能である。

ところで、通常の軽負荷動作では、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回り、同期整流用トランジスタＭ２のゲートに入力される第２制御信号Ｖｇ２がハイレベルからローレベルとされたとき、出力電流Ｉｏｕｔは逆流し始める。このとき、出力電流Ｉｏｕｔは、スイッチングトランジスタＭ１のボディダイオードＤ１を通して逆流するため、スイッチング電圧Ｖｓｗは入力電圧Ｖｉｎより高くなる（図１４の時刻Ｔａ、Ｔｂを参照）。また、このスイッチング電圧Ｖｓｗの上昇に伴って、出力電圧Ｖｏｕｔも上昇し、出力監視コンパレータ１０に供給されている基準電圧Ｖｒｅｆよりも高い電位になる。

軽負荷モード検出部３０は、このようなスイッチング電圧Ｖｓｗの状態を検出して、軽負荷モードであることを認識する。このとき、軽負荷モード検出部３０の出力信号ＳＩＧ１２は、第２制御信号Ｖｇ２のローレベル遷移と同時にハイレベルに立ち上がるのではなく、所定の時定数を持って徐々に上昇する。従って、第２制御信号Ｖｇ２がローレベルとされてから暫くは、出力信号ＳＩＧ１２がローレベルに維持されるので、ＡＮＤゲート１４によってオン信号ＳＩＧ１０のハイレベルがマスクされる。また、その後に出力信号ＳＩＧ１２がハイレベルとなった際には、すでにオン信号ＳＩＧ１０もローレベルとなっているため、スイッチングトランジスタＭ１がオンされることはない。このような動作により、軽負荷時の不必要なスイッチングを避けることができる。

しかしながら、入力電圧Ｖｉｎが低いときには、出力電流Ｉｏｕｔの逆流に伴う出力電圧Ｖｏｕｔの上昇分が十分でなくなり、場合によっては、出力電圧Ｖｏｕｔが基準電位Ｖｒｅｆよりも低い電位までしか上昇しないおそれがあった。このような場合には、出力監視コンパレータ１０の出力信号ＳＩＧ１０がハイレベルに維持される。一方、先にも述べた通り、軽負荷モード検出部３０の出力信号ＳＩＧ１２は、第２制御信号Ｖｇ２がローレベルとされてから暫くはローレベルに維持されるが、これがハイレベルに遷移される時点（図１４の時刻Ｔｃを参照）で、出力信号ＳＩＧ１０が未だにハイレベルに維持されていた場合には、もはやこれをマスクすることはできず、ＡＮＤゲート１４の出力信号ＳＩＧ１４がハイレベルとなる。その結果、スイッチングトランジスタＭ１が不必要にスイッチングされてしまう。

なお、軽負荷モード検出部３０の時定数を大きく設定し、オン信号ＳＩＧ１０のマスク期間を延ばせば、上記の課題をある程度緩和することは可能であるが、マスク期間を延ばし過ぎると、出力電圧Ｖｏｕｔのリップル増大など、スイッチングレギュレータの特性劣化を招いてしまうため、マスク期間の調整幅には限界があった。

本発明は、上記の問題点に鑑み、低入力電圧時の軽負荷動作における効率を改善することが可能な降圧型スイッチングレギュレータの制御回路を提供することを目的とする。

上記目的を達成すべく、本発明に係る降圧型スイッチングレギュレータの制御回路は、同期整流方式の降圧型スイッチングレギュレータの制御回路であって、前記スイッチングレギュレータの出力電圧とその目標値である基準電圧とを比較し、前記出力電圧が前記基準電圧より低くなるとオン信号を出力する出力監視コンパレータと；前記出力監視コンパレータからオン信号が出力されてから所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と；前記パルス変調器から出力されるパルス信号に基づき、第１、第２制御信号を生成し、前記第１制御信号によりスイッチングトランジスタを、前記第２制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と；前記スイッチングトランジスタと前記同期整流用トランジスタの接続点に現れるスイッチング電圧を所定の閾値電圧と比較し、前記出力監視コンパレータから前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記閾値電圧より高いとき、前記オン信号を無効化する軽負荷モード検出部と；軽負荷モードで前記スイッチングトランジスタ及び前記同期整流用トランジスタが駆動されるとき、前記出力監視コンパレータの入力段、前記基準電圧、及び、前記出力監視コンパレータに帰還入力される出力電圧の少なくともいずれか一に所定のオフセットを与えるオフセット制御部と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る制御回路において、前記軽負荷モード検出部は、前記スイッチング電圧を前記閾値電圧と比較する軽負荷検出用コンパレータと；前記第２制御信号によってセットされ、前記軽負荷検出用コンパレータの出力信号によってリセットされる第１フリップフロップ回路と；前記第１フリップフロップ回路がセットされた状態においてアクティブとなり、前記第２制御信号を遅延して出力する一方、非アクティブの状態においては、前記第２制御信号を遅延せずに出力する遅延回路と；を有して成り、前記パルス変調器は、前記遅延回路の出力信号と前記オン信号との論理演算結果に基づいて前記パルス信号を生成する構成（第２の構成）にするとよい。

また、上記第２の構成から成る制御回路において、前記オフセット制御部は、前記第２制御信号をトリガとしてワンショットパルス信号を生成するワンショット生成部と；前記第１制御信号と前記第１フリップフロップ回路の出力信号との論理演算を行う論理ゲートと；前記ワンショットパルス信号によってセットされ、前記論理ゲートの出力信号によってリセットされる第２フリップフロップ回路と；を有して成り、前記出力監視コンパレータは、前記第２フリップフロップ回路の出力信号に基づいて、前記出力監視コンパレータの入力段、前記基準電圧、及び、前記出力監視コンパレータに帰還入力される出力電圧の少なくともいずれか一に所定のオフセットを与える構成（第３の構成）にするとよい。

また、上記第３の構成から成る制御回路は、一つの半導体基板上に一体集積化された構成（第４の構成）にするとよい。

また、本発明に係る降圧型スイッチングレギュレータは、入力端子と接地端との間に直列に接続されたスイッチングトランジスタ及び同期整流用トランジスタを含むスイッチングレギュレータ出力回路と、前記スイッチングトランジスタ及び前記同期整流用トランジスタを駆動する上記第１〜第４いずれかの構成から成る制御回路を有して成る構成（第５の構成）とされている。

また、本発明に係る電子機器は、電池と、マイクロプロセッサと、前記電池の電圧を降圧して前記マイクロプロセッサに供給する上記第５の構成から成る降圧型スイッチングレギュレータと、を有して成る構成（第６の構成）とされている。

なお、以上の構成要素の任意の組み合わせや配置の変更、並びに、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータの制御回路であれば、低入力電圧時の軽負荷動作における効率を改善することが可能となる。

（第１の実施の形態）
図１は、第１の実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。図２は、図１の降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、例えばノート型パソコンであり、電池３１０、マイクロプロセッサ３２０、降圧型スイッチングレギュレータ２００を備える。

電池３１０は、例えば複数のリチウムイオン電池のセルで構成され、１２Ｖ程度の電池電圧Ｖｂａｔを出力する。マイクロプロセッサ３２０は、様々な演算処理を行い、また電子機器３００全体を統括的に制御するブロックであり、電源電圧が１．５Ｖ程度で動作するＬＳＩである。

本実施形態に係る降圧型スイッチングレギュレータ２００は、１２Ｖ程度の電池電圧Ｖｂａｔを降圧して、マイクロプロセッサ３２０の電源電圧として供給する。マイクロプロセッサ３２０は、演算処理を行う際には消費電流が大きく、演算処理を行わない待機状態においては、消費電流を低下させ、省電力化を図る。従って、降圧型スイッチングレギュレータ２００からマイクロプロセッサ３２０に流れる電流Ｉｏｕｔは、マイクロプロセッサ３２０の動作状態によって大きく変化する。本実施形態に係る降圧型スイッチングレギュレータ２００は、消費電流が非常に小さいモードで動作するデバイスを負荷として高効率に電圧変換を行う用途に好適に使用される。以下、図１をもとに、降圧型スイッチングレギュレータ２００の構成について詳細に説明する。

降圧型スイッチングレギュレータ２００は、スイッチングレギュレータ出力回路１２０と、制御回路１００を含む。スイッチングレギュレータ出力回路１２０は、一般的な同期整流方式の降圧型スイッチングレギュレータの出力回路であって、入力端子２０２に印加された入力電圧Ｖｉｎを降圧し、出力端子２０４から出力電圧Ｖｏｕｔを出力する。入力電圧Ｖｉｎは、図２の電池電圧Ｖｂａｔである。入力端子２０２と接地端との間には、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が直列に接続される。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであり、ゲートに印加される第１制御信号Ｖｇ１、第２制御信号Ｖｇ２によりオン／オフが制御される。なお、図中の符号Ｄ１、Ｄ２で示されている素子は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のバックゲートとドレインとの間に存在するボディダイオード（寄生ダイオード）である。

スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続点と出力端子２０４との間には、出力インダクタＬ１が設けられる。出力キャパシタＣｏは、出力端子２０４と接地端との間に設けられる。本実施の形態において、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続点の電圧をスイッチング電圧Ｖｓｗと呼ぶ。また、出力インダクタＬ１に流れる電流をインダクタ電流ＩＬと呼ぶ。このインダクタ電流ＩＬは、出力キャパシタＣｏに向かって流れる向きを正とする。また、出力キャパシタＣｏから出力端子２０４を介して負荷に流れる電流を出力電流Ｉｏｕｔと呼ぶ。

制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のゲートに印加すべき第１制御信号Ｖｇ１、第２制御信号Ｖｇ２を生成し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン／オフを制御する。降圧型スイッチングレギュレータ２００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が交互にオン／オフを繰り返すことにより、出力インダクタＬ１によりエネルギ変換が行われ、入力電圧Ｖｉｎが降圧される。降圧された電圧は、出力インダクタＬ１、出力キャパシタＣｏによって平滑化され、出力電圧Ｖｏｕｔとして出力される。

制御回路１００は、一つの半導体基板に集積化されたＬＳＩチップである。本実施の形態においては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、制御回路１００の外部に設けられるが、制御回路１００に内蔵してもよい。制御回路１００は、入出力用の端子として、第１スイッチング端子１０２、第２スイッチング端子１０４、帰還端子１０６、スイッチング電圧検出端子１０８を備える。第１スイッチング端子１０２は、スイッチングトランジスタＭ１のゲートに接続されており、第２スイッチング端子１０４は、同期整流用トランジスタＭ２のゲートに接続されている。第１スイッチング端子１０２、第２スイッチング端子１０４からは、それぞれ、第１制御信号Ｖｇ１、第２制御信号Ｖｇ２が出力される。帰還端子１０６は、降圧型スイッチングレギュレータ２００の出力端子２０４と接続され、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが帰還される端子である。スイッチング電圧検出端子１０８は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続点に接続され、スイッチング電圧Ｖｓｗが入力される。

制御回路１００は、出力監視コンパレータ１０と、パルス変調器１２と、ドライバ回路２０と、軽負荷モード検出部３０と、オフセット制御部４０を含む。この制御回路１００は、所定のオン時間Ｔｏｎの期間、スイッチングトランジスタＭ１をオンし、同期整流用トランジスタＭ２をオフする第１状態と、同期整流用トランジスタＭ２をオンし、スイッチングトランジスタＭ１をオフする第２状態を交互に繰り返す。第１状態と第２状態の間には、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオンしない期間（以下、デッドタイムＴｄと呼ぶ）が設けられる。

制御回路は、第１状態において、所定のオン時間Ｔｏｎの間、スイッチングトランジスタＭ１を介して出力キャパシタＣｏを充電し、出力電圧Ｖｏｕｔをわずかに上昇させる。オン時間Ｔｏｎ経過後、第２状態に移行し、同期整流用トランジスタＭ２をオンする。第２状態において、出力電圧Ｖｏｕｔが所定の基準電圧Ｖｒｅｆまで低下すると、制御回路１００は、再度第１状態に移行する。

この第１、第２状態間の遷移は、出力監視コンパレータ１０、パルス変調器１２によって行われる。出力監視コンパレータ１０は、反転入力端子に降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが入力され、第１非反転入力端子にソフトスタート電圧Ｖｓｓが入力され、第２非反転入力端子に基準電圧Ｖｒｅｆが入力される。出力監視コンパレータ１０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔと、ソフトスタート電圧Ｖｓｓと基準電圧Ｖｒｅｆのいずれか低い方とを比較し、前者が後者よりも低くなるとハイレベルのオン信号ＳＩＧ１０を出力する。パルス変調器１２は、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されてから所定のオン時間Ｔｏｎの間、ハイレベルとなるパルス信号ＳＩＧ１６を生成する。出力監視コンパレータ１０は、出力電圧Ｖｏｕｔを抵抗により分圧して基準電圧Ｖｒｅｆと比較してもよい。

なお、降圧型スイッチングレギュレータ２００が起動してから所定のソフトスタート期間が経過するまでの間は、基準電圧Ｖｒｅｆよりもソフトスタート電圧Ｖｓｓの方が低いため、出力監視コンパレータ１０では、出力電圧Ｖｏｕｔとソフトスタート電圧Ｖｓｓが比較される。一方、降圧型スイッチングレギュレータ２００が起動してから上記のソフトスタート期間が経過し、ソフトスタート電圧Ｖｓｓが基準電圧Ｖｒｅｆを上回るレベルまで上昇すると、出力監視コンパレータ１０では、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆが比較される。このような構成とすることにより、降圧型スイッチングレギュレータ２００の起動直後に、出力キャパシタＣｏに突入電流が流れることを防止することができる。

パルス変調器１２は、ＡＮＤゲート１４、ＲＳフリップフロップ回路１６、オン時間設定回路１８を含む。ＡＮＤゲート１４は、出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０と、軽負荷モード検出部３０から出力される軽負荷検出信号ＳＩＧ１２の論理積を出力する。ＲＳフリップフロップ回路１６のセット端子には、ＡＮＤゲート１４の出力信号ＳＩＧ１４が入力されており、軽負荷検出信号ＳＩＧ１２がハイレベルのときには、オン信号ＳＩＧ１０によりセットされる。

オン時間設定回路１８は、ＲＳフリップフロップ回路１６の反転出力信号ＳＩＧ１６’が入力される。オン時間設定回路１８は、ＲＳフリップフロップ回路１６がセットされてから所定のオン時間Ｔｏｎ経過後に、ハイレベルのリセット信号ＳＩＧ１８を出力する。このリセット信号ＳＩＧ１８により、ＲＳフリップフロップ回路１６はリセットされる。ＲＳフリップフロップ回路１６の出力信号ＳＩＧ１６は、出力監視コンパレータ１０からオン信号ＳＩＧ１０が出力されてからオン時間Ｔｏｎが経過するまでの期間、ハイレベルとなり、その後、再度オン信号ＳＩＧ１０が出力されるまでの期間、ローレベルとなる。パルス変調器１２は、ＲＳフリップフロップ回路１６の出力信号ＳＩＧ１６及び反転出力信号ＳＩＧ１６’をパルス信号として出力する。

ドライバ回路２０は、パルス変調器１２から出力されるパルス信号ＳＩＧ１６、ＳＩＧ１６’及び出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０に基づき、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２をデッドタイムＴｄを挟んで交互にオンする。図３は、ドライバ回路２０の構成を示す回路図である。ドライバ回路２０は、ＲＳフリップフロップ回路２１、第１デッドタイム生成回路２２、第２デッドタイム生成回路２３、第１バッファ回路２４、第２バッファ回路２５を含む。

第１デッドタイム生成回路２２、第１バッファ回路２４は、パルス信号ＳＩＧ１６に基づき、第１制御信号Ｖｇ１を生成する。第１デッドタイム生成回路２２は、パルス信号ＳＩＧ１６の立ち上がりエッジ（以下、ポジエッジと呼ぶ）から所定のデッドタイムＴｄ経過後にその出力をハイレベルとし、パルス信号ＳＩＧ１６の立ち下がりエッジ（以下、ネガエッジと呼ぶ）と同時にその出力をローレベルとする。第１バッファ回路２４は、第１デッドタイム生成回路２２の出力信号に基づき、第１制御信号Ｖｇ１を生成する。

ＲＳフリップフロップ回路２１、第２デッドタイム生成回路２３、第２バッファ回路２５は、パルス信号ＳＩＧ１６’に基づき、第２制御信号Ｖｇ２を生成する。ＲＳフリップフロップ回路２１のセット端子には、パルス信号ＳＩＧ１６’が入力され、リセット端子には、オン信号ＳＩＧ１０が入力される。ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７は、第２デッドタイム生成回路２３に入力される。第２デッドタイム生成回路２３は、ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７のポジエッジから所定のデッドタイムＴｄ経過後にその出力をハイレベルとし、出力信号ＳＩＧ１７のネガエッジと同時にその出力をローレベルとする。第２バッファ回路２５は、第２デッドタイム生成回路２３の出力信号に基づき、第２制御信号Ｖｇ２を生成する。

スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２は、それぞれ、第１制御信号Ｖｇ１、第２制御信号Ｖｇ２がハイレベルの期間にオンすることから、デッドタイムＴｄの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、いずれもオフとなる。

ここで、出力監視コンパレータ１０、パルス変調器１２、ドライバ回路２０、スイッチングレギュレータ出力回路１２０の動作について、図４をもとに説明する。図４は、降圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートである。ここでは、説明の簡略化のため、軽負荷検出信号ＳＩＧ１２はハイレベルであるとし、ＡＮＤゲート１４を無視して考える。同様に、オフセット制御信号Ｓｄはハイレベルであるとし、出力監視コンパレータ１０のオフセットは無視して考える。

時刻Ｔ０に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなると、出力監視コンパレータ１０からハイレベルのオン信号ＳＩＧ１０が出力される。このオン信号ＳＩＧ１０によって、ＲＳフリップフロップ回路１６はセットされ、パルス信号ＳＩＧ１６はハイレベルとなる。

パルス信号ＳＩＧ１６がハイレベルとなってからデッドタイムＴｄ経過後の時刻Ｔ１において、ドライバ回路２０は、第１制御信号Ｖｇ１をハイレベルとしてスイッチングトランジスタＭ１をオンして、出力電圧Ｖｏｕｔを上昇させる。また、オン時間設定回路１８は、時刻Ｔ０から所定のオン時間Ｔｏｎ経過後の時刻Ｔ２において、ハイレベルのリセット信号ＳＩＧ１８を出力する。このリセット信号ＳＩＧ１８によってＲＳフリップフロップ回路１６はリセットされ、パルス信号ＳＩＧ１６はローレベルとなる。ドライバ回路２０は、時刻Ｔ２に第１制御信号Ｖｇ１をローレベルとしてスイッチングトランジスタＭ１をオフする。

ドライバ回路２０は、時刻Ｔ２からデッドタイムＴｄ経過後の時刻Ｔ３において、第２制御信号Ｖｇ２をハイレベルとする。第２制御信号Ｖｇ２がハイレベルになると、同期整流用トランジスタＭ２がオンし、出力電圧Ｖｏｕｔが下降し始める。その後、時刻Ｔ４において、出力電圧Ｖｏｕｔが再び基準電圧Ｖｒｅｆまで低下すると、出力監視コンパレータ１０は、ハイレベルのオン信号ＳＩＧ１０を出力し、ＲＳフリップフロップ回路１６をセットする。

図４に示すように、軽負荷検出信号ＳＩＧ１２がハイレベルのとき、ＲＳフリップフロップ回路１６の反転出力信号ＳＩＧ１６’と、ＲＳフリップフロップ回路２１の出力信号ＳＩＧ１７は同じ信号となっている。従って、重負荷時のみを考えた場合、ＲＳフリップフロップ回路２１は設けなくてもよいことになる。ＲＳフリップフロップ回路２１を設ける理由については後述する。

本実施の形態に係る降圧型スイッチングレギュレータ２００は、時刻Ｔ０〜Ｔ４の状態を繰り返すことにより、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を駆動し、出力電圧Ｖｏｕｔを所定の基準電圧Ｖｒｅｆに安定化する。

図１に戻る。本実施の形態に係る制御回路１００は、軽負荷時における効率を改善するために、軽負荷モード検出部３０をさらに備える。軽負荷モード検出部３０は、スイッチング電圧Ｖｓｗと接地電位（０Ｖ）とを比較し、出力監視コンパレータ１０からハイレベルのオン信号ＳＩＧ１０が出力されるタイミングにおいて、スイッチング電圧Ｖｓｗが接地電位より高いとき、オン信号ＳＩＧ１０を強制的にローレベルに固定して無効化する。

軽負荷モード検出部３０は、軽負荷検出用コンパレータ３１、ＲＳフリップフロップ回路３２、遅延回路３３を含む。

軽負荷検出用コンパレータ３１の非反転入力端子は接地されており、反転入力端子にはスイッチング電圧Ｖｓｗが入力される。軽負荷検出用コンパレータ３１は、スイッチング電圧Ｖｓｗと接地電位とを比較し、Ｖｓｗ＜０Ｖのときハイレベル、Ｖｓｗ＞０Ｖのときローレベルとなる比較信号ＳＩＧ２０を出力する。

ＲＳフリップフロップ回路３２のリセット端子は、軽負荷検出用コンパレータ３１の出力端子と接続され、比較信号ＳＩＧ２０が入力される。また、ＲＳフリップフロップ回路３２のセット端子は、第２スイッチング端子１０４と接続され、第２制御信号Ｖｇ２が入力される。ＲＳフリップフロップ回路３２から出力される軽負荷監視信号ＳＩＧ２２は、遅延回路３３に出力される。

遅延回路３３は、ＲＳフリップフロップ回路３２がセットされた状態においてアクティブ（Ｍ１４オン）となり、同期整流用トランジスタＭ２の第２制御信号Ｖｇ２を遅延し、非アクティブ（Ｍ１４オフ）の状態においては、第２制御信号Ｖｇ２を遅延せずに出力する。遅延回路３３の出力信号は、軽負荷検出信号ＳＩＧ１２としてパルス変調器１２に出力される。

遅延回路３３は、第１トランジスタＭ１０、第２トランジスタＭ１２、第３トランジスタＭ１４、遅延抵抗Ｒ１０、遅延キャパシタＣ１０を含む。

遅延回路３３は、電源電圧と接地間に直列接続された第１トランジスタＭ１０、遅延抵抗Ｒ１０、及び、第２トランジスタＭ１２を含む。第１トランジスタＭ１０、第２トランジスタＭ１２のゲートは共通に接続され、第２制御信号Ｖｇ２が入力される。第１トランジスタＭ１０、第２トランジスタＭ１２、遅延抵抗Ｒ１０は、第２制御信号Ｖｇ２を反転して出力するインバータである。

遅延抵抗Ｒ１０と第２トランジスタＭ１２の接続点と接地間には、遅延キャパシタＣ１０及び第３トランジスタＭ１４が直列に接続される。第３トランジスタＭ１４の制御端子であるゲートには、ＲＳフリップフロップ回路３２の出力信号ＳＩＧ２２が入力される。第３トランジスタＭ１４は、ＲＳフリップフロップ回路３２から出力される軽負荷監視信号ＳＩＧ２２がハイレベルのときオン、軽負荷監視信号ＳＩＧ２２がローレベルのときオフとなる。第３トランジスタＭ１４がオンのとき、遅延キャパシタＣ１０と遅延抵抗Ｒ１０とによってＣＲ回路が形成され、遅延回路３３から出力される軽負荷検出信号ＳＩＧ１２は、ＣＲ時定数に従って上昇する。一方、第３トランジスタＭ１４がオフのとき、遅延キャパシタＣ１０の一端は開放されるため、ＣＲ回路は形成されず、遅延回路３３は、第２制御信号Ｖｇ２の反転信号を遅延せずに出力する。このようにして、遅延回路３３は、ＲＳフリップフロップ回路３２から出力される軽負荷監視信号ＳＩＧ２２に基づき、アクティブ／非アクティブの状態が切り替えられる。

また、本実施の形態に係る制御回路１００は、低入力電圧時の軽負荷動作における効率を改善するために、オフセット制御部４０をさらに備える。オフセット制御部４０は、軽負荷モードでスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が駆動されるとき、出力監視コンパレータ１０の入力段に所定のオフセットを与える手段であり、インバータ４２と、ワンショット生成部４４と、ＡＮＤゲート４６と、ＲＳフリップフロップ４８と、を有して成る。

インバータ４２は、第２制御信号Ｖｇの反転信号Ｓａを生成し、これをワンショット生成部４４に出力する。ワンショット生成部４４は、反転信号Ｓａのポジエッジをトリガとしてワンショットパルス信号Ｓｂを生成し、これをＲＳフリップフロップ回路４８のセット入力端に出力する。ＡＮＤゲート４６は、第１制御信号Ｖｇ１と軽負荷監視信号ＳＩＧ２２との論理積信号Ｓｃを生成し、これをＲＳフリップフロップ４８のリセット入力端に出力する。ＲＳフリップフロップ回路４８は、ワンショットパルス信号Ｓｂのポジエッジで出力信号をハイレベルにセットし、論理積信号Ｓｃのポジエッジで出力信号をローレベルにリセットする。なお、ＲＳフリップフロップ回路４８は、リセット入力端に入力される論理積信号Ｓｃがハイレベルである限り、セット入力端に入力されるワンショットパルス信号Ｓｂに関係なく、その出力信号をローレベルとするリセット優先型のＲＳフリップフロップである。ＲＳフリップフロップ回路４８の出力信号は、オフセット制御信号Ｓｄとして、出力監視コンパレータ１０に出力される。

図５は、出力監視コンパレータ１０の一構成例を示す回路図である。本構成例の出力監視コンパレータ１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ７と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ４と、定電流源Ｉ１〜Ｉ５と、抵抗Ｒ１〜Ｒ３と、インバータＩＮＶ１、ＩＮＶ２と、を有して成る。

トランジスタＰ１〜Ｐ３のソースは、いずれも定電流源Ｉ１を介して電源端に接続されている。トランジスタＰ１のドレインは、抵抗Ｒ１及び抵抗Ｒ３を介して、接地端に接続されている。トランジスタＰ２、Ｐ３のドレインは、いずれも抵抗Ｒ２を介して接地端に接続されている。トランジスタＰ１のゲートは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＰ２のゲートは、ソフトスタート電圧Ｖｓｓの印加端に接続されている。トランジスタＰ３のゲートは、基準電圧Ｖｒｅｆの印加端に接続されている。トランジスタＮ１のドレインは、抵抗Ｒ１と抵抗Ｒ３の接続ノードに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のゲートは、オフセット制御信号Ｓｄの印加端に接続されている。トランジスタＰ４のソースは、定電流源Ｉ２を介して、電源端に接続されている。トランジスタＰ４のドレインは、接地端に接続されている。トランジスタＰ４のゲートは、トランジスタＰ２、Ｐ３のドレインに接続されている。トランジスタＰ５、Ｐ６のソースは、いずれも定電流源Ｉ３を介して電源端に接続されている。トランジスタＰ５のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＰ５のゲートは、トランジスタＰ４のソースに接続されている。トランジスタＰ６のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＰ６のゲートは、トランジスタＰ７のソースに接続されている。トランジスタＮ２、Ｎ３のゲートは、いずれもトランジスタＮ２のドレインに接続されている。トランジスタＮ２、Ｎ３のソースは、いずれも接地端に接続されている。トランジスタＰ７のソースは、定電流源Ｉ４を介して電源端に接続されている。トランジスタＰ７のドレインは、接地端に接続されている。トランジスタＰ７のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＮ４のドレインは、定電流源Ｉ５を介して電源端に接続される一方、インバータＩＮＶ１、ＩＮＶ２を介してオン信号ＳＩＧ１０の出力端にも接続されている。トランジスタＮ４のソースは接地端に接続されている。トランジスタＮ４のゲートは、トランジスタＮ３のドレインに接続されている。

上記構成から成る出力監視コンパレータ１０において、オフセット制御信号Ｓｄがハイレベルである場合には、トランジスタＮ１がオンとなり、抵抗Ｒ３の両端間がショートされる。従って、出力監視コンパレータ１０の入力段には、何らオフセットが与えられない状態となる。一方、オフセット制御信号Ｓｄがローレベルである場合には、トランジスタＮ１がオフとなり、抵抗Ｒ３が回路に組み込まれる。従って、出力監視コンパレータ１０の入力段には、所定のオフセット（抵抗Ｒ３での電圧降下分）が与えられた状態となる。

以上のように構成された降圧型スイッチングレギュレータ２００の動作について、図６〜図８をもとに説明する。図６は、重負荷時における降圧型スイッチングレギュレータ２００の動作波形図を示す。図７は、軽負荷時における降圧型スイッチングレギュレータ２００の動作波形図を示す。また、図８は、重負荷時、軽負荷時におけるインダクタ電流ＩＬ、出力電流Ｉｏｕｔを示す。

まず、重負荷時の基本動作（降圧動作並びに軽負荷検出動作）について、図６及び図８（ａ）を参照しながら説明する。図６において、時刻Ｔ０〜Ｔ１の期間は、同期整流用トランジスタＭ２がオンの状態を示している。同期整流用トランジスタＭ２がオンのとき、スイッチング電圧Ｖｓｗは、ほぼ接地電位となる。図４で説明した通り、同期整流用トランジスタＭ２がオンの期間においては、出力電圧Ｖｏｕｔは時間とともに低下する。時刻Ｔ１に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ると、出力監視コンパレータ１０の出力であるオン信号ＳＩＧ１０はハイレベルとなる。

時刻Ｔ１にオン信号ＳＩＧ１０がハイレベルとなると、ドライバ回路２０は、第２制御信号Ｖｇ２をハイレベルからローレベルに切り替え、同期整流用トランジスタＭ２をオフする。このとき、遅延回路３３は非アクティブであり、第２制御信号Ｖｇ２を反転して出力するため、軽負荷検出信号ＳＩＧ１２は時刻Ｔ１にハイレベルとなる。時刻Ｔ１に、オン信号ＳＩＧ１０、軽負荷検出信号ＳＩＧ１２がともにハイレベルとなると、ＡＮＤゲート１４の出力信号ＳＩＧ１４はハイレベルとなり、ＲＳフリップフロップ回路１６がセットされ、パルス信号ＳＩＧ１６がハイレベルとなる。

ここで、重負荷時におけるインダクタ電流ＩＬの向きに着目する。図８（ａ）に示すように、スイッチングトランジスタＭ１がオンする第１期間Ｔｐ１、及び、同期整流用トランジスタＭ２がオンする第２期間Ｔｐ２のいずれにおいても、インダクタ電流ＩＬは正である。従って、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２がいずれもオフされるデッドタイムＴｄの期間、インダクタ電流ＩＬは、ボディダイオードＤ２を介して供給される。ボディダイオードＤ２を介して接地端からインダクタ電流ＩＬが流れると、スイッチング電圧Ｖｓｗは、接地電位よりもボディダイオードＤ２の順方向降下電圧Ｖｆだけ低い負電圧（＝−Ｖｆ）となる。

時刻Ｔ１にボディダイオードＤ２がオンし、スイッチング電圧Ｖｓｗが負となると、軽負荷検出用コンパレータ３１は、ハイレベルの比較信号ＳＩＧ２０を出力する。ハイレベルの比較信号ＳＩＧ２０によってＲＳフリップフロップ回路３２はリセットされ、ＲＳフリップフロップ回路３２から出力される軽負荷監視信号ＳＩＧ２２はローレベルとなる。この軽負荷監視信号ＳＩＧ２２がローレベルのとき、遅延回路３３は非アクティブとなるため、第２制御信号Ｖｇ２を反転して出力する。その結果、軽負荷検出信号ＳＩＧ１２はハイレベルとなる。オン信号ＳＩＧ１０、軽負荷検出信号ＳＩＧ１２がともにハイレベルとなると、ＡＮＤゲート１４の出力信号ＳＩＧ１４もハイレベルとなるため、ＲＳフリップフロップ回路１６がセットされ、パルス信号ＳＩＧ１６がハイレベルとなる。

ドライバ回路２０は、時刻Ｔ１にパルス信号ＳＩＧ１６がハイレベルとなってからデッドタイムＴｄ経過後の時刻Ｔ２に、第１制御信号Ｖｇ１をハイレベルとして、スイッチングトランジスタＭ１をオンする。スイッチングトランジスタＭ１がオンの期間、スイッチング電圧Ｖｓｗは、入力電圧Ｖｉｎにほぼ等しくなる。スイッチングトランジスタＭ１がオンされると、出力電圧Ｖｏｕｔは上昇を開始する。

時刻Ｔ１から所定のオン時間Ｔｏｎ経過後の時刻Ｔ３に、ＲＳフリップフロップ回路１６がリセットされ、パルス信号ＳＩＧ１６はローレベルとなる。同時に、ドライバ回路２０は、第１制御信号Ｖｇ１をローレベルとして、スイッチングトランジスタＭ１をオフする。時刻Ｔ３にスイッチングトランジスタＭ１がオフされると、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が両方ともオフとなる。その結果、インダクタ電流ＩＬは、時刻Ｔ１〜Ｔ２と同様に、ボディダイオードＤ２を介して供給される。この間、スイッチング電圧Ｖｓｗは−Ｖｆとなり、比較信号ＳＩＧ２０はハイレベルとなる。このとき、ＲＳフリップフロップ回路３２はリセット状態であるため、軽負荷監視信号ＳＩＧ２２はローレベルから変化しない。

時刻Ｔ３から所定のデッドタイムＴｄ経過後の時刻Ｔ４に、ドライバ回路２０は、第２制御信号Ｖｇ２をハイレベルとして同期整流用トランジスタＭ２をオンする。このとき、遅延回路３６は非アクティブであるため、軽負荷検出信号ＳＩＧ１２は、遅延なくローレベルに遷移する。時刻Ｔ５に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで低下すると、出力監視コンパレータ１０は、再度ハイレベルのオン信号ＳＩＧ１０を出力する。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００は、重負荷時において、時刻Ｔ１〜Ｔ５に示す動作を一周期として降圧動作を行い、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ付近に安定させる。

次に、重負荷時のオフセット制御動作について説明する。時刻Ｔ１において、第２制御信号Ｖｇ２がローレベルとされると、反転信号Ｓａはハイレベルとされ、ワンショットパルス信号Ｓｂは、反転信号Ｓａのポジエッジをトリガとしてハイレベルとされる。その結果、オフセット制御信号Ｓｄはハイレベルにセットされ、出力監視コンパレータ１０は、その入力段に何らオフセットが与えられていない状態となる。

なお、時刻Ｔ１〜Ｔ５において、第１制御信号Ｖｇ１と軽負荷監視信号ＳＩＧ２２の少なくとも一方は必ずローレベルとされており、論理積信号Ｓｃは常にローレベルとされるため、ＲＳフリップフロップ回路３３はリセットされることなく、オフセット制御信号Ｓｄはハイレベルに維持される。また、時刻Ｔ５以降についても、時刻Ｔ１〜Ｔ５と同様の動作が行われ、オフセット制御信号Ｓｄはハイレベルに維持される。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００は、重負荷時において、オフセット制御信号Ｓｄをハイレベルに維持し、出力監視コンパレータ１０の入力段に対して何らオフセットを与えない状態となる。

次に、軽負荷時の基本動作（降圧動作並びに軽負荷検出動作）について、図７及び図８（ｂ）を参照しながら説明する。図７において、時刻Ｔ０〜Ｔ４までは重負荷の状態を示しており、時刻Ｔ４に軽負荷に切り替わったものとする。

時刻Ｔ４に軽負荷に切り替わると、インダクタ電流ＩＬ及び出力電流Ｉｏｕｔは、図８（ｂ）に示す波形となる。図８（ｂ）で斜線を付した部分は、インダクタ電流ＩＬが負となっている。従って、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフするデッドタイムＴｄにおいて、インダクタ電流ＩＬは、出力キャパシタＣｏからボディダイオードＤ１を介して入力端子２０２に流れることになる。このとき、ボディダイオードＤ１はオンするため、スイッチング電圧Ｖｓｗは、入力端子２０２に印加される入力電圧Ｖｉｎよりも、ダイオードＤ１の順方向降下電圧Ｖｆだけ高い電圧（＝Ｖｉｎ＋Ｖｆ）となる。

図７に戻る。時刻Ｔ４以降、出力電圧Ｖｏｕｔは徐々に低下していく。時刻Ｔ５に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低くなると、出力監視コンパレータ１０は、ハイレベルのオン信号ＳＩＧ１０を出力する。このオン信号ＳＩＧ１０によって、ドライバ回路２０内部のＲＳフリップフロップ回路２１はリセットされるため、第２制御信号Ｖｇ２はローレベルとなり、同期整流用トランジスタＭ２がオフされる。時刻Ｔ５に同期整流用トランジスタＭ２がオフすると、図８（ｂ）で説明したように、ボディダイオードＤ１を介してインダクタ電流ＩＬが流れることになる。その結果、スイッチング電圧Ｖｓｗは、Ｖｉｎ＋Ｖｆまで上昇し、出力電圧Ｖｏｕｔもこれに伴って上昇する。

ここで、時刻Ｔ５における軽負荷モード検出部３０の動作に着目する。時刻Ｔ５においてはＶｓｗ＞０Ｖであるため、比較信号ＳＩＧ２０はローレベルのままとなる。従って、ＲＳフリップフロップ回路３２はリセットされず、軽負荷監視信号ＳＩＧ２２はハイレベルを保持し続ける。軽負荷監視信号ＳＩＧ２２がハイレベルのとき、第３トランジスタＭ１４はオンとなり、遅延回路３３はアクティブとなり、軽負荷検出信号ＳＩＧ１２は、時定数を持って上昇していく。時刻Ｔ５において、オン信号ＳＩＧ１０はハイレベルであるが、軽負荷検出信号ＳＩＧ１２は、遅延されることによりローレベルとなるため、ＡＮＤゲート１４の出力信号ＳＩＧ１４はローレベルとなる。その結果、時刻Ｔ５において、ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６はローレベルを保持し続ける。

パルス信号ＳＩＧ１６がローレベルを保持し続けると、ドライバ回路２０によるスイッチングトランジスタＭ１、同期整流用トランジスタＭ２の駆動がいずれも停止する。時刻Ｔ５以降、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が共にハイインピーダンスになると、スイッチングレギュレータ出力回路１２０の出力インダクタＬ１、出力キャパシタＣｏによりＬＣ共振が誘起され、出力電圧Ｖｏｕｔは振動しながら徐々に低下していく。このようにして、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに低下するまでの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作が停止される。

以上のように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、軽負荷時においてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギュレータ２００全体の変換効率を改善することができる。

軽負荷状態の検出には、抵抗素子による電圧降下ではなく、接地から入力電圧より広い範囲でフルスイングするスイッチング電圧Ｖｓｗをモニタする。その結果、軽負荷検出用コンパレータ３１として高性能なコンパレータを用いる必要がないため、回路面積の増大を抑えることができる。

また、パルス変調器１２は、遅延した第２制御信号Ｖｇ２すなわち軽負荷検出信号ＳＩＧ１２とオン信号ＳＩＧ１０をＡＮＤゲート１４により論理演算し、その結果に基づきパルス信号ＳＩＧ１６を生成する。その結果、第２制御信号Ｖｇ２が遅延される軽負荷状態において、オン信号ＳＩＧ１０を無効化し、スイッチング動作を停止することができる。

さらに、軽負荷検出用コンパレータ３１を設け、第２制御信号Ｖｇ２に遅延を与える遅延回路３３のアクティブ／非アクティブをスイッチング電圧Ｖｓｗに基づいて切り替えることにより、第２制御信号Ｖｇ２を軽負荷時にのみ遅延してオン信号ＳＩＧ１０を無効化し、スイッチング動作を停止することができる。

次に、軽負荷時のオフセット制御動作について説明する。先述したように、時刻Ｔ５以降、第１制御信号Ｖｇ１及び第２制御信号Ｖｇ２がいずれもローレベルに維持され、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の駆動がいずれも停止されると、出力電圧Ｖｏｕｔは一旦上昇した後、振動しながら徐々に低下していく。そして、時刻Ｔ６において、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ったときに、オン信号ＳＩＧ１０がハイレベルとなる。一方、軽負荷検出信号ＳＩＧ１２は、時刻Ｔ５から所定の時定数を持ってハイレベルに立ち上がって以降、時刻Ｔ６においてもハイレベルに維持されている。従って、オン信号ＳＩＧ１０は、軽負荷検出信号ＳＩＧ１２によってマスクされることなく、論理積信号ＳＩＧ１４としてＲＳフリップフロップ回路１６のセット入力端子に入力される。その結果、時刻Ｔ６において、パルス信号ＳＩＧ１６はハイレベルにセットされ、ドライバ回路２０では、時刻Ｔ６〜時刻Ｔ１０にかけて、先に述べた一連の動作による第１制御信号Ｖｇ１及び第２制御信号Ｖｇ２の生成が行われる。

ここで、時刻Ｔ７において、第１制御信号Ｖｇ１がハイレベルとされたとき、軽負荷監視信号ＳＩＧ２２はハイレベルに維持されているため、論理積信号Ｓｃはハイレベルとなる。その結果、ＲＳフリップフロップ回路４８がリセットされ、オフセット制御信号Ｓｄがローレベルとなるので、出力監視コンパレータ１０の入力段には、所定のオフセットが与えられる。なお、図７では、上記のオフセット付与により、見かけ上の基準電圧Ｖｒｅｆが高められている様子を描写している。

その後、時刻Ｔ８、Ｔ９を経て、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のオン／オフ状態が切り替えられると、出力電圧Ｖｏｕｔは上昇から下降に転じる。そして、時刻Ｔ１０において、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで下回ると、出力監視コンパレータ１０は、ハイレベルのオン信号ＳＩＧ１０を出力する。このオン信号ＳＩＧ１０によって、ドライバ回路２０内部のＲＳフリップフロップ回路２１はリセットされるため、第２制御信号Ｖｇ２はローレベルとなり、同期整流用トランジスタＭ２がオフされる。

このとき、時刻Ｔ１０においてはＶｓｗ＞０Ｖであるため、比較信号ＳＩＧ２０はローレベルのままとなる。従って、ＲＳフリップフロップ回路３２はリセットされず、軽負荷監視信号ＳＩＧ２２はハイレベルを保持し続ける。軽負荷監視信号ＳＩＧ２２がハイレベルのとき、第３トランジスタＭ１４はオンとなり、遅延回路３３はアクティブとなり、軽負荷検出信号ＳＩＧ１２は、時定数を持って上昇していく。時刻Ｔ１０において、オン信号ＳＩＧ１０はハイレベルであるが、軽負荷検出信号ＳＩＧ１２は、遅延されることによりローレベルとなるため、ＡＮＤゲート１４の出力信号ＳＩＧ１４はローレベルとなる。その結果、時刻Ｔ１０において、ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６はローレベルを保持し続けるので、時刻Ｔ１０以降、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のスイッチング動作が停止される。このような状況は、先述の時刻Ｔ５と同様である。

なお、時刻Ｔ１０において、第２制御信号Ｖｇ２がローレベルとされると、反転信号Ｓａはハイレベルとされ、ワンショットパルス信号Ｓｂは、反転信号Ｓａのポジエッジをトリガとしてハイレベルとされる。その結果、オフセット制御信号Ｓｄがハイレベルにセットされて、出力監視コンパレータ１０は、その入力段に何らオフセットが与えられていない状態に戻される。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、軽負荷モードでスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が駆動されるとき（図７では時刻Ｔ７〜時刻Ｔ１０）に、出力監視コンパレータ１０の入力段にオフセットを与えて、見かけ上の基準電圧Ｖｒｅｆを持ち上げておくことができる。従って、時刻Ｔ９以降、上昇から下降に転じる出力電圧Ｖｏｕｔは、上記のオフセットが与えられていない場合に比べて、より高い電圧レベルで基準電圧Ｖｒｅｆを下回ることになる。

従って、時刻Ｔ１０において、出力監視コンパレータ１０の入力段に与えられていたオフセットが解除され、見かけ上の基準電圧Ｖｒｅｆが元の電圧レベルまで戻されると、出力電圧Ｖｏｕｔは、その時点における基準電圧Ｖｒｅｆよりも、上記のオフセット分だけ高い電圧レベルまで持ち上げられた形となる。このような構成とすることにより、例えば入力電圧Ｖｉｎが低く、時刻Ｔ１０以降、出力電圧Ｖｏｕｔが十分に持ち上がらない場合であっても、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを長期間に亘って下回ることはなくなるので、遅延回路３３の時定数を不必要に大きく設定しなくても、オン信号ＳＩＧ１０のハイレベル期間を軽負荷検出信号ＳＩＧ１２で適切にマスクすることが可能となり、延いては、不要なスイッチング動作を停止して、降圧型スイッチングレギュレータ２００全体の変換効率を改善することが可能となる。

（第２の実施の形態）
図９は、第２の実施の形態に係る降圧型スイッチングレギュレータ２００ａの構成を示す回路図である。同図において、図１と同一もしくは同等の構成要素には、同一の符号を付し、適宜説明を省略する。以下では、第１の実施の形態で説明した図１の降圧型スイッチングレギュレータ２００との相違点を中心に説明する。

図９の制御回路１００ａは、図１の制御回路１００とその内部の構成を異にするものであり、特に、軽負荷モード検出部３０およびドライバ回路２０の内部構成を異にする。

図９の軽負荷モード検出部３０ａは、図１の軽負荷モード検出部３０の構成要素に加えて、デッドタイム生成回路３４、インバータ３５、ＡＮＤゲート３６を更に備える。

デッドタイム生成回路３４は、第２制御信号Ｖｇ２のネガエッジを遅延した信号ＳＩＧ３０を出力する。インバータ３５は、デッドタイム生成回路３４の出力信号ＳＩＧ３０を反転する。ＡＮＤゲート３６は、遅延回路３３の出力信号ＳＩＧ１２と、インバータ３５の出力信号ＳＩＧ３２の論理積をとって出力する。軽負荷モード検出部３０ａからパルス変調器１２へは、ＡＮＤゲート３６の出力信号ＳＩＧ１２’が出力される。

図１０は、図９のドライバ回路２０ａの構成を示す回路図である。ドライバ回路２０ａは、パルス変調器１２から出力されるパルス信号ＳＩＧ１０及び出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０に基づき、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２をデッドタイムＴｄを挟んで交互にオンする。ドライバ回路２０ａは、図３に示したＲＳフリップフロップ回路２１とバッファ回路２４、２５を有するほか、デッドタイム生成回路２６とインバータ２７を含む。一方、図３に示したデッドタイム生成回路２２、２３は除かれている。

バッファ回路２４は、パルス信号ＳＩＧ１６に基づき第１制御信号Ｖｇ１を生成する。デッドタイム生成回路２６、インバータ２７、ＲＳフリップフロップ回路２１、及び、バッファ回路２５は、パルス信号ＳＩＧ１６に基づき第２制御信号Ｖｇ２を生成する。デッドタイム生成回路２６は、パルス信号ＳＩＧ１６のネガエッジから所定のデッドタイムＴｄ経過後にその出力をローレベルとし、パルス信号ＳＩＧ１６のポジエッジと同時にその出力をハイレベルとする。インバータ２７は、デッドタイム生成回路２６の出力信号ＳＩＧ２４を反転する。ＲＳフリップフロップ回路２１のセット端子には、インバータ２７の出力信号ＳＩＧ２６が入力され、リセット端子には、出力監視コンパレータ１０から出力されるオン信号ＳＩＧ１０が入力される。バッファ回路２５は、ＲＳフリップフロップ回路２１の出力信号ＳＩＧ２８に基づき第２制御信号Ｖｇ２を生成する。

以上のように構成された第２の実施の形態に係る降圧型スイッチングレギュレータ２００ａの動作について、図１１、図１２をもとに説明する。図１１は、重負荷時における降圧型スイッチングレギュレータ２００ａの動作波形図を示す。図１２は、軽負荷時における降圧型スイッチングレギュレータ２００ａの動作波形図を示す。

まず、重負荷時の基本動作（降圧動作並びに軽負荷検出動作）について、図１１を参照しながら説明する。図１１において、時刻Ｔ０〜Ｔ１の期間は、同期整流用トランジスタＭ２がオンの状態を示している。同期整流用トランジスタＭ２がオンのとき、スイッチング電圧Ｖｓｗは、ほぼ接地電位となる。同期整流用トランジスタＭ２がオンの期間においては、出力電圧Ｖｏｕｔは時間とともに低下する。時刻Ｔ１に、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ると、出力監視コンパレータ１０の出力であるオン信号ＳＩＧ１０はハイレベルとなる。

時刻Ｔ１にオン信号ＳＩＧ１０がハイレベルとなると、ドライバ回路２０ａのＲＳフリップフロップ回路２１がリセットされ、その出力信号ＳＩＧ２８がローレベルに遷移される。その結果、第２制御信号Ｖｇ２がハイレベルからローレベルに切り替えられ、同期整流用トランジスタＭ２がオフする。同期整流用トランジスタＭ２がオフすると、ボディダイオードＤ２に電流が流れ、スイッチング電圧Ｖｓｗは負電圧となる。その結果、軽負荷検出用コンパレータ３１の出力信号である比較信号ＳＩＧ２０はハイレベルとなり、ＲＳフリップフロップ回路３２はリセットされ、ＲＳフリップフロップ回路３２から出力される軽負荷監視信号ＳＩＧ２２はローレベルとなる。この軽負荷監視信号ＳＩＧ２２がローレベルとなることにより、遅延回路３３は非アクティブとなる。時刻Ｔ１に遅延回路３３が非アクティブとなることにより、遅延回路３３の出力信号ＳＩＧ１２は、第２制御信号Ｖｇを遅延なく反転した信号となる。

第２制御信号Ｖｇ２のネガエッジは、デッドタイム生成回路３４によって所定のデッドタイムＴｄだけ遅延される。時刻Ｔ１からデッドタイムＴｄ経過後の時刻Ｔ２に、デッドタイム生成回路３４の出力信号ＳＩＧ３０はローレベルとなり、同時にインバータ３５の出力信号ＳＩＧ３２はハイレベルとなる。

時刻Ｔ２にインバータ３５の出力信号ＳＩＧ３２がハイレベルとなると、ＡＮＤゲート３６の出力信号ＳＩＧ１２’はハイレベルとなる。同時にＡＮＤゲート１４の出力信号ＳＩＧ１４もハイレベルとなり、ＲＳフリップフロップ回路１６がセットされて、第１制御信号Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、出力電圧Ｖｏｕｔは上昇を開始し、基準電圧Ｖｒｅｆを上回った時点でオン信号ＳＩＧ１０は再度ローレベルとなる。スイッチングトランジスタＭ１がオンの期間、スイッチング電圧Ｖｓｗは入力電圧Ｖｉｎ付近の電圧となるため、軽負荷検出用コンパレータ３１の出力である比較信号ＳＩＧ２０はローレベルとなる。

時刻Ｔ２にＲＳフリップフロップ回路１６がセットされてから所定のオン時間Ｔｏｎ経過後の時刻Ｔ３に、パルス信号ＳＩＧ１６及び第１制御信号Ｖｇ１はローレベルとなり、スイッチングトランジスタＭ１がオフする。スイッチングトランジスタＭ１がオフされると、再びボディダイオードＤ２に電流が流れ、スイッチング電圧Ｖｓｗは負電圧となり、比較信号ＳＩＧ２０がハイレベルとなる。

また、ドライバ回路２０ａのデッドタイム生成回路２６は、パルス信号ＳＩＧ１６のネガエッジを遅延するため、時刻Ｔ３からデッドタイムＴｄ経過後の時刻Ｔ４に、出力信号ＳＩＧ２４はローレベルとなる。従って、時刻Ｔ４にＲＳフリップフロップ回路２１がセットされ、ＲＳフリップフロップ回路２１の出力信号ＳＩＧ２８、及び、第２制御信号Ｖｇ２はハイレベルとなって、同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンすると、スイッチング電圧Ｖｓｗは接地電位付近に設定され、第２制御信号Ｖｇ２を遅延なく反転した出力信号ＳＩＧ１２が出力される。

デッドタイム生成回路３４は、第２制御信号Ｖｇ２のネガエッジのみを遅延するため、その出力信号ＳＩＧ３０は、時刻Ｔ４に第２制御信号Ｖｇ２がハイレベルになると同時にハイレベルとなり、インバータ３５の出力信号ＳＩＧ３２はローレベルとなる。この時刻Ｔ４に、ＡＮＤゲート３６の出力信号ＳＩＧ１２’はローレベルに遷移する。

時刻Ｔ４に同期整流用トランジスタＭ２がオンすると、出力電圧Ｖｏｕｔは降下し始めて、時刻Ｔ５に再び基準電圧Ｖｒｅｆよりも低くなる。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００ａは、重負荷時において、時刻Ｔ１〜Ｔ５に示す動作を一周期として降圧動作を行い、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ付近に安定させる。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００ａは、重負荷時において、オフセット制御信号Ｓｄをハイレベルに維持し、出力監視コンパレータ１０の入力段に対して何らオフセットを与えない状態となる。

次に、軽負荷時の基本動作（降圧動作並びに軽負荷検出動作）について、図１２を参照しながら説明する。図１２において、時刻Ｔ０〜Ｔ４までは重負荷の状態を示しており、時刻Ｔ４に軽負荷に切り替わったものとする。

時刻Ｔ４以降、出力電圧Ｖｏｕｔは徐々に低下していく。そして、時刻Ｔ５に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ると、オン信号ＳＩＧ１０がハイレベルとなる。オン信号ＳＩＧ１０がハイレベルになると、ドライバ回路２０ａは、第２制御信号Ｖｇ２をローレベルとして、同期整流用トランジスタＭ２をオフする。軽負荷時において、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が共にオフとなると、ボディダイオードＤ１に電流が流れるため、スイッチング電圧Ｖｓｗは、入力電圧ＶｉｎよりもボディダイオードＤ１の順方向降下電圧Ｖｆだけ高い電圧となる。このとき、Ｖｓｗ＞０Ｖが成り立っているので、比較信号ＳＩＧ２０はローレベルを維持し続ける。

比較信号ＳＩＧ２０がローレベルを維持すると、ＲＳフリップフロップ回路３２がリセットされないため、軽負荷監視信号ＳＩＧ２２はハイレベルのまま固定され、遅延回路３３はアクティブとなる。第２制御信号Ｖｇ２がハイレベルからローレベルに変化する時刻Ｔ５において、遅延回路３３はアクティブであるから、遅延回路３３の出力信号ＳＩＧ１２は、時定数に従って徐々に上昇していく。時刻Ｔ５からデッドタイムＴｄ経過後の時刻Ｔ６において、デッドタイム生成回路３４の出力信号ＳＩＧ３０はローレベルとなる。

時刻Ｔ６にデッドタイム生成回路３４の出力信号ＳＩＧ３０がローレベルとなり、インバータ３５の出力信号ＳＩＧ３２がハイレベルとなるが、遅延回路３３の出力信号ＳＩＧ１２はハイレベルに達していないため、ＡＮＤゲート３６の出力信号ＳＩＧ１２’はハイレベルに遷移しない。その後、時刻Ｔ７に遅延回路３３の出力信号ＳＩＧ１２がハイレベルに達すると、ＡＮＤゲート３６の出力信号ＳＩＧ１２’はハイレベルとなる。

このとき、すでにオン信号ＳＩＧ１０はローレベルとなっているため、ＡＮＤゲート１４の出力信号ＳＩＧ１４はハイレベルに遷移せず、ローレベルが持続する。その結果、ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６がハイレベルとならないため、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもオフとなり、スイッチング動作が停止する。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００ａは、第１の実施の形態に係る降圧型スイッチングレギュレータ２００と同様に、軽負荷時においてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を停止することにより、ゲートドライブ電流を低減することができる。ゲートドライブ電流を低減することにより、降圧型スイッチングレギュレータ２００ａ全体の変換効率を改善することができる。

次に、軽負荷時のオフセット制御動作について説明する。時刻Ｔ５以降、第１制御信号Ｖｇ１及び第２制御信号Ｖｇ２がいずれもローレベルに維持され、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の駆動がいずれも停止されると、出力電圧Ｖｏｕｔは、一旦上昇した後に、振動しながら徐々に低下していく。そして、時刻Ｔ８において、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを下回ったときに、オン信号ＳＩＧ１０がハイレベルとなる。一方、ＡＮＤゲート３６の出力信号ＳＩＧ１２’は、時刻Ｔ７にハイレベルに立ち上がって以降、時刻Ｔ８においてもハイレベルに維持されている。従って、オン信号ＳＩＧ１０は、出力信号ＳＩＧ１２’によってマスクされることなく、論理積信号ＳＩＧ１４としてＲＳフリップフロップ回路１６のセット入力端に入力される。その結果、時刻Ｔ８において、パルス信号ＳＩＧ１６はハイレベルにセットされ、ドライバ回路２０ａでは、時刻Ｔ８〜時刻Ｔ１１にかけて、先に述べた一連の動作による第１制御信号Ｖｇ１及び第２制御信号Ｖｇ２の生成が行われる。

ここで、時刻Ｔ８において、第１制御信号Ｖｇ１がハイレベルとされたとき、軽負荷監視信号ＳＩＧ２２はハイレベルに維持されているため、論理積信号Ｓｃはハイレベルとなる。その結果、ＲＳフリップフロップ回路４８がリセットされ、オフセット制御信号Ｓｄがローレベルとなるので、出力監視コンパレータ１０の入力段には、所定のオフセットが与えられる。なお、図１２では、上記のオフセット付与により、見かけ上の基準電圧Ｖｒｅｆが高められている様子を描写している。

その後、時刻Ｔ９、Ｔ１０を経て、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のオン／オフ状態が切り替えられると、出力電圧Ｖｏｕｔは上昇から下降に転じる。そして、時刻Ｔ１１において出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで下回ると、出力監視コンパレータ１０は、ハイレベルのオン信号ＳＩＧ１０を出力する。このオン信号ＳＩＧ１０によって、ドライバ回路２０ａ内部のＲＳフリップフロップ回路２１はリセットされるため、第２制御信号Ｖｇ２はローレベルとなり、同期整流用トランジスタＭ２がオフされる。

このとき、時刻Ｔ１１においてはＶｓｗ＞０Ｖであるため、比較信号ＳＩＧ２０はローレベルのままとなる。従って、ＲＳフリップフロップ回路３２はリセットされず、軽負荷監視信号ＳＩＧ２２はハイレベルを保持し続ける。軽負荷監視信号ＳＩＧ２２がハイレベルのとき、第３トランジスタＭ１４はオンとなり、遅延回路３３はアクティブとなり、軽負荷検出信号ＳＩＧ１２は、時定数を持って上昇していく。時刻Ｔ１１において、オン信号ＳＩＧ１０はハイレベルであるが、軽負荷検出信号ＳＩＧ１２は、遅延されることによってローレベルとなるため、ＡＮＤゲート３６の出力信号ＳＩＧ１２’もローレベルとなり、ＡＮＤゲート１４の出力信号ＳＩＧ１４はローレベルとなる。その結果、時刻Ｔ１１において、ＲＳフリップフロップ回路１６がセットされず、パルス信号ＳＩＧ１６はローレベルを保持し続けるので、時刻Ｔ１１以降、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のスイッチング動作が停止される。このような状況は、先述の時刻Ｔ５と同様である。

なお、時刻Ｔ１１において、第２制御信号Ｖｇ２がローレベルとされると、反転信号Ｓａはハイレベルとされ、ワンショットパルス信号Ｓｂは、反転信号Ｓａのポジエッジをトリガとしてハイレベルとされる。その結果、オフセット制御信号Ｓｄがハイレベルにセットされて、出力監視コンパレータ１０は、その入力段に何らオフセットが与えられていない状態に戻される。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２００ａによれば、第１の実施の形態に係る降圧型スイッチングレギュレータ２００と同様に、軽負荷モードでスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が駆動されるとき（図１２では時刻Ｔ８〜時刻Ｔ１１）に、出力監視コンパレータ１０の入力段にオフセットを与えて、見かけ上の基準電圧Ｖｒｅｆを持ち上げておくことができる。従って、時刻Ｔ１０以降、上昇から下降に転じる出力電圧Ｖｏｕｔは、上記のオフセットが与えられていない場合に比べて、より高い電圧レベルで基準電圧Ｖｒｅｆを下回ることになる。

従って、時刻Ｔ１１において、出力監視コンパレータ１０の入力段に与えられていたオフセットが解除され、見かけ上の基準電圧Ｖｒｅｆが元の電圧レベルまで戻されると、出力電圧Ｖｏｕｔは、その時点における基準電圧Ｖｒｅｆよりも、上記のオフセット分だけ高い電圧レベルまで持ち上げられた形となる。このような構成とすることにより、例えば入力電圧Ｖｉｎが低く、時刻Ｔ１１以降、出力電圧Ｖｏｕｔが十分に持ち上がらない場合であっても、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを長期間に亘って下回ることはなくなるので、遅延回路３３の時定数を不必要に大きく設定しなくても、オン信号ＳＩＧ１０のハイレベル期間を軽負荷検出信号ＳＩＧ１２（より正確にはＡＮＤゲート３６の出力信号ＳＩＧ１２’）で適切にマスクすることが可能となり、延いては、不要なスイッチング動作を停止して、降圧型スイッチングレギュレータ２００ａ全体の変換効率を改善することが可能となる。

なお、上記の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせに色々な変形例が可能なこと、また、そうした変形例も本発明の範囲にあることは、当業者に理解されるところである。

例えば、上記実施形態では、オフセット制御信号Ｓｄに応じて、出力監視コンパレータ１０の入力段にオフセットを与えるか否かを制御する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、基準電圧Ｖｒｅｆの電圧レベル自体を可変制御する構成としてもよいし、或いは、帰還入力される出力電圧Ｖｏｕｔに対してオフセットを与える構成としても構わない。

また、上記実施形態では、制御回路１００が一つのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子或いはチップ部品として設けられ、或いは、複数のＬＳＩにより構成されてもよい。どの部分をどの程度集積化するかは、コストや占有面積などによって決めればよい。

また、上記実施形態では、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がいずれもＮチャンネルＭＯＳＦＥＴの場合について説明したが、ＰチャンネルＭＯＳＦＥＴを用いてもよい。また、ＭＯＳＦＥＴで示されるトランジスタは、バイポーラトランジスタで置換してもよい。

また、上記実施形態において、ハイレベル、ローレベルの論理値の設定は一例であり、インバータなどによって適宜反転させることにより、自由に変更することが可能である。

本発明に係る降圧型スイッチングレギュレータの制御回路によれば、入力電圧が低い場合であっても、軽負荷時の効率を改善することができる。

は、第１の実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。は、図１の降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。は、図１のドライバ回路の構成を示す回路図である。は、図１の降圧型スイッチングレギュレータの動作状態を示すタイムチャートである。は、図１の出力監視コンパレータの構成を示す回路図である。は、重負荷時における図１の降圧型スイッチングレギュレータの動作波形図である。は、軽負荷時における図１の降圧型スイッチングレギュレータの動作波形図である。は、重負荷時、軽負荷時におけるインダクタ電流、出力電流を示す動作波形図である。は、第２の実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。は、図９のドライバ回路の構成を示す回路図である。は、重負荷時における図９の降圧型スイッチングレギュレータの動作波形図である。は、軽負荷時における図９の降圧型スイッチングレギュレータの動作波形図である。は、降圧型スイッチングレギュレータの一従来例を示す回路図である。は、軽負荷時における図１３の降圧型スイッチングレギュレータの動作波形図である。

符号の説明

Ｍ１スイッチングトランジスタ
Ｍ２同期整流用トランジスタ
Ｌ１出力インダクタ
Ｃｏ出力キャパシタ
Ｄ１、Ｄ２ボディダイオード
１０出力監視コンパレータ
１２パルス変調器
１４ＡＮＤゲート
１６ＲＳフリップフロップ回路
１８オン時間設定回路
２０、２０ａドライバ回路
２１ＲＳフリップフロップ回路
２２、２３デッドタイム生成回路
２４、２５バッファ回路
２６デッドタイム生成回路
２７インバータ
３０軽負荷モード検出部
３１軽負荷検出用コンパレータ
３２ＲＳフリップフロップ回路
３３遅延回路
３４デッドタイム生成回路
３５インバータ
３６ＡＮＤゲート
４０オフセット制御部
４２インバータ
４４ワンショット生成部
４６ＡＮＤゲート
４８ＲＳフリップフロップ
１００、１００ａ制御回路
１０２第１スイッチング端子
１０４第２スイッチング端子
１０６帰還端子
１０８スイッチング電圧検出端子
１２０スイッチングレギュレータ出力回路
２００、２００ａ降圧型スイッチングレギュレータ
２０２入力端子
２０４出力端子
３００電子機器
３１０電池
３２０マイクロプロセッサ
Ｖｉｎ入力電圧
Ｖｏｕｔ出力電圧
Ｖｓｗスイッチング電圧
Ｖｒｅｆ基準電圧
Ｖｓｓソフトスタート電圧
ＩＬインダクタ電流
Ｉｏｕｔ出力電流
Ｖｇ１、Ｖｇ２第１、第２制御信号
Ｔｏｎオン期間
Ｔｄデッドタイム
Ｍ１０、Ｍ１２、Ｍ１４第１〜第３トランジスタ
Ｃ１０遅延キャパシタ
Ｒ１０遅延抵抗
ＳＩＧ１０オン信号
ＳＩＧ１２、ＳＩＧ１２’ 軽負荷検出信号
ＳＩＧ１４論理積信号
ＳＩＧ１６、ＳＩＧ１６’ パルス信号
ＳＩＧ１８リセット信号
ＳＩＧ２０比較信号
ＳＩＧ２２軽負荷監視信号
Ｓａ反転信号
Ｓｂワンショットパルス信号
Ｓｃ論理積信号
Ｓｄオフセット制御信号

Claims

同期整流方式の降圧型スイッチングレギュレータの制御回路であって、
前記スイッチングレギュレータの出力電圧とその目標値である基準電圧とを比較し、前記出力電圧が前記基準電圧より低くなるとオン信号を出力する出力監視コンパレータと；
前記出力監視コンパレータからオン信号が出力されてから所定のオン時間、所定レベルとなるパルス信号を生成するパルス変調器と；
前記パルス変調器から出力されるパルス信号に基づき、第１、第２制御信号を生成し、前記第１制御信号によりスイッチングトランジスタを、前記第２制御信号により同期整流用トランジスタをデッドタイムを挟んで交互にオンするドライバ回路と；
前記スイッチングトランジスタと前記同期整流用トランジスタの接続点に現れるスイッチング電圧を所定の閾値電圧と比較し、前記出力監視コンパレータから前記オン信号が出力されるタイミングにおいて、前記スイッチング電圧が前記閾値電圧より高いとき、前記オン信号を無効化する軽負荷モード検出部と；
軽負荷モードで前記スイッチングトランジスタ及び前記同期整流用トランジスタが駆動されるとき、前記出力監視コンパレータの入力段、前記基準電圧、及び、前記出力監視コンパレータに帰還入力される出力電圧の少なくともいずれか一に所定のオフセットを与えるオフセット制御部と；
を有して成ることを特徴とする制御回路。
前記軽負荷モード検出部は、
前記スイッチング電圧を前記閾値電圧と比較する軽負荷検出用コンパレータと；
前記第２制御信号によってセットされ、前記軽負荷検出用コンパレータの出力信号によってリセットされる第１フリップフロップ回路と；
前記第１フリップフロップ回路がセットされた状態においてアクティブとなり、前記第２制御信号を遅延して出力する一方、非アクティブの状態においては、前記第２制御信号を遅延せずに出力する遅延回路と；
を有して成り、
前記パルス変調器は、前記遅延回路の出力信号と前記オン信号との論理演算結果に基づいて前記パルス信号を生成することを特徴とする請求項１に記載の制御回路。
前記オフセット制御部は、
前記第２制御信号をトリガとしてワンショットパルス信号を生成するワンショット生成部と；
前記第１制御信号と前記第１フリップフロップ回路の出力信号との論理演算を行う論理ゲートと；
前記ワンショットパルス信号によってセットされ、前記論理ゲートの出力信号によってリセットされる第２フリップフロップ回路と；
を有して成り、
前記出力監視コンパレータは、前記第２フリップフロップ回路の出力信号に基づいて、前記出力監視コンパレータの入力段、前記基準電圧、及び、前記出力監視コンパレータに帰還入力される出力電圧の少なくともいずれか一に所定のオフセットを与えることを特徴とする請求項２に記載の制御回路。
一つの半導体基板上に一体集積化されたことを特徴とする請求項３に記載の制御回路。
入力端子と接地端との間に直列に接続されたスイッチングトランジスタ及び同期整流用トランジスタを含むスイッチングレギュレータ出力回路と、
前記スイッチングトランジスタ及び前記同期整流用トランジスタを駆動する請求項１〜請求項４のいずれかに記載の制御回路と、
を有して成ることを特徴とする降圧型スイッチングレギュレータ。
電池と、マイクロプロセッサと、前記電池の電圧を降圧して前記マイクロプロセッサに供給する請求項５に記載の降圧型スイッチングレギュレータと、を有して成ることを特徴とする電子機器。