JP2006234895A - 表示装置 - Google Patents

Abstract

【課題】 高い電圧書き込み率を実現させた表示装置を提供する。
【解決手段】 画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあってその途中に該電圧レベルを低減させる谷部を備え、この谷部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっている。
【選択図】 図１

Description

本発明は表示装置に係り、特に、アクティブ・マトリクス型の表示装置に関する。

アクティブ・マトリクス型の表示装置は、その基板の面に、たとえばｘ方向に延在しｙ方向に並設される複数のゲート信号線と、ｙ方向に延在しｘ方向に並設される複数のドレイン信号線が形成され、これら各信号線の交差部を一角とする画素領域を備える。

各画素領域には、ゲート信号線からの信号（走査信号）の供給によってオンされる薄膜トランジスタと、この薄膜トラジスタを介してドレイン信号線からの信号（映像信号）が供給される電極とを少なくとも具備する。

この電極は、たとえば液晶表示装置の場合には、液晶内に電界を生じせしめる一方の側の電極として構成され、また、有機ＥＬ表示装置の場合には、有機ＥＬ素子に電流を流すための駆動スイッチ素子を動作させるための電極として構成される。

このような構成からなる表示装置において、各ゲート信号線にたとえばその上段から下段にかけて走査信号を順次供給することによって、各ドレイン信号線のそれぞれに映像信号を該走査信号の順次供給のタイミングに合わせて供給するようにしている。

これにより、各段の画素列毎にオンされる薄膜トラジスタを通して、該画素列の各画素の電極に映像信号が供給されることになる。

そして、薄膜トランジスタをオンさせるための前記走査信号は、通常、矩形波信号が用いられる。すなわち、該矩形波信号は、基準電位（ローレベル）から立ち上がり一定の電圧（ハイレベル）を維持した後、該基準電位にまで降下するパルスからなる。

しかし、走査信号として、このような矩形波信号に限らず、たとえば下記の特許文献１に開示されているように、波形に工夫がなされているものも知られるに至っている。

すなわち、特許文献１に開示される走査信号は、矩形のパルスではなく、一定の電圧（ハイレベル）を維持した後、電圧が経時的かつ連続的に低下し、その後基準電位（ローレベル）まで降下するパルスが用いられるもので、これにより、ゲート信号線による信号の遅延に起因する輝度のばらつきを抑制するようにしている。

特開２００１−１２５０６９号公報

しかし、薄膜トランジスタをオンさせる走査信号として、矩形波信号を用いた場合、該薄膜トランジスタの一方の電極に供給された信号（映像信号）に対して他方の電極から取り出される信号は、該薄膜トランジスタに走査信号が供給された時点（立ち上がり時点）から映像信号の電圧値に向かって上昇するが、該走査信号の供給がなくなった時点（立ち下り時点）において、該映像信号のレベルにまで達し得ないもので、電圧書き込み率の向上が要望されていた。

この要望は、前記特許文献１による波形の工夫によってはなされないものである。

したがって、本発明は、このような事情に基づいてなされたもので、その目的は、高い電圧書き込み率を実現させた表示装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

（１）本発明による表示装置は、たとえば、画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあってその途中に該電圧レベルを低減させる谷部を備え、この谷部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっていることを特徴とする。

（２）本発明による表示装置は、たとえば、（１）の構成を前提として、前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする。

（３）本発明による表示装置は、たとえば、（１）の構成を前提として、前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする。

（４）本発明による表示装置は、たとえば、（１）、（２）、（３）のうちいずれかの構成を前提として、走査信号線の前記谷部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする。

（５）本発明による表示装置は、たとえば、画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあって、その途中に該電圧レベルを低減させる谷部を備えるとともに、該薄膜トランジスタをオフする手前で該電圧レベルをなだらかに低減させる低減部を備え、
前記谷部および低減部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっていることを特徴とする。

（６）本発明による表示装置は、たとえば、（５）の構成を前提として、前記低減部において電圧レベルがなだらかに低減された後、急峻に走査信号のローレベルに至ることを特徴とする。

（７）本発明による表示装置は、たとえば、（５）の構成を前提として、前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする。

（８）本発明による表示装置は、たとえば、（５）の構成を前提として、前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする。

（９）本発明による表示装置は、たとえば、（５）、（６）、（７）、（８）のうちいずれかの構成を前提として、走査信号線の前記谷部および低減部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする。

（１０）本発明による表示装置は、たとえば、画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあって、その途中に該電圧レベルを低減させる谷部を備えるとともに、該薄膜トランジスタをオフする手前で該電圧レベルをなだらかに低減させる低減部を備え、
前記谷部および低減部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっており、
一の走査信号とこの一の走査信号の次に供給される他の走査信号は、該一の走査信号の低減部と該他の走査信号の谷部とが時間的に一致づけられて、一部重なって供給されることを特徴とする。

（１１）本発明による表示装置は、たとえば、（１０）の構成を前提として、前記低減部において電圧レベルがなだらかに低減された後、急峻に走査信号のローレベルに至ることを特徴とする。

（１２）本発明による表示装置は、たとえば、（１０）の構成を前提として、前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする。

（１３）本発明による表示装置は、たとえば、（１０）の構成を前提として、前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする。

（１４）本発明による表示装置は、たとえば、（１０）、（１１）、（１２）、（１３）の構成を前提として、走査信号線の前記谷部および低減部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする。

なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。

以下、図面を用いて本発明による表示装置の実施例を説明する。

図２（ａ）は、本発明による液晶表示装置の一実施例を示す概略平面図である。

透明基板ＳＵＢ１の主表面に液晶を介して対向配置される透明基板ＳＵＢ２がある。透明基板ＳＵＢ１は透明基板ＳＵＢ２よりも若干大きめに形成され、該透明基板ＳＵＢ２と対向しない部分には電子回路（後述の半導体チップＶＣＰ、ＨＣＰ）が搭載されるようになっている。

透明基板ＳＵＢ１に対して透明基板ＳＵＢ２は、該透明基板ＳＵＢ２の周辺に形成されたシール材ＳＬによって固定されている。このシール材ＳＬは透明基板ＳＵＢ１と透明基板ＳＵＢ２によって挟持される液晶を封止する機能をも兼ねている。

また、このシール材ＳＬによって囲まれる領域は液晶表示部ＡＲとして機能し、この液晶表示部ＡＲ内にはマトリックス状に配置された多数の画素が形成されるようになっている。

すなわち、透明基板ＳＵＢ１の主表面（液晶側の面）の液晶表示部ＡＲには、図中ｘ方向に延在されるゲート信号線ＧＬがｙ方向に多数並設されている。このゲート信号線ＧＬの一端側（図中、左側）は前記シール材ＳＬを越えて該シール材ＳＬの外側にまで延在されて構成され、その延在端にはゲート信号端子ＧＬＴが形成されている。

各ゲート信号線ＧＬは隣接するもの同士を１グループとし、これら各グループ内のゲート信号線ＧＬはシール材ＳＬを越えて延在される過程においてそれらが互いに収斂するように形成されて前記ゲート信号端子ＧＬＴに至るようになっている。

前記各グループのゲート信号端子ＧＬＴは走査信号駆動回路からなる１つの半導体チップＶＣＰの出力バンプに接続されるようになっている。前記ゲート信号線ＧＬの上述した収斂はゲート信号線ＧＬ同士の離間距離が前記半導体チップＶＣＰの出力バンプ同士の離間距離よりも大きいことによる。

なお、前記半導体チップＶＣＰの入力バンプに接続される端子も透明基板ＳＵＢ１面に形成され、この端子は該透明基板ＳＵＢ１の周辺から信号が供給されるようになっている。

また、透明基板ＳＵＢ１の主表面（液晶側の面）の液晶表示部ＡＲには、図中ｙ方向に延在されるドレイン信号線ＤＬがｘ方向に多数並設されている。このドレイン信号線ＤＬの一端側（図中、上側）は前記シール材ＳＬを越えて該シール材ＳＬの外側にまで延在されて構成され、その延在端にはドレイン信号端子ＤＬＴが形成されている。

各ドレイン信号線ＤＬは隣接するもの同士を１グループとし、これら各グループ内のドレイン信号線ＤＬはシール材ＳＬを越えて延在される過程においてそれらが互いに収斂するように形成されて前記ドレイン信号端子ＤＬＴに至るようになっている。

前記各グループのドレイン信号端子ＤＬＴは映像信号駆動回路からなる１つの半導体チップＨＣＰの出力バンプに接続されるようになっている。前記ドレイン信号線ＤＬの上述した収斂はドレイン信号線ＤＬ同士の離間距離が前記半導体チップＨＣＰの出力バンプ同士の離間距離よりも大きいことによる。

なお、前記半導体チップＨＣＰの入力バンプに接続される端子も透明基板ＳＵＢ１面に形成され、この端子は該透明基板ＳＵＢ１の周辺から信号が供給されるようになっている。

ここで、ゲート信号線ＧＬとドレイン信号線ＤＬとで囲まれる領域は画素領域として形成されるようになっている。

図２（ｂ）は、互いに隣接するゲート信号線ＧＬと互いに隣接するドレイン信号線ＤＬとで囲まれた画素領域内の構成の一実施例を等価回路で示している。

ゲート信号線ＧＬからの信号（走査信号）の供給によってオンする薄膜トランジスタＴＦＴを有し、ドレイン信号ＤＬからの信号（映像信号）は該薄膜トランジスタＴＦＴを介して画素電極ＰＸに供給されるようになっている。

画素電極ＰＸと対向電極ＣＴとの間には該映像信号に応じた電界が発生し、この電界によってその大きさに応じて液晶を挙動させるようになっている。なお、図中において対向電極ＣＴは画素電極ＰＸが形成された透明基板ＳＵＢ１とは異なる他の透明基板ＳＵＢ２側に形成されているため図示されていないものとなっている。

また、当該画素領域を間にして配置される各ゲート信号線ＧＬのうち該画素領域の薄膜トランジスタＴＦＴを駆動するゲート信号線ＧＬと異なる他のゲート信号線ＧＬと画素電極ＰＸとの間には容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄによって該画素電極ＰＸに供給された映像信号を比較的長い時間蓄積させるようになっている。

また、図２（ｃ）は、前記画素領域内の構成の他の実施例を示す等価回路図である。図２（ｂ）の場合と比較して異なる構成は、まず、ゲート信号線ＧＬ、ドレイン信号線ＤＬの他に、対向電圧信号線ＣＬを備えたものとなっている。対向電極ＣＴが透明基板ＳＵＢ１側に設けられ、この対向電極ＣＴに対向電圧信号を供給するための信号線を該対向電圧信号線ＣＬとして必要になるからである。

そして、共に透明基板ＳＵＢ１側に設けられた画素電極ＰＸと対向電極ＣＴとの間に発生する電界によって液晶を挙動するようになっている。この場合の対向電極ＰＸと対向電極ＣＴは、通常、それぞれ複数の電極群から構成され、それらの各電極が入れ子状に配置されている。

また、画素電極ＰＸに供給される映像信号を蓄積させるための容量素子は、該画素電極ＰＸと前記対向電圧信号線ＣＬとの間に接続された容量素子Ｃｓｔｇで構成されたものとなっている。

図２（ｂ）および図２（ｃ）の場合のいずれの画素においても、ゲート信号線ＧＬに走査信号が供給されることによって、それに接続される薄膜トランジスタＴＦＴがオンし、該走査信号の供給のタイミングに合わせて供給されるドレイン信号線ＤＬからの映像信号が該薄膜トランジスタＴＦＴを介して画素電極ＰＸに供給されるように構成されるようになっている。

図１は、前記走査信号駆動回路Ｖから各ゲート信号線ＧＬへ順次供給する走査信号Ｖｇの波形を示した図である。

走査信号Ｖｇは、そのローレベルＶｇｌから一定期間の間にハイレベルＶｇｈとなる矩形波で概略的に示されるが、そのハイレベルＶｇｈの間の途中において谷部ＶＬを有したものとなっている。

すなわち、ローレベルＶｇｌからハイレベルＶｇｈにまで立ち上がり、そのハイレベルＶｇｈを一定時間維持した後、その電圧が徐々に低下し、再びハイレベルＶｇｈにまで急峻に立ち上がるようになっている。この場合、電圧の徐々なる低下、およびその後の再びのハイレベルＶｇｈへの立ち上がりが、前記谷部ＶＬとして称したものとなっている。その後は、ハイレベルＶｇｈを一定時間維持した後にローレベルＶｇｌとなるようになっている。

なお、後述の説明からも明らかとなるが、前記谷部ＶＬにおける電圧の低下の度合いは、ローレベルＶｇｌからハイレベルＶｇｈまでに至る電圧の変化に比較すれば、大幅に小さくなっている。このため、薄膜トランジスタＴＦＴのドレイン電極（ドレイン信号線ＤＬに接続される側の電極）に映像信号Ｖｄが印加されている状態で、ゲート電極に走査信号Ｖｇが印加される場合には、たとえ走査信号Ｖｇに前記谷部ＶＬにおける電圧低下が生じても、依然として走査信号Ｖｇの方が映像信号Ｖｄよりも大きな電圧値を有するようになっている。

図３は、前記走査信号Ｖｇの供給によって、オン動作する薄膜トランジスタＴＦＴのドレイン電極（ドレイン信号線ＤＬに接続される側の電極）に供給される映像信号Ｖｄと、該薄膜トランジスタＴＦＴのソース電極（画素電極ＰＸに接続される側の電極）に現出する信号（便宜上、画素信号Ｖｓと称する）の各波形の関係を示した図である。

なお、図３において、走査信号ＶｇがハイレベルＶｇｈとなって前記谷部ＶＬにまで至る区間をＡ区間、前記谷部ＶＬにおける区間をＢ区間、前記谷部ＶＬを経てローレベルＶｇｌにまで至る区間をＣ区間として示している。

画素信号Ｖｓは、走査信号Ｖｇの供給時点から映像信号Ｖｄに向かい上昇するようになる。このとき、Ｂ区間において、走査信号Ｖｇはその電圧が低下し、これに伴い画素信号Ｖｓも低下するが、該走査信号Ｖｇの低下が映像信号Ｖｄの最高電圧以上の値に留まっているため、該画素信号Ｖｓの低下は限られたものとなる。

そして、Ｂ区間からＣ区間への変化で走査信号Ｖｇの電圧が急増するため、ゲートとソースの容量カップリングにより画素信号Ｖｓの電圧が急増することになる。

このことから、走査信号Ｖｇに谷部ＶＬがない場合と比べると、高い電圧書き込み率が得られることになる。

上述した走査信号Ｖｇは、その谷部ＶＬにおいて、最初なだらかに下降し、その後に急峻に立ち上がるようになっている。

この場合、下降後の立ち上がりの急峻さは程度的なものと把握できる。すなわち、前記谷部ＶＬにおいて、下降し始めた時点から最も下降した時点までの時間をｔ１とし、最も下降した時点から立ち上がってＶｇｈのレベルまでに至る時間をｔ２とした場合、ｔ１＞ｔ２の関係があればよく、ｔ２が０に近づくほどに下降の値の立ち上がりが急峻となることになる。

また、上述した走査信号Ｖｇは、そのローレベルＶｇｌからハイレベルＶｇｈへの立ち上がり後、再びローレベルＶｇｌとなるまでの間に、Ａ区間、Ｂ区間、Ｃ区間に区分けされて、Ｂ区間において谷部ＶＬを有するものである。

その場合、Ａ区間の時間幅をｔＡ、Ｂ区間の時間幅をｔＢ、Ｃ区間の時間幅をｔＣとした場合、ｔＢ＜ｔＡ、およびｔＢ＜ｔＣと設定されている。

ハイレベルＶｇｈの高い状態を維持しつつ、谷部ＶＬによるブースト効果を実現するものであり、仮に、この関係が逆転すると、ゲートＯＮ状態の見かけの時間が不足し、逆に書き込みが悪化してしまうからである。

図４（ａ）、（ｂ）は、それぞれ上述した走査信号駆動回路Ｖを示した図で、そのゲート信号線ＧＬに前記走査信号Ｖｇを出力する際において、該走査信号駆動回路Ｖに入力させる信号について示したものである。

図４（ａ）、（ｂ）において、走査信号駆動回路ＶにはコンデンサＣを介して走査信号Ｖｇが入力されるように構成されているとともに、該コンデンサＣの両端にはスイッチング素子ＳＷが接続されている。

図４（ａ）においては、該スイッチング素子ＳＷがＯＮとなっており、走査信号ＶｇはコンデンサＣを介することなく、スイッチング素子ＳＷを介して走査信号駆動回路Ｖに入力されるようになっている。

走査信号駆動回路Ｖに入力される該走査信号Ｖｇは走査信号Ｖｇのハイレベル期間中の信号として用いられるもので、上述した図３において出力される走査信号Ｖｇのうち、Ａ区間およびＣ区間に相当する期間中において前記スイッチング素子ＳＷがＯＮとなるように動作するようになっている。

図４（ｂ）においては、該スイッチング素子ＳＷがＯＦＦとなっており、走査信号Ｖｇはスイッチング素子ＳＷを介することなく、コンデンサＣを介して走査信号駆動回路Ｖに入力されるようになっている。

上述した図３において出力される走査信号Ｖｇのうち、Ｂ区間に相当する期間中において前記スイッチング素子ＳＷがＯＦＦとなるように動作するようになっている。

このため、走査信号Ｖｇの谷部ＶＬに相当する箇所では、該スイッチング素子ＳＷをＯＦＦにすることでコンデンサＣに蓄積された電圧が徐々に低下するためスロープ状となり、再びＣ区間でスイッチング素子ＳＷをＯＮにすると走査信号Ｖｇが直接供給されハイレベル状態の電圧Ｖｇｈにすばやく復帰できるようになる。

図５は、走査信号Ｖｇの他の実施例を示す波形図で、図２に対応した図となっている。図２と比較して異なる構成は、ローレベルＶｇｌに至る立ち下りにおいて、その僅か手前からなだらかな電圧低下を経る低減部ＲＤを有するようになっていることにある。

したがって、走査信号Ｖｇは、それを全体的に見た場合、ローレベルＶｇｌからハイレベルＶｇｈとなって、谷部ＶＬを経た後、ハイレベルＶｇｈからなだらかな電圧低下がなされる低減部ＲＤを経て、急峻に立ち下がりローレベルＶｇｌに至るようになっている。

この場合、この実施例で特徴的な前記低減部ＲＤの電圧低下は、その勾配が前記谷部ＶＬにおける電圧低下の勾配と同じである必要はないが、同じであってもよい。

なお、後述の説明からも明らかとなるが、低減部ＲＤにおける立ち下りの際のなだらかな電圧低下の度合いは、ハイレベルＶｇｈからローレベルＶｇｌまでに至る電圧の変化に比較すれば、大幅に小さくなっている。このため、薄膜トランジスタＴＦＴのドレイン電極（ドレイン信号線ＤＬに接続される側の電極）に映像信号Ｖｄに印加されている状態で、ゲート電極に走査信号Ｖｇが印加される場合には、たとえ走査信号Ｖｇに立ち下りの際のなだらかな前記電圧低下が生じても、依然として走査信号Ｖｇの方が映像信号Ｖｄよりも大きな電圧値を有するようになっている。

図６は、前記走査信号Ｖｇの供給によって、オン動作する薄膜トランジスタＴＦＴのドレイン電極（ドレイン信号線ＤＬに接続される側の電極）に供給される映像信号Ｖｄと、該薄膜トランジスタＴＦＴのソース電極（画素電極ＰＸに接続される側の電極）に現出する信号（便宜上、画素信号Ｖｓと称する）の各波形の関係を示した図で、図３に対応した図となっている。

図３の場合と比較して異なる部分は、Ａ区間、Ｂ区間、Ｃ区間の他に、走査信号Ｖｇの低減部ＲＤにおける立ち下りの際のなだらかな電圧低下がなされる新たなＤ区間を有するようになっている。Ａ区間、Ｂ区間、Ｃ区間における動作は図３の説明において説明した通りである。そして、Ｄ区間では、走査信号Ｖｇとしてオンからオフの際の飛び込みを低下でき、さらにＶｓの値をＶｄの値に近づけることができる効果を奏する。

図７は、本発明による表示装置の他の実施例を示すもので、隣接する各ゲート信号線ＧＬに供給される走査信号Ｖｇを示している。

図７（ａ）は、上から（ｎ−１）番目に位置づけられるゲート信号線ＧＬ（ｎ−１）に供給される走査信号Ｖｇ（ｎ−１）を、図７（ｂ）は、上から（ｎ）番目に位置づけられるゲート信号線ＧＬ（ｎ）に供給される走査信号Ｖｇ（ｎ）を、図７（ｃ）は、上から（ｎ＋１）番目に位置づけられるゲート信号線ＧＬ（ｎ＋１）に供給される走査信号Ｖｇ（ｎ＋１）を示している。

ここで、各走査信号Ｖｇ（ｎ−１）、Ｖｇ（ｎ）、Ｖｇ（ｎ＋１）の各波形は、前述の図５に示したゲート信号線Ｖｇの波形と同じとなっており、また、時間的に見て、走査信号Ｖｇ（ｎ−１）と走査信号Ｖｇ（ｎ）とが、また、走査信号Ｖｇ（ｎ）と走査信号Ｖｇ（ｎ＋１）とが一部重なり合うようにして、対応するゲート信号線ＧＬに供給されるようになっている。

すなわち、走査信号Ｖｇ（ｎ−１）と走査信号Ｖｇ（ｎ）は、該走査信号Ｖｇ（ｎ−１）の低減部ＲＤにおけるなだらかな電圧低下の部分（図６に示すＤ区分の箇所）と、該走査信号Ｖｇ（ｎ）の谷部ＶＬにおけるなだらかな電圧低下の部分（図６に示すＢ区分の箇所）が時間的に一致づけられるようにして、互いに重なりを有するようになっている。

同様に、走査信号Ｖｇ（ｎ）と走査信号Ｖｇ（ｎ＋１）は、該走査信号Ｖｇ（ｎ）の低減部ＲＤにおけるなだらかな電圧低下の部分（図６に示すＤ区分の箇所）と、該走査信号Ｖｇ（ｎ＋１）の谷部ＶＬにおけるなだらかな電圧低下の部分（図６に示すＢ区分の箇所）が時間的に一致づけられるようにして、互いに重なりを有するようになっている。

このように構成した場合、重なりが生じる部分であって、一方の走査信号Ｖｇの低減部ＲＤにおけるなだらかな電圧低下の部分と他方の走査信号Ｖｇの谷部ＶＬにおけるなだらかな電圧低下の部分を、同一の給電電圧で形成することができるため、回路の複雑化を回避させることができるようになる。

また、各走査信号Ｖｇは、それ本来の機能を発揮し得るのが図６に示すＣおよびＤ区間であって、その余のＡおよびＢ区間はプリチャージ期間として働くことになるため、プリチャージの効率を向上させることができるようになる。

また、この場合はゲート信号線ＧＬの全ラインの走査が終わるまでドレイン信号線ＤＬの極性を一定にするように該ドレイン信号線ＤＬに映像信号Ｖｄを印加することが望ましい。プレチャージの効果を充分に活かすためである。

図８は、液晶表示部ＡＲにおいて、各画素の対向電極に対する画素電極の極性を＋、−で示している。同図から明らかとなるように、図中ｙ方向の画素列の各画素は極性が全て同じとなっており、これらの極性はｘ方向への各画素毎に交互に入れ替わるようになっている。したがって、隣接する画素列毎に映像信号線ＤＬの極性を変えたものとして構成されるようになっている。そして、フレーム間で交互に極性を入れ替えるいわゆるフレーム反転駆動を行うようにしている。
このようにすることにより、書き込み効率を向上でき、かつフリッカを抑制させる効果を奏することができるようになる。

図９は、図２（ｃ）に示した等価回路に相当する画素の具体的な構成の一実施例を示す平面図である。

図９のI（ａ）−I（ｂ）線における断面図を図１０に、II（ａ）−II（ｂ）線における断面図を図１２に、III（ａ）−III（ｂ）線における断面図を図１３に、IV（ａ）−IV（ｂ）線における断面図を図１４に示している。図１１は、本液晶モードの液晶分子の電圧オン、オフ時における動作を模式的に表す平面図である。

まず、図９において、図中ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬが、たとえば第１の透明基板側からモリブデン（Ｍｏ）、アルミニューム（Ａｌ）、モリブデン（Ｍｏ）の３層積層膜で形成されている。このゲート信号線ＧＬは後述するドレイン信号線ＤＬとで矩形状の領域を形成し、その領域は画素領域を構成するようになっている。

そして、この画素領域には、後述する画素電極ＰＸとの間で電界を発生せしめる対向電極ＣＴが形成され、この対向電極ＣＴは該画素領域の僅かな周辺を除く中央のほぼ全域に形成され、透明導電体であるたとえばＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）から構成されている。なお、この対向電極ＣＴには一部切欠きを有するが、このことについては後述する。

この対向電極ＣＴは、隣り合うゲート信号線ＧＬのほぼ中央付近に前述のゲート信号線ＧＬと平行に配置された対向電圧信号線ＣＬと接続され、この対向電圧信号線ＣＬは図中左右の画素領域（ゲート信号線ＧＬに沿って配置される各画素領域）における対向電極ＣＴに同様に形成された対向電圧信号線ＣＬと一体的に形成されている。

この対向電圧信号線ＣＬは、たとえばモリブデン（Ｍｏ）、アルミニューム（Ａｌ）、モリブデン（Ｍｏ）の３層積層膜からなる不透明の材料で形成されている。

また、上述したように、対向電圧信号線ＣＬの材料をゲート信号線ＧＬと同一の材料とすることにより、それらを同一の工程で形成でき製造工数の増大を回避させることができる。

ここで、前記対向電圧信号線ＣＬは、上記三層膜に限定されることなく、たとえばＣｒ、Ｔｉ、Ｍｏの単層膜あるいは、これらとＡｌを含有する材料との２層膜あるいは３層膜で形成するようにしてもよいことはいうまでもない。

しかし、この場合、この対向電圧信号線ＣＬは対向電極ＣＴに対して上層に位置づけるのが効果的となる。けだし、対向電極ＣＴを構成するＩＴＯ膜の選択エッチング液（たとえばＨＢｒ）は容易にＡｌを溶解してしまうからである。

さらに、対向電圧信号線ＣＬの対向電極ＣＴとの少なくとも接触面にはＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ等の高融点金属を介在させることが効果的となる。けだし、対向電極ＣＴを構成するＩＴＯは対向電圧信号線ＣＬ中のＡｌを酸化させて高抵抗層を生成させてしまうからである。

このため、一実施例として、Ａｌ、あるいはＡｌを含有する材料からなる対向電圧信号線ＣＬを形成する場合、前記高融点金属を一層目とする多層構造とすることが好ましい。

そして、このように対向電極ＣＴ、対向電圧信号線ＣＬ、およびゲート信号線ＧＬが形成された透明基板の上面には、それらをも被ってたとえばＳｉＮからなる絶縁膜ＧＩが形成されている。

この絶縁膜ＧＩは、後述のドレイン信号線ＤＬに対しては対向電圧信号線ＣＬおよびゲート信号線ＧＬの層間絶縁膜としての機能を、後述の薄膜トランジスタＴＦＴの形成領域においてはそのゲート絶縁膜としての機能を、後述の容量素子Ｃｓｔｇの形成領域においてはその誘電体膜としての機能を有するようになっている。

そして、ゲート信号線ＧＬの一部（図中左下）に重畳されて薄膜トランジスタＴＦＴが形成され、この部分の前記絶縁膜ＧＩ上にはたとえばａ−Ｓｉからなる半導体層ＡＳが形成されている。

この半導体層ＡＳの上面にドレイン電極ＳＤ１およびソース電極ＳＤ２が形成されることによって、ゲート信号線ＧＬの一部をゲート電極とする逆スタガ構造のＭＩＳ型トランジスタが形成されることになる。そして、このドレイン電極ＳＤ１およびソース電極ＳＤ２はドレイン信号線ＤＬと同時に形成されるようになっている。

すなわち、図１中ｙ方向に延在されｘ方向に並設されたドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬの一部が前記薄膜トランジスタＴＦＴの半導体層ＡＳの表面にまで延在されることによって薄膜トランジスタＴＦＴのドレイン電極ＳＤ１を構成するようになっている。

また、該ドレイン信号線ＤＬの形成の際にソース電極ＳＤ２が形成され、このソース電極ＳＤ１は画素領域内にまで延在されて後述の画素電極ＰＸとの接続を図るコンタクトホールＣＮをも一体的に形成されるようになっている。

なお、図１２に示すように、半導体層ＡＳの前記ソース電極ＳＤ２およびドレイン電極ＳＤ１との界面にはたとえばｎ型不純物がドーピングされたコンタクト層ｄ０が形成されている。

このコンタクト層ｄ０は、半導体層ＡＳの表面の全域にｎ型不純物ドーピング層を形成し、さらにソース電極ＳＤ２およびドレイン電極ＳＤ１の形成後において、該各電極をマスクとしてこれら各電極から露出された半導体層ＡＳの表面のｎ型不純物ドーピング層をエッチングすることによって形成されるようになっている。

そして、このように薄膜トランジスタＴＦＴが形成された透明基板の表面には、該薄膜トランジスタＴＦＴをも被ってたとえばＳｉＮからなる保護膜ＰＡＳが形成されている。薄膜トラジスタＴＦＴの液晶ＬＣとの直接の接触を回避するためである。

さらに、この保護膜ＰＡＳの上面には画素電極ＰＸがたとえばＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）からなる透明な導電膜によって形成されている。

画素電極ＰＸは、前記対向電極ＣＴの形成領域に重畳されて、それぞれ図中ｘ方向に対して約１０度の角度を持ち、延在して等間隔に形成されているとともに、その両端はそれぞれｙ方向に延在する同材料層で互いに接続されるようになっている。

ちなみに、この実施例では、隣り合う画素電極ＰＸ間の間隔Ｌはたとえば３〜１０μｍ、幅Ｗはたとえば２〜６μｍの範囲で設定されるようになっている。

この場合、各画素電極ＰＸの下端の同材料層は前記保護膜ＰＡＳに形成されたコンタクト孔を通して前記薄膜トランジスタＴＦＴのソース電極ＳＤ２のコンタクト部と接続されるようになっており、また、上端の同材料層は前記対向電極ＣＴと重畳されて形成されている。

このように構成した場合、対向電極ＣＴと各画素電極ＰＸとの重畳部にはゲート絶縁膜ＧＩと保護膜ＰＡＳとの積層膜を誘電体膜とする容量素子Ｃｓｔｇが形成されるようになっている。

この容量素子Ｃｓｔｇは、薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が画素電極ＰＸに印加された後に、該薄膜トランジスタＴＦＴがオフとなっても該映像信号が画素電極ＰＸに比較的長く蓄積される等のために設けられたものとなっている。

ここで、この容量素子Ｃｓｔｇの容量は、対向電極ＣＴと各画素電極ＰＸとの重畳面積に比例し、その面積が比較的大きくなってしまう。誘電体膜は絶縁膜ＧＩと保護膜ＰＡＳとの積層構造となっている。

なお、前記保護膜ＰＡＳとしては、ＳｉＮに限定されることなく、たとえば合成樹脂によって形成されていてもよいことはいうまでもない。この場合、塗布により形成することから、その膜厚を大きく形成する場合においても製造が容易であるという効果を奏する。

そして、このように画素電極ＰＸおよび対向電極ＣＴが形成された透明基板ＳＵＢ１の表面には該画素電極ＰＸおよび対向電極ＣＴをも被って配向膜ＯＲＩ１が形成されている。この配向膜ＯＲＩ１は液晶ＬＣと直接に接触する膜で該液晶ＬＣの初期配向方向を決定づけるものとなっている。

上記実施例において、透明導電膜としてＩＴＯを用いて説明したが、たとえばＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）を用いても同様の効果が得られることはいうまでもない。

このように構成された第１の透明基板ＳＵＢ１はＴＦＴ基板と称され、このＴＦＴ基板と液晶ＬＣを介して対向配置される第２の透明基板ＳＵＢ２はフィルタ基板と称されている。

フィルタ基板は、図３あるいは図６ないし図７に示すように、その液晶側の面に、まず、各画素領域を画するようにしてブラックマトリクスＢＭが形成され、このブラックマトリクスＢＭの実質的な画素領域を決定する開口部にはそれを被ってフィルタＦＩＬが形成されるようになっている。

そして、ブラックマトリクスＢＭおよびフィルタＦＩＬを被ってたとえば樹脂膜からなるオーバーコート膜ＯＣが形成され、このオーバーコート膜の上面には配向膜ＯＲＩ２が形成されている。

上記が本実施例１の概略の平面および断面構成である。次に本液晶モードの動作を図１０および図１１で説明する。本実施例では液晶としては電界方向に液晶分子の長軸方向に揃う、いわゆるポジ型のネマチック液晶を使用している。液晶表示のオン、オフは無電界で黒状態、電圧を印加すると白状態へと遷移するノーマリブラックの電圧―透過率特性を持つ挙動を示す。

図１０は図９のI（ａ）からI（ｂ）線をつなぐ２点破線上の断面図である、図１０の正面から見て左手側からI（ａ）、右手側がI（ｂ）である。本インプレーン表示モード（すなわち第１の透明基板ＳＵＢ１側に画素電極ＰＸおよび対向電極ＣＴを有する）では、櫛歯状の画素電極ＰＸからの電気力線（図１０のＥ）が液晶ＬＣ中へ印加され、その電気力線は液晶ＬＣ中を経て上記櫛歯の隙間の保護膜ＰＡＳ、ゲート絶縁膜ＧＩを通過し、画素領域でほぼ方形に全面に形成された対向電極ＣＴへ至る。図１０において、中央の対向電圧信号線ＣＬに対して左手側の液晶分子ＬＣ１（すなわち図９の画素領域で横方向に走る対向電圧信号線ＣＬの下側の領域）では第１の基板ＳＵＢ１にほぼ平行方向に対して時計回りに回転、図１０の右側の領域においてはその液晶分子ＬＣ２は反時計回り回転する。

図１１の模式的な平面図でその光学的動作を説明する。対向電圧信号線ＣＬが横方向に１画素の中央領域に配置されている。その上方の領域では櫛歯状の画素電極ＰＸは対向電圧信号線ＣＬに対して、時計回り方向で約１０度の傾きを持つように延在し、一方、下方の領域では、画素電極ＰＸは対向電圧信号線ＣＬに対して反時計回りに約１０度の方向に延在するように配置されている。第１の基板ＳＵＢ１の偏光板での偏光軸は対向電圧信号線ＣＬの延在方向に平行方向、第２基板ＳＵＢ２側の偏光板の偏光軸は垂直方向に配置される、いわゆる、クロスニコルの偏光軸配置である。液晶分子をその配向膜（ＯＲＬ１およびＯＲＬ２）界面で方向制御するラビング方向は上下基板側共に平行（対向電圧信号線ＣＬおよびゲート信号線ＧＬ延在方向に平行）に処理されている。

液晶の印加電圧がないか、あるいは小さい時は、対向電圧信号線ＣＬの延在方向にその液晶分子ＬＣ１およびＬＣ２の長軸がそろう。上方領域の画素電極ＰＸは時計回り方向に１０度の傾きを持つ。一方、電圧が印加される、図１０の断面で示す画素電極ＰＸから液晶を経て対向電極ＣＴへ至る電気力線Ｅの方向は画素電極ＰＸと垂直すなわち、対向電圧信号線ＣＬ時計回りに１１０度の角度を持つ。液晶分子ＬＣ１はこれに追従し電界方向すなわち反時計回りに回転し、偏光板の偏光軸と４５度方向に長軸が回転した際に透過率が最大となる。下方領域の液晶分子は画素電極ＰＸが対向電圧信号線ＣＬに対して、上下対称に配置されているため、その回転方向は逆向きの時計回りとなる。本実施例ではこのように１画素の液晶分子を時計回りと反時計回りの２つの領域に分けているため、画面の視野角はどの方向から見ても反転することがなく、また色変化が小さい広視野角の表示が可能となる。また、画素電極ＰＸおよび対向電極ＣＴが透明のＩＴＯで形成され、さらに液晶ＬＣに充分な電界が印加されるのでブラックマトリクスＢＭの内側の画素領域ではほぼ全面に透過して明るい画像が表示できる。

次に本実施例が開口率あるいは透過率を高めた画素構造を持ちさらに、その際に点欠陥が発生しにくい良好な画質を持つ特徴を説明する。

開口率を落とす最大の原因は不透過の金属材料で形成されるゲート信号線ＧＬ、ドレイン信号線ＤＬ、あるいは対向電圧信号線ＣＬに加えて、ソース電極ＳＤ２、ドレイン電極ＳＤ１の面積の占める割合が大きくなってしまうことである。特に、本実施例のようにゲート絶縁膜ＧＩ上に形成されたソース電極ＳＤ２と保護膜ＰＡＳ上に形成された画素電極ＰＸをコンタクトホールＣＮで接続する必要がある場合、そのコンタクトホールＣＮ付近のソース電極ＳＤ１はその面積が保護膜ＰＡＳの厚さに応じて増加し開口率が低下する。

また薄膜トランジスタＴＦＴのパターン設計のみならず、実質的に透過率が低下する場合がある。一番大きい要因は、液晶分子の界面制御の配向膜が良好にラビングされない場合である。特に、段差の大きいコンタクトホールＣＮはその穴付近ではラビングが充分されなく、ラビング方向の影にあたる部分に影状の液晶分子が制御されない領域がコンタクトホールの面積の数倍にもわたり広がる。本現象は単純に透過率が低下するだけでなく、液晶分子の制御乱れであるため、応答速度が低下したような画像にも見える。この乱れを少なくとも応答速度への影響をなくすにはブラックマトリクスＢＭや第１の基板ＳＵＢ１上の配線のような不透明材料で遮光する必要があるが、逆に開口率を低下させてしまう場合がある。

以下図面を引用しながら、その対策を行った構造を示す。開口率低下を回避するにはすでに、不透過の領域である対向電圧信号線ＣＬ上に上記コンタクトホールＣＮのソース電極ＳＤ２を薄膜トランジスタＴＦＴから延在しこれを重畳し配置すれば、その透過率損失が新たに増えることはない。しかしながら、この場合新たに、点欠陥の不良が増加する問題を生じる。

本実施例の液晶表示モードは前記のように透明の対向電極ＣＴを画素内に矩形に配置し、その上部にゲート絶縁膜ＧＩおよび保護膜ＰＡＳを積層し、その上部に透明の画素電極ＰＸを配置する。この両電極の積層面積は１画素領域の２０から３０％に及び、これは他の液晶モードに比べて大きな値である。絶縁膜にピンホールなどがあるとショート不良となり画面上の点欠陥となる。これを最小限に防ぐためにも、本実施例は工程が異なる２つの絶縁膜であるゲート絶縁膜ＧＩと保護膜ＰＡＳの積層膜として片方の膜にピンホールがあった際にも他の膜でこの絶縁性を保つ冗長構造となっている。

しかるに前述のように、透過率を向上させるために、図１４に示すように、対向電圧信号線ＣＬ上にコンタクトホールＣＮのソース電極ＳＤ２を形成すれば良い。このためソース電極ＳＤ２を図９のように単純に薄膜トランジスタＴＦＴのドレイン電極ＳＤ１から延在させると、対向電極ＣＴ上の単層のゲート絶縁膜ＧＩ上をソース電極ＳＤ１が延在することになり、ショート不良に対する冗長性が損なわれることが自明となる。

本実施例はまず、図９の平面図でわかるように、ソース電極ＳＤ１が延びる領域の下部の対向電極ＣＴをスリット状に切り込みを入れている。これにより下部の対向電極ＣＴとソース電極ＳＤ１はショート不良を起こすことはない。図１２の断面構造でわかるように前記ソース電極ＳＤ１は対向電圧信号線ＣＬに重なる部分で初めてゲート絶縁膜ＧＩの単層部分で重なる。これにより透過率を向上させた場合でも点欠陥の発生を防止でき良好な画質が得られる。

一方、ソース電極ＳＤ１を横切るように保護膜ＰＡＳ上に配置された画素電極ＰＸは単層の保護膜ＰＡＳと大きな面積で重なっているが、画素電極ＰＸとソース電極ＳＤ１は同一画像電位が与えられているため、仮に物理的にショートしても点欠陥になることはない。このため、画素電極ＰＸは対向電極ＣＴにスリットのない対向電圧信号線ＣＬの図９における上部領域と同様にレイアウトができる。これでスリットを設けたことによる開口率低下が抑えられる。上記対向電極のスリットは図１３に示すように最小加工寸法で形成されたソース電極ＳＤ１より、各レイヤのホト工程の位置合わせずれを考慮して、広めの幅が設定される。

一方、コンタクトホールＣＮのラビングに起因する液晶配向も乱れは以下のように改善し透過率を向上させている。図１１を用いて説明したように、ラビング方向はゲート信号線ＧＬ及び対向電圧信号線ＣＬに平行に規定した。そのため、コンンタクトホールＣＮ径の数倍にも及ぶラビング影の液晶分子の乱れは対向電圧信号線ＣＬに沿って発生する。図９の平面図でわかるように、コンタクトホールＣＮのラビング方向には対向電圧信号線ＣＬが延在し、第１の透明基板ＳＵＢ１側の光源を遮光する。

上述した実施例では液晶表示装置を例に挙げて説明をしたが、他の表示装置、たとえば有機ＥＬ表示装置にも適用できることはいうまでもない。有機ＥＬ表示装置においても、液晶表示装置と同様に、ゲート信号線とドレイン信号線の交差部を一角とする画素領域を備え、該画素領域には、ゲート信号線からの信号（走査信号）の供給によってオンされる薄膜トランジスタと、この薄膜トラジスタを介してドレイン信号線からの信号（映像信号）が供給される電極を具備して構成されるからである。

上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。

本発明による表示装置に適用される走査信号の構成の一実施例を示す図である。 本発明による表示装置の概略を示す平面図と画素の等価回路図である。 本発明による表示装置に適用される走査信号の映像信号との関係を示す図である。 本発明による表示装置に適用される走査信号を形成する手段を示した構成図である。 本発明による表示装置に適用される走査信号の構成の他の実施例を示す図である。 本発明による表示装置に適用される走査信号の映像信号との関係を示す図である。 本発明による表示装置に適用される走査信号を順次ゲート信号線に供給する際におけるタイミングを示した図である。 図７に示す走査信号の供給にあって、ドレイン信号線に供給する映像信号における極性を示した図である。 本発明による表示装置の画素の構成の一実施例を示す平面図である。 図９のI（ａ）−I（ｂ）線における断面図である。 図９に示す構成における液晶モードの液晶分子の電圧オン、オフ時における動作を示す模式的平面図である。 図９のII（ａ）−II（ｂ）線における断面図である。 図９のIII（ａ）−III（ｂ）線における断面図である。 図９のIV（ａ）−IV（ｂ）線における断面図である。

符号の説明

Ｖｇ…走査信号、ＶＬ…谷部、ＲＤ…低減部、Ｖｇｌ…ローレベル、Ｖｇｈ…ハイレベル、Ｖｄ…映像信号、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…対向電圧信号線、ＰＸ…画素電極、ＣＴ…対向電極、ＴＦＴ…薄膜トランジスタ

Claims (14)

1. 画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
   前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあってその途中に該電圧レベルを低減させる谷部を備え、この谷部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっていることを特徴とする表示装置。
2. 前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする請求項１に記載の表示装置。
3. 前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする請求項１に記載の表示装置。
4. 走査信号線の前記谷部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする請求項１、２、３のうちいずれかに記載の表示装置。
5. 画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
   前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあって、その途中に該電圧レベルを低減させる谷部を備えるとともに、該薄膜トランジスタをオフする手前で該電圧レベルをなだらかに低減させる低減部を備え、
   前記谷部および低減部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっていることを特徴とする表示装置。
6. 前記低減部において電圧レベルがなだらかに低減された後、急峻に走査信号のローレベルに至ることを特徴とする請求項５に記載の表示装置。
7. 前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする請求項５に記載の表示装置。
8. 前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする請求項５に記載の表示装置。
9. 走査信号線の前記谷部および低減部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする請求項５、６、７、８のうちいずれかに記載の表示装置。
10. 画素に、ゲート信号線からの走査信号によってオンする薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像が供給される電極を少なくとも有する表示装置において、
    前記走査信号は、前記薄膜トランジスタをオンする電圧レベルにあって、その途中に該電圧レベルを低減させる谷部を備えるとともに、該薄膜トランジスタをオフする手前で該電圧レベルをなだらかに低減させる低減部を備え、
    前記谷部および低減部の低減された電圧レベルは該薄膜トランジスタをオフする電圧レベル以上となっており、
    一の走査信号とこの一の走査信号の次に供給される他の走査信号は、該一の走査信号の低減部と該他の走査信号の谷部とが時間的に一致づけられて、一部重なって供給されることを特徴とする表示装置。
11. 前記低減部において電圧レベルがなだらかに低減された後、急峻に走査信号のローレベルに至ることを特徴とする請求項１０に記載の表示装置。
12. 前記谷部は、その電圧レベルにあって、時間の経過に伴いなだらかに下降し、その後急峻に立ち上がるように構成されていることを特徴とする請求項１０に記載の表示装置。
13. 前記谷部は、その電圧レベルにあって、ｔ１時間の間立ち下り、ｔ２時間の間立ち上がるように構成され、ｔ１＞ｔ２の関係にあることを特徴とする請求項１０に記載の表示装置。
14. 走査信号線の前記谷部および低減部の低減された電圧レベルは、薄膜トランジスタに供給される映像信号の電圧レベルよりも大きくなっていることを特徴とする請求項１０、１１、１２、１３のうちいずれかに記載の表示装置。

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