JP2005322807A - 配線基板及びその製造方法 - Google Patents

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Abstract

【課題】 多層構造の配線基板に関し、ビア部での差動伝送等の各種の伝送形態を可能にする配線基板又はその製造方法を提供する。
【解決手段】 絶縁性基板（基板４２、４３）を用いる。この絶縁性基板に形成されて複数の円周面部（５０、５２）を備える第１のビアホール部（４４、４４１、４４２、４４３、４４４、４４５）と、この第１のビアホール部に絶縁物（絶縁層６０）を介して形成され、前記円周面部と同心円の複数の第２のビアホール部（４６、４８、４６１、４６２、４６３）とを備えることにより、差動配線構造や同軸構造部（６６、６８）を構成する。
【選択図】 図１０

Description

本発明は、多層配線基板に関し、複心の同軸構造を備える基板構造及びその製造方法に関する。
高速信号を伝送する配線基板には外部ノイズに強い伝送方式としてペア配線による差動伝送が用いられる。このような差動伝送方式に従来のシングル伝送を対象とする同軸ビア（ＶＩＡ）を用いた場合、このビア部で差動構造が得られない。
この同軸ビア構造について、例えば、図１ないし図３を参照して説明すると、図１は同軸ビア構造を有する基板上面の一部を示す図、図２は図１のII−II線部分の縦断面図、図３は図２のIII −III 線部分の横断面図である。この同軸ビア構造では、配線基板２に単一の信号孔としてビアホール部４が形成され、このビアホール部４の内部にはＧＮＤ（接地導体）壁６が設置されているとともに、絶縁物８を介してＧＮＤ壁６と同軸構造を成すビア心線を構成するビア導体部１０が設置されている。ビア導体部１０は配線基板２の上面側の配線パターン１２と接続され、配線基板２の下面側の配線パターン１４と接続されている。
このような同軸ビア構造にガードパターンを備える場合について、図４ないし図６を参照して説明すると、図４は同軸ビア構造を有する基板上面の一部を示す図、図５は図４のＶ−Ｖ線部分の縦断面図、図６は図５のVI−VI線部分の横断面図である。この同軸ビア構造では、配線基板２の上面部には配線パターン１２を包囲するＧＮＤガードパターン部１６が形成され、このＧＮＤガードパターン部１６とＧＮＤ壁６とは、ＧＮＤガードパターン部１６の下面側に複数の非貫通孔１８を形成し、その内部に導体部２０を設置することにより電気的に接続されている。
このような同軸ビア構造を差動配線に用いた配線基板について、図７及び図８を参照して説明すると、図７はガードパターンを使用していない差動配線構造、図８は単心の同軸ビア部を使用した差動配線である。一対のビアホール部２２、２４で差動配線２６が構成され、各ビアホール部２２、２４には差動配線を構成している配線パターン２３、２５、２７、２９が接続されている。差動配線２６では、１つの信号を正相（＋）側と逆相（−）側とに反転させて２本の信号として伝送し、両者を電磁界的に結合させて相互に影響し合うことで、伝送特性を改善している。しかし、図８に示すように、ビアホール部２２、２４のそれぞれがＧＮＤ壁６で包囲され、各同軸ビアホール部３１、３３が構成されている。このような同軸ビアホール部３１、３３では、２本のビアホール部２２、２４が平行導体であっても、ＧＮＤ壁６によって電磁界的な結合が遮断されるので、差動配線とならない。即ち、同軸ビアホール部３１、３３の信号伝送は単線伝送にすぎない。
このようなビア部の信号伝送に関し、次のような特許文献が存在している。
特開２００２−３５３５８８号公報 特開２００３−２４３８３１号公報 特許文献１では、差動配線を用いる配線基板が開示されており、この配線基板は、多層配線基板上の差動信号を伝送するスルーホール（ビアホール部）において、第１のスルーホールを形成し、この第１のスルーホールを絶縁性樹脂で穴埋めして絶縁体部を形成し、この絶縁体部へ差動信号を伝送する一対の第２のスルーホールが形成されている。
また、特許文献２では、配線基板及びその製造方法として、表面及び裏面を有する金属コア基板と、この金属コア基板に長円形（非円形）の貫通孔と、この貫通孔内に絶縁材を介して配置された一対のスルーホール導体とを備え、貫通孔は、一対のスルーホール導体を囲む長円形を呈し、且つ貫通孔の内壁はスルーホール導体のうち対向するスルーホール導体の外周部との距離が不均一化した配線基板が開示されている。
ところで、特許文献１に開示された配線基板は、図９に示すように、ビアホール部３０に径大な導体部３２が形成され、この導体部３２内に導体部（メッキ部）３６、３８が設置されているとともに、両者間に絶縁物３４を介在させて差動配線とする構造である。特許文献１には、同軸構造である記載があるが、導体部３２の中心Ｏａ、導体部３６の中心Ｏｂ、導体部３８の中心Ｏｃは異なる位置に設定され、導体部３６又は３８の外面部の中心Ｏｂ、Ｏｃからの距離（半径）をｒとすると、各中心Ｏｂ、Ｏｃから導体部３２の内面部までの距離Ｒ（＝Ｒ1 、Ｒ2 、Ｒ3 ・・・）は、角度θによって相違し（Ｒ1 ≠Ｒ2 ≠Ｒ3 ・・・）、即ち、導体部３６又は３８の外周面部と導体部３２の内周面部との距離が角度によって相違する。このような中心位置の異なる導体部３２と導体部３６、３８とは同軸構造とは言えない。
また、特許文献２に開示された配線基板では、金属コア基板が長円形の貫通孔を備えているにすぎないものであり、コア基板が金属板であるため、基板の表裏面間の接続構造に制約を受け、金属板を厚くすれば重く、その厚み幅内の多層配線に制約がある。
そこで、本発明は、多層構造の配線基板に関し、ビア部での差動伝送等の各種の伝送形態を可能にする配線基板又はその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の配線基板は、絶縁性基板と、この絶縁性基板に形成されて複数の円周面部を備える第１のビアホール部と、この第１のビアホール部に絶縁物を介して形成され、前記円周面部と同心円の複数の第２のビアホール部とを備え、前記同心円を成す部分を同軸構造部とした構成である。
斯かる構成とすれば、複数の円周面部を内面に備える単一のビアホール部内に複数の円周面部と同心円の複数の第２のビアホール部を備えることにより、同心円を成す部分で第１及び第２のビアホール部を同軸構造とすることができるとともに、第１のビアホール部内に形成された複数の第２のビアホール部間で差動伝送が可能であり、外部ノイズに対する耐性が高められる。
上記目的を達成するには、前記第１のビアホール部の内周面に形成された第１の導体部と、前記第２のビアホール部に形成された複数の第２の導体部とを備え、前記第１のビアホール部の前記円周面部上の前記第１の導体部に対向する前記第２の導体部を同軸構造部に構成してもよい。
斯かる構成とすれば、複数の円周面部を内面に備える単一のビアホール部内に複数の円周面部と同心円の複数の第２のビアホール部を備え、第１のビアホール部の内面に形成された第１の導体部と、第２のビアホール部に形成された複数の第２の導体部とにより、同心円を成す部分で同軸構造が構成される。また、第１のビアホール部内に形成された複数の第２のビアホール部の第２の導体部で構成される平行線路により、差動伝送が可能となる。
上記目的を達成するには、前記同軸構造部内の前記絶縁物は、同一の厚さ（ｔ5 ）に設定してもよい。斯かる構成とすれば、絶縁物の厚さにより、同軸構造の精度が高められる。
上記目的を達成するには、前記同軸構造部内の前記絶縁物は、有機材料又は無機材料で構成してもよい。
上記目的を達成するには、前記第２のビアホール部は、そのホール内を空芯とし、又は導電性物、非導電性物のいずれかを充填して非空芯としてもよい。
上記目的を達成するには、前記第２のビアホール部を包囲するガードパターン部を備えてもよい。
上記目的を達成するには、前記第１の導体部は接地導体としてもよい。斯かる構成とすれば、同軸構造を成す第１の導体部が接地されるので、第２の導体部を絶縁物を介して接地導体で包囲された同軸構造が得られる。
上記目的を達成するには、前記第２のビアホール部を包囲するガードパターン部を備え、このガードパターン部に前記第２の導体部を接続してもよい。
上記目的を達成するには、前記第１及び第２の導体部は、金属材料又は導電性ペーストで構成してもよい。
上記目的を達成するため、本発明の配線基板の製造方法は、絶縁性基板に複数のホールを形成し、複数の円周面部を内面に備える第１のビアホール部を形成する工程と、前記第１のビアホール部に絶縁物を充填する工程と、前記円周面部を形成するために設定された中心軸を共通にし、前記円周面部と同心円を成す複数の第２のビアホール部を形成する工程とを含む構成である。斯かる構成とすれば、第１のビアホール部と第２のビアホール部の中心軸を単一化できるので、各ビアホール部の形成精度が高められ、精度の高い同軸構造が得られる。
本発明の配線基板によれば、第１のビアホール部内に複数の第２のビアホール部を備え、第１のビアホール部と第２のビアホール部との間で同軸構造部が得られるとともに、複数の第２のビアホール部間で差動配線構造を実現でき、配線基板表面の配線との整合性が得られるとともに、外部ノイズの耐性を高めた配線基板を実現できる。
本発明の配線基板の製造方法によれば、第１のビアホール部及び第２のビアホール部が共通の基準軸を中心に形成されるので、寸法精度の高い第１及び第２のビアホール部を形成でき、精度の高い同軸構造部が得られるとともに、第２のビアホール部間の精度も高められるので、差動配線構造及び同軸構造を実現できる。
第１の実施形態
本発明の第１の実施形態について、図１０及び図１１を参照して説明する。図１０は、第１の実施形態に係る配線基板の差動配線構造を示す斜視図、図１１は図１０のXI−XI線断面図である。
この実施形態は、ビアホール（Via Hole）部の多重化、二重構造化により、複数の信号の差動伝送等、多様な伝送が可能な配線基板を構成する。この配線基板は、平行導体間の電磁界的な結合を可能にするとともに、その周囲を導体壁で包囲する構造とすることにより、例えば、２芯の二重ビア構造を構成している。
この配線基板４０には、絶縁性材料で形成されたコア基板として基板４２が用いられ、この基板４２に第１のビアホール部４４とともに、ビアホール部４４を貫通して複数の第２のビアホール部４６、４８が形成されている。ビアホール部４４には複数の円周面部５０、５２が形成され、Ｏ1 は円周面部５０の中心軸、Ｏ2 は円周面部５２の中心軸である。ビアホール部４６はこの中心軸Ｏ1 を中心にして同心円、ビアホール部４８はこの中心軸Ｏ2 を中心にして同心円を構成している。ビアホール部４４には第１の導体部５４が形成され、また、ビアホール部４６には第２の導体部５６、ビアホール部４８には第２の導体部５８がそれぞれ形成されている。導体部５４の高さｈ1 に対し、導体部５６、５８の高さｈ2 が高く設定されている。そして、導体部５４で包囲された部分には絶縁物が充填されて絶縁層６０が形成されている。なお、絶縁層６０は有機材料又は無機材料のいずれで構成してもよい。この実施形態では、導体部５６、５８で包囲された透孔部６２、６４は空芯である。各導体部５４、５６、５８は、導電性を持つ金属や導電性ペースト等の導電材料が用いられ、その塗布、メッキ、蒸着等の処理で形成される。
従って、ビアホール部４４にビアホール部４６、４８が形成されていることから、二重構造ビアを構成するとともに、長円筒状の導体部５４で包囲された導体部５６、５８は平行導体が構成されている。即ち、ビアホール部４６、４８が複芯構造である。また、円周面部５０において、対向する導体部５４と導体部５６で第１の同軸構造部６６、円周面部５２において、対向する導体部５４と導体部５８で第２の同軸構造部６８が構成されている。これら同軸構造部６６、６８では、導体部５８の外周面部と導体部５４の内周面部との距離ｒｏは等距離であり、中心同一の対向円面を形成している。そして、導体部５６、５８には基板４２の上面側に配線パターン７０、７２、その下面側に配線パターン７４、７６が接続されている。
斯かる構成とすれば、隣接する各配線パターン７０、７２、各配線パターン７４、７６がそれぞれ差動配線として用いられ、同様に、平行導体を構成する導体部５６、５８は絶縁層６０を介して電磁界的に結合させ、差動配線として構成される。この結果、隣接する各配線パターン７０、７２又は配線パターン７４、７６に導体部５６、５８を整合させることができ、基板４２の厚み方向においても高速信号の差動伝送が行え、高速伝送化に寄与することになる。
また、導体部５４を接地して接地導体とすれば、差動伝送のノイズ耐性に加え、同軸構造部６６、６８を持つ導体部５６、５８の伝送信号のノイズ耐性がより高められる。同軸構造部６６、６８では、導体部５８の外周面部と導体部５４の内周面部との距離ｒｏは等距離であって、中心同一の対向円面を形成し、しかも、導体部５８の外周面部と導体部５４の内周面部との間の距離ｒｏが最短距離であることから、導体部５４と導体部５６又は５８との間におけるインダクタンス、静電容量、特性インピーダンス等、各種の電気的特性は同軸構造部６６、６８に支配されることになる。
第２の実施形態
本発明の第２の実施形態について、図１２ないし図１４を参照して説明する。図１２は、第２の実施形態に係る配線基板の表面の一部を示す平面図、図１３は図１２のXIII−XIII線断面図、図１４は図１３のXIV −XIV 線断面図である。各図において、第１の実施形態と同一部分には同一符号を付してある。
この実施形態の配線基板４０は、第１の実施形態を具体的なレベルとしたものであり、配線基板４０内に例えば、長円筒状の導体壁を設置し、その内部に複芯の平行導体を設置した構造とすることにより、平行導体間の電磁界的な結合を得るとともに、複芯の同軸構造を構成している。
図１２に示すように、この配線基板４０は、絶縁性材料で形成された基板４２の内部に第１のビアホール部４４が形成されているとともに、このビアホール部４４の内部に第２のビアホール部４６、４８が形成されている。また、基板４２の上面に配線パターン７０、７２が形成され、配線パターン７０は導体部５６、配線パターン７２は導体部５８に接続されている。導体部５６、５８内の透孔部６２、６４は空芯である。
また、導体部５４は接地導体として構成され、平行導体を構成する導体部５６、５８の接地（ＧＮＤ）壁として構成されている。そして、ビアホール部４４の内壁部に形成された導体部５４の内部には絶縁物によって絶縁層６０が形成されており、同様に、絶縁層６０は有機材料又は無機材料のいずれで構成してもよい。また、導体部５４の厚さｔ1 は一様であり、また、導体部５６、５８の厚さｔ2 も一様であることから、同軸構造部６６、６８内の絶縁層６０の厚さｔ3 も同一に設定されている。
斯かる構成とすれば、この配線基板４０においても、第１の実施形態と同様に、各ビアホール部４６、４８で差動配線が構成され、基板４２の厚み方向において高速信号の差動伝送が行え、高速伝送化に寄与することになる。また、接地導体を構成する導体部５４で各導体部５６、５８が包囲されているので、差動伝送のノイズ耐性に加え、導体部５６、５８の伝送信号のノイズ耐性がより高められることになる。また、同軸構造部６６、６８に関する電気的特性の支配については、第１の実施形態で述べた通りである。
第３の実施形態
本発明の第３の実施形態について、図１５、図１６を参照して説明する。図１５は、第３の実施形態に係る配線基板の製造方法の一例を示す断面図、図１６は穿孔処理を示す平面図である。
この実施形態は、複芯の同軸構造を成す第１及び第２のビアホール部４４、４６、４８を持つ配線基板４０の形成方法等を提供する。
この配線基板４０の製造には、絶縁性材料で形成された基板４３が用いられる。この基板４３には図１５（Ａ）に示すように、その表裏面に導体層からなる配線パターン８０、８２が形成される。この基板４３は位置決めされて基準軸Ｏｒが設定されるとともに、ビアホール部４４、４６、４８を形成するための中心軸Ｏ1 、Ｏ2 が設定される。各中心軸Ｏ1 、Ｏ2 は、基準軸Ｏｒを基準にして設定され、長円形を成すビアホール部４４の各円周面部５０、５２の中心となる。この場合、基準軸Ｏｒに代えて、例えば、中心軸Ｏ1 を基準軸に設定し、中心軸Ｏ2 を設定するようにしてもよい。
基板４３に対し、図１５（Ｂ）及び図１６（Ａ）に示すように、中心軸Ｏ1 、Ｏ2 を中心にして真円を成す２つの透孔部８４、８６を形成する。これら透孔部８４、８６の外側周面部が既述の円周面部５０、５２を構成することになる。
２つの透孔部８４、８６は、図１５（Ｃ）及び図１６（Ｂ）に示すように、透孔部８４、８６を橋絡する接線部分間の基板部８８を切除して２つの透孔部８４、８６を橋絡させることにより、透孔部８４、８６の一部を円周面部５０、５２とした長円状透孔部９０が形成され、この長円状透孔部９０により第１のビアホール部４４が形成される。
このビアホール部４４には、図１５（Ｄ）に示すように、金属のメッキや導電性ペーストの塗布、又は導電性材料を用いて導体部５４が形成され、この導体部５４で包囲された空間部には有機材料又は無機材料からなる絶縁物が充填されて絶縁層６０が形成される。基板４３の表裏面側には絶縁層６０を一様に覆う絶縁性材料からなる基板９２、９４が積層され、多層基板である基板４２が構成される。この実施形態では、絶縁層６０と基板９２、９４とを別部材で構成しているが、プレス加工時に、基板９２、９４に含まれる樹脂を長円状透孔部９０に流し込み、その樹脂で絶縁層６０を構成してもよい。
このように多層基板が構成されても、予め設定した中心軸Ｏ1 、Ｏ2 は一致している。各中心軸Ｏ1 、Ｏ2 を中心にし、図１５（Ｅ）に示すように、絶縁層６０及び基板９２、９４を穿って真円の透孔部９８、１００が形成される。各透孔部９８、１００により第２のビアホール部４６、４８が形成される。ビアホール部４４側の透孔部８４、８６の半径をｒ1 、ビアホール部４６、４８側の透孔部９８、１００の半径をｒ2 とすると、これら半径ｒ1 、ｒ2 の大小関係はｒ1 ＞ｒ2 であるとともに、中心軸Ｏ1 、Ｏ2 が共通であるから、透孔部８４と透孔部９８、透孔部８６と透孔部１００は共に同心円孔を構成している。そして、導体部５４を一様な厚さｔ4 、各透孔部９８、１００を半径ｒ2 で同径とすれば、絶縁層６０の厚さは同一の厚さｔ5 となる。
そして、各透孔部９８、１００の内壁面及びその開口縁部には、図１５（Ｆ）に示すように、一様な厚さで金属のメッキや導電性ペーストの塗布、又は導電性材料を用いて第２の導体部５６、５８が形成される。この場合、導体部５６、５８の内側には透孔部６２、６４を備えて空芯状態とされているが、この透孔部６２、６４の内部には導電性ペースト等の導電性物、非導電性樹脂等の非導電性物を充填し、非空芯化構成としてもよい。このような非空芯化は、異物の進入防止に役立つ。
このような製造方法によれば、ビアホール部４４の円周面部５０、５２（図１１、図１４）を形成するために設定された中心軸Ｏ1 、Ｏ2 を中心にビアホール部４６、４８が形成される。このため、中心軸Ｏ1 、Ｏ2 を例えば、基準軸Ｏｒを基準にして設定すれば、ビアホール部４４、４６、４８の透孔部８４、８６、９０及び透孔部９８、１００が座繰り加工により高い寸法精度を以て形成される。導体部５４の膜厚を一定にするとともに、各導体部５６、５８の膜厚を一定にすれば、導体部５４と導体部５６、導体部５４と導体部５８の間隔が一定となり、この間隔内の絶縁層６０の厚さｔ5 が同一となる。この結果、寸法精度の高い同軸構造部６６、６８が得られるとともに、斯かる同軸構造部６６、６８を容易に実現することができる。換言すれば、ビアホール部４４とビアホール部４６、４８とを別個の中心軸で設定する場合の寸法精度のずれによる加工精度の低下を防止できる。
第４の実施形態
本発明の第４の実施形態について、図１７ないし図１９を参照して説明する。図１７は、第４の実施形態に係る配線基板の表面の一部を示す平面図、図１８は図１７のXVIII −XVIII 線断面図、図１９は図１８のXIX −XIX 線断面図である。各図において、第１ないし第３の実施形態と同一部分には同一符号を付してある。
この実施形態は、配線基板４０の平行導体を構成するビアホール部及び配線パターンを包囲するガードパターン部を配線基板４０の表面部に備え、そのガードパターン部をビアホール部と電気的に接続した構成である。
この配線基板４０は、図１７に示すように、絶縁性材料で形成された基板４２の内部に第１のビアホール部４４が形成されているとともに、このビアホール部４４の内部に第２のビアホール部４６、４８が形成されている。また、基板４２の上面には配線パターン７０、７２が形成され、配線パターン７０は導体部５６、配線パターン７２は導体部５８に接続されている。導体部５６、５８内の透孔部６２、６４は空芯である。
そして、基板４２の上面部にビアホール部４６、４８及び配線パターン７０、７２を包囲するガードパターン部１０２が配線基板４０の表面部に形成されている。このガードパターン部１０２はビアホール部４４に対応する相似形パターン部１０４と配線パターン７０、７２と平行な平行パターン部１０６とを備えている。このガードパターン部１０２の相似形パターン部１０４には、ビアホール部４４の導体部５４と連結させるための貫通部としての複数の非貫通孔１０８が形成されている。非貫通孔１０８は、貫通孔内に導体の設置によって非貫通とされたものである。
また、導体部５４は接地導体として構成され、平行導体を構成する導体部５６、５８の接地（ＧＮＤ）壁として構成されていることは既述の通りである。導体部５４には、ガードパターン部１０２と基板４２の一部を挟んで平行なフランジ部１１０が形成されている。非貫通孔１０８はフランジ部１１０とガードパターン部１０２との間に介在する基板４２を貫通しており、この非貫通孔１０８には導電性ぺースト等からなる導体１１２が設置されている。ガードパターン部１０２とビアホール部４４の導体部５４とは導体１１２を介して電気的に接続されている。即ち、ガードパターン部１０２とビアホール部４４は共通のＧＮＤ壁ないしＧＮＤ部を構成している。
このような構成は基板４２の裏面側においても同様の構成であり、ガードパターン部１１４は表面側のガードパターン部１０２と同様の相似形パターン部（１０４）及び平行パターン部（１０６）とを備えている。導体部５４の下縁には、ガードパターン部１１４と基板４２の一部を挟んで平行なフランジ部１１６が形成されている。非貫通孔１１８はフランジ部１１６とガードパターン部１１４との間に介在する基板４２を貫通しており、この非貫通孔１１８には導電性ぺースト等からなる導体１２０が設置されている。ガードパターン部１１４とビアホール部４４の導体部５４とは導体１２０を介して電気的に接続されている。
そして、この実施形態においても、図１９に示すように、ビアホール部４４の長円形の環状を成す導体部５４の内側にはビアホール部４６、４８の導体部５６、５８が設置されている。
斯かる構成とすれば、この配線基板４０においても、第１又は第２の実施形態と同様に、各ビアホール部４６、４８で差動配線が構成され、基板４２の厚み方向において高速信号の差動伝送が行え、高速伝送化に寄与することになる。また、接地導体を構成する導体部５４で各導体部５６、５８が包囲されているとともに、ガードパターン部１０２で包囲されているので、配線パターン７０、７２の差動伝送のノイズ耐性の向上に加え、導体部５６、５８の伝送信号のノイズ耐性がより高められることになる。また、同軸構造部６６、６８に関する電気的特性の支配については、第１の実施形態で述べた通りである。
第５の実施形態
本発明の第５の実施形態について、図２０ないし図２４を参照して説明する。図２０は、第５の実施形態に係る配線基板の表面の一部を示す平面図、図２１は図２０のXXI −XXI 線断面図、図２２は図２１のXXII−XXII線断面図、図２３は図２１の XXIII−XXIII 線断面図、図２４は図２１のXXIV−XXIV線断面図である。
この実施形態は、配線基板の表面部にガードパターン部を備えるとともに、複数の複芯同軸構造部を備えた構成である。
この配線基板４０にはその表面部に第１のガードパターン部１２２、第２のガードパターン部１２４が形成されており、ガードパターン部１２２で包囲された部分には第１の配線パターン１２６、第２の配線パターン１２８が形成され、これら配線パターン１２６、１２８は差動配線を構成し、配線パターン１２６には例えば、差動信号の正相側信号、配線パターン１２８には差動信号の逆相側信号が伝送され、両信号は配線パターン１２６、１２８を通して電磁界的に結合させることができる。配線パターン１２６、１２８の一方の端部には、既述のビアホール部４６１、４８１が形成されている。ビアホール部４６１には導体部５６１、ビアホール部４８１には導体部５８１が設置されている。この実施形態では、配線基板４０が多層基板で構成されており、ビアホール部４６１、４８１は例えば、４層非貫通信号孔で構成されている。ビアホール部４６１、４８１の透孔部６２１、６４１には絶縁層６０と同様の絶縁物が充填され、非空芯化されている。また、配線パターン１２６、１２８の他方の端部には、コネクタ等の受動部品、トランジスタ等の能動部品等の電子部品を接続する端子部１３０、１３２が形成され、各端子部１３０、１３２は例えば、円形に形成されて配線パターン１２６、１２８の中間部より幅広く形成されている。
また、ガードパターン部１２４で包囲された部分には、ビアホール部４６２、４８２が形成されている。ビアホール部４６２には導体部５６２、ビアホール部４８２には導体部５８２が設置されている。この実施形態では、既述の通り、配線基板４０が多層基板で構成されており、ビアホール部４６２、４８２は例えば、８層貫通信号孔で構成されている。
斯かる構成によれば、差動配線を構成する配線パターン１２６、１２８がガードパターン部１２２で包囲され、また、ビアホール部４６２、４８２がガードパターン部１２４で包囲されているので、これらガードパターン部１２２、１２４によって外部と遮断され、ガードパターン部１２２、１２４を例えば、接地導体として構成すれば、配線パターン１２６、１２８の信号伝送に対する外部ノイズの影響を回避することができる。
また、この配線基板４０においては、ビアホール部４６１、４８１側のガードパターン部１２２の部分に配線基板４０の厚み方向の一部を穿孔させた複数の非貫通孔１３４が形成され、また、ガードパターン部１２４には同様の形態の複数の非貫通孔１３６が形成されている。
また、この配線基板４０には、図２１に示すように、複数の第１のビアホール部４４１、４４２、４４３、４４４、４４５が形成され、ビアホール部４４１の上側にビアホール部４４２、４４３、ビアホール部４４１の下側にビアホール部４４４、４４５が設置されている。ビアホール部４４１とビアホール部４４２、４４３は配線基板４０内で電気的に接続されている。
ビアホール部４４２の内側にはビアホール部４６１、４８１が形成され、ビアホール部４４３の内側にはビアホール部４６２、４８２が形成され、ビアホール部４６１、４８１はビアホール部４４２で包囲され、ビアホール部４６２、４８２はビアホール部４４３で包囲されているとともに、これらビアホール部４４２、４４３の下側部分が既述のビアホール部４４１で包囲されている。ビアホール部４４１には導体部５４１、ビアホール部４４２には導体部５４２、ビアホール部４４３には導体部５４３、ビアホール部４４４には導体部５４４、ビアホール部４４５には導体部５４５が設置されている。
また、ガードパターン部１２２及びビアホール部４４１の外側には信号伝送のための一対のビアホール部１３８、１３９が形成され、各ビアホール部１３８、１３９には導体部１４０、１４１が設置されている。これらビアホール部１３８、１３９はビアホール部４６２、４８２と同様に８層貫通信号孔で構成されている。この配線基板４０の底面側にも上面側のガードパターン部１２２と同様のガードパターン部等を設置してもよい。
そして、ビアホール部４４１の導体部５４１とビアホール部４４５の導体部５４５は接続されており、ビアホール部４４２の導体部５４２とビアホール部４４３の導体部５４３は導体層１４４によって電気的に接続されて同電位化され、また、ビアホール部４６１の導体部５６１とビアホール部４６２の導体部５６２は導体層１４６で電気的に接続され、両者間に信号伝送が行われる。ビアホール部４４２の導体部５４２とビアホール部１３８の導体部１４０は導体層１４８で電気的に接続されているとともに、ビアホール部４４４の導体部５４４とビアホール部１３８の導体部１４０が導体層１５０で電気的に接続され、また、ビアホール部４４４の導体部５４４とビアホール部４４５の導体部５４５が導体層１５２で電気的に接続されて、各ビアホール部４４１、４４２、４４３、４４４、４４５の導体部５４１、５４２、５４３、５４４、５４５の同電位化が図られている。なお、ビアホール部４６１の下側にはビアホール部４４４で包囲されたビアホール部４６３が設置され、このビアホール部４６３は導体部５６３で構成されている。また、ビアホール部１３９の導体部１４１（図２０）は、ビアホール部１３８の導体部１４０と同様に他の導体部と電気的に接続され、接続された導体部との同電位化等が図られている。
そして、図２２に示すように、ビアホール部４６１、４８１の周囲にはガードパターン部１２２に対応して複数の導体部１５２が設置され、これら導体部１５２によってビアホール部４４２の導体部５４２とガードパターン部１２２が接続されて同電位化されている。ビアホール部４６２、４８２の周囲にはガードパターン部１２４に対応して複数の導体部１５４が設置され、これら導体部１５４を通してビアホール部４４３の導体部５４３とガードパターン部１２４が接続されて同電位化されている。従って、配線基板４０の下面側にガードパターン部１２２に対応するガードパターン部を形成し、ガードパターン部１２２と同様に同電位化してもよい。この場合、導体部１５２、１５４で非貫通孔１３４、１３６が構成されている。
また、図２３に示すように、ビアホール部４４２、４４３はそれぞれ長円形の環状体を構成しており、ビアホール部４４２の内側にはビアホール部４６１、４８１が形成され、また、ビアホール部４４３の内側にはビアホール部４６２、４８２が形成されている。これらの構成は、第１の実施形態で既述した通り、ビアホール部４６１、４８１の各導体部５６１、５８１は電磁界的に結合させた差動配線を構成し、同様に、ビアホール部４６２、４８２の各導体部５６２、５８２も電磁界的に結合させた差動配線を構成し、更に、ビアホール部４４２の円周面部５０、５２の導体部５４２とビアホール部４６１、４８１の導体部５６１、５８１はそれぞれ同軸構造を構成するとともに、ビアホール部４４３の円周面部５０、５２の導体部５４３とビアホール部４６２、４８２の導体部５６２、５８２はそれぞれ同軸構造を構成している。
また、図２４に示すように、ビアホール部４４１の内側にはビアホール部４６１、４８１、４６２、４８２が形成され、ビアホール部４６１、４６２の各導体部５６１、５６２は導体層１４６で接続され、また、ビアホール部４８１、４８２の各導体部５８１、５８２は導体層１４７で接続され、導体層１４６、１４７は、ビアホール部４６１、４８１又はビアホール部４６２、４８２と同様に電磁界的に結合されて差動配線化されている。そして、ビアホール部４４１とビアホール部４６１、４８１又はビアホール部４６２、４８２の円周面部５０、５２では同軸構造が構成されている。
このように、この実施形態では、配線基板４０の表面部でガードパターン部１２２、１２４、１４２等により配線パターン１２６、１２８、ビアホール部４６１、４８１、４６２、４８２等を包囲してバリアが構成されているとともに、多層基板を成す配線基板４０の内部では二重構造の既述のビアホール構造となっており、差動配線化、同軸構造化が図られており、外部ノイズに対する耐性が高められ、既述した第１、第２、第４及び第５の実施形態と同様の作用効果が得られる。そして、第３の実施形態で述べた製造方法を用いることにより、この実施形態の配線基板を製造することができる。
第６の実施形態
本発明の第６の実施形態について、図２５ないし図２７を参照して説明する。図２５は、第６の実施形態に係る配線基板の表面の一部を示す平面図、図２６は図２５のXXVI−XXVI線断面図、図２７は図２６のXXVII −XXVII 線断面図である。この実施形態によって、第１及び第２の実施形態と同一部分には同一符号を付してある。
この実施形態は、ビアホール部の導体部を複数のコア層で構成し、このコア層部分に配線パターンを設置して信号伝送の多様化を実現している。
この配線基板４０には第１及び第２の実施形態と同様に、ビアホール部４４の内側にビアホール部４６、４８が設置されている。ビアホール部４４の環状を成す導体部５４はビアホール部４６、４８を包囲しているが、導体部５４の幅ｈ3 の基板４２の部分に複数層の配線パターンとして導体部１６０、１６２、１６４、１６６等が形成されており、これら導体部１６０、１６２、１６４、１６６が幅ｈ3 内で多数の信号伝送路として用いられる。このような構成は、コア層部分に絶縁性材料からなる基板４２が用いられて構成される信号伝送路である。
斯かる構成とすれば、配線基板４０が絶縁性材料からなる基板４２で構成されることによって、コア層部分を多様な信号伝送路として構成でき、配線密度や基板面積当たりの信号路の集積化、高密度化を図ることができる。
第７の実施形態
本発明の第７の実施形態について、図２８を参照して説明する。図２８は、第７の実施形態に係る配線板ユニット及び電子装置を示す図である。
この実施形態では、既述の配線基板を用いて配線板ユニット、バックパネルユニットを構成し、又は配線基板を用いて電子装置を構成している。
この実施形態では、ラックマウント型のディスクアレイ装置等の電子装置１７０が構成され、この電子装置１７０の筐体部１７２の内部には配線基板４０を用いたバックパネル１７４が設置されている。このバックパネル１７４には、コネクタ１７６、１７８が搭載されている。このコネクタ１７６、１７８を介してハードディスクユニットや配線基板４０を含む配線板ユニット１８０、１８２等が接続される。前面パネル部１８４にはハンドル１８６が設置されている。
斯かる構成によれば、電子装置において、配線基板４０の既述した通りの差動配線構造や同軸構造により、差動配線化による高速信号伝送が可能であるとともに、外部ノイズに対する耐性が高められ、信頼性の高い装置を構成することができる。
第８の実施形態
本発明の第８の実施形態について、図２９及び図３０を参照して説明する。図２９は、第８の実施形態に係る配線基板の製造方法を示す断面図、図３０は穿孔処理を示す平面図である。図２９において、第３の実施形態（図１５、１６）と同一部分には同一符号を付してある。
第３の実施形態では、２つの円孔を形成した後、その円孔の間を切除して長円孔化する製造方法を示しているが、このような複数回の加工に代え、前処理としての円孔形成を省略して長円状透孔部９０を形成してもよい。
この場合、図２９（Ａ）に示すように、絶縁性材料で形成された基板４３が用いられ、この基板４３にはその表裏面に導体層からなる配線パターン８０、８２が形成される。この基板４３は位置決めされて基準軸Ｏｒが設定されるとともに、ビアホール部４４、４６、４８を形成するための中心軸Ｏ1 、Ｏ2 が設定され、各中心軸Ｏ1 、Ｏ2 は、基準軸Ｏｒを基準にして設定される点は第３の実施形態と同様である。
各中心軸Ｏ1 、Ｏ2 を中心とし、例えば、ルータ加工により長円状透孔部９０が形成される。ルータ加工は、機械加工でいうエンドミルのような刃を用いて行われる。斯かる処理によれば、図３０に示すように、基板４３には円形の穿孔処理を伴うことなく、直接に長円状透孔部９０が形成される。
そして、ビアホール部４４、４６、４８についての処理は、第３の実施形態（図１５）と同様であるので図中に同一符号を付してその説明を省略する。
このような製造方法によれば、複数回の段階的な穿孔処理が不要となるとともに、ビアホール部４４とビアホール部４６、４８とを別個の中心軸で設定する場合の寸法精度のずれによる加工精度の低下を防止できる。
以上説明した実施形態について、その変形例を以下に列挙する。
(1) ペアとなるビア構造間には、同軸構造を作らず、ペアとなるビア全体を覆うようなＧＮＤ壁を設置し、二重構造とする構成としてもよい。
(2) 上記実施形態では、ビアホール部の環状導体部の内部に差動配線を構成するビアホール部を設置した構成について例示したが、本発明の配線基板は、差動伝送以外の信号伝送を行うビアホール部を設置してもよい。
(3) 上記実施形態では、４層構造や８層構造の配線基板について例示したが、本発明は８層未満又は８層を越える多層構造のプリント配線基板等の各種の配線基板やその製造方法に適用できるものであり、例示の層構造に限定されるものではない。
次に、以上述べた本発明の配線基板及びその製造方法の各実施形態から抽出される技術的思想を請求項の記載形式に準じて付記として列挙する。本発明に係る技術的思想は上位概念から下位概念まで、様々なレベルやバリエーションにより把握できるものであり、以下の付記に本発明が限定されるものではない。
（付記１） 絶縁性基板と、
この絶縁性基板に形成されて複数の円周面部を備える第１のビアホール部と、
この第１のビアホール部に絶縁物を介して形成され、前記円周面部と同心円の複数の第２のビアホール部と、
を備え、前記同心円を成す部分を同軸構造部としたことを特徴とする配線基板。
（付記２） 前記第１のビアホール部の内周面に形成された第１の導体部と、
前記第２のビアホール部に形成された複数の第２の導体部と、
を備え、前記第１のビアホール部の前記円周面部上の前記第１の導体部に対向する前記第２の導体部を同軸構造部に構成したことを特徴とする付記１記載の配線基板。
（付記３） 前記同軸構造部内の前記絶縁物は、同一の厚さに設定されたことを特徴とする付記１記載の配線基板。
（付記４） 前記同軸構造部内の前記絶縁物は、有機材料又は無機材料であることを特徴とする付記１記載の配線基板。
（付記５） 前記第２のビアホール部は、そのホール内を空芯とし、又は導電性物、非導電性物のいずれかを充填して非空芯としたことを特徴とする付記１記載の配線基板。
（付記６） 前記第２のビアホール部を包囲するガードパターン部を備えることを特徴とする付記１記載の配線基板。
（付記７） 前記第１の導体部は接地導体としたことを特徴とする付記２記載の配線基板。
（付記８） 前記第２のビアホール部を包囲するガードパターン部を備え、このガードパターン部に前記第２の導体部を接続してなることを特徴とする付記２記載の配線基板。
（付記９） 前記第１及び第２の導体部は、金属材料又は導電性ペーストであることを特徴とする付記２記載の配線基板。
（付記１０） 絶縁性基板に複数のホールを形成し、複数の円周面部を内面に備える第１のビアホール部を形成する工程と、
前記第１のビアホール部に絶縁物を充填する工程と、
前記円周面部を形成するために設定された中心軸を共通にし、前記円周面部と同心円を成す複数の第２のビアホール部を形成する工程と、
を含むことを特徴とする配線基板の製造方法。
（付記１１） 前記第２のビアホール部を包囲する前記ガードパターン部と、前記第１のビアホール部の内側に形成された前記第１の導体部とを接続する導体と、
この導体が設置された貫通部と、
を備える構成としたことを特徴とする付記８記載の配線基板。
（付記１２） 前記第１のビアホール部に第１の導体部を形成する工程と、
前記第２のビアホール部に第２の導体を形成する工程と、
を含むことを特徴とする付記１０記載の配線基板の製造方法。
（付記１３） 前記配線基板を含むことを特徴とする配線板ユニット。
（付記１４） 前記配線基板を含むことを特徴とする電子装置。
（付記１５） 前記配線基板をバックパネルユニットに用いて構成されたことを特徴とする電子機器。
本発明は、ビアホール部の多重化、多層構造化を図った配線基板を提供し、差動伝送等の多様な高速伝送が可能であり、信号伝送の信頼性を高め、外部ノイズの耐性を強化できる等、有用である。
従来の配線基板の一部を示す平面図である。 図１のII−II線断面図である。 図２のIII −III 線断面図である。 従来の他の配線基板の一部を示す平面図である。 図４のＶ−Ｖ線断面図である。 図５のVI−VI線断面図である。 従来の配線基板の差動配線を示す図である。 従来の配線基板の差動配線を示す図である。 従来の配線基板の配線構造を示す断面図である。 本発明の第１の実施形態に係る配線基板の差動配線構造を示す斜視図である。 図１０のXI−XI線断面図である。 本発明の第２の実施形態に係る配線基板の一部を示す平面図である。 図１２のXIII−XIII線断面図である。 図１３のXIV −XIV 線断面図である。 本発明の第３の実施形態に係る配線基板の製造方法を示す断面図である。 配線基板の製造方法における穿孔処理を示す図である。 本発明の第４の実施形態に係る配線基板の一部を示す平面図である。 図１７のXVIII −XVIII 線断面図である。 図１８のXIX −XIX 線断面図である。 本発明の第５の実施形態に係る配線基板の一部を示す平面図である。 図２０のXXI −XXI 線断面図である。 図２１のXXII−XXII線断面図である。 図２１のXXIII −XXIII 線断面図である。 図２１のXXIV−XXIV線断面図である。 本発明の第６の実施形態に係る配線基板の表面の一部を示す平面図である。 図２５のXXVI−XXVI線断面図である。 図２６のXXVII −XXVII 線断面図である。 本発明の第７の実施形態に係る配線基板ユニット及び電子装置を示す図である。 本発明の第８の実施形態に係る配線基板の製造方法を示す断面図である。 配線基板の製造方法における穿孔処理を示す図である。
符号の説明
４２、４３ 基板（絶縁性基板）
４４、４４１、４４２、４４３、４４４、４４５ 第１のビアホール部
４６、４８、４６１、４６２、４６３、４８１、４８２、４８３ 第２のビアホール部
５０、５２ 円周面部
５４ 第１の導体部
５６、５８ 第２の導体部
６０ 絶縁層（絶縁物）
６６、６８ 同軸構造部
１０２、１２２、１２４ ガードパターン部
Ｏ1 、Ｏ2 中心軸

Claims (10)

  1. 絶縁性基板と、
    この絶縁性基板に形成されて複数の円周面部を備える第１のビアホール部と、
    この第１のビアホール部に絶縁物を介して形成され、前記円周面部と同心円の複数の第２のビアホール部と、
    を備え、前記同心円を成す部分を同軸構造部としたことを特徴とする配線基板。
  2. 前記第１のビアホール部の内周面に形成された第１の導体部と、
    前記第２のビアホール部に形成された複数の第２の導体部と、
    を備え、前記第１のビアホール部の前記円周面部上の前記第１の導体部に対向する前記第２の導体部を同軸構造部に構成したことを特徴とする請求項１記載の配線基板。
  3. 前記同軸構造部内の前記絶縁物は、同一の厚さに設定されたことを特徴とする請求項１記載の配線基板。
  4. 前記同軸構造部内の前記絶縁物は、有機材料又は無機材料であることを特徴とする請求項１記載の配線基板。
  5. 前記第２のビアホール部は、そのホール内を空芯とし、又は導電性物、非導電性物のいずれかを充填して非空芯としたことを特徴とする請求項１記載の配線基板。
  6. 前記第２のビアホール部を包囲するガードパターン部を備えることを特徴とする請求項１記載の配線基板。
  7. 前記第１の導体部は接地導体としたことを特徴とする請求項２記載の配線基板。
  8. 前記第２のビアホール部を包囲するガードパターン部を備え、このガードパターン部に前記第２の導体部を接続してなることを特徴とする請求項２記載の配線基板。
  9. 前記第１及び第２の導体部は、金属材料又は導電性ペーストであることを特徴とする請求項２記載の配線基板。
  10. 絶縁性基板に複数のホールを形成し、複数の円周面部を内面に備える第１のビアホール部を形成する工程と、
    前記第１のビアホール部に絶縁物を充填する工程と、
    前記円周面部を形成するために設定された中心軸を共通にし、前記円周面部と同心円を成す複数の第２のビアホール部を形成する工程と、
    を含むことを特徴とする配線基板の製造方法。
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US10/949,209 US7317166B2 (en) 2004-05-10 2004-09-27 Wiring base board, method of producing thereof, and electronic device
CNB2004100851895A CN100367832C (zh) 2004-05-10 2004-09-30 线路基板、生产该线路基板的方法以及电子设备
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027654A (ja) * 2008-07-15 2010-02-04 Nec Corp 配線基板、配線基板のビア形成方法、及び配線基板の製造方法
JP2011521439A (ja) * 2008-05-26 2011-07-21 日本電気株式会社 多層基板
JP2013511849A (ja) * 2009-11-18 2013-04-04 モレックス インコーポレイテド 空気孔を備えた回路基板
US8502085B2 (en) 2007-01-11 2013-08-06 Samsung Electronics Co., Ltd. Multi-layer substrate with a via hole and electronic device having the same
JP2013175569A (ja) * 2012-02-24 2013-09-05 Hitachi Ltd 配線基板
JP2016066770A (ja) * 2014-09-25 2016-04-28 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
WO2019035384A1 (ja) * 2017-08-17 2019-02-21 株式会社村田製作所 多層基板および多層基板の製造方法
US20230008736A1 (en) * 2019-12-17 2023-01-12 Nitto Denko Corporation Manufacturing method for double-sided wiring circuit board and double- sided wiring circuit board

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100651414B1 (ko) * 2004-02-13 2006-11-29 삼성전기주식회사 동축 비아홀을 구비한 인쇄회로기판
JP4354489B2 (ja) * 2004-02-13 2009-10-28 モレックス インコーポレイテド 回路基板及び高速ビアシステム
JP4430976B2 (ja) * 2004-05-10 2010-03-10 富士通株式会社 配線基板及びその製造方法
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
CN101095381B (zh) * 2004-10-29 2010-06-16 莫莱克斯公司 用于高速电连接器的印刷电路板
DE102004060962A1 (de) * 2004-12-17 2006-07-13 Advanced Micro Devices, Inc., Sunnyvale Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen
JP4776247B2 (ja) * 2005-02-09 2011-09-21 富士通株式会社 配線基板及びその製造方法
US20060185890A1 (en) * 2005-02-22 2006-08-24 Litton Uk Limited Air void via tuning
JP4467489B2 (ja) * 2005-08-30 2010-05-26 三洋電機株式会社 回路基板およびそれを用いた回路装置
CN200969706Y (zh) * 2006-07-28 2007-10-31 鸿富锦精密工业（深圳）有限公司 设有过孔的印刷电路板
US20080067665A1 (en) * 2006-09-20 2008-03-20 Azniza Binti Abd Aziz Via structure
JP4755209B2 (ja) 2007-02-01 2011-08-24 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造物及び印刷回路基板
CN101282614A (zh) * 2007-04-04 2008-10-08 鸿富锦精密工业（深圳）有限公司 具有改良过孔的印刷电路板
US8351216B2 (en) * 2007-07-09 2013-01-08 Power Concepts Nz Limited Layered structure connection and assembly
TW200905759A (en) * 2007-07-20 2009-02-01 Azurewave Technologies Inc Through-hole structure for a wafer level packaging
KR20090096174A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 회로 기판 및 이를 이용한 반도체 패키지
CN101960934B (zh) * 2008-03-28 2013-01-23 日本电气株式会社 多层印刷配线基板
CN101583250B (zh) * 2008-05-15 2011-04-13 华为技术有限公司 印刷线路板过孔加工方法及印刷线路板、通信设备
TWI405314B (zh) * 2008-05-16 2013-08-11 矽品精密工業股份有限公司 具有無墊式導電跡線之封裝用基板
JP5217640B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 プリント配線板の製造方法およびプリント基板ユニットの製造方法
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
JP2009290135A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板の製造方法および導電性接合剤
JP2009290124A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板
US8273995B2 (en) * 2008-06-27 2012-09-25 Qualcomm Incorporated Concentric vias in electronic substrate
KR101018785B1 (ko) * 2008-11-28 2011-03-03 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
TWI393490B (zh) * 2008-12-31 2013-04-11 Ind Tech Res Inst 多組同軸導線於基材之單一通孔中之結構與其製作方法
JP2010199318A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 配線基板及びそれを備えた実装構造体
CN101945537A (zh) * 2009-07-10 2011-01-12 英华达(上海)电子有限公司 一种具有过孔结构的印刷电路板及其制造方法
US9831540B2 (en) * 2010-09-30 2017-11-28 Aviat U.S., Inc. Systems and methods for improved chip device performance
CN102291931B (zh) 2011-03-23 2013-12-18 威盛电子股份有限公司 差动对信号传输结构、线路板及电子模块
TWI449475B (zh) * 2012-01-09 2014-08-11 Novatek Microelectronics Corp 電路板
CN103209539B (zh) * 2012-01-13 2016-01-13 联咏科技股份有限公司 电路板
JP5895635B2 (ja) * 2012-03-16 2016-03-30 富士通株式会社 配線板の製造方法、配線板およびビアの構造
US9144150B2 (en) * 2012-04-20 2015-09-22 Xilinx, Inc. Conductor structure with integrated via element
US9185793B2 (en) * 2012-05-30 2015-11-10 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with through thickness coaxial structures
CN103687288B (zh) * 2012-09-11 2017-04-05 上海耐普微电子有限公司 印刷电路板的连接部件及连接结构
US9860985B1 (en) * 2012-12-17 2018-01-02 Lockheed Martin Corporation System and method for improving isolation in high-density laminated printed circuit boards
WO2014115578A1 (ja) * 2013-01-24 2014-07-31 日本電気株式会社 プリント配線基板、電子機器及び配線接続方法
CN103974519B (zh) * 2013-01-29 2017-02-08 江苏传艺科技股份有限公司 印刷电路板
TW201448679A (zh) * 2013-06-05 2014-12-16 Hon Hai Prec Ind Co Ltd 印刷電路板
US9635761B2 (en) * 2013-07-15 2017-04-25 Massachusetts Institute Of Technology Sleeved coaxial printed circuit board vias
TWI484876B (zh) * 2013-12-20 2015-05-11 Ind Tech Res Inst 具傳輸孔之電路板及其製造方法
US9384883B2 (en) 2014-01-14 2016-07-05 Qualcomm Incorporated Nested through glass via transformer
US10249943B2 (en) 2014-06-18 2019-04-02 Massachusetts Institute Of Technology Printed circuit board assembly with foam dielectric material
US9338879B2 (en) * 2014-07-17 2016-05-10 Via Technologies, Inc. Through-hole layout structure including first and second pairs of differential signal through-holes disposed between three ground through-holes
US10193206B2 (en) * 2014-09-02 2019-01-29 Telefonaktiebolaget Lm Ericsson (Publ) Method of manufacturing a signal transition component having a C-shaped conducting frame
GB2531348B (en) * 2014-10-17 2019-04-24 Murata Manufacturing Co Compact embedded isolation transformer device and method of making the same
CN112888152B (zh) 2014-11-21 2024-06-07 安费诺公司 用于高速、高密度电连接器的配套背板
EP3259965A4 (en) * 2015-02-20 2018-11-07 Nextgin Technology B.v. Method for producing a printed circuit board
US9807867B2 (en) * 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
US10187972B2 (en) 2016-03-08 2019-01-22 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10292259B2 (en) * 2016-04-29 2019-05-14 Stmicroelectronics (Grenoble 2) Sas Electrical shielding using bar vias and associated methods
US10950929B2 (en) 2016-07-14 2021-03-16 Massachusetts Institute Of Technology Foam radiator
JP6711229B2 (ja) 2016-09-30 2020-06-17 日亜化学工業株式会社 プリント基板の製造方法及び発光装置の製造方法
CN108093554A (zh) * 2016-11-21 2018-05-29 鹏鼎控股(深圳)股份有限公司 高频信号传输结构及其制作方法
US10405418B2 (en) 2016-12-21 2019-09-03 Industrial Technology Research Institute Differential signal transmitting circuit board
TWI605734B (zh) * 2016-12-21 2017-11-11 財團法人工業技術研究院 差動訊號傳輸電路板
EP3707971A4 (en) * 2017-11-08 2021-07-28 Amphenol Corporation REAR FACE IMPRESSION FOR HIGH-DENSITY AND HIGH-SPEED ELECTRICAL CONNECTORS
US11160163B2 (en) * 2017-11-17 2021-10-26 Texas Instruments Incorporated Electronic substrate having differential coaxial vias
JP7061459B2 (ja) * 2017-12-25 2022-04-28 日本航空電子工業株式会社 回路基板、コネクタ組立体及びケーブルハーネス
CN112425274A (zh) 2018-06-11 2021-02-26 安费诺有限公司 高速、高密度电连接器的底板覆盖区
EP3973597A4 (en) 2019-05-20 2023-06-28 Amphenol Corporation High density, high speed electrical connector
TWI726427B (zh) * 2019-09-27 2021-05-01 友達光電股份有限公司 元件基板
TW202147717A (zh) 2020-01-27 2021-12-16 美商安芬諾股份有限公司 具有高速安裝界面之電連接器
WO2021154823A1 (en) 2020-01-27 2021-08-05 Amphenol Corporation Electrical connector with high speed mounting interface
WO2022018863A1 (ja) * 2020-07-22 2022-01-27 日本電信電話株式会社 高周波パッケージ
US11324119B1 (en) * 2020-10-23 2022-05-03 Achronix Semiconductor Corporation Capacitive compensation for vertical interconnect accesses
US11792918B2 (en) 2021-01-28 2023-10-17 Unimicron Technology Corp. Co-axial via structure
US20220240375A1 (en) * 2021-01-28 2022-07-28 Unimicron Technology Corp. Co-axial via structure and manufacturing method of the same
CN114823619A (zh) * 2021-01-28 2022-07-29 欣兴电子股份有限公司 共轴通孔结构及其制造方法
US11737206B2 (en) 2021-11-15 2023-08-22 Unimicron Technology Corp. Circuit board structure
US11818833B2 (en) 2021-11-15 2023-11-14 Unimicron Technology Corp. Circuit board structure
US11895773B2 (en) 2021-11-15 2024-02-06 Unimicron Technology Corp. Circuit board structure
CN114945240A (zh) * 2022-05-23 2022-08-26 维沃移动通信有限公司 转接板、电路板和电子设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01168093A (ja) 1987-12-23 1989-07-03 Fujitsu Ltd 回路基板の構造
US5421083A (en) * 1994-04-01 1995-06-06 Motorola, Inc. Method of manufacturing a circuit carrying substrate having coaxial via holes
US5689091A (en) * 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure
JP3244027B2 (ja) * 1997-07-09 2002-01-07 株式会社村田製作所 圧電磁器組成物
US5949030A (en) * 1997-11-14 1999-09-07 International Business Machines Corporation Vias and method for making the same in organic board and chip carriers
JP2000261150A (ja) * 1999-03-08 2000-09-22 Oki Electric Ind Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2002353588A (ja) 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
WO2003021184A1 (en) * 2001-09-04 2003-03-13 Zygo Corporation Rapid in-situ mastering of an aspheric fizeau
JP2003204209A (ja) 2002-01-07 2003-07-18 Kyocera Corp 高周波用配線基板
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
US6822876B2 (en) * 2002-02-05 2004-11-23 Force10 Networks, Inc. High-speed electrical router backplane with noise-isolated power distribution
JP2003243831A (ja) 2002-02-14 2003-08-29 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2003243783A (ja) 2002-02-14 2003-08-29 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US7091424B2 (en) * 2002-10-10 2006-08-15 International Business Machines Corporation Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
JP3905546B2 (ja) * 2003-06-09 2007-04-18 富士通株式会社 プリント基板およびプリント基板ユニット
US7316063B2 (en) * 2004-01-12 2008-01-08 Micron Technology, Inc. Methods of fabricating substrates including at least one conductive via
KR100651414B1 (ko) * 2004-02-13 2006-11-29 삼성전기주식회사 동축 비아홀을 구비한 인쇄회로기판
JP4430976B2 (ja) * 2004-05-10 2010-03-10 富士通株式会社 配線基板及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502085B2 (en) 2007-01-11 2013-08-06 Samsung Electronics Co., Ltd. Multi-layer substrate with a via hole and electronic device having the same
JP2011521439A (ja) * 2008-05-26 2011-07-21 日本電気株式会社 多層基板
JP2010027654A (ja) * 2008-07-15 2010-02-04 Nec Corp 配線基板、配線基板のビア形成方法、及び配線基板の製造方法
US8604357B2 (en) 2008-07-15 2013-12-10 Nec Corporation Wiring board having via and method forming a via in a wiring board
JP2013511849A (ja) * 2009-11-18 2013-04-04 モレックス インコーポレイテド 空気孔を備えた回路基板
JP2013175569A (ja) * 2012-02-24 2013-09-05 Hitachi Ltd 配線基板
JP2016066770A (ja) * 2014-09-25 2016-04-28 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
WO2019035384A1 (ja) * 2017-08-17 2019-02-21 株式会社村田製作所 多層基板および多層基板の製造方法
US20230008736A1 (en) * 2019-12-17 2023-01-12 Nitto Denko Corporation Manufacturing method for double-sided wiring circuit board and double- sided wiring circuit board

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