JP2024011386A - 配線基板 - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 236
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 239000011256 inorganic filler Substances 0.000 claims description 21
- 229910003475 inorganic filler Inorganic materials 0.000 claims description 21
- 239000002245 particle Substances 0.000 claims description 17
- 239000000945 filler Substances 0.000 claims description 6
- 238000007772 electroless plating Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000003746 surface roughness Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 385
- 239000011162 core material Substances 0.000 description 42
- 238000004519 manufacturing process Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 239000011347 resin Substances 0.000 description 11
- 229920005989 resin Polymers 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 238000007747 plating Methods 0.000 description 9
- 238000005498 polishing Methods 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000004645 polyester resin Substances 0.000 description 2
- 229920001225 polyester resin Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 125000000816 ethylene group Chemical group [H]C([H])([*:1])C([H])([H])[*:2] 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
- H05K3/4655—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern by using a laminate characterized by the insulating layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0209—Inorganic, non-metallic particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】高アスペクト比の配線を含む配線基板の提供。【解決手段】実施形態の配線基板は、コア基板１００の第１面Ｆ１上に形成され第１導体層１２を含む第１ビルドアップ部１０と、コア基板１００の第２面Ｆ２上に形成され第２導体層２２を含む第２ビルドアップ部２０と、第１ビルドアップ部１０上に形成され第３導体層３２を含む第３ビルドアップ部３０と、第２ビルドアップ部上２０に形成され第４導体層４２を含む第４ビルドアップ部４０と、を有している。第３導体層３２に含まれる配線における配線幅及び配線間距離の最小値は、第１、第２、及び、第４導体層１２、２２、４２に含まれる配線における配線幅及び配線間距離の最小値よりも小さく、第３導体層３２に含まれる配線は、配線幅の最小値が３μｍ以下、且つ、配線間距離の最小値が３μｍ以下であり、アスペクト比は、２．０以上、且つ、４．０以下であり、上面は研磨面である。【選択図】図１
Description
本発明は配線基板に関する。
特許文献１に開示されているプリント配線板は、コア基板と、コア基板の第１面上に形成される第１低密度ビルドアップ層と、コア基板の第２面上に形成される第２低密度ビルドアップ層と、第１低密度ビルドアップ層のコア基板と反対側に形成される第１高密度ビルドアップ層と、第２低密度ビルドアップ層のコア基板と反対側に形成される第２高密度ビルドアップ層と、を有している。
特許文献１に開示されているプリント配線板において、同程度の導体密度を有する第１及び第２高密度ビルドアップ層が有する導体層は、第１及び第２低密度ビルドアップ層が有する導体層よりも薄く形成されている。第１及び第２高密度ビルドアップ層が有する導体層に含まれる配線のアスペクト比が、比較的低い場合があると考えられる。また、第１及び第２高密度ビルドアップ層に含まれる配線により搬送される信号の挿入損失（インサーションロス）が大きい場合があると考えられる。
本発明の配線基板は、第１面及び前記第１面と反対側の第２面を有するコア基板と、前記第１面上に形成され、交互に積層される複数の第１絶縁層及び複数の第１導体層を含む第１ビルドアップ部と、前記第２面上に形成され、交互に積層される複数の第２絶縁層及び複数の第２導体層を含む第２ビルドアップ部と、前記第１ビルドアップ部上に形成され、交互に積層される複数の第３絶縁層及び複数の第３導体層を含む第３ビルドアップ部と、前記第２ビルドアップ部上に形成され、交互に積層される少なくとも１層の第４絶縁層及び少なくとも１層の第４導体層を含む第４ビルドアップ部と、を有している。前記配線基板の最も外側の面は、前記第３ビルドアップ部の最外面、及び、前記第４ビルドアップ部の最外面で構成されており、前記第３導体層に含まれる配線における配線幅の最小値は、前記第１導体層、前記第２導体層、及び、前記第４導体層に含まれる配線における配線幅の最小値よりも小さく、前記第３導体層に含まれる配線における配線間距離の最小値は、前記第１導体層、前記第２導体層、及び、前記第４導体層に含まれる配線における配線間距離の最小値よりも小さく、前記第３導体層に含まれる配線は、配線幅の最小値が３μｍ以下、且つ、配線間距離の最小値が３μｍ以下であり、前記第３導体層に含まれる配線のアスペクト比は、２．０以上、且つ、４．０以下であり、前記第３導体層に含まれる配線の上面は研磨面である。
本発明の実施形態によれば、比較的微細で、且つ、高アスペクト比であり、比較的良好な厚さの均一性によって搬送される信号の挿入損失が比較的小さい配線を含む配線基板が提供されると考えられる。
本発明の一実施形態の配線基板が図面を参照しながら説明される。なお、以下、参照される図面においては、各構成要素の正確な比率を示すことは意図されておらず、本発明の特徴が理解され易いように描かれている。図１には、一実施形態の配線基板が有し得る構造の一例として、配線基板１の断面図が示されている。
図１に示されるように、配線基板１は、絶縁層（コア絶縁層）１０１と、コア絶縁層１０１の両面に形成された導体層（コア導体層）１０２を含むコア基板１００を有している。コア基板１００の両面上には、それぞれ、絶縁層及び導体層が交互に積層されている。図示の例では、コア基板１００の第１面Ｆ１上には、複数の絶縁層１１及び複数の導体層１２が交互に積層された第１ビルドアップ部１０が形成されている。また、コア基板１００の第２面Ｆ２上には、複数の絶縁層２１及び複数の導体層２２が交互に積層された第２ビルドアップ部２０が形成されている。
第１ビルドアップ部１０の上側（コア基板１００と反対側）には、複数の絶縁層３１及び複数の導体層３２が交互に積層された第３ビルドアップ部３０が形成されている。第２ビルドアップ部２０の上側（コア基板１００と反対側）には、絶縁層４１及び導体層４２が積層された第４ビルドアップ部４０が形成されている。すなわち、実施形態の配線基板は、コア基板１００と、コア基板１００に接して配線基板の内層部を構成する第１及び第２ビルドアップ部１０、２０と、内層部の外側に形成される表層部を構成する第３及び第４ビルドアップ部３０、４０とを有している。なお、図示される例では、第４ビルドアップ部４０は複数積層された絶縁層４１の最も外側に１層の導体層４２を有する態様を有しているが、第３ビルドアップ部３０と同様に、複数の絶縁層４１及び複数の導体層４２が交互に積層される形態を有してもよい。第４ビルドアップ部４０は、少なくとも１層の絶縁層４１と少なくとも１層の導体層４２とを有し得る。
本実施形態の配線基板の説明においては、コア絶縁層１０１から遠い側を、「上」、「上側」、「外側」、又は「外」と称し、コア絶縁層１０１に近い側を、「下」、「下側」、「内側」、又は「内」と称する。また、各構成要素において、コア基板１００と反対側を向く表面は「上面」とも称され、コア基板１００側を向く表面は「下面」とも称される。従って、配線基板１を構成する各要素の説明において、コア基板１００から遠い側が「上側」、「上方」、「上層側」、「外側」、又は単に「上」もしくは「外」とも称され、コア基板１００に近い側が「下側」、「下方」、「下層側」、「内側」、又は単に「下」もしくは「内」とも称される。
第１ビルドアップ部１０を構成する絶縁層１１は第１絶縁層１１とも称され、第１ビルドアップ部１０を構成する導体層１２は第１導体層１２とも称される。第２ビルドアップ部２０を構成する絶縁層２１は第２絶縁層２１とも称され、第２ビルドアップ部２０を構成する導体層２２は第２導体層２２とも称される。第３ビルドアップ部３０を構成する絶縁層３１は第３絶縁層３１とも称され、第３ビルドアップ部３０を構成する導体層３２は第３導体層３２とも称される。第４ビルドアップ部４０を構成する絶縁層４１は第４絶縁層４１とも称され、第４ビルドアップ部４０を構成する導体層４２は第４導体層４２とも称される。
第３ビルドアップ部３０は、最も外側の第３導体層３２及び第３導体層３２の導体パターンから露出する第３絶縁層３１を被覆する被覆絶縁層３１０を有している。第４ビルドアップ部４０上は、最も外側の第４導体層４２及び第４導体層４２の導体パターンから露出する第４絶縁層４１を被覆する被覆絶縁層４１０を有している。被覆絶縁層３１０、４１０は、例えば、配線基板１の最外の絶縁層を構成するソルダーレジスト層であり得る。
被覆絶縁層３１０には開口３１０ａが形成され、開口３１０ａ内には導体パッド３２ｐが露出している。開口３１０ａは被覆絶縁層３１０を厚さ方向に貫通する貫通孔であり、開口３１０ａは導体によって充填されている。開口３１０ａを充填する導体は配線基板１の最外の表面を構成し、配線基板１と外部の電子部品との接続に用いられ得る、例えば金属ポストであり得る接続要素ＭＰを構成している。被覆絶縁層４１０には開口４１０ａが形成され、開口４１０ａからは第４ビルドアップ部４０における最も外側の第４導体層４２が有する導体パッド４２ｐが露出している。
第３ビルドアップ部３０を構成する複数の第３導体層３２のうち、最も外側の第３導体層３２は、複数の導体パッド３２ｐを有するパターンに形成されており、この導体パッド３２ｐ上に、第３ビルドアップ部３０の最も外側の導体で形成される構成要素である接続要素ＭＰが形成される。接続要素ＭＰは、配線基板１の使用において、外部の電子部品が有する接続パッドとの接続に用いられ得る。接続要素ＭＰの上面は、例えば、はんだなどの導電性の接合材（図示せず）を外部の電子部品の接続パッドとの間に介して、外部の電子部品と電気的及び機械的に接続され得る。すなわち、第３ビルドアップ部３０の最も外側の面（接続要素ＭＰの露出面及び被覆絶縁層３１０の上面）で構成される、配線基板１の最外面である一方の面ＦＡは、配線基板１の使用において外部の電子部品が接続され得る部品搭載面であり得る。
図示される例では、一方の面ＦＡは、それぞれ電子部品が搭載され得る、複数の部品搭載領域ＥＡ１、ＥＡ２を有している。図示される部品搭載領域ＥＡ１、ＥＡ２はそれぞれ、電子部品Ｅ１、Ｅ２が搭載されるべき領域に対応している。配線基板１に搭載され得る電子部品Ｅ１、Ｅ２としては、半導体集積回路装置やトランジスタなどの能動部品のような電子部品（例えば、ロジックチップやメモリ素子）が例示される。なお、一方の面ＦＡと反対側の他方の面ＦＢは、第４ビルドアップ部４０の最も外側の、被覆絶縁層４１０の露出面と開口４１０ａから露出する導体パッド４２ｐの上面で構成される。他方の面ＦＢは、例えば、外部の配線基板（例えば任意の電気機器のマザーボード）などの外部要素に配線基板１自体が実装される場合に、外部要素に接続される接続面であり得る。導体パッド４２ｐは、任意の基板、電気部品、又は機構部品などと接続され得る。
配線基板１を構成する絶縁層１０１、１１、２１、３１、４１は、それぞれ、例えば、エポキシ樹脂、フェノール樹脂などの絶縁性樹脂を用いて形成され得る。絶縁層１０１、１１、２１、３１、４１には、フッ素樹脂、液晶ポリマー（ＬＣＰ）、フッ化エチレン樹脂（ＰＴＦＥ）、ポリエステル樹脂（ＰＥ）、変性ポリイミド樹脂（ＭＰＩ）が用いられてもよい。各絶縁層１０１、１１、２１、３１、４１は、ガラス繊維などの補強材（芯材）を含む場合がある。各絶縁層１０１、１１、２１、３１、４１は、はシリカ、アルミナなどの無機フィラーを含み得る。ソルダーレジスト層であり得る被覆絶縁層３１０、４１０は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを用いて形成され得る。
なお、絶縁層１１、２１、３１、４１が無機フィラーを含む場合、含まれる無機フィラーの寸法が絶縁層１１、２１、３１、４１によって異なる場合がある。具体的には、特に、第３ビルドアップ部３０を構成する第３絶縁層３１に含まれ得る無機フィラーの最大粒径は、第１及び第２ビルドアップ部１０、２０を構成する第１及び第２絶縁層１１、２１に含まれる無機フィラーの最大粒径よりも小さい場合がある。また、第３ビルドアップ部３０を構成する第３絶縁層３１が有する比誘電率及び誘電正接の値は、第１ビルドアップ部１０及び第２ビルドアップ部２０を構成する第１及び第２絶縁層１１、２１が有する比誘電率及び誘電正接の値と異なる場合がある。
コア基板１００を構成する絶縁層１０１には、絶縁層１０１を厚さ方向に貫通し、コア基板１００における第１面Ｆ１を構成する導体層１０２と第２面Ｆ２を構成する導体層１０２とを接続する、スルーホール導体１０３が形成されている。スルーホール導体１０３の内部は、エポキシ樹脂などを含む樹脂体１０３ｉで充填されている。第１絶縁層１１、第２絶縁層２１、第３絶縁層３１、第４絶縁層４１のそれぞれには、第１～第４絶縁層１１、２１、３１、４１を挟む導体層同士を接続するビア導体１３、２３、３３、４３が形成されている。なお、図示される例では、第４ビルドアップ部４０は、ひとつのビア導体４３が複数の絶縁層４１を貫通する態様を有しているが、第３ビルドアップ部３０と同様に、複数の絶縁層４１及び複数の導体層４２が交互に積層され、それぞれの絶縁層４１を挟む導体層がビア導体４３によって接続される態様を有してもよい。
導体層１０２、１２、２２、３２、４２、ビア導体１３、２３、３３、４３、スルーホール導体１０３、及び、接続要素ＭＰは、銅又はニッケルなどの任意の金属を用いて形成され、例えば、銅箔などの金属箔、及び／又は、めっき若しくはスパッタリングなどで形成される金属膜によって構成され得る。導体層１０２、１２、２２、３２、４２、ビア導体１３、２３、３３、４３、スルーホール導体１０３、及び、接続要素ＭＰは、図１では単層構造で示されているが、２つ以上の金属層を有する多層構造を有し得る。例えば、絶縁層１０１の表面上に形成されている導体層１０２は、金属箔層（好ましくは銅箔）、無電解めっき膜層（好ましくは無電解銅めっき膜）、及び電解めっき膜層（好ましくは電解銅めっき膜）を含む５層構造を有し得る。また、導体層１２、２２、３２、４２、ビア導体１３、２３、３３、４３、スルーホール導体１０３、並びに接続要素ＭＰは、例えば、無電解めっき膜もしくはスパッタ膜である金属膜層、及び、電解めっき膜層を含む２層構造を有し得る。
配線基板１が有する各導体層１０２、１２、２２、３２、４２は、所定の導体パターンを有するようにパターニングされている。図示される例では、第１導体層１２は第１配線ＦＷ１を含んでおり、第２導体層２２は第２配線ＦＷ２を含んでおり、第３導体層３２は第３配線ＦＷ３を含んでおり、第４導体層４２は第４配線ＦＷ４を含んでいる。実施形態の配線基板では、特に、第３ビルドアップ部３０を構成する第３導体層３２に含まれる配線ＦＷ３は、第１、第２、及び、第４導体層１２、２２、４２に含まれる配線ＦＷ２、ＦＷ３、ＦＷ４よりも微細な配線として形成されている。
具体的には、第３導体層３２に含まれる第３配線ＦＷ３の配線幅の最小値は、第１、第２、及び、第４導体層１２、２２、４２に含まれる第１、第２、及び、第４配線ＦＷ１、ＦＷ２、ＦＷ４の配線幅の最小値よりも小さい。また、第３導体層３２に含まれる配線ＦＷ３の配線間距離の最小値は、第１、第２、及び、第４導体層１２、２２、４２に含まれる第１、第２、及び、第４配線ＦＷ１、ＦＷ２、ＦＷ４の配線間距離の最小値よりも小さい。換言すれば、第３ビルドアップ部３０は、配線基板１を構成する導体層が含み得る配線のうち、最も微細な第３配線ＦＷ３を含んでいる。
第３ビルドアップ部３０の最も外側の第３導体層３２に含まれる導体パッド３２ｐは、接続要素ＭＰを介して配線基板１に搭載され得る外部の電子部品と電気的に接続され得る。図示される複数の導体パッド３２ｐのうち、左寄りに示される２つの導体パッド３２ｐ上に形成されている接続要素ＭＰは部品搭載領域ＥＡ１内に位置し、右寄りに示される２つの導体パッド３２ｐ上に形成されている接続要素ＭＰは部品搭載領域ＥＡ２内に位置している。図示されるように、これらの異なる部品搭載領域ＥＡ１、ＥＡ２に位置する接続要素ＭＰは、第３ビルドアップ部３０に含まれる配線によって接続される場合がある。すなわち、第３導体層３２は、異なる部品搭載領域を構成する複数の接続要素ＭＰ間を電気的に接続する、所謂ブリッジ配線を含む場合がある。
また、特に、第３ビルドアップ部３０を構成する第３導体層３２の厚さは、配線基板１を構成する他の導体層１０２、１２、２２、４２の厚さと異なり得る。具体的には、第３導体層３２の厚さは、配線基板１を構成する導体層１０２、１２、２２、４２のうち、特に、第１導体層１２、及び、第２導体層２２の厚さと比較して、小さい場合があり得る。例えば、第１導体層１２、及び、第２導体層２２の導体厚さの最小値が１０μｍ以上である場合、第３導体層３２の厚さの最大値は７μｍ以下であり得る。
なお、配線基板１の反りを抑制する観点から、第１ビルドアップ部１０に含まれる絶縁層１１及び導体層１２の層数と、第２ビルドアップ部２０に含まれる絶縁層２１及び導体層２２の層数とが等しいことが望ましい。また、同様の観点から、第３ビルドアップ部３０を構成する絶縁層３１、３１０の体積と、第４ビルドアップ部４０を構成する絶縁層４１、４１０の体積との差異が、所定の範囲内に収まることが望ましい。さらに、同様の観点から、第３ビルドアップ部３０を構成する導体（導体層３２、ビア導体３３、及び接続要素ＭＰ）の体積と、第４ビルドアップ部４０を構成する導体（導体層４２及びビア導体４３）の体積との差異が、所定の範囲内に収まることが望ましい。
具体的には、第３ビルドアップ部３０を構成する絶縁層３１、３１０の体積と第４ビルドアップ部４０を構成する絶縁層４１、４１０の体積とは、略等しいことが望ましい。また、第３ビルドアップ部３０における導体が占める体積（導体層３２、ビア導体３３、及び接続要素ＭＰが占める体積）と、第４ビルドアップ部４０における導体が占める体積（導体層４２及びビア導体４３が占める体積）とは、略等しいことが望ましい。
次いで、図２を参照して、配線基板１の表層部を構成する第３ビルドアップ部３０の構成について詳述される。図２は、図１において１点鎖線で囲われている領域IIの拡大図である。
上述されたように、第３ビルドアップ部３０に含まれる第３導体層３２は、配線基板１に含まれる配線のうち最も微細な配線ＦＷ３を含んでいる。具体的には、第３導体層３２に含まれる配線ＦＷ３は、配線幅の最小値が３μｍ以下、且つ、配線間距離の最小値が３μｍ以下に形成されている。また、第３導体層３２に含まれる配線ＦＷ３は、アスペクト比が２．０以上、且つ、４．０以下となるように形成されている。このように、第３ビルドアップ部３０が、配線幅及び配線間距離が比較的小さく、且つ、比較的高いアスペクト比を有する配線ＦＷ３を有していることにより、表層部に比較的高密度であり断線などの不良の発生の低減された信頼性の高い配線を有する配線基板が実現され得る。配線基板の表層部において搬送される電気信号に対応した、より適切な配線が提供され得ると考えられる。なお、第３ビルドアップ部３０に含まれる、導体層３２と一体的に形成されるビア導体３３は、そのアスペクト比（絶縁層３１の上面からビア導体３３の底部までの深さ／ビア導体３３の上側（絶縁層３１の上面側）における直径）が、約０．５以上、約１．０以下となるように形成される。
また、上述されたように、第３ビルドアップ部３０を構成する第３絶縁層３１に含まれ得る無機フィラーの寸法は、配線基板１を構成する他の絶縁層に含まれ得る無機フィラーの寸法と異なり得る。第３絶縁層３１に含まれ得る無機フィラーの最大粒径は、配線基板１を構成する他の絶縁層に含まれ得る無機フィラーの最大粒径よりも小さい場合がある。比較的高密度に形成される配線ＦＷ３に接する第３絶縁層３１に無機フィラーが含まれる場合に、隣り合う配線間に粒径の比較的大きい無機フィラーが位置すると、フィラー表面を介するマイグレーションにより配線間の短絡が発生する場合がある。従って、絶縁層３１に含まれ得るフィラーの最大の粒径が比較的小さいことで、配線ＦＷ３における短絡の虞が低減される場合がある。なお、フィラーの説明における用語「粒径」は、フィラーの外表面における最も離間する２点間の直線距離を意味している。具体的には、例えば、第３絶縁層３１に含まれ得る無機フィラーの最大粒径は１μｍ以下であり得る。
図示される例においては、第１導体層１２並びに第３導体層３２は、金属膜層と電解めっき膜層の２層構造を有している。図示において、第１導体層１２は金属膜層１２ｎｐ及び電解めっき膜層１２ｅｐを含み、第３導体層３２は、金属膜層３２ｎｐ及び電解めっき膜層３２ｅｐを含んでいる。第１導体層１２に含まれる金属膜層１２ｎｐは、無電解めっきによって形成される無電解銅めっき膜層であり得る。電解めっき膜層１２ｅｐは、金属膜層１２ｎｐを給電層として形成される電解銅めっき膜層であり得る。特に、第３導体層３２を構成する金属膜層３２ｎｐは、銅をターゲットするスパッタリングにより形成されるスパッタ膜層であり得る。スパッタ膜層である金属膜層３２ｎｐは、絶縁層３１の上面に対して比較的良好な密着性を有すると共に、より均一な厚さを有し得る。電解めっき膜層３２ｅｐは、金属膜層３２ｎｐを給電層として形成される電解銅めっき膜層であり得る。
詳しくは配線基板の製造方法について後述されるように、第３ビルドアップ部３０に含まれる第３導体層３２は、その形成において上面を研磨する工程が含まれる。従って、第３導体層３２の上面は粗さが比較的小さく平坦であり、よって、導体層３２（特に配線ＦＷ３）は比較的均一な厚さとされている。具体的には、第３導体層の上面は、算術平均粗さＲａで０．３μｍ以下、とされている。配線ＦＷ３の厚さが比較的均一に形成されていることで、配線ＦＷ３によって搬送される信号の挿入損失（インサーションロス）は小さく抑えられ得る。配線ＦＷ３による良好な信号伝送が実現され得ると考えられる。
第３導体層３２に含まれる配線ＦＷ３は高周波信号伝送用の配線であり得る。従って、配線ＦＷ３に接する絶縁層３１は高周波特性に優れていることが好ましい。配線ＦＷ３によって搬送される信号の、良好な信号伝送品質を実現する観点から、第３絶縁層３１の比誘電率、及び、誘電正接は、比較的低い数値を有することが望ましい。配線に接する絶縁層が、比較的高い値の誘電率、誘電正接を有する場合、配線で伝送される高周波信号の誘電損失（伝送損失）が比較的大きい。従って、配線ＦＷ３が接する絶縁層３１は、比較的、誘電率及び誘電正接の小さい材料で構成されていることが好ましく、周波数５．８ＧＨｚにおける比誘電率が０．００５以下、且つ、誘電正接が４．０以下であることが好ましい。
図３には、実施形態の配線基板の、図２に示された例と導体層３２の構成が異なる他の例における、図２に対応する領域の断面図が示されている。図２に示された例では、第３導体層３２が絶縁層３１の上面から上側に突出する形態を有しているのに対し、図３に示される第３導体層３２は、絶縁層３１の上面から絶縁層３１内に埋没する（埋め込まれる）形態を有している。具体的には、図３においては、第３導体層３２が下側の絶縁層３１に形成された溝Ｇを充填する導体（金属膜層３２ｎｐ及び電解めっき膜層３２ｅｐ）で構成されており、導体層３２に含まれる配線ＦＷ３は絶縁層３１に埋没する形態の配線（埋込配線）として形成されている。
図３に示されるような、絶縁層３１の上面から下側に埋め込まれる形態の導体層３２は、レーザー光の照射による絶縁層３１への溝Ｇの形成、及び、溝Ｇ内への導体（スパッタ膜層であり得る金属膜層３２ｎｐ、及び、電解めっき膜層３２ｅｐ）の充填を含み得る。また、溝Ｇ内への導体の充填の工程においては、溝Ｇの深さ以上にわたって形成された金属膜層３２ｎｐ及び電解めっき膜層３２ｅｐを研磨により除去する工程が含まれ得る。従って、図２を参照して説明された導体層３２と同様に、図３に示される、絶縁層３１に埋め込まれる形態を有する第３導体層３２においても、導体層３２の上面は研磨面とされ得る。
特に、図示されるように、配線ＦＷ３が埋込配線の形態を有する場合、絶縁層３１に含まれ得る無機フィラーの寸法について比較的小さい粒径であることにより（具体的には、フィラーの最大粒径が比較的小さいことにより）、配線ＦＷ３によって搬送される信号の伝送品質が向上する場合がある。具体的には、配線ＦＷ３の形成において溝Ｇが形成される際に、溝Ｇ内に無機フィラーが露出する場合があり、この場合、無機フィラーの粒径が比較的小さいことで、形成される配線ＦＷ３の長さ方向における断面積の変化が抑制される場合がある。配線ＦＷ３によって搬送される信号の挿入損失がより低減され得る。
続いて、図４Ａ～図４Ｍを参照して、図１に示される配線基板１が製造される場合を例に、配線基板の製造方法が説明される。
先ず、図４Ａに示されるように、コア基板１００が用意される。コア基板１００の用意では、例えば、コア絶縁層１０１を含む両面銅張積層板が用意される。この両面銅張積層板に貫通孔が例えばドリル加工によって形成される。貫通孔の内壁及び金属箔の上面に、例えば無電解めっき膜層が形成され、この無電解めっき膜層の上に、この無電解めっき膜層を給電層として用いて電解めっき膜層が形成される。この結果、図においては単層で示されているが、無電解めっき膜層及び電解めっき膜層の２層構造を有し、貫通孔の内壁を被覆するスルーホール導体１０３が形成される。スルーホール導体１０３の内側には、例えばエポキシ樹脂を注入することによって、スルーホール導体１０３の内部が樹脂体１０３ｉで充填される。充填された樹脂体１０３ｉが固化された後、樹脂体１０３ｉ及び電解めっき膜層の上面に、さらに無電解めっき膜層及び電解めっき膜層が形成される。この結果、図では単層で示されているが、金属箔、無電解めっき膜層、電解めっき膜層、無電解めっき膜層、及び電解めっき膜層の５層構造を有する導体層１０２が、絶縁層１０１の両面に形成される。そしてサブトラクティブ法によって導体層１０２をパターニングすることによって所定の導体パターンを備えるコア基板１００が得られる。
次いで、図４Ｂに示されるように、コア基板１００の第１面Ｆ１上に絶縁層１１が形成され、その絶縁層１１上に導体層１２が形成される。コア基板１００の第２面Ｆ２上には絶縁層２１が形成され、その絶縁層２１上に導体層２２が積層形成される。例えば各絶縁層１１、２１は、フィルム状の絶縁性樹脂を、コア基板１００上に熱圧着することによって形成される。導体層１２、２２は、絶縁層１１、２１に例えばレーザー光によって形成され得る開口１３ａ、２３ａを充填するビア導体１３、２３と同時に、セミアディティブ法などの任意の導体パターンの形成方法を用いて形成される。
続いて、図４Ｃに示されるように、コア基板１００の第１面Ｆ１側において、絶縁層１１及び導体層１２の積層が、さらに必要な回数繰り返され、第１ビルドアップ部１０が形成される。コア基板１００の第２面Ｆ２側では絶縁層２１及び導体層２２の積層がさらに必要な回数繰り返され、第２ビルドアップ部２０が形成される。配線基板１の内層部としての第１及び第２ビルドアップ部１０、２０の形成が完了する。なお、図示の例では、各ビルドアップ部１０、２０が有する導体層１２、２２は、その導体パターンとして配線ＦＷ１、ＦＷ２を含むように形成される。
次いで、図４Ｄに示されるように、第１ビルドアップ部１０の外側に絶縁層３１が形成され、第２ビルドアップ部２０の外側に絶縁層４１が形成される。絶縁層３１、４１は、樹脂フィルムの熱圧着によって形成され得る。特に、絶縁層３１は、例えば、第１及び第２絶縁層１１、２１と異なる材料を含む絶縁性樹脂を用いて形成され得る。例えば、絶縁層３１は、含まれる無機フィラーの最大粒径が、絶縁層１１、２１に含まれる無機フィラーの最大粒径よりも小さく１μｍ以下である材料を用いて形成される場合がある。また、例えば、絶縁層３１は、周波数５．８ＧＨｚにおける比誘電率が０．００５以下、且つ、誘電正接が４．０以下である材料を用いて形成される場合がある。なお、絶縁層３１と絶縁層４１とは、同じ材料を用いて略同じ厚さに形成される場合があり得る。
次いで、図４Ｅに示されるように、絶縁層３１上に導体層３２がビア導体３３と一体的に形成される。以下、図２によって示された図１の領域IIに対応する部分ｆの拡大図に対応した、図４Ｆ～４Ｊを参照して、図４Ｄ及び４Ｅで示された絶縁層３１及び導体層３２の形成について、具体的に説明される。
先ず、図４Ｆに示されるように、絶縁層３１が、導体層１２及び導体層１２に覆われていない絶縁層１１の表面の上に、エポキシ樹脂などを含むフィルム状樹脂の積層ならびに加熱及び加圧をすることによって形成され得る。次いで、絶縁層３１におけるビア導体３３（図１参照）の形成位置に貫通孔３１ａが形成される。絶縁層３１への貫通孔３１ａの形成は、例えば炭酸ガスレーザー光やエキシマレーザー光等の照射によって行われ得る。貫通孔３１ａの形成後に、貫通孔３１ａの底に発生している加工変性物を除去するデスミア処理が行われてもよい。実施されるデスミア処理は、例えばプラズマガスを用いたドライデスミア処理であり得る。なお、絶縁層３１が感光性樹脂を用いて形成される場合は、貫通孔３１ａに対応する開口を有する露光マスクを用いる露光及び現像によって貫通孔３１ａが形成されてもよい。貫通孔３１ａは、例えば、そのアスペクト比（絶縁層３１の上面から貫通孔３１ａの底部までの深さ／貫通孔３１ａの上側（絶縁層３１の上面側）における直径）が、約０．５以上、約１．０以下となるように形成され得る。
次いで、図４Ｇに示されるように、貫通孔３１ａの内壁及び絶縁層３１の表面上の全域に亘って、無電解めっき又はスパッタリングなどによって金属膜層３２ｎｐが形成される。好ましくは、金属膜層３２ｎｐは、スパッタリングによって形成され得る。続いて、金属膜層３２ｎｐ上に、導体層３２（図１参照）に含まれるべき所望の導体パターンに応じた開口ＲＯを有するめっきレジストＲが設けられる。開口ＲＯを有するめっきレジストＲは、例えば、ドライフィルムレジストの積層ならびに開口ＲＯのパターンに応じた開口パターンを有するマスクを使用する露光及び現像などによって設けられ得る。
レジストＲに設けられる開口ＲＯは、導体層３２が有するべき配線ＦＷ３（図１参照）のパターンに応じて、開口幅が比較的狭く、隣り合う開口間の距離が比較的小さく形成されたパターンを有する。配線ＦＷ３のパターンに応じた開口ＲＯの開口幅は、その最も小さい値として３μｍ以下の値を有する。配線ＦＷ３のパターンに応じた開口ＲＯの開口間の距離は、その最も小さい値として、３μｍ以下の値を有する。
次いで、図４Ｈに示されるように、金属膜層３２ｎｐを給電層とした電解めっきにより、電解めっき膜層３２ｅｐがめっきレジストＲの開口ＲＯ内に形成される。電解めっき膜層３２ｅｐは、めっきレジストＲの高さより高く形成される。すなわち、例えば、図示されるように、電解めっき膜層３２ｅｐが、レジストＲの上面よりも外側に、上面が凸球面状を有するように形成され得る。
次いで、図４Ｉに示されるように、電解めっき膜層３２ｅｐ、及び、めっきレジストＲの上側の一部が、研磨によって除去される。研磨は、電解めっき膜層３２ｅｐの厚さが求められる所望の厚さとなるまで行われ得る。研磨は、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により実施され得る。この研磨によって、電解めっき膜層３２ｅｐの上面は、算術平均粗さＲａで０．３μｍ以下の値を有するように形成され得る。
次いで、図４Ｊに示されるように、めっきレジストＲが除去された後、金属膜層３２ｎｐの電解めっき膜層３２ｅｐに覆われていない露出部分がエッチングなどで除去される。その結果、アスペクト比が２．０以上、且つ、４．０以下である比較的高いアスペクト比の配線ＦＷ３を含む、金属膜層３２ｎｐ及び電解めっき膜層３２ｅｐを含む２層構造を有する導体層３２が形成される。
なお、図３に示されるような、絶縁層３１に埋め込まれる形態の導体層３２が形成される場合には、図４Ｆ～図４Ｊに示された工程に代えて、先ず、積層された絶縁層３１に、例えば、炭酸ガスレーザー又はエキシマレーザーを用いて、ビア用の貫通孔及び導体層用の溝が形成される。続いて、貫通孔及び溝の内面、並びに、絶縁層３１の上面の全域に金属膜層がスパッタにより形成され、さらに、この金属膜層を給電層とする電解めっき膜層が形成される。続いて、研磨により貫通孔及び溝の内側以外の金属膜層及び電解めっき膜層が除去され、図３に示されるような、絶縁層３１に埋め込まれる形態の導体層３２が形成される。
続いて、図４Ｋに示されるように、コア基板１００の第１面Ｆ１側では絶縁層３１及び導体層３２の形成が所望の回数繰り返され、コア基板１００の第２面Ｆ２側では同じ回数絶縁層４１の積層が繰り返される。コア基板１００の第１面Ｆ１側における最も外側の導体層３２の形成までが完了する。最も外側の導体層３２は、複数の導体パッド３２ｐを含むパターンに形成される。
次いで、図４Ｌに示されるように、コア基板１００の第２面Ｆ２側において、第２ビルドアップ部２０の上に積層されている絶縁層４１を貫通するビア導体４３が、絶縁層４１の上側の導体層４２と一体的に形成される。導体層４２は導体パッド４２ｐ、及び、配線ＦＷ４をその導体パターンに含むように形成される。
次いで、図４Ｍに示されるように、コア基板１００の第１面Ｆ１側における最も外側の導体層３２、及び、導体層３２のパターンから露出する絶縁層３１上に、被覆絶縁層３１０が形成される。被覆絶縁層３１０には、導体パッド３２ｐを露出させる開口３１０ａが形成される。例えば、スプレーコーティング、カーテンコーティング、又はフィルム貼り付けなどによって、感光性を有するエポキシ樹脂膜が形成されることで被覆絶縁層３１０が形成され、露光及び現像により開口３１０ａが形成され得る。コア基板１００の第２面Ｆ２側では、被覆絶縁層３１０の形成と同様の方法によって、導体パッド４２ｐを露出させる開口４１０ａを有する被覆絶縁層４１０が、導体層４２、及び、導体層４２のパターンから露出する絶縁層４１上に形成される。第４ビルドアップ部４０の形成が完了する。
続いて、開口３１０ａ内が導体によって充填され、導体パッド３２ｐ上に接続要素ＭＰが形成される。接続要素ＭＰは、上述したビア導体１３、２３及び導体層１２、２２の形成と同じく、例えばセミアディティブ法により形成され得る。コア基板１００の第１面Ｆ１側における、第３ビルドアップ部３０の形成が完了し、配線基板１の形成が完了する。なお、接続要素ＭＰの形成工程においては、被覆絶縁層４１０の表面及び開口４１０ａから露出する導体パッド４２ｐの上面は、ＰＥＴなどの保護板が設置されることにより適宜保護され得る。
実施形態の配線基板は、各図面に例示される構造、並びに、本明細書において例示される構造、形状、及び材料を備えるものに限定されない。例えば、配線基板を構成する各ビルドアップ部は任意の数の絶縁層及び導体層を有し得る。実施形態の説明では、第４ビルドアップ部４０は、複数の絶縁層４１及び１層の導体層４２によって構成される例が示されたが、第４ビルドアップ部４０も他のビルドアップ部１０、２０、３０と同様に複数の絶縁層４１及び複数の導体層４２を含んでよい。
１ 配線基板
１０ 第１ビルドアップ部
２０ 第２ビルドアップ部
３０ 第３ビルドアップ部
４０ 第４ビルドアップ部
１０１ 絶縁層
１１ 絶縁層（第１絶縁層）
２１ 絶縁層（第２絶縁層）
３１ 絶縁層（第３絶縁層）
４１ 絶縁層（第４絶縁層）
１０２ 導体層
１２ 導体層（第１導体層）
２２ 導体層（第２導体層）
３２ 導体層（第３導体層）
４２ 導体層（第４導体層）
１３、２３、３３、４３ ビア導体
１０３ スルーホール導体
３１０、４１０ 被覆絶縁層
３１０ａ、４１０ａ 開口
ＭＰ 接続要素
Ｆ１ 第１面
Ｆ２ 第２面
ＦＡ 一方の面
ＦＢ 他方の面
ＦＷ１ 配線（第１配線）
ＦＷ２ 配線（第２配線）
ＦＷ３ 配線（第３配線）
ＦＷ４ 配線（第４配線）
Ｒ レジスト
ＲＯ 開口
１０ 第１ビルドアップ部
２０ 第２ビルドアップ部
３０ 第３ビルドアップ部
４０ 第４ビルドアップ部
１０１ 絶縁層
１１ 絶縁層（第１絶縁層）
２１ 絶縁層（第２絶縁層）
３１ 絶縁層（第３絶縁層）
４１ 絶縁層（第４絶縁層）
１０２ 導体層
１２ 導体層（第１導体層）
２２ 導体層（第２導体層）
３２ 導体層（第３導体層）
４２ 導体層（第４導体層）
１３、２３、３３、４３ ビア導体
１０３ スルーホール導体
３１０、４１０ 被覆絶縁層
３１０ａ、４１０ａ 開口
ＭＰ 接続要素
Ｆ１ 第１面
Ｆ２ 第２面
ＦＡ 一方の面
ＦＢ 他方の面
ＦＷ１ 配線（第１配線）
ＦＷ２ 配線（第２配線）
ＦＷ３ 配線（第３配線）
ＦＷ４ 配線（第４配線）
Ｒ レジスト
ＲＯ 開口
Claims (10)
- 第１面及び前記第１面と反対側の第２面を有するコア基板と、
前記第１面上に形成され、交互に積層される複数の第１絶縁層及び複数の第１導体層を含む第１ビルドアップ部と、
前記第２面上に形成され、交互に積層される複数の第２絶縁層及び複数の第２導体層を含む第２ビルドアップ部と、
前記第１ビルドアップ部上に形成され、交互に積層される複数の第３絶縁層及び複数の第３導体層を含む第３ビルドアップ部と、
前記第２ビルドアップ部上に形成され、交互に積層される少なくとも１層の第４絶縁層及び少なくとも１層の第４導体層を含む第４ビルドアップ部と、
を有する配線基板であって、
前記配線基板の最も外側の面は、前記第３ビルドアップ部の最外面、及び、前記第４ビルドアップ部の最外面で構成されており、
前記第３導体層に含まれる配線における配線幅の最小値は、前記第１導体層、前記第２導体層、及び、前記第４導体層に含まれる配線における配線幅の最小値よりも小さく、
前記第３導体層に含まれる配線における配線間距離の最小値は、前記第１導体層、前記第２導体層、及び、前記第４導体層に含まれる配線における配線間距離の最小値よりも小さく、
前記第３導体層に含まれる配線は、配線幅の最小値が３μｍ以下、且つ、配線間距離の最小値が３μｍ以下であり、
前記第３導体層に含まれる配線のアスペクト比は、２．０以上、且つ、４．０以下であり、
前記第３導体層に含まれる配線の上面は研磨面である。 - 請求項１記載の配線基板であって、前記第１絶縁層、前記第２絶縁層、及び、前記第３絶縁層のそれぞれは無機フィラーを含んでおり、前記第３絶縁層に含まれる無機フィラーの最大粒径は、前記第１絶縁層及び前記第２絶縁層に含まれるフィラーの最大粒径よりも小さい。
- 請求項１記載の配線基板であって、前記第３導体層の厚さは７μｍ以下であり、前記第１導体層及び前記第２導体層の厚さは１０μｍ以上である。
- 請求項１記載の配線基板であって、前記第３導体層に含まれる配線は、前記第３絶縁層に形成された溝を充填する導体によって構成されている。
- 請求項１記載の配線基板であって、前記第１導体層、前記第２導体層、並びに、前記第３導体層に含まれる配線は、金属膜層及び電解めっき膜層を有しており、前記第１導体層並びに前記第２導体層に含まれる配線が有する金属膜層は無電解めっき膜層であり、前記第３導体層に含まれる配線が有する金属膜層はスパッタ膜層である。
- 請求項１記載の配線基板であって、前記第３ビルドアップ部は、前記第３絶縁層を貫通するビア導体を含んでおり、前記ビア導体のアスペクト比が、０．５以上であって、１．０以下である。
- 請求項１記載の配線基板であって、前記第３導体層に含まれる配線の上面の表面粗さは、算術平均粗さで０．３μｍ以下である。
- 請求項１記載の配線基板であって、前記第３絶縁層の周波数５．８ＧＨｚにおける誘電正接は０．００５以下であり、且つ、比誘電率が４．０以下である。
- 請求項１記載の配線基板であって、前記第３ビルドアップ部を構成する絶縁層の体積と前記第４ビルドアップ部を構成する絶縁層の体積とは、略等しい。
- 請求項１記載の配線基板であって、前記第３ビルドアップ部における導体が占める体積と前記第４ビルドアップ部における導体が占める体積とは、略等しい。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022113329A JP2024011386A (ja) | 2022-07-14 | 2022-07-14 | 配線基板 |
| CN202310849436.7A CN117412469A (zh) | 2022-07-14 | 2023-07-12 | 布线基板 |
| US18/350,778 US20240023250A1 (en) | 2022-07-14 | 2023-07-12 | Wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022113329A JP2024011386A (ja) | 2022-07-14 | 2022-07-14 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024011386A true JP2024011386A (ja) | 2024-01-25 |
Family
ID=89498901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022113329A Pending JP2024011386A (ja) | 2022-07-14 | 2022-07-14 | 配線基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20240023250A1 (ja) |
| JP (1) | JP2024011386A (ja) |
| CN (1) | CN117412469A (ja) |
-
2022
- 2022-07-14 JP JP2022113329A patent/JP2024011386A/ja active Pending
-
2023
- 2023-07-12 CN CN202310849436.7A patent/CN117412469A/zh active Pending
- 2023-07-12 US US18/350,778 patent/US20240023250A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN117412469A (zh) | 2024-01-16 |
| US20240023250A1 (en) | 2024-01-18 |
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