JP2005286186A - 半導体装置およびその製造方法並びに半導体モジュール装置 - Google Patents

半導体装置およびその製造方法並びに半導体モジュール装置 Download PDF

Info

Publication number
JP2005286186A
JP2005286186A JP2004099768A JP2004099768A JP2005286186A JP 2005286186 A JP2005286186 A JP 2005286186A JP 2004099768 A JP2004099768 A JP 2004099768A JP 2004099768 A JP2004099768 A JP 2004099768A JP 2005286186 A JP2005286186 A JP 2005286186A
Authority
JP
Japan
Prior art keywords
semiconductor element
wiring pattern
wiring
solder resist
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004099768A
Other languages
English (en)
Other versions
JP4024773B2 (ja
Inventor
Toshiharu Seko
敏春 瀬古
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2004099768A priority Critical patent/JP4024773B2/ja
Priority to KR1020050026003A priority patent/KR100708364B1/ko
Priority to TW094109836A priority patent/TWI292682B/zh
Priority to US11/091,918 priority patent/US20050218513A1/en
Priority to CNB200510062717XA priority patent/CN100552929C/zh
Publication of JP2005286186A publication Critical patent/JP2005286186A/ja
Application granted granted Critical
Publication of JP4024773B2 publication Critical patent/JP4024773B2/ja
Priority to US12/068,498 priority patent/US7750457B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive

Abstract

【課題】 半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さいＣＯＦ型の半導体装置を提供する。
【解決手段】 本発明の半導体装置は、テープキャリア１０上に複数の配線パターン２が設けられた配線基板１６と、該配線基板１６上に、絶縁性樹脂１１を介して実装された半導体素子１２とを備え、上記半導体素子１２に設けられた複数の突起電極１３と上記配線パターン２の各接続用端子２ａとが電気的に接続されている。上記半導体装置は、上記テープキャリア１０上における上記絶縁性樹脂１１による半導体素子実装領域に、上記突起電極１３と接続用端子２ａとの位置合わせ用のアライメント用マーク１を有し、該アライメント用マーク１は、その上面全面が上記絶縁性樹脂１１で被覆されている。
【選択図】 図３

Description

本発明は、フレキシブル配線基板上にＣＯＦ(Chip On Film)方式で半導体素子が接合・搭載されてなる半導体装置およびその製造方法並びに上記半導体装置を用いた半導体モジュール装置に関するものである。
絶縁性基板であるフレキシブル配線基板上に半導体素子が接合・搭載された半導体装置としては、上記フレキシブル配線基板の基材に絶縁テープを使用し、該絶縁テープ上に、半導体素子が、ＴＣＰ(Tape Carrier Package)方式を用いて実装（搭載）されてなるＴＣＰ型の半導体装置（以下、単にＴＣＰと記す）およびＣＯＦ(Chip On Film)方式を用いて実装(搭載)されてなるＣＯＦ型の半導体装置（以下、単にＣＯＦと記す）が広く知られている。
上記ＴＣＰがＣＯＦと異なる点は、ＴＣＰでは、上記絶縁テープにおける上記半導体素子搭載部に、予め、デバイスホールと称される開口部（貫通口）が設けられ、該開口部内に配線パターンが片持ち梁状に突き出した状態で、該配線パターンの先端部分と半導体素子とが接合されるのに対して、ＣＯＦは、半導体素子を搭載するための半導体素子搭載用の開口部（デバイスホール）を有しておらず、半導体素子が上記絶縁テープの表面上に接合・搭載されている点にある。
ＣＯＦは、その使用目的から、上記絶縁テープに、自由に折り曲げることが可能な薄膜の絶縁テープが使用され、該絶縁テープの表面上に配置された配線パターンの各配線は、半導体素子の対応する端子と電気的に接続され、外部接続用コネクタ部には、液晶パネルやプリント基板等の外部の電子機器が接続される。なお、上記配線パターンにおける上記半導体素子との接続領域並びに外部接続用コネクタ部以外のパターン露出部には、ソルダレジストが塗布され、絶縁状態が確保されている。
現在、ＣＯＦへの要求の一つとして、多ピン化への対応があり、別の要求である小型・薄型化も同時に満足するためには、配線パターンの外部接続用コネクタ部および半導体素子との接続部のファインピッチ化、テープキャリア（絶縁テープ）や配線パターン等の薄膜化が必要となる。また、上記配線パターンにおける半導体素子との接続部であるインナーリードのピッチを小さくするためには、インナーリードの幅を小さく、厚みも薄くする必要がある。
多ピン、狭ピッチ、エッジタッチ等に有効なＣＯＦの製造方法として、ＭＢＢ(Micro Bump Bonding)と称される接続・封止方法や、近年注目されているＮＣＰ(Non Conductive Paste)あるいはＡＣＰ(Anisotropic Conductive Paste)と称される接続・封止方法（以下、ＮＣＰ等と記す）がある（例えば特許文献１、２参照）。
これらＮＣＰ等の接続・封止方法は、何れも、上記絶縁テープの表面に、光硬化性樹脂または熱硬化性樹脂を絶縁性樹脂として塗布することで上記半導体素子とフレキシブル配線基板との間に絶縁性樹脂を介在させ、その後、上記半導体素子の突起電極（接続用端子）とフレキシブル配線基板の配線パターン（接続用端子）とを接続すると共に樹脂封止する方法である。
例えば、ＭＢＢを用いた例として、上記特許文献１では、半導体素子上の突起電極に対応する、配線基板の配線パターン上に、光硬化性または熱硬化性の樹脂を塗布し、上記突
起電極と配線パターンとを位置合せし、加圧して上記突起電極と配線パターンとの間の樹脂を押し広げ、上記突起電極と配線パターンとの圧接のみで電気的接続を得ると共に上記半導体素子の周縁まで上記の樹脂をはみ出させ、その後、この状態で上記の樹脂を光もしくは熱によって硬化させ、上記半導体素子と配線基板とを固定している。
また、特許文献２では、ＭＢＢにより、半導体素子上の突起電極に対応する、配線基板の配線パターン上に、熱硬化性樹脂を塗布し、上記突起電極と配線パターンとが一致しかつ接触するように、パルス加熱ツールを用いて上記半導体素子を加圧して上記配線パターン上の熱硬化性樹脂を周囲に押し出した後、上記半導体素子を加圧した状態で、上記パルス加熱ツールに電流を通電して上記熱硬化性樹脂を加熱硬化させて上記半導体素子を配線基板に固着すると共に、上記突起電極と配線パターンとを電気的に接続している。
特開昭６０−２６２４３０号公報（１９８５年１２月２５日公開） 特開昭６３−１５１０３３号公報（１９８８年６月２３日公開）
しかしながら、上記特許文献１、２は、何れも、上記絶縁性樹脂の塗布方法並びに上記突起電極と配線パターンとの位置合わせの方法について、特に開示していない。
しかしながら、上記ＮＣＰ等の接続・封止方法では、何れも、絶縁テープの配線パターン上に絶縁性樹脂を塗布した後、半導体素子の突起電極と絶縁テープの配線パターンとを位置合わせして圧接していることから、両者の位置ずれを防止し、配線パターンの露出を防止するためには、両者を接続する際に位置合わせを行うためのアライメント用のマークパターン（以下、アライメント用マークと記す）を配置する必要がある。
なお、Ａｕ（金）−Ｓｎ（錫）共晶接合のように、突起電極と配線パターンとの接続後に半導体素子と配線基板との間にアンダーフィルと称される絶縁性樹脂を流し込む等の従来技術においては、樹脂領域の制御が難しく、アライメントマークがソルダレジストの開口部の内側にある場合は、中途半端にアライメント用マークが露出し、配線パターンの露出と見分けが付かないため、アライメント用マークを設置する場合、該アライメント用マークは、ソルダレジストの開口部の外側に設置される。
よって、上記ＮＣＰ等の接続・封止方法においても、上記配線パターンの露出を防止するためには、絶縁性樹脂の塗布領域の外側、すなわちソルダレジストの開口部の外側に、突起電極と配線パターンとを接続する際に位置合わせを行うアライメント用マークを配置する必要がある。
実際、アライメント用マークが絶縁性樹脂で部分的に覆われていると、上記アライメント用マークの検出を行うことができないため、上記アライメント用マークは、上記ソルダレジストの開口部の外側に、上記ソルダレジストからできるだけ離間して設けられる。
そこで、以下に、図１３ないし図１６（ａ）〜（ｅ）を参照して、上記ＮＣＰ等の接続・封止方法を用いたＣＯＦの製造方法、つまり、上記半導体素子の配線基板への実装方法について説明する。
図１３は、ソルダレジストの開口部の外側にアライメント用マークが配された半導体装置の概略構成を示す平面図であり、図１４は、図１３に示す半導体装置における半導体素子実装領域の概略構成を示す平面図である。なお、図１４では、説明の便宜上、半導体素子を、二点鎖線にて示すと共に、絶縁性樹脂の配設領域（被覆領域）を、上記二点鎖線を囲む点線にて示すものとする。言い換えれば、図１４中、二点鎖線にて囲まれた領域が半
導体素子の搭載領域であり、上記二点鎖線で囲まれた領域を囲む点線で囲まれた領域が絶縁性樹脂の配設領域、すなわち、該絶縁性樹脂による半導体素子の実装領域である。
図１５（ａ）〜（ｅ）および図１６（ａ）〜（ｅ）はそれぞれ前記特許文献１、２においてアライメント用マークを用いて上記半導体素子を配線基板上に実装する各工程を示す要部断面図であり、図１５（ａ）〜（ｅ）および図１６（ａ）〜（ｅ）はそれぞれ図１４に示す半導体装置のＢ−Ｂ’線矢視断面図に相当する。
アライメント用マークを用いて前記特許文献１に記載の方法により半導体素子を配線基板上に実装する場合、図１３、図１４並びに図１５（ａ）に示すように、配線基板２０１に用いられるテープキャリア１０（絶縁テープ）における半導体素子１２の接続・搭載領域周辺に設けられるソルダレジスト３の開口部４ａの外側に、半導体素子１２の突起電極１３と、配線パターン２の接続用端子２ａとを接続する際に位置合わせを行うためのアライメント用マーク１を設置する。
なお、図１３ないし図１５（ａ）〜（ｅ）に示す半導体装置においては、ソルダレジスト３の開口部４’の一つとして、アライメント用マーク１の設置部分にもソルダレジスト３の開口部４ｂが設けられている。
そして、図１４および図１５（ｂ）に示すように、上記接続用端子２ａを覆うように光硬化性または熱硬化性の絶縁性樹脂１１を塗布する。次いで、図１５（ｃ）において矢印１４で示すようにアライメント用マーク１の検出を行う一方、矢印１５で示すように半導体素子１２の能動面に設けられたアライメント用マーク５（図１４参照）の検出を行って上記突起電極１３と接続用端子２ａとを位置合せする。その後、図１５（ｄ）において矢印１７で示すように加圧して上記突起電極１３と接続用端子２ａとの間の絶縁性樹脂１１を押し広げて上記半導体素子１２の周縁まではみ出させ、この状態で、図１５（ｅ）において矢印１８で示すように光照射もしくは加熱を行って上記絶縁性樹脂１１を硬化させ、上記半導体素子１２と配線基板２０１とを固定する。
同様に、アライメント用マークを用いて前記特許文献２に記載の方法により半導体素子を配線基板上に実装する場合、図１３、図１４並びに図１６（ａ）に示すように、配線基板２０１に用いられるテープキャリア１０（絶縁テープ）における半導体素子１２の接続・搭載領域周辺に設けられるソルダレジスト３の開口部４ａの外側に、半導体素子１２の突起電極１３と、配線パターン２の接続用端子２ａとを接続する際に位置合わせを行うためのアライメント用マーク１を設置する。
なお、この場合にも、ソルダレジスト３の開口部４’の一つとして、アライメント用マーク１の設置部分にもソルダレジスト３の開口部４ｂが設けられている。
そして、図１４および図１６（ｂ）に示すように、上記接続用端子２ａを覆うように熱硬化性の絶縁性樹脂１１を塗布する。次いで、図１６（ｃ）において矢印１４で示すようにアライメント用マーク１の検出を行う一方、矢印１５で示すように半導体素子１２の能動面に設けられたアライメント用マーク５（図１４参照）の検出を行い、上記突起電極１３と接続用端子２ａとが一致しかつ接触するように、図示しないパルス加熱ツールを使用して、図１６（ｄ）において矢印１７で示すように上記半導体素子１２を加圧して上記接続用端子２ａ上の絶縁性樹脂１１を周囲に押し出す。その後、上記パルス加熱ツールに電流を通電し、図１６（ｅ）において矢印１９で示すように上記半導体素子１２を加圧した状態で加熱し、上記絶縁性樹脂１１を加熱硬化させて上記半導体素子１２を配線基板２０１に固着すると共に、上記突起電極１３と接続用端子２ａとを電気的に接続する。
しかしながら、上記したように、上記ソルダレジスト３の開口部４ａの外側、つまり、上記特許文献１、２においては絶縁性樹脂１１の塗布領域の外側に上記アライメント用マーク１を配置すると、該アライメント用マーク１を避けて配線パターン２を配置する必要があり、ＣＯＦ方式を用いた半導体装置の外形サイズが大きくなり易い。
特に、上記開口部４ａ内における配線パターン２の露出を防止するために、上記絶縁性樹脂１１を上記開口部４ａの外側にまで塗布すると、該絶縁性樹脂１１によりアライメント用マーク１が部分的に覆われてしまうおそれがある。このようにアライメント用マーク１が部分的に絶縁性樹脂１１で覆われていると、該アライメント用マーク１の検出精度が低下し、該アライメント用マーク１を正確に検出することができず、上記半導体素子１２の突起電極１３と配線パターン２の接続用端子２ａとの接続位置精度が悪くなる。
そこで、上記突起電極１３と接続用端子２ａとの位置ずれを防止するためには、図１４に示すように、上記絶縁性樹脂１１を、アライメント用マーク１上に被らないように上記アライメント用マーク１形成領域（開口部４ａ）からできるだけ離して塗布するか、もしくは、逆に、上記アライメント用マーク１を、上記ソルダレジスト３の開口部４ａからできるだけ離して形成する必要がある。しかしながら、上記アライメント用マーク１を、上記ソルダレジスト３の開口部４ａから遠く離して形成すると、接続位置精度の低下につながると共に、上記半導体装置の外形サイズが大きくなる。一方、上記絶縁性樹脂１１を、アライメント用マーク１上に被らないように塗布すると、図１４に示すように、上記開口部４ａの内側で配線パターン２の露出が発生し易いという別の問題を招来する。
本発明は、上記問題点を解決するものであり、その目的は、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さいＣＯＦ型の半導体装置およびその製造方法並びに半導体モジュール装置、および上記半導体装置に好適に用いられる配線基板を提供することにある。
また、本発明のさらなる目的は、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さく、しかも、上記配線パターンのソルダレジスト内での露出を防止することができるＣＯＦ型の半導体装置およびその製造方法並びに半導体モジュール装置、および上記半導体装置に好適に用いられる配線基板を提供することにある。
本発明にかかる半導体装置は、上記課題を解決するために、絶縁性基板上に複数の配線パターンが設けられた配線基板と、該配線基板上に、絶縁性樹脂を介して実装された半導体素子とを備え、上記半導体素子に設けられた複数の接続用端子と上記配線パターンの各接続用端子とが電気的に接続された半導体装置において、上記絶縁性基板上に、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有し、該マークパターンは、その上面全面が上記絶縁性樹脂で被覆されていることを特徴としている。
上記の構成によれば、上記半導体装置が、上記絶縁性基板上に、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有し、該マークパターンは、その上面全面が上記絶縁性樹脂で被覆されていることで、上記マークパターンの検出が阻害されることがなく、上記半導体素子の接続用端子と配線パターンの接続用端子との接続位置精度を良好に保つことができる。しかも、上記の構成によれば、上記マークパターンを、上記マークパターンの検出が阻害されないように例えば、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の外側に、上記ソルダレジストからできるだけ離間して形成する
必要がない。このため、上記の構成によれば、上記マークパターンを、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域またはその近傍に設けることができるため、上記半導体装置の外形を小さくすることができると共に、上記マークパターンを避けて配線パターンを配置する必要がなく、配線の自由度を高くすることができる。
よって、上記の構成によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さいＣＯＦ型の半導体装置を提供することができるという効果を奏する。
上記マークパターンは、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域またはその近傍に設けられていることが望ましく、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域に設けられていることが、上記半導体装置の小型化並びに上記半導体素子の接続用端子と上記配線パターンの接続用端子との接続位置精度を向上させる上で、より望ましい。
なお、本発明において、上記絶縁性樹脂による上記半導体素子実装領域とは、上記半導体素子搭載領域およびその周辺部の上記絶縁性樹脂によるフィレット形成領域を示すものとする。
上記半導体装置において、上記マークパターンは、具体的には、例えば、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側、もしくは、上記ソルダレジスト開口部の外側に形成される上記絶縁性樹脂のフィレット形成領域に設けられている。
そして、この場合、上記マークパターンが、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させる上記ソルダレジスト開口部の外側に形成される上記絶縁性樹脂のフィレット形成領域に設けられていることで、上記半導体装置の外形サイズを小さくすることができると共に、上記半導体素子の接続用端子と配線パターンの接続用端子との接続位置精度を良好に保ちながら、上記ソルダレジスト開口部内での上記配線パターンの露出を防止することができるという効果を奏する。
一方、上記マークパターンが、上記ソルダレジスト開口部の内側に設けられている場合、上記絶縁性樹脂が、上記ソルダレジスト開口部全面を覆っていることで、上記ソルダレジスト開口部内での上記配線パターンの露出を防止することができる。したがって、上記の構成によれば、上記半導体装置の外形サイズを小さくすることができると共に、上記半導体素子の接続用端子と配線パターンの接続用端子との接続位置精度を良好に保ちながら、上記ソルダレジスト開口部内での上記配線パターンの露出を防止することができるという効果を奏する。
また、上記マークパターンを上記ソルダレジスト開口部の外側に形成する場合、上記マークパターンを、ソルダレジスト開口部の外側に形成される上記絶縁性樹脂のフィレット形成領域に、上記絶縁性樹脂で上記マークパターンの上面全面が被覆されるように配置するためには、上記ソルダレジスト開口部は、平面視で、上記半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分とで囲まれた形状を有し、上記マークパターンは、上記ソルダレジスト開口部の外側に、上記連結部構成線分に対向して形成されていることが望ましい。
また、上記ソルダレジスト開口部は、平面視で、上記半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた２辺が他辺よりも長い略八角形状を有し、上記マークパターンは、上記半導体素子の角部に対向する上記ソルダレジスト開口部の斜辺に対向して形成されていることが望ましい。
上記マークパターンを上記ソルダレジスト開口部の外側に形成する場合、上記ソルダレジスト開口部並びにマークパターンが上記何れかの構成を有するように形成されていることで、上記マークパターンを、上記ソルダレジスト開口部の外側に形成する場合であっても、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域に配置することができるとともに、上記絶縁性樹脂による被覆領域が小さく、外形サイズがより小さい半導体装置を提供することができるという効果を奏する。
そして、本発明にかかる半導体モジュール装置は、本発明にかかる上記半導体装置を備えていることで、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さく、さらには、上記配線パターンのソルダレジスト内での露出を防止することができるＣＯＦ型の半導体装置を提供することができるという効果を奏する。
すなわち、本発明にかかる半導体モジュール装置は、上記課題を解決するために、本発明にかかる上記半導体装置を備えていることを特徴としている。
本発明にかかる上記半導体装置は、例えば携帯電話、携帯情報端末、薄型ディスプレイ、ノート型コンピュータ等の各種半導体モジュール装置の駆動装置として好適に使用することができる。
また、本発明にかかる上記半導体装置の製造方法は、上記した本発明にかかる半導体装置の製造方法であって、上記課題を解決するために、上記絶縁性基板上に、上記マークパターンの上面全面を被覆するように上記絶縁性樹脂を配置する工程と、上記マークパターン上の絶縁性樹脂を介して上記マークパターンを検出して上記半導体素子の接続用配線と上記配線パターンの接続用配線とを位置合わせする工程とを有することを特徴としている。
上記の方法によれば、上記マークパターンの上面全面を被覆するように上記絶縁性樹脂を配置し、上記マークパターン上の絶縁性樹脂を介して上記マークパターンの検出が行われることで、上記マークパターンの検出が阻害されることがなく、上記半導体素子の接続用端子と配線パターンの接続用端子との位置合わせを、良好な接続位置精度にて行うことができる。また、上記の方法によれば、上記マークパターンを、上記マークパターンの検出が阻害されないように例えば、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の外側に、上記ソルダレジストからできるだけ離間して形成する必要がない。このため、上記の方法によれば、上記マークパターンを、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域またはその近傍に設けることができるため、上記半導体装置の外形を小さくすることができると共に、上記マークパターンを避けて配線パターンを配置する必要がなく、配線の自由度を高くすることができる。
よって、上記の方法によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さいＣＯＦ型の半導体装置を提供することができるという効果を奏する。
さらに、本発明にかかる配線基板は、上記した本発明にかかる半導体装置に用いられる配線基板であって、上記課題を解決するために、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側に、上記絶縁性基板上に実装される半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることを特徴としている。
また、本発明にかかる他の配線基板は、上記した本発明にかかる半導体装置に用いられる配線基板であって、上記課題を解決するために、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部は、平面視で、上記絶縁性基板上に実装される半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を、これら線分同士を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分とで囲まれた形状を有し、該ソルダレジスト開口部の外側に、上記連結部構成線分に対向して、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることを特徴としている。
本発明によれば、上記配線基板が、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側に、上記絶縁性基板上に実装される半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることで、上記絶縁性基板上への半導体素子実装時に、絶縁性樹脂による半導体素子実装領域に、その上面全面が上記絶縁性樹脂で被覆された上記マークパターンが形成された半導体素子を容易に得ることができる。
また、本発明によれば、上記配線基板が、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部は、平面視で、上記絶縁性基板上に実装される半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を、これら線分同士を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分とで囲まれた形状を有し、該ソルダレジスト開口部の外側に、上記連結部構成線分に対向して、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることによっても、上記絶縁性基板上への半導体素子実装時に、絶縁性樹脂による半導体素子実装領域に、その上面全面が上記絶縁性樹脂で被覆された上記マークパターンが形成された半導体素子を容易に得ることができる。
よって、上記の各構成によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さい、本発明にかかる上記ＣＯＦ型の半導体装置に好適に用いられる配線基板を提供することができるという効果を奏する。
本発明にかかる半導体装置並びに半導体モジュール装置は、以上のように、上記絶縁性基板上に、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ
用のマークパターンを有し、該マークパターンは、その上面全面が上記絶縁性樹脂で被覆されているので、上記マークパターンの検出が阻害されることがなく、上記半導体素子の接続用端子と配線パターンの接続用端子との接続位置精度を良好に保つことができる。しかも、上記の構成によれば、上記マークパターンを、上記マークパターンの検出が阻害されないように例えば、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の外側に、上記ソルダレジストからできるだけ離間して形成する必要がない。このため、上記の構成によれば、上記マークパターンを、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域またはその近傍に設けることができるため、上記半導体装置の外形を小さくすることができると共に、上記マークパターンを避けて配線パターンを配置する必要がなく、配線の自由度を高くすることができる。よって、本発明によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さいＣＯＦ型の半導体装置、すなわち、上記半導体素子実装領域にデバイスホールをもたない半導体装置、並びに半導体モジュール装置を提供することができるという効果を奏する。
また、本発明にかかる半導体装置の製造方法は、以上のように、上記絶縁性基板上に、上記マークパターンの上面全面を被覆するように上記絶縁性樹脂を配置する工程と、上記マークパターン上の絶縁性樹脂を介して上記マークパターンを検出して上記半導体素子の接続用配線と上記配線パターンの接続用配線とを位置合わせする工程とを有しているので、上記マークパターンの検出が阻害されることがなく、上記半導体素子の接続用端子と配線パターンの接続用端子との位置合わせを、良好な接続位置精度にて行うことができる。また、上記の方法によれば、上記マークパターンを、上記マークパターンの検出が阻害されないように例えば、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の外側に、上記ソルダレジストからできるだけ離間して形成する必要がない。このため、上記の方法によれば、上記マークパターンを、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域またはその近傍に設けることができるため、上記半導体装置の外形を小さくすることができると共に、上記マークパターンを避けて配線パターンを配置する必要がなく、配線の自由度を高くすることができる。よって、上記の方法によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さい、本発明にかかる上記ＣＯＦ型の半導体装置を提供することができるという効果を奏する。
さらに、本発明にかかる配線基板は、以上のように、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側に、上記絶縁性基板上に実装される半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有しているので、上記絶縁性基板上への半導体素子実装時に、絶縁性樹脂による半導体素子実装領域に、その上面全面が上記絶縁性樹脂で被覆された上記マークパターンが形成された半導体素子を容易に得ることができる。
また、本発明によれば、以上のように、上記配線基板が、絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部は、平面視で、上記絶縁性基板上に実装される半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を、これら線分同士を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分
とで囲まれた形状を有し、該ソルダレジスト開口部の外側に、上記連結部構成線分に対向して、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることによっても、上記絶縁性基板上への半導体素子実装時に、絶縁性樹脂による半導体素子実装領域に、その上面全面が上記絶縁性樹脂で被覆された上記マークパターンが形成された半導体素子を容易に得ることができる。
よって、上記の各構成によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さい、本発明にかかる上記ＣＯＦ型の半導体装置に好適に用いられる配線基板を提供することができるという効果を奏する。
〔実施の形態１〕
本発明の実施の一形態について図１〜図１１並びに図１７、図１８に基づいて説明すれば、以下の通りである。
なお、本実施の形態では、本発明にかかる半導体モジュールの一例として液晶モジュール（液晶表示装置）を例に挙げて説明するものとするが、本発明はこれに限定されるものではない。
図１は、本実施の形態にかかる半導体装置の概略構成を示す平面図であり、図２は、図１に示す半導体装置を実装してなる液晶モジュールの概略構成を示す平面図である。また、図３は、本実施の形態にかかる半導体装置における半導体素子実装領域の概略構成を示す平面図であり、図４は、本実施の形態にかかる半導体装置の概略構成を示す要部断面図である。なお、図３では、説明の便宜上、半導体素子を、二点鎖線にて示すと共に、絶縁性樹脂の配設領域（形成領域）を、上記二点鎖線を囲む点線にて示すものとする。言い換えれば、図３中、二点鎖線にて囲まれた領域が半導体素子の搭載領域であり、上記二点鎖線で囲まれた領域を囲む点線で囲まれた領域が絶縁性樹脂の配設領域、すなわち、該絶縁性樹脂による半導体素子の実装領域であり、上記二点鎖線と点線とで囲まれた領域が、後述するフィレット部（フィレット形成領域）に相当する。
以下、本発明では、上記半導体素子搭載領域およびその周辺部の上記絶縁性樹脂によるフィレット形成領域を合わせて上記絶縁性樹脂による上記半導体素子の実装領域とする。
また、図４は、図３に示す半導体装置のＡ−Ａ’線矢視断面図である。
図２に示すように、本実施の形態にかかる液晶モジュール１００は、液晶パネル３１の短手方向端部に、本実施の形態にかかる半導体装置２０が実装（搭載）されている構成を有している。本実施の形態にかかる半導体装置２０は、図１および図２に示すように、配線基板１６と半導体素子１２とを備えている。
上記半導体装置２０は、外部接続用コネクタ部として、上記配線基板１６の一端に、外部の電子機器、すなわち、本実施の形態においては液晶パネル３１と電気的に接続される出力端子７を備えると共に、上記配線基板１６の他端に、上記半導体装置２０への信号入力のための入力端子８を備え、図２に示すように、上記出力端子７を介して上記液晶パネル３１と電気的に接続されている。
本実施の形態にかかる半導体装置２０はＣＯＦ型の半導体装置（ＣＯＦ）であり、上記液晶パネル３１に、例えば、図示しない異方性導電膜であるＡＣＦ等によって接続（接合）されている。
上記半導体装置２０の出力信号は、上記出力端子７より出力され、上記液晶パネル３１を構成するガラス基板３２上の図示しない基板上配線（接続配線）を介して、液晶パネル３１の各信号線に伝達される。
また、上記半導体装置２０は、入力端子８を介してプリント基板４１（配線基板）に接続されており、上記入力端子８を介して信号交換や通電が行われる。
上記半導体素子１２は、当該半導体装置が搭載される電子機器の駆動の制御、すなわち、本実施の形態では液晶パネル３１の駆動の制御に使用される液晶ドライバ（液晶駆動回路）として機能する。上記半導体素子１２は、例えば、シリコンウェハ（シリコン単結晶基板）にて形成され、該半導体素子１２上には、図示しないボンディングパッドを介して、金属材料（導電性材料）からなる入出力用の突起電極１３（接続用端子、バンプ）が複数形成されている。上記突起電極１３としては、例えば、金（Ａｕ）が好適に用いられる。
一方、上記配線基板１６は、図３および図４に示すように、フィルム基板（基材）としてのテープキャリア１０（絶縁テープ、絶縁性基板）上に、配線パターン２（配線）が設けられている構成を有している。上記半導体素子１２は、上記半導体素子１２に設けられた突起電極１３と上記配線パターン２とが接続されるように、上記配線基板１６上に、上記テープキャリア１０に半導体素子１２を搭載するための開口部（デバイスホール）が形成されないＣＯＦ方式により、上記半導体素子１２の能動面を下向き（フェイスダウン）にして実装（搭載）されている。
上記テープキャリア１０は、自由に折り曲げることが可能な、柔軟性の高い絶縁フィルムであり、例えばポリイミド樹脂、ポリエステル樹脂等のプラスチックからなる絶縁材料を主材料とする可撓性の絶縁フィルムである。なお、本実施の形態では、上記テープキャリア１０として、薄膜のポリイミド系絶縁テープを使用するものとするが、本発明はこれに限定されるものではない。
また、上記テープキャリア１０の厚みは、該テープキャリア１０を自由に折り曲げることが可能な厚みに設定され、特に限定されるものではないが、一般的には、１５μｍ〜４０μｍ程度、より具体的には、例えば、１５μｍ、２０μｍ、２５μｍ、３８μｍ、もしくは４０μｍの層厚を有している。
また、上記配線パターン２は、例えば、上記テープキャリア１０上に接着（固定）された厚さ５μｍ〜２０μｍ程度の銅箔をウェットエッチングすることにより形成されている。より具体的には、上記テープキャリア１０の表面には、例えば、厚さ５μｍ、８μｍ、９μｍ、１２μｍ、もしくは１８μｍの配線パターン２（銅箔パターン）が形成されている。また、上記配線パターン２（銅箔パターン）の表面には、錫メッキや金メッキ等の図示ないメッキが施されている。
また、上記テープキャリア１０における上記半導体素子１２との接続領域（半導体素子実装領域）並びに液晶パネル３１や図示しないプリント基板等が接続される外部接続用コネクタ部（出力端子７および入力端子８）以外のパターン露出部には、エポキシ樹脂等の絶縁性の樹脂被膜（絶縁性材料）からなるソルダレジスト３（保護膜）が塗布されている。これにより上記配線パターン２は、酸化等から保護されていると共に、絶縁状態が確保されている。
また、上記ソルダレジスト３は、図３に示すように、上記配線パターン２における上記
半導体素子１２との接続領域、すなわち、上記配線基板１６における上記半導体素子１２の実装領域（接続・搭載領域）、より厳密には上記半導体素子１２の搭載領域およびその周辺領域が、矩形状に開口された開口部４（ソルダレジスト開口部）を有している。本実施の形態によれば、上記配線基板１６における上記ソルダレジスト３の開口部４の内側には、その四隅（すなわち、各角部）に、上記半導体素子１２の突起電極１３と上記配線パターン２とを接続する際に位置合わせを行うためのアライメント用のマークパターン（以下、単にアライメント用マークと記す）１が、上記開口部４の各縁部（各辺）と平行な線分を有する略十字形状（＋形状；以下、単に十字形状と記す）に形成されている。
上記アライメント用マーク１は、好適には上記配線パターン２と同じ材料にて形成されている。これにより、上記アライメント用マーク１は、上記配線パターン２の形成と同時に形成することができる。
本実施の形態では、上記配線パターン２と同じ材料（銅箔）からなり、同じ高さを有するアライメント用マーク１が、上記開口部４の内側の各角部に、上記半導体素子１２の突起電極１３と接触しないように、上記配線パターン２と離間して設けられている。
本実施の形態では、上記半導体素子１２は、上記十字形状のアライメント用マーク１…における各交叉部が上記半導体素子１２の各角部に位置するように上記アライメント用マーク１…と重ね合わせることで位置合わせされている。
これにより、上記半導体素子１２は、上記配線基板１６における、上記開口部４の四隅（各角部）に形成された４つのアライメント用マーク１…の交叉部で囲まれた領域に、上記半導体素子１２の下面を封止する、ＮＣＰ等の絶縁性樹脂１１を用いて、上記半導体素子１２に設けられた突起電極１３と上記配線パターン２における接続用端子２ａとが互いに接続されるように実装されている。
本実施の形態において、上記絶縁性樹脂１１は、図３および図４に示すように、上記アライメント用マーク１を覆うように、上記ソルダレジスト３の開口部４の外側にまで配設（形成）されている。上記絶縁性樹脂１１は、上記配線基板１６と半導体素子１２との加熱加圧接続時に流動化することで、上記配線基板１６と半導体素子１２との間に設けられた絶縁性樹脂１１が、上記配線基板１６と半導体素子１２との間の隙間から上記半導体素子１２の外側にはみ出した状態で硬化する。このため、上記半導体素子１２の周辺には、該半導体素子１２の外側に拡がるように、フィレット部（ひれ状部）１１ａが形成されている。
上記絶縁性樹脂１１としては、上記半導体素子１２の接続・封止に従来使用されている公知の絶縁性樹脂を使用することができ、その樹脂材料（組成）は特に限定されるものではない。上記絶縁性樹脂１１としては、例えば、エポキシ樹脂、シリコーン樹脂、フェノキシ樹脂、アクリル樹脂、ポリエーテルスルホン樹脂（ＰＥＳ樹脂）等の、透光性を有する熱硬化性樹脂もしくは紫外線硬化性樹脂等の光硬化性樹脂、好適には透明樹脂が挙げられる。
次に、本実施の形態にかかる半導体装置２０の製造方法、つまり、上記半導体素子１２の配線基板１６への実装方法について、図３および図５（ａ）〜（ｄ）を参照して以下に説明する。
図５（ａ）〜（ｄ）は、図４に示す本実施の形態にかかる半導体装置の製造工程を示す要部断面図である。
本実施の形態では、図３および図５（ａ）に示すように、配線基板１６に用いられるテープキャリア１０における半導体素子１２の接続・搭載領域周辺（実装領域）に設けられるソルダレジスト３の開口部４の内側に位置するように、半導体素子１２の突起電極１３と、配線パターン２の接続用端子２ａとを接続する際に位置合わせを行うためのアライメント用マーク１を設置する。
上記アライメント用マーク１は、上記配線パターン２と同じ材料、同じ形成方法により、上記配線パターン２の形成工程と同一の工程において、上記配線パターン２と同時に形成することができる。上記アライメント用マーク１および配線パターン２は、例えば、上記テープキャリア１０上に形成された銅箔をエッチングすることにより形成することができる。
以下に、上記アライメント用マーク１および配線パターン２の形成方法、すなわち、本実施の形態にかかる配線基板１６の作製方法について、キャスティング方式を例に挙げて説明するが、本発明はこれに限定されるものではなく、従来公知の各種配線パターン形成方法により上記アライメント用マーク１および配線パターン２を形成することができる。
キャスティング方式を用いて上記配線基板１６を作製する場合、まず、銅箔の表面を粗化処理した後、ポリイミド前駆体溶液を該銅箔上に塗布し、ポリイミド前駆体溶液をイミド化させることで、銅／ポリイミドの積層基板、つまり、ポリイミドからなるベースフィルム（テープキャリア１０）上に、配線パターン形成用の銅箔が積層されてなる銅張ベースフィルムを作製する。次いで、上記銅箔上に、耐エッチング性材料である感光性フィルムを貼り付けてパターン（配線パターン２およびアライメント用マーク１）形成部分を露光、現像して上記パターン形成部分にのみ耐エッチング性の感光性フィルムが積層された状態とし、上記銅箔表面にエッチング液を吹き付けることで、パターン形成部分以外の銅箔をエッチング除去する。その後、上記積層基板上の感光性フィルムを有機溶媒等の薬品で除去して上記パターンを露出させることにより、一方の表面に配線パターン２とアライメント用マーク１とが形成されたテープキャリア１０が得られる。その後、上記アライメント用マーク１が露出するように、上記テープキャリア１０における上記アライメント用マーク１で囲まれた領域を除くパターン形成領域にソルダレジスト３を塗布する。このとき、上記配線パターン２のうちソルダレジスト３で被覆されていない部分は、接続用端子２ａとして用いられる。このとき、少なくとも上記接続用端子２ａの表面には、錫メッキや金メッキが施される。これにより、ソルダレジスト３の開口部４内にアライメント用マーク１が形成された本実施の形態にかかる配線基板１６を得ることができる。
本実施の形態では、前記したように、上記開口部４の内側の各角部に、上記配線パターン２と離間して、平面視で十字形状のアライメント用マーク１を設置した。
次に、図３および図５（ｂ）に示すように、上記接続用端子２ａを覆うように熱硬化性の絶縁性樹脂１１を塗布する。本実施の形態では、上記絶縁性樹脂１１を、上記開口部４の外側にまで塗布すると共に、上記アライメント用マーク１全体を覆うように、上記アライメント用マーク１の表面全面にも上記絶縁性樹脂１１を塗布する。
上記絶縁性樹脂１１の塗布位置は、上記アライメント用マーク１を検出することで決定される。
上記アライメント用マーク１の検出は、例えば、市販のフリップチップボンダーの検出機構（カメラ）を用いて行うことができる。
次いで、図５（ｃ）において矢印１４で示すように、上記アライメント用マーク１表面
に塗布された絶縁性樹脂１１を介して上記アライメント用マーク１の検出を行う一方、矢印１５で示すように半導体素子１２の能動面に設けられたアライメント用マーク５（図３参照）も検出して上記接続用端子２ａと上記半導体素子１２に設けられた突起電極１３との位置合わせを行う。
このときの上記アライメント用マーク１の検出およびアライメント用マーク５の検出は、上記したように、何れも、市販のフリップチップボンダーの検出機構（カメラ）を用いて上記アライメント用マーク１並びにアライメント用マーク５の位置を検出（確認）することで実施することができる。
なお、本実施の形態では、上記アライメント用マーク１を、上記アライメント用マーク１表面に塗布された絶縁性樹脂１１を介して行うことから、正常な検出のためには、上記絶縁性樹脂１１が透光性を有していることが望ましい。上記絶縁性樹脂１１は上記アライメント用マーク１上に薄く積層（塗布）されることから、必ずしも透明な樹脂を使用する必要はなく、上記絶縁性樹脂１１は、上記検出機構によって上記アライメント用マーク１の検出が可能な材料、膜厚に設定されていればよい。
本実施の形態では、上記半導体素子１２を、上記開口部４の内側の各角部に設けられた十字形状のアライメント用マーク１…における各交叉部が上記半導体素子１２の各角部に位置するように上記アライメント用マーク１…に重ね合わせることで、上記接続用端子２ａと突起電極１３との位置合わせが行われる。
その後、パルス加熱ツール等の図示しない加熱ツールを使用して、図５（ｄ）において矢印１９で示すように上記半導体素子１２を加圧並びに加熱して上記絶縁性樹脂１１を加熱硬化させて上記半導体素子１２を上記配線基板１６上に接合・搭載すると共に、上記配線基板１６に形成された配線パターン２の各配線が、上記半導体素子１２における対応する突起電極１３と電気的に接続されるように、各突起電極１３と接続用端子２ａとを接合する。
また、上記半導体素子１２を加圧し、上記突起電極１３と接続用端子２ａとを接合する際に、上記半導体素子１２の下部から該半導体素子１２の周囲に押し出された絶縁性樹脂１１と、上記半導体素子１２の外周部に塗布されている絶縁性樹脂１１とで、上記半導体素子１２の側面に、フィレット部１１ａ（樹脂フィレット）が形成される。
これにより、上記配線基板１６上に、絶縁性樹脂１１を用いて上記半導体素子１２がＣＯＦ方式により実装（搭載）された本実施の形態にかかる半導体装置２０を得ることができる。
なお、上記製造方法においては、上記絶縁性樹脂１１として、熱硬化性樹脂を使用し、上記絶縁性樹脂１１を加熱硬化させる方法を例に挙げて説明したが、上記絶縁性樹脂１１としては、光硬化性樹脂であってもよく、該絶縁性樹脂１１に光を照射することにより該絶縁性樹脂１１を硬化させる方法を用いてもよい。上記絶縁性樹脂１１の硬化条件は特に限定されない。
また、上記絶縁性樹脂１１の塗布方法としては、ディスペンサーによる噴射やノズルによる滴下の他、シート状の熱可塑性樹脂または光硬化性樹脂の積層等を使用することもできる。上記絶縁性樹脂１１の塗布方法もまた、特に限定されるものではない。
以上のように、本実施の形態では、ＭＢＢ、ＮＣＰ、ＡＣＰ等の接続・封止方法においては、絶縁性樹脂１１の塗布領域制御が比較的容易であることに着目し、あえてソルダレ
ジスト３の開口部４内にアライメント用マーク１を設置し、上記アライメント用マーク１の表面全面に、上記絶縁性樹脂１１を被覆している。
本実施の形態によれば、上記したように上記アライメント用マーク１の表面全面を上記絶縁性樹脂１１で覆うことにより、上記アライメント用マーク１の表面全面が露出している場合と同様に、上記アライメント用マーク１の正常な検出を行うことが可能となる。
ここで、比較のために、ＮＣＰ等の接続・封止方法によりＣＯＦ型の半導体装置を製造する場合に、アライメント用マーク１を絶縁性樹脂１１が部分的に覆っている場合における上記半導体素子１２の実装について、図１７および図１８（ａ）〜（ｄ）を参照して以下に説明する。
図１７および図１８（ａ）〜（ｄ）では、図１３ないし図１６（ａ）〜（ｄ）に示したように、配線基板２０１に用いられるテープキャリア１０における半導体素子１２の接続・搭載領域周辺（実装領域）に設けられるソルダレジスト３の開口部４ａの外側にアライメント用マーク１を設置した場合に、上記開口部４ａ内での配線パターン２の露出を防止する目的で絶縁性樹脂１１の塗布領域を大きくとったときに発生し易い課題例として、上記アライメント用マーク１を上記絶縁性樹脂１１が部分的に覆っている場合を示している。すなわち、図１７および図１８（ａ）〜（ｄ）は、絶縁性樹脂１１の塗布領域内に上記アライメント用マーク１全体が含まれるものではない。
図１７は、上記比較用の半導体装置における半導体素子実装領域の概略構成を示す平面図であり、図１８（ａ）〜（ｄ）は、図１７に示す半導体装置の製造工程を示す要部断面図である。なお、図１７でも、説明の便宜上、半導体素子を二点鎖線にて示すと共に、絶縁性樹脂の配設領域（形成領域）を、上記二点鎖線を囲む点線にて示すものとする。また、図１８（ａ）〜（ｄ）はそれぞれ図１７に示す半導体装置のＣ−Ｃ’線矢視断面図に相当する。
本比較例では、図１７および図１８（ａ）に示すように、テープキャリア１０における半導体素子１２の接続・搭載領域周辺（実装領域）に設けられるソルダレジスト３の開口部４ａの外側に開口部４ｂを設けて該開口部４ｂ内にアライメント用マーク１を設置した後、図１８（ｂ）に示すように、上記開口部４ａの外縁部にまで熱硬化性の絶縁性樹脂１１を塗布する。本比較例では、上記絶縁性樹脂１１の塗布領域に、上記開口部４ｂが形成されていることで、上記絶縁性樹脂１１が、上記アライメント用マーク１を部分的に覆ってしまう。
しかしながら、この状態で図１８（ｃ）において矢印１４で示すように上記アライメント用マーク１の検出を行おうとすると、上記アライメント用マーク１の検出時に検出部分（アライメント用マーク１）に濃淡が発生し、正常な検出を行うことができないことが、本願発明者等の検討により確認された。
この結果、図１８（ｄ）に示すように、半導体素子１２の突起電極１３と配線基板２０１の接続用端子２ａとの接続位置精度が低下し、良好な接続を行うことができなかった。
このように、ソルダレジスト３の開口部４ａ内での配線パターン２の露出を防止するために該開口部４ａの外側にまで絶縁性樹脂１１を塗布すると、アライメント用マーク１の一部に絶縁性樹脂１１が被ってしまい、アライメント用マーク１の検出精度が低下し、正常な検出ができなくなるおそれがある。
このような傾向は、上記アライメント用マーク１を上記開口部４ａの外側に配置した場
合、上記絶縁性樹脂１１の塗布領域をある程度大きくするか、もしくは、上記アライメント用マーク１を上記開口部４ａに近づけて形成した場合に顕著なものとなる。
このため、上記アライメント用マーク１が部分的に絶縁性樹脂１１により被覆されることを防止するためには、例えば、図１４に示したように絶縁性樹脂１１の塗布領域を小さくするか、もしくは、上記アライメント用マーク１を、上記絶縁性樹脂１１の塗布領域から大きく離間した位置に形成する必要がある。しかしながら、この場合、前記したように、上記開口部４ａ内で配線パターン２が露出したり、得られる半導体装置の外形サイズが大きくなるという問題点を招来する。
しかしながら、本実施の形態によれば、上述したように上記アライメント用マーク１の表面全面を上記絶縁性樹脂１１で覆うことにより、上記アライメント用マーク１の検出時に検出部分（アライメント用マーク１）に濃淡が発生せず、正常な検出を行うことができることが、本願発明者等により確認された。
また、本実施の形態によれば、上記ソルダレジスト３の開口部４の外側にまで上記絶縁性樹脂１１を塗布することで、上記開口部４内での上記配線パターン２の露出を完全に防止することができる。
前記したように、可撓性を有する薄膜状のテープキャリア１０上に半導体素子１２を実装（搭載）する際には、通常、上記半導体素子１２とテープキャリア１０との接続部（半導体素子実装領域）の補強や密着性向上のために、上記絶縁性樹脂１１を上記半導体素子１２の周縁部にはみ出させた状態で硬化させることにより、上記半導体素子１２の周縁部にフィレット部１１ａが設けられる。
しかしながら、このように上記半導体素子１２の周縁部にフィレット部１１ａを形成する場合、該フィレット部１１ａの形成に上記テープキャリア１０上に塗布した絶縁性樹脂１１が使用されることから、上記絶縁性樹脂１１が、該絶縁性樹脂１１の塗布領域の外側にまで広がる可能性は低く、逆に、上記絶縁性樹脂１１による被覆領域は小さくなる傾向にある。さらに、上記フィレット部１１ａの形成に絶縁性樹脂１１が使用されても、少なくとも、上記絶縁性樹脂１１の塗布領域は、上記絶縁性樹脂１１の塗布跡として薄い樹脂が残留する。このため、上記開口部４内での上記配線パターン２の露出を完全に防止するためには、上記ソルダレジスト３の開口部４の外側にまで上記絶縁性樹脂１１を塗布することが望ましい。
以上のように、本実施の形態によれば、半導体素子１２の実装領域を開口（露出）させる、上記ソルダレジスト３の開口部４内に、上記半導体素子１２の突起電極１３と上記テープキャリア１０上の配線パターン２とを接続する際に両者の位置合わせを行うためのアライメント用マーク１を設置し、上記半導体素子１２の接続・封止のための絶縁性樹脂１１を、上記アライメント用マーク１全体を覆うように塗布し、上記アライメント用マーク１表面の絶縁性樹脂１１を介して上記アライメント用マーク１を検出するため、上記アライメント用マーク１の検出が阻害されることがなく、上記突起電極１３と配線パターン２の接続用端子２ａとの接続位置精度を良好に保つことができると共に、上記アライメント用マーク１を避けて上記配線パターン２を配置する必要がなく、配線の自由度を高くすることができ、上記半導体装置２０の外形サイズを小さくすることができる。そして、この場合、特に、上記絶縁性樹脂１１を、上記ソルダレジスト３の開口部４全面を覆うように、上記開口部４内のみならず、上記開口部４の外周部にまで塗布し、上記アライメント用マーク１表面の絶縁性樹脂１１を介して上記アライメント用マーク１を検出することで、上記半導体装置の外形サイズを小さくすることができると共に、上記突起電極１３と配線パターン２との接続位置精度を良好に保ちながら、上記ソルダレジスト３の開口部４内で
の上記配線パターン２の露出を防止することができる。
なお、最終的に得られた半導体装置(製品)における上記絶縁性樹脂１１の塗布領域は、上記絶縁性樹脂１１の塗布跡、もしくは、表面分析により判断することができる。
なお、本実施の形態においては、主に、配線基板１６に用いられるテープキャリア１０における半導体素子１２の接続・搭載領域周辺（実装領域）に設けられる、ソルダレジスト３の平面視矩形状の開口部４の四隅（各角部）に、配線パターン２と離間して、平面視で十字形状のアライメント用マーク１が設置されている構成について説明したが、上記アライメント用マーク１の形状並びに配置（個数）はこれに限定されるものではなく、良好な接続位置精度が得られる範囲内で種々変更することができる。
図６〜図１１は、本実施の形態にかかる半導体装置の変形例であり、図３に示す半導体装置とは、上記アライメント用マーク１の形状並びに配置（個数）が各々異なっている。なお、図６〜図１１においても、説明の便宜上、半導体素子を、二点鎖線にて示すと共に、絶縁性樹脂の配設領域（形成領域）を、上記二点鎖線を囲む点線にて示す。
図６および図７は、上記矩形状の開口部４の内側に、該開口部４の４つの角部のうち、２つの角部に、図３に示すアライメント用マーク１と同様のアライメント用マーク１を設けた例を示している。
本願発明者等が確認した結果、本実施の形態に示すようにアライメント用マーク１の表面全に絶縁性樹脂１１を塗布した場合でも、二箇所以上、アライメント用マーク１を形成し、二箇所以上、アライメント用マーク１を検出して前記位置合わせ(自動補正)を行えば、図３に示す半導体装置２０よりも若干、位置合わせ精度が低下するにしても、問題ない接続位置精度が得られることが判った。また、上記図６または図７に示すようにアライメント用マーク１の配置（個数）を変更することで、より一層、テープキャリア１０の小型化が可能となる。
また、図８および図９は、図３に示すアライメント用マーク１よりも小さいアライメント用マーク１が設けられている例を示し、図８および図９に示す半導体装置は、アライメント用マーク１として、上記矩形状の開口部４の内側に、図３に示すアライメント用マーク１の一部に相当する形状のアライメント用マーク１が設けられている構成を有している。
より具体的には、図８に示す半導体装置には、アライメント用マーク１として、略Ｔ字状のアライメント用マーク１の一片（長片）が、上記半導体素子１２の角部に平面視で当接するように、上記矩形状の開口部４の四隅（各角部）に配置されている。
また、図９に示す半導体装置には、アライメント用マーク１として、鉤状のアライメント用マーク１が、上記半導体素子１２の角部を覆うように、上記矩形状の開口部４の四隅（各角部）に配置されている。
上記図８または図９に示すアライメント用マーク１は、例えば上記半導体素子１２の縁部と開口部４の縁部との間のスペースが狭い場合に適している。
その他、上記アライメント用マーク１の形状としては、図１０に示すように、ドーナツ（輪）状もしくは円状等、種々の形状に形成することができる。さらに、図１１に示すように、配線パターン２を、上記半導体素子１２の角部に向かって延設することにより、突起電極１３と接触しない位置に、上記配線パターン２から延設されてなるアライメント用
マーク１が形成されている構成としてもよい。
以上のように、本実施の形態によれば、上記アライメント用マーク１の形状や配置を、例えば図６〜図１１に示すように種々変更した場合でも、前記した本発明の効果を得ることができる。
なお、本実施の形態では、上記アライメント用マーク１が、上記配線パターン２と同一の材料により同一の工程で同時に形成される場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、上記アライメント用マーク１と配線パターン２とが互いに異なる材料により別々の工程にて形成される構成としてもよい。
また、本実施の形態では、上記アライメント用マーク１を上記配線パターン２同様、導電性材料にて形成することで、上記アライメント用マーク１が上記半導体素子１２と接触しないように配置されている構成としたが、上記アライメント用マーク１は、上記絶縁性樹脂１１を介して検出が可能であれば、その材料は特に限定されるものではない。なお、上記アライメント用マーク１に非導電性材料を用いた場合には、上記アライメント用マーク１と半導体素子１２とが接触しても構わない。
また、本実施の形態では、本発明にかかる半導体モジュール装置の一例として液晶モジュールを例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば携帯電話、携帯情報端末、薄型ディスプレイ、ノート型コンピュータ等の各種モジュール（モジュール半導体装置）に適用することが可能である。本発明にかかる半導体装置、例えば上記半導体装置２０は、上記した各種半導体モジュール装置の駆動装置として好適に使用することができる。
さらに、本実施の形態では、上記半導体装置２０として、テープキャリア１０上に半導体素子１２が１つ実装されてなる半導体装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、１つのテープキャリア１０上に、複数の半導体素子１２が、例えば上記出力端子７に沿って、各々ＣＯＦ方式で実装されている構成としてもよい。本発明において１つの半導体装置内に実装される半導体素子１２の個数は何ら限定されるものではない。
〔実施の形態２〕
本発明の実施の他の形態について図１２に基づいて説明すれば、以下の通りである。なお、説明の便宜上、実施の形態１にかかる構成要素と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。本実施の形態では、主に、前記実施の形態１との相違点について説明するものとする。
なお、前記実施の形態１では、アライメント用マーク１が、テープキャリア１０（配線基板１６）における半導体素子１２の接続・搭載領域周辺に設けられた、ソルダレジスト３の矩形状の開口部４内に配置されている場合について説明したが、本実施の形態では、上記アライメント用マーク１が、テープキャリア１０（配線基板１６）における半導体素子１２の接続・搭載領域周辺に設けられた、ソルダレジスト３の開口部４ａ（ソルダレジスト開口部）の外側に配置されている場合を例に挙げて説明するものとする。
本実施の形態にかかる半導体装置は、上記配線基板１６上に半導体素子１２が実装された状態において上記半導体素子１２の各縁部（各辺）と平行な線分を有するように形成された十字形状（＋形状）のアライメント用マーク１が、上記半導体素子１２の搭載領域の角部、より具体的には、上記配線基板１６上に上記半導体素子１２が実装された状態で、上記半導体素子１２の各角部を囲むように、上記半導体素子１２の角部に近接して形成さ
れていると共に、ソルダレジスト３に、上記アライメント用マーク１を囲むように各々開口された４つの開口部４ｂと、上記４つの開口部４ｂで囲まれた上記半導体素子１２の接続・搭載領域を開口（露出）させると共に、上記開口部４ｂを避けるように八角形（略八角形）に開口された開口部４ａとが設けられている。
これにより、本実施の形態にかかる半導体装置は、ソルダレジスト３の開口部４’として、テープキャリア１０における半導体素子１２の接続・搭載領域周辺に、該半導体素子１２の接続・搭載領域を開口（露出）させる、平面視で、２辺が他辺よりも長い八角形状（略八角形状）の開口部４ａと、該開口部４ａの斜辺（平面視）に沿って形成されているアライメント用マーク１の形成領域を開口させる開口部４ｂとを有し、上記開口部４ｂ内に、アライメント用マーク１が配置された構成を有している。
上記開口部４ａは、より具体的には、平面視で、前記実施の形態１におけるソルダレジスト３の矩形状（略矩形状）の開口部４の四隅（各角部）が各々切り欠かれた形状（上記半導体素子１よりも一回り大きく形成された矩形のソルダレジスト開口部の四隅にソルダレジストが充填されている構成）を有し、該開口部４ａの各縁部（辺）は、テープキャリア１０における半導体素子１２の実装領域に形成された配線パターン２…に各々直交（略直交）する各縁部（辺）と、これら各縁部（辺）を結ぶように、上記半導体素子１２の実装領域において配線パターン２が形成されていない領域が上記ソルダレジスト３で封止されることにより形成される縁部（辺）とで形成（構成）されている。
すなわち、上記開口部４ａは、上記配線基板１６上に半導体素子１２が実装（搭載）されている状態において、上記半導体素子１２に近接する８つの縁部（線分）からなり、これら８つの線分は、上記半導体素子１２の長手方向に沿って互いに対向する相等しい長さの２つの線分５１，５２（長辺）と、上記半導体素子１２の短手方向に沿って互いに対向する相等しい長さの２つの線分５３，５４（短辺）と、これら線分５１，５２（長辺）と線分５３，５４（短辺）とを連結する連結部構成線分としての、上記半導体素子１２の角部に対向する４つの線分５５，５６，５７，５８（短辺）とから構成されている。
以上のように、本実施の形態にかかる半導体装置は、ソルダレジスト３の開口部４ａの開口サイズが小さい場合に、アライメント用マーク１を上記開口部４ａの外側に設置するものであり、具体的には上記半導体素子１２の実装領域を開口するソルダレジスト３の開口部４ａの角部（コーナー部）の開口サイズを、矩形の開口部４の開口サイズよりも小さくし、その外側に上記アライメント用マーク１を設置したものである。
これにより、本実施の形態によれば、矩形状の開口部４ａの外側にアライメント用マーク１を設置する場合に上記絶縁性樹脂１１で上記アライメント用マーク１を覆う場合と比較して絶縁性樹脂１１の塗布領域を小さくすることができる。よって、本実施の形態によれば、前記実施の形態１と比較して絶縁性樹脂１１の塗布領域を拡大することなく、上記アライメント用マーク１の上面全面に絶縁性樹脂１１を塗布することができる。
すなわち、本実施の形態でも、アライメント用マーク１は、絶縁性樹脂１１の通常の塗布領域内に設置され、絶縁性樹脂１１を塗布する際には、上記アライメント用マーク１の上面全面にも該絶縁性樹脂１１を塗布し、この表面に塗布された絶縁性樹脂１１を介して、上記アライメント用マーク１を検出する。
よって、本実施の形態によれば、上記半導体装置の外形サイズを小さくすることができると共に、上記突起電極１３と配線パターン２との接続位置精度を良好に保ちながら、上記ソルダレジスト３の開口部４内での上記配線パターン２の露出を防止することができる。
なお、本実施の形態では、上記アライメント用マーク１を、上記ソルダレジスト３の開口部４ａの外側に配置するに際し、上記開口部４ａを、平面視で、配線パターン２…と交差するように上記半導体素子１２の長手方向に沿って（つまり、上記半導体素子１２の長手方向の配線パターン２…の配設領域に沿って）設けられた２辺（線分５１，５２）が他辺（線分５３〜５８）よりも長い八角形状（略八角形状）とし、該八角形状（略八角形状）の開口部４ａの屈曲部を形成する、上記開口部４ａの斜辺（線分５５〜５８）に対向して、上記アライメント用マーク１が配置された構成としたが、本発明はこれに限定されるものではなく、上記開口部４ａを、上記した２辺、つまり、線分５１，５２（縁部）が他の辺（縁部）よりも長い多角形状あるいは楕円形状とし、上記開口部４ａにおける屈曲部に上記アライメント用マーク１を配置する構成としてもよい。
すなわち、本実施の形態によれば、上記アライメント用マーク１は、上記半導体素子１２の実装領域において上記開口部４ａの外側に形成される上記絶縁性樹脂１１のフィレット部１１ａの形成領域内に設けられている構成とすればよい。本実施の形態によれば、上記開口部４ａは、上記半導体素子１２の実装領域において、平面視で、上記半導体素子１２の長手方向における上記配線パターン２…の配設領域に沿って上記配線パターン２…と各々交差（例えば直交）するように設けられた各線分５１，５２（縁部）と、上記半導体素子１２の短手方向における上記配線パターン２…の配設領域に沿って上記配線パターン２…と各々交差（例えば直交）するように設けられた各線分５３，５４（縁部）と、これら各線分５１〜５４（縁部）を、これら線分５１〜５４（縁部）を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点Ｐ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）よりも内側を通るように、互いに隣り合う上記各線分（縁部）同士を結ぶ線分５５〜５８（縁部、連結部構成線分）とで囲まれた形状（具体的には、上記各線分５１〜５４と、これら線分５１〜５４を各々延長したときにその延長距離の合計距離よりも短い距離で上記各線分５１〜５４を結ぶ線分５５〜５８（縁部）とで囲まれた形状、例えば前記楕円形状あるいは多角形状）、より好適には最短距離で結ぶ線分（縁部）とで囲まれた形状（例えば前記八角形状）とし、上記配線パターン２…に各々交差（例えば直交）する各線分５１〜５４（縁部）を結ぶ線分５５〜５８（縁部）に対向して上記アライメント用マーク１が形成されていることで、上述したように絶縁性樹脂１１による被覆領域が小さく、外形サイズがより小さい半導体装置を提供することができる。
なお、上記実施の形態１・２では、上記アライメント用マーク１が、上記半導体素子１２の実装領域に形成されている場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、上記実装領域近傍に形成されている構成としてもよい。本発明によれば、上述したように上記アライメント用マーク１の上面全面が上記絶縁性樹脂１１で被覆されていることで、上記アライメント用マーク１の検出が阻害されることがなく、上記半導体素子１２の突起電極１３と配線パターン２の接続用端子２ａとの接続位置精度を良好に保つことができる。このため、上記アライメント用マーク１の上面全面が上記絶縁性樹脂１１で被覆されていることで、上記アライメント用マーク１を、上記アライメント用マーク１の検出が阻害されないように例えば上記ソルダレジスト３の開口部４あるいは開口部４ａの外側に、上記ソルダレジスト３、ひいては上記絶縁性樹脂１１の配設領域からできるだけ離間して形成する必要がない。このため、本発明によれば、アライメント用マーク１を、その検出精度を維持したまま、上記テープキャリア１０上における上記絶縁性樹脂１１による半導体素子実装領域またはその近傍に設けることができる（つまり、上記アライメント用マーク１を上記半導体素子実装領域にできるだけ近接させて形成することができる）ため、上記半導体装置の外形を小さくすることができると共に、上記アライメント用マーク１を避けて配線パターンを配置する必要がなく、配線の自由度を高くすることができる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明によれば、半導体素子の接続用端子と、配線基板における配線パターンの接続用端子との接続位置精度が良好であり、かつ外形サイズが小さく、さらには、上記配線パターンのソルダレジスト内での露出を防止することができるＣＯＦ型の半導体装置を提供することができる。上記半導体装置は、例えば携帯電話、携帯情報端末、薄型ディスプレイ、ノート型コンピュータ等の各種半導体モジュール装置の駆動装置として好適に使用することができる。
本発明の実施の一形態にかかる半導体装置の概略構成を示す平面図である。 図１に示す半導体装置を実装してなる液晶モジュールの概略構成を示す平面図である。 本発明の実施の一形態にかかる半導体装置における半導体素子実装領域の概略構成を示す平面図である。 本発明の実施の一形態にかかる半導体装置の概略構成を示す要部断面図である。 （ａ）〜（ｄ）は、図４に示す半導体装置の製造工程を示す要部断面図である。 本発明の実施の一形態にかかる他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の一形態にかかるさらに他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の一形態にかかるさらに他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の一形態にかかるさらに他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の一形態にかかるさらに他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の一形態にかかるさらに他の半導体装置の概略構成を示す要部断面図である。 本発明の実施の他の形態にかかる半導体装置の概略構成を示す要部断面図である。 ソルダレジストの開口部の外側にアライメント用マークが配された半導体装置の概略構成を示す平面図である。 図１３に示す半導体装置における半導体素子実装領域の概略構成を示す平面図である。 （ａ）〜（ｅ）は、特許文献１においてアライメント用マークを用いたと仮定したときに、上記半導体素子を配線基板上に実装する各工程を示す要部断面図である。 （ａ）〜（ｅ）は、特許文献２においてアライメント用マークを用いたと仮定したときに、上記半導体素子を配線基板上に実装する各工程を示す要部断面図である。 比較用の半導体装置における半導体素子実装領域の概略構成を示す平面図である。 （ａ）〜（ｄ）は、図１７に示す半導体装置の製造工程を示す要部断面図である。
符号の説明
１ アライメント用マーク（マークパターン）
２ 配線パターン
２ａ 接続用端子
３ ソルダレジスト
４ 開口部（ソルダレジスト開口部）
４ａ 開口部（ソルダレジスト開口部）
４ｂ 開口部
５ アライメント用マーク
７ 出力端子
８ 入力端子
１０ テープキャリア（絶縁性基板）
１１ 絶縁性樹脂
１１ａ フィレット部（フィレット）
１２ 半導体素子
１３ 突起電極（接続用端子）
１６ 配線基板
２０ 半導体装置
３１ 液晶パネル
３２ ガラス基板
４１ プリント基板
５１〜５４ 線分
５５〜５８ 線分（連結部構成線分）
Ｐ１〜Ｐ４ 点（互いに隣り合う線分の延長線同士が交わる点）
１００ 液晶モジュール（半導体モジュール装置）

Claims (11)

  1. 絶縁性基板上に複数の配線パターンが設けられた配線基板と、該配線基板上に、絶縁性樹脂を介して実装された半導体素子とを備え、上記半導体素子に設けられた複数の接続用端子と上記配線パターンの各接続用端子とが電気的に接続された半導体装置において、
    上記絶縁性基板上に、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有し、該マークパターンは、その上面全面が上記絶縁性樹脂で被覆されていることを特徴とする半導体装置。
  2. 上記マークパターンは、上記絶縁性基板上における上記絶縁性樹脂による半導体素子実装領域に設けられていることを特徴とする請求項１記載の半導体装置。
  3. 上記マークパターンは、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側に設けられていることを特徴とする請求項１記載の半導体装置。
  4. 上記絶縁性樹脂は、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部全面を覆っていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 上記マークパターンは、上記配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の外側に形成される上記絶縁性樹脂のフィレット形成領域に設けられていることを特徴とする請求項１記載の半導体装置。
  6. 上記ソルダレジスト開口部は、平面視で、上記半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分とで囲まれた形状を有し、
    上記マークパターンは、上記ソルダレジスト開口部の外側に、上記連結部構成線分に対向して形成されていることを特徴とする請求項５記載の半導体装置。
  7. 上記ソルダレジスト開口部は、平面視で、上記半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた２辺が他辺よりも長い略八角形状を有し、
    上記マークパターンは、上記半導体素子の角部に対向する上記ソルダレジスト開口部の斜辺に対向して形成されていることを特徴とする請求項５記載の半導体装置。
  8. 請求項１〜７の何れか１項に記載の半導体装置を備えていることを特徴とする半導体モジュール装置。
  9. 請求項１記載の半導体装置の製造方法であって、
    上記絶縁性基板上に、上記マークパターンの上面全面を被覆するように上記絶縁性樹脂を配置する工程と、
    上記マークパターン上の絶縁性樹脂を介して上記マークパターンを検出して上記半導体素子の接続用配線と上記配線パターンの接続用配線とを位置合わせする工程とを有することを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置に用いられる配線基板であって、
    絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部の内側に、上記絶縁性基板上に実装される半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることを特徴とする配線基板。
  11. 請求項１記載の半導体装置に用いられる配線基板であって、
    絶縁性基板上に設けられた複数の配線パターンを被覆するソルダレジストにおける、上記配線パターンの接続用端子を露出させるソルダレジスト開口部は、平面視で、上記絶縁性基板上に実装される半導体素子の長手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、上記半導体素子の短手方向における上記配線パターンの配設領域に沿って上記配線パターンと各々交差するように設けられた各線分と、これら各線分を、これら線分同士を各々延長したときに、互いに隣り合う線分の延長線同士が交わる点よりも内側を通るように、互いに隣り合う上記各線分同士を連結する連結部構成線分とで囲まれた形状を有し、該ソルダレジスト開口部の外側に、上記連結部構成線分に対向して、上記半導体素子の接続用端子と上記配線パターンの接続用端子との位置合わせ用のマークパターンを有していることを特徴とする配線基板。
JP2004099768A 2004-03-30 2004-03-30 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置 Expired - Lifetime JP4024773B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004099768A JP4024773B2 (ja) 2004-03-30 2004-03-30 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
KR1020050026003A KR100708364B1 (ko) 2004-03-30 2005-03-29 반도체 장치 및 그 제조 방법 및 상기 반도체 장치를 이용한 반도체 모듈 장치, 및 상기 반도체 장치에 이용되는 배선 기판
TW094109836A TWI292682B (en) 2004-03-30 2005-03-29 Semiconductor apparatus, manufacturing method thereof, semiconductor module apparatus using semiconductor apparatus, and wire substrate for semiconductor apparatus
US11/091,918 US20050218513A1 (en) 2004-03-30 2005-03-29 Semiconductor apparatus, manufacturing method thereof, semiconductor module apparatus using semiconductor apparatus, and wire substrate for semiconductor apparatus
CNB200510062717XA CN100552929C (zh) 2004-03-30 2005-03-30 半导体装置及其制造方法、半导体模块装置以及布线基片
US12/068,498 US7750457B2 (en) 2004-03-30 2008-02-07 Semiconductor apparatus, manufacturing method thereof, semiconductor module apparatus using semiconductor apparatus, and wire substrate for semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004099768A JP4024773B2 (ja) 2004-03-30 2004-03-30 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置

Publications (2)

Publication Number Publication Date
JP2005286186A true JP2005286186A (ja) 2005-10-13
JP4024773B2 JP4024773B2 (ja) 2007-12-19

Family

ID=35050069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004099768A Expired - Lifetime JP4024773B2 (ja) 2004-03-30 2004-03-30 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置

Country Status (5)

Country Link
US (2) US20050218513A1 (ja)
JP (1) JP4024773B2 (ja)
KR (1) KR100708364B1 (ja)
CN (1) CN100552929C (ja)
TW (1) TWI292682B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150089A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
JP2007214555A (ja) * 2006-01-12 2007-08-23 Nippon Steel Chem Co Ltd Ｃｏｆ用積層板及びｃｏｆフィルムキャリアテープ並びに電子装置
JP2013065673A (ja) * 2011-09-16 2013-04-11 Renesas Electronics Corp 半導体装置
JP2021097203A (ja) * 2019-12-16 2021-06-24 ▲き▼邦科技股▲分▼有限公司 回路基板
JP2021129099A (ja) * 2020-02-17 2021-09-02 ▲き▼邦科技股▲分▼有限公司 チップパッケージとその回路基板
JP2021136443A (ja) * 2020-02-26 2021-09-13 ▲き▼邦科技股▲分▼有限公司 フレキシブル回路基板

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853001B2 (en) 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8350384B2 (en) 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI534915B (zh) 2003-11-10 2016-05-21 恰巴克有限公司 引線上凸塊之倒裝晶片互連
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
JP4762749B2 (ja) * 2006-02-14 2011-08-31 日東電工株式会社 配線回路基板およびその製造方法
EP2036125B1 (en) * 2006-06-26 2019-05-22 Koninklijke Philips N.V. Flip-chip interconnection with formed couplings
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
TWI457671B (zh) 2008-11-10 2014-10-21 Au Optronics Corp 平面顯示器之玻璃基板及顯示用之積體電路晶片
FR2913529B1 (fr) * 2007-03-09 2009-04-24 E2V Semiconductors Soc Par Act Boitier de circuit integre,notamment pour capteur d'image, et procede de positionnement
KR100924552B1 (ko) * 2007-11-30 2009-11-02 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
TWI372861B (en) * 2008-04-23 2012-09-21 Au Optronics Corp A substrate including check marks and a method of monitoring conductive glue on the substrate thereof
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) * 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
CN101980071B (zh) * 2009-03-10 2012-07-04 华映光电股份有限公司 导线图案以及监控膜材贴附偏差的方法
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
CN101964339B (zh) * 2009-07-23 2012-08-08 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法
TWI412818B (zh) * 2009-09-15 2013-10-21 Chunghwa Picture Tubes Ltd 液晶顯示面板及其走線結構
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
DE102011004921A1 (de) * 2011-03-01 2012-09-06 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Halbleiterbauelement mit einer Chipumrandung mit einer integrierten Justiermarke
US8665407B2 (en) * 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN105138172B (zh) * 2011-11-27 2018-08-07 宸鸿科技(厦门)有限公司 触控感测装置及其制造方法
US8710681B2 (en) * 2012-05-31 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation rings for blocking the interface between package components and the respective molding compound
US8994898B2 (en) * 2012-10-18 2015-03-31 Shenzhen China Star Optoelectronics Technology Co., Ltd COF base tape and manufacturing method thereof and liquid crystal display module comprising same
WO2014155405A1 (ja) * 2013-03-25 2014-10-02 株式会社 東芝 配線ケーブルの接続構造、配線ケーブルの接続方法
JP6286911B2 (ja) * 2013-07-26 2018-03-07 セイコーエプソン株式会社 実装構造、電気光学装置及び電子機器
JP6370652B2 (ja) * 2014-09-16 2018-08-08 東芝メモリ株式会社 半導体装置
CN104661430A (zh) * 2015-03-17 2015-05-27 京东方科技集团股份有限公司 一种对位标识、电路板和显示装置
TWI657362B (zh) * 2015-03-23 2019-04-21 群創光電股份有限公司 觸控裝置
US10325783B2 (en) * 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
PL3109015T3 (pl) * 2015-06-25 2018-07-31 The Gillette Company Llc Sposób montażu produktu do pielęgnacji ciała
PL3109016T3 (pl) * 2015-06-25 2018-09-28 The Gillette Company Llc Element grzejny do maszynki do golenia
KR102466959B1 (ko) 2015-12-31 2022-11-11 엘지디스플레이 주식회사 유기 발광 표시 장치
CN105702635B (zh) * 2016-03-07 2018-12-21 三星半导体(中国)研究开发有限公司 半导体封装件
US10652956B2 (en) 2016-06-22 2020-05-12 The Gillette Company Llc Personal consumer product with thermal control circuitry and methods thereof
EP3351358B1 (en) 2017-01-20 2019-11-20 The Gillette Company LLC Heating delivery element for a shaving razor
US20180254257A1 (en) * 2017-03-06 2018-09-06 Innolux Corporation Package structure and method of manufacturing package structure
KR101989946B1 (ko) * 2017-12-06 2019-06-14 주식회사 엘비루셈 정렬마크를 구비한 ｃｏｆ 패키지용 필름
JP2019139073A (ja) * 2018-02-09 2019-08-22 株式会社ジャパンディスプレイ 表示装置及び配線基板
AU2019243158B2 (en) 2018-03-30 2022-07-07 The Gillette Company Llc Shaving razor cartridge
US11123888B2 (en) 2018-03-30 2021-09-21 The Gillette Company Llc Razor handle with a pivoting portion
US11577417B2 (en) 2018-03-30 2023-02-14 The Gillette Company Llc Razor handle with a pivoting portion
EP3774230A1 (en) 2018-03-30 2021-02-17 The Gillette Company LLC Razor handle with a pivoting portion
JP2021516136A (ja) 2018-03-30 2021-07-01 ザ ジレット カンパニー リミテッド ライアビリティ カンパニーＴｈｅ Ｇｉｌｌｅｔｔｅ Ｃｏｍｐａｎｙ Ｌｌｃ 可動部材を有するかみそりハンドル
CA3092881A1 (en) 2018-03-30 2019-10-03 The Gillette Company Llc Razor handle with movable members
JP7090727B2 (ja) 2018-03-30 2022-06-24 ザ ジレット カンパニー リミテッド ライアビリティ カンパニー 枢動部分を有するかみそりハンドル
CN111867795B (zh) 2018-03-30 2022-03-18 吉列有限责任公司 剃刀柄部
US11607820B2 (en) 2018-03-30 2023-03-21 The Gillette Company Llc Razor handle with movable members
USD874061S1 (en) 2018-03-30 2020-01-28 The Gillette Company Llc Shaving razor cartridge
KR102471275B1 (ko) * 2019-01-24 2022-11-28 삼성전자주식회사 칩 온 필름(cof) 및 이의 제조방법
CN110198596B (zh) * 2019-05-27 2021-07-06 上海天马微电子有限公司 一种连接电路板和显示装置
US11302614B2 (en) * 2019-08-23 2022-04-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Chip on film and display device
TWI726441B (zh) * 2019-10-08 2021-05-01 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構
CN110740571B (zh) * 2019-10-30 2021-05-11 武汉天马微电子有限公司 一种电路板
CN110868799A (zh) * 2019-11-15 2020-03-06 江苏上达电子有限公司 一种透明cof设计方法
WO2022005134A1 (ko) * 2020-07-03 2022-01-06 주식회사 아모센스 파워모듈
TWI748668B (zh) * 2020-09-29 2021-12-01 頎邦科技股份有限公司 軟性電路板之佈線結構
CN112510015B (zh) * 2020-11-30 2024-02-20 武汉天马微电子有限公司 显示面板以及电子设备
TWI758160B (zh) * 2021-04-14 2022-03-11 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60262430A (ja) 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0777227B2 (ja) 1986-12-16 1995-08-16 松下電器産業株式会社 半導体装置の製造方法
JP3256391B2 (ja) * 1994-11-28 2002-02-12 キヤノン株式会社 回路基板構造
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JPH10163588A (ja) 1996-12-03 1998-06-19 Sumitomo Kinzoku Erekutorodebaisu:Kk 回路基板
US6189208B1 (en) * 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3759703B2 (ja) 2001-07-17 2006-03-29 株式会社ルネサステクノロジ Ｃｏｆフィルムを用いた半導体装置及びその製造方法
JP4211246B2 (ja) 2001-07-23 2009-01-21 日立電線株式会社 配線基板の製造方法
JP3847693B2 (ja) * 2002-09-30 2006-11-22 シャープ株式会社 半導体装置の製造方法
JP3871634B2 (ja) * 2002-10-04 2007-01-24 シャープ株式会社 Ｃｏｆ半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150089A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
JP2007214555A (ja) * 2006-01-12 2007-08-23 Nippon Steel Chem Co Ltd Ｃｏｆ用積層板及びｃｏｆフィルムキャリアテープ並びに電子装置
JP2013065673A (ja) * 2011-09-16 2013-04-11 Renesas Electronics Corp 半導体装置
JP2021097203A (ja) * 2019-12-16 2021-06-24 ▲き▼邦科技股▲分▼有限公司 回路基板
JP2021129099A (ja) * 2020-02-17 2021-09-02 ▲き▼邦科技股▲分▼有限公司 チップパッケージとその回路基板
JP2021136443A (ja) * 2020-02-26 2021-09-13 ▲き▼邦科技股▲分▼有限公司 フレキシブル回路基板
JP7030221B2 (ja) 2020-02-26 2022-03-04 ▲き▼邦科技股▲分▼有限公司 フレキシブル回路基板

Also Published As

Publication number Publication date
US20080251946A1 (en) 2008-10-16
TW200601907A (en) 2006-01-01
KR100708364B1 (ko) 2007-04-17
JP4024773B2 (ja) 2007-12-19
US20050218513A1 (en) 2005-10-06
US7750457B2 (en) 2010-07-06
TWI292682B (en) 2008-01-11
CN100552929C (zh) 2009-10-21
KR20060044927A (ko) 2006-05-16
CN1677660A (zh) 2005-10-05

Similar Documents

Publication Publication Date Title
JP4024773B2 (ja) 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
KR100793468B1 (ko) 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 구비한 액정 모듈 및 반도체 모듈
JP2007305881A (ja) テープキャリアおよび半導体装置並びに半導体モジュール装置
JP2006269605A (ja) フレキシブル回路基板及びその製造方法
JP5125314B2 (ja) 電子装置
JP4773864B2 (ja) 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法
JP3722223B2 (ja) 半導体装置及びその製造方法、電子モジュール並びに電子機器
JP2013030789A (ja) 実装構造体及び実装構造体の製造方法
JP5169071B2 (ja) 電子部品、電子装置、電子部品の実装構造体及び電子部品の実装構造体の製造方法
JP2005268567A (ja) 基板およびその製造方法
JP2018120991A (ja) 半導体装置およびその製造方法
JP2003332380A (ja) 電子デバイス及びその製造方法並びに電子機器
JP2001230510A (ja) 電気装置の接続に用いる可撓性基板構造
JP2003197812A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP3759703B2 (ja) Ｃｏｆフィルムを用いた半導体装置及びその製造方法
JP4209762B2 (ja) 撮像装置
KR20000071304A (ko) 저비용 테이프캐리어패키지 및 그를 이용한 액정모듈
JP2003188486A (ja) 配線基板及び半導体装置並びにそれらの製造方法
CN117202474A (zh) 电路板、应用其的显示装置、及显示装置的制作方法
JP2594874Y2 (ja) 液晶表示装置
JPH07231009A (ja) 電子部品の接続構造および接続方法と液晶表示モジュール
JP2005019817A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2009272382A (ja) 半導体装置、配線基板およびその製造方法
JP2008140925A (ja) 半導体装置、その製造方法及び表示装置
JP2006253165A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060616

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070724

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071003

R150 Certificate of patent or registration of utility model

Ref document number: 4024773

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101012

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111012

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121012

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131012

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250