CN1677660A - 半导体装置及其制造方法、半导体模块装置以及布线基片 - Google Patents

半导体装置及其制造方法、半导体模块装置以及布线基片 Download PDF

Info

Publication number
CN1677660A
CN1677660A CNA200510062717XA CN200510062717A CN1677660A CN 1677660 A CN1677660 A CN 1677660A CN A200510062717X A CNA200510062717X A CN A200510062717XA CN 200510062717 A CN200510062717 A CN 200510062717A CN 1677660 A CN1677660 A CN 1677660A
Authority
CN
China
Prior art keywords
mentioned
wiring pattern
semiconductor element
terminal
solder mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510062717XA
Other languages
English (en)
Other versions
CN100552929C (zh
Inventor
濑古敏春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Tongrui Microelectronics Technology Co Ltd
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1677660A publication Critical patent/CN1677660A/zh
Application granted granted Critical
Publication of CN100552929C publication Critical patent/CN100552929C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0269Marks, test patterns or identification means for visual or optical inspection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448Located on chip prior to dicing and remaining on chip after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/27011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051Forming additional members, e.g. dam structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/1579Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989Coating free areas, e.g. areas other than pads or lands free of solder resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/281Applying non-metallic protective coatings by means of a preformed insulating foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305Affixing by adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明的半导体装置,具有在绝缘性基片上设置了多个布线图案的布线基片;以及经由绝缘性树脂安装在该布线基片上的半导体元件,将设置于上述半导体元件的多个连接用端子和上述布线图案的各连接用端子电连接。在上述半导体装置中的上述绝缘性基片上具有对上述半导体元件的连接用端子和上述布线图案的连接用端子进行对位用的标记图案,该标记图案的整个上表面均被上述绝缘性树脂覆盖。

Description

半导体装置及其制造方法、半导体模块装置以及布线基片
技术领域
本发明涉及一种以COF(ChiP On Film:覆晶薄膜)方式在挠性布线基片上接合-搭载半导体元件而形成的半导体装置及其制造方法、使用上述半导体装置的半导体模块以及使用于上述半导体装置的布线基片。
背景技术
作为在绝缘性基片,即挠性布线基片上接合-搭载了半导体元件的半导体装置,在上述挠性布线基片的基体材料上使用绝缘带,采用TCP(Tape Carrier Package:带载封装)方式在该绝缘带上安装(搭载)半导体元件而形成的TCP型半导体装置(以下,简记为TCP)以及采用COF(Chip On Film)方式安装(搭载)而形成的COF型半导体装置(以下,简记为COF)已众所周知。
上述TCP和COF不同点在于:在TCP中,在上述绝缘带的上述半导体元件搭载部预先设置称作器件孔的开口部(贯通口),在该开口部内布线图案呈悬臂梁状伸出的状态下,该布线图案的顶端部和半导体元件接合在一起,而COF没有用于搭载半导体元件的半导体元件搭载用的开口部(器件孔),半导体元件接合-搭载到上述绝缘带的表面上。
COF根据其使用目的,在上述绝缘带上使用可自由弯曲的薄膜绝缘带,配置在该绝缘带表面上的布线图案的各布线与半导体元件的对应端子电连接,并将液晶面板和印制电路板等外部电子设备连接到外部连接用连接器。还有,向与上述布线图案的上述半导体元件的连接区以及外部连接用连接器以外的图案露出部分涂敷阻焊层,以确保绝缘状态。
现在,作为对COF的要求之一,要求对多引脚化采取措施,为了也同时满足小型-薄型化的其他要求,需要使布线图案的外部连接用连接器和半导体元件连接部的间距精细化,载带(Tape Carrier)(绝缘带)和布线图案等薄膜化。此外,为了缩小和上述布线图案的半导体元件连接部,即内引线的间距,需要减小内引线的宽度,其厚度也需要减薄。
对多引脚、窄间距、边缘接触等有效的COF的制造方法包括:被称作MBB(Micro Bump Bonding:微凸形焊)的连接-密封方法;以及近年来较为引人注目的被称作NCP(Non Conductive Paste:非导电胶)或ACP(Anisotropic Conductive Paste:各向异性胶)的连接-密封方法(以下,简记为NCP等)(参照例如日本国公开公报的特开昭60-262430号公报(公开日:1985年12月25日公开,对应日本国公告公报:特公平2-7180号公报,公告日:1990年2月15日,以下,记为「专利文献1」)、日本国公开公报的特开昭63-151033号公报(公开日:1988年6月23日,对应日本国公告公报:特公平7-77227号公报,公告日:1995年8月16日,以下,记为「专利文献2」))。
这些NCP等连接-密封方法都是在上述绝缘带的表面上,涂敷光固化性树脂或热固化性树脂作为绝缘性树脂,从而使绝缘性树脂介于上述半导体元件和挠性布线基片之间,而后,将上述半导体元件的突起电极(连接用端子)和挠性布线基片的布线图案(连接用端子)连接起来,同时采用树脂密封的方法。
例如,就采用MBB的例子来说,上述专利文献1中,在和半导体元件上的突起电极相对应的布线基片的布线图案上涂敷光固化性或热固化性树脂,对上述突起电极和布线图案进行对位,加压后延展上述突起电极和布线图案之间的树脂,只对上述突起电极和布线图案的压接即可得到电连接,同时直至上述半导体元件的周边溢出上述树脂,之后,在这种状态下借助光或热使上述树脂固化,把上述半导体元件和布线基片固定起来。
而且,在专利文献2中,借助于MBB,在和半导体元件上的突起电极相对应的布线基片的布线图案上涂敷热固化性树脂,并用脉冲加热器具对上述半导体元件进行加压后,将上述布线图案上的热固化性树脂挤到周围使得上述突起电极和布线图案一致且相接触以后,在对上述半导体元件进行了加压的状态下,给上述脉冲加热器具通电流使上述热硬化性树脂加热固化,从而将上述半导体元件固定在布线基片上,同时将上述突起电极和布线图案电气连接起来。
但是,上述专利文献1、2都没有特别揭示有关上述绝缘性树脂的涂敷方法以及对上述突起电极和布线图案进行对位的方法。
但是,在上述NCP等连接-密封方法中,因为都在绝缘带的布线图案上涂敷了绝缘性树脂以后,将半导体元件的突起电极和绝缘带的布线图案进行对位后压接,故为了防止两者的错位和布线图案的露出,需要配置用于在连接两者时进行对位的对准用标记图案(以下,记为对准用标记)。
还有,象Au(金)-Sn(锡)共晶接合那样,在突起电极和布线图案连接后在半导体元件和布线基片之间浇注称作底层填料的绝缘性树脂等现有技术中,难以控制树脂区,当对准标记处于阻焊层开口部内侧时,因为在中途露出对准用标记,不能和布线图案的露出相区分,因而设置对准用标记时,该对准用标记被设置在阻焊层开口部的外侧。
所以,即使在上述NCP等连接-密封方法中,为了防止上述布线图案的露出,在绝缘性树脂涂敷区外侧,即,阻焊层开口部的外侧设置连接突起电极和布线图案时用于进行对位的对准用标记。
实际上,如果以绝缘性树脂部分地覆盖对准用标记,就不能进行上述对准用标记的检测,所以上述对准用标记尽可能离开上述阻焊层而设置在上述阻焊层开口部的外侧。
因此,以下参照图13、图14、图15和图16(a)~图16(e),说明有关采用上述NCP等连接-密封方法的COF的制造方法,即,有关对上述半导体元件布线基片的安装方法。
图13是表示在阻焊层开口部外侧配置了对准用标记的半导体装置的概要结构的俯视图,图14是表示图13中示出的半导体装置中半导体元件安装区的概要结构的俯视图。还有,在图14中,为说明方便,以二点划线表示半导体元件,同时以包围上述二点划线的虚线表示绝缘性树脂的配设区域(覆盖区)。换句话说,图14中,二点划线包围的区域是半导体元件的搭载区域,以包围上述二点划线所围成的区域的虚线所包围的区域是绝缘性树脂的配设区域,即,由该绝缘性树脂形成的半导体元件的安装区域。
图15(a)~图15(e)及图16(a)~图16(e)分别为表示在上述专利文献1、2中使用对准用标记将上述半导体元件安装到布线基片上的各工序的主要部分的剖面图,图15(a)~图15(e)和图16(a)~图16(e)分别相当于沿图14示出的半导体装置的B-B’线箭头方向观察时的剖面图。
采用对准用标记按照上述专利文献1所记载的方法在布线基片上安装半导体元件时,如图13、图14和图15(a)所示,在使用于布线基片201的载带10(绝缘带)的半导体元件12的连接、搭载区域四周设置的阻焊层3的开口部4a的外侧,设置连接半导体元件12的突起电极13和布线图案2的连接用端子2a时用于进行对位的对准用标记1。
还有,在图13、图14和图15(a)~图15(e)所示的半导体装置中,在对准用标记1的设置部分也设置阻焊层3的开口部4b作为阻焊层3的开口部4’之一。
然后,如图14和图15(b)所示,涂敷光固化性或热固化性的绝缘性树脂11,使其覆盖上述连接用端子2a。随后,如图15(c)中箭头14所示那样,进行对准用标记1的检测,同时如箭头15所示那样,对设置于半导体元件12的有源面上的对准用标记5(参照图14)进行检测之后,对上述突起电极13和连接用端子2a进行对位。然后,如图15(d)中箭头17所示那样加压后延展上述突起电极13和连接用端子2a之间的绝缘性树脂11直至溢出到上述半导体元件12的周边,在这种状态下,如图15(e)中箭头18所示那样,进行光照射或加热使上述绝缘性树脂11固化,从而固定上述半导体元件12和布线基片201。
同样,使用对准用标记,按照上述专利文献2上记载的方法在布线基片上安装半导体元件时,如图13、图14和图16(a)所示,在使用于布线基片201的载带10(绝缘带)中半导体元件12的连接、搭载区域周边设置的阻焊层3的开口部4a的外侧,设置连接半导体元件12的突起电极13和布线图案2的连接用端子2a时用于进行对位的对准用标记1。
此外,即使这种场合,也在对准用标记1的设置部分设置阻焊层3的开口部4b作为阻焊层3的开口部4’之一。
然后,如图14和图16(b)所示,涂敷热固化性的绝缘性树脂11使其覆盖上述连接用端子2a。随后,如图16(c)中箭头14所示那样,进行对准用标记1的检测,同时如箭头15所示那样,对设置于半导体元件12的有源面上的对准用标记5(参照图14)进行检测,为了使上述突起电极13和连接用端子2a一致并进行接触,使用未图示的脉冲加热器具,如图16(d)中箭头17所示那样,给上述半导体元件12加压使上述连接用端子2a上的绝缘性树脂11向周围挤出。而后,给上述脉冲加热器具通电,如图16(e)中箭头19所示,在给上述半导体元件12加压的状态下进行加热,同时使上述绝缘性树脂11加热固化,从而将上述半导体元件12固定在布线基片201上,同时将上述突起电极13和连接用端子2a电连接。
但是,如上述那样,如果在上述阻焊层3的开口部4a的外侧,即在上述专利文献1、2中绝缘性树脂11的涂敷区的外侧配置上述对准用标记1,则需要避开对准用标记1来配置布线图案2,并且采用COF方式的半导体装置外形尺寸容易变大。
特别是,为了防止上述开口部4a内的布线图案2露出,如果涂敷上述绝缘性树脂11一直到上述开口部4a外侧,则有可能因为该绝缘性树脂11而导致对准用标记1被部分地覆盖。这样,如果对准用标记1部分地被绝缘性树脂11覆盖,则该对准用标记1的检测精度将会降低,就不能对该对准用标记1进行正确地检测,并且上述半导体元件12的突起电极13和布线图案2的连接用端子2a的连接位置精度将变差。
因此,为了防止上述突起电极13和连接用端子2a的错位,如图14所示,需要尽可能地离开上述对准用标记1的形成区域(开口部4b)涂敷上述绝缘性树脂11,使其不覆盖到对准用标记1上,或者相反,尽可能离开上述阻焊层3的开口部4a来形成上述对准用标记1。但是,如果远离上述阻焊层3的开口部4a形成上述对准用标记1,则将导致连接位置精度的降低,上述半导体装置的外形尺寸增大。另一方面,如果涂敷上述绝缘性树脂11使其不会覆盖到对准用标记1上,如图14所示,就会造成在上述开口部4a内侧易发生布线图案2露出的其他问题。
发明内容
本发明的目的在于提供一种半导体元件的连接用端子与布线基片上布线图案的连接用端子的连接位置精度良好,而且外形尺寸很小的COF型的半导体装置及其制造方法、半导体模块装置、以及适用于上述半导体装置的布线基片。
而且,本发明进一步的目的在于提供一种半导体元件的连接用端子与布线基片上布线图案连接用端子的连接位置精度良好,外形尺寸很小,并且能防止上述布线图案从阻焊层内露出的COF型半导体装置及其制造方法、半导体模块、以及适用于上述半导体装置的布线基片。
为了达成上述目的,本发明的半导体装置具有在绝缘性基片上设置了多个布线图案的布线基片;以及经由绝缘性树脂安装在该布线基片上的半导体元件,将设置于上述半导体元件的多个连接用端子和上述布线图案的各连接用端子电连接,其特征在于:在上述绝缘性基片上具有对上述半导体元件的连接用端子与上述布线图案的连接用端子进行对位用的标记图案,该标记图案的整个上表面被上述绝缘性树脂覆盖。
按照上述结构,在上述半导体装置的上述绝缘性基片上具有对上述半导体元件的连接用端子与上述布线图案的连接用端子进行对位用的标记图案,该标记图案的整个上表面被上述绝缘性树脂覆盖,由此不会妨碍上述标记图案的检测,而且能良好地保持上述半导体元件的连接用端子和布线图案的连接用端子的连接位置精度。并且,按照上述结构,不需要例如在覆盖上述布线图案的阻焊层的、使上述布线图案的连接用端子露出的阻焊层开口部的外侧,尽可能离开上述阻焊层形成上述标记图案,使其不妨碍上述标记图案的检测。因此,按照上述结构,因为在上述绝缘性基片上的上述绝缘性树脂形成的半导体元件安装区域或其附近设置上述标记图案,所以能缩小上述半导体装置的外形,同时不需要避开上述标记图案配置布线图案,并可提高布线的自由度。
所以,根据上述结构,就能提供一种半导体元件的连接用端子和布线基片上布线图案的连接用端子的连接位置精度良好,而且外形尺寸较小的COF型半导体装置。
而且,为了达成上述目的,本发明的半导体模块装置以具备本发明的上述半导体装置为特征。
按照上述结构,本发明的半导体模块装置具备本发明的上述半导体装置,从而能够提供一种使用了COF型半导体装置的半导体模块装置,在该COF型半导体装置中,半导体元件的连接用端子和布线基片上的布线图案的连接用端子的连接位置精度良好,而且外形尺寸很小,进而能防止上述布线图案从阻焊层内露出。
本发明的上述半导体装置,适合用作例如手机、移动信息终端、薄型显示器、笔记本型计算机等各种半导体模块装置的驱动装置。
而且,为达成上述目的,本发明的上述半导体装置的制造方法,是上述本发明的半导体装置的制造方法,其特征在于,包括:在上述绝缘性基片上配置上述绝缘性树脂使其覆盖上述标记图案整个上表面的工序;和经由上述标记图案上的绝缘性树脂检测上述标记图案,对上述半导体元件的连接用端子和上述布线图案的连接用端子进行对位的工序。
按照上述方法,配置上述绝缘性树脂使其覆盖上述标记图案的整个上表面,经由上述标记图案上的绝缘性树脂进行上述标记图案的检测,从而无需妨碍上述标记图案的检测,就能以良好的连接位置精度进行上述半导体元件的连接用端子与布线图案的连接用端子的对位。而且,按照上述方法,不需要例如在覆盖上述布线图案的阻焊层的、使上述布线图案的连接用端子露出的阻焊层开口部的外侧,尽可能离开上述阻焊层形成上述标记图案,以便不妨碍上述标记图案的检测。因此,按照上述方法,因为能在由上述绝缘性基片上的上述绝缘性树脂形成的半导体元件安装区域或其附近设置上述标记图案,所以能够缩小上述半导体装置的外形,同时不需要避开上述标记图案来配置布线图案,能够提高布线的自由度。
所以,按照上述方法,就能够提供一种半导体元件的连接用端子与布线基片上的布线图案的连接用端子的连接位置精度良好,而且外形尺寸很小的COF型半导体装置。
再有,本发明的布线基片是用于上述本发明的半导体装置的布线基片,其特征在于:为了实现上述目的,在覆盖设置于绝缘性基片上的多个布线图案的阻焊层的、使上述布线图案的连接用端子露出的阻焊层开口部内侧,具有对安装在上述绝缘性基片上的半导体元件连接用端子和上述布线图案连接用端子进行对位用的标记图案。
而且,本发明的其他布线基片是使用于上述本发明的半导体上的布线基片,其特征在于:为了实现上述目的,覆盖设置于绝缘性基板上的多个布线图案的阻焊层的、使上述布线图案连接用端子露出的阻焊层开口部在俯视图上具有由下述部件所围成的形状,即:沿着安装于上述绝缘性基板上的半导体元件长度方向的上述布线图案的配设区域设置为与上述布线图案分别交叉的各线段;沿着上述半导体元件宽度方向的上述布线图案的配设区域设置为与上述布线图案分别交叉的各线段;以及分别延长了这些线段时,对彼此相邻的上述各线段之间进行连接以便使这些线段通过彼此相邻的线段的延长线的交叉点内侧的连接部构成线段,在该阻焊层开口部的外侧,和上述连接部构成线段相对置,具有对上述半导体元件的连接向用端子和上述布线图案的连接用端子进行对位用的标记图案。
按照本发明,设置于覆盖绝缘性基片上的多个布线图案的阻焊层的、使上述布线图案的连接用端子露出的上述布线基片的阻焊层开口部内侧,具有对安装到上述绝缘性基片上的半导体元件连接用端子和上述布线图案连接用端子进行对位用的标记图案,从而能够容易地得到当向上述绝缘性基片上安装半导体元件时,在绝缘性树脂形成的半导体元件安装区域上形成了其整个上表面被上述绝缘性树脂覆盖的上述标记图案的布线基片。
而且,按照本发明,在覆盖设置于绝缘性基片上的多个布线图案的阻焊层内的、使上述布线图案的连接用端子露出的上述布线基片的阻焊层开口部在俯视图上具有由下述部件围成的形状,即:由沿着安装于上述绝缘性基片上的半导体元件长度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;沿着上述半导体元件宽度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;以及这些线段之间分别延长时,对彼此相邻的上述各线段之间进行连接以便使这些线段通过彼此相邻的线段的延长线的交叉点以内的连接部构成线段,在上述阻焊层开口部的外侧,与上述连接部构成线段相面对,具有对上述半导体元件的连接用端子与上述布线图案的连接端子进行对位用的标记图案,从而可以很容易地获得当向上述绝缘性基片上安装半导体元件时,在由绝缘性树脂形成的半导体元件安装区域上形成其整个上表面均被上述绝缘性树脂覆盖的上述标记图案的布线基片。
所以,按照上述结构,就能够提供一种半导体元件的连接用端子与布线基片上的布线图案连接用端子的连接位置精度良好,而且外形尺寸很小,适用于本发明的上述COF型半导体装置的布线基片。
本发明的其他目的、特征、和优点,通过下面示出的记载将十分清楚。而且,本发明的益处,参照附图的下述说明将会变得更加明确。
附图说明
图1是表示本发明的一个实施方案的半导体装置的概要结构的平面图。
图2是表示安装有图1所示的半导体装置而构成的液晶模块的概要结构的平面图。
图3是表示本发明的一个实施方案的半导体装置的半导体元件安装区域的概要结构的平面图。
图4是表示本发明的一个实施方案的半导体装置的概要结构的主要部分剖面图。
图5(a)~图5(d)是表示图4中示出的半导体装置的制造工序的主要部分剖面图。
图6是表示本发明的一个实施方案中出现的另一半导体装置的概要结构的主要部分剖面图。
图7是表示本发明的一个实施方案的又一个半导体装置的概要结构的要部剖面图。
图8是表示本发明的一个实施方案的又一半导体装置的概况结构的主要部分剖面图。
图9是表示本发明的一个实施方案的又一半导体装置的概要结构的主要部分剖面图。
图10是表示本发明的一个实施方案的又一半导体装置的概要结构的主要部分剖面图。
图11是表示本发明的一个实施方案的又一半导体装置的概要结构的主要部分剖面图。
图12是表示本发明的另一个实施方案的半导体装置的概要结构的主要部分剖面图。
图13是表示阻焊层的开口部外侧配置了对准用标记的半导体装置的概要结构的平面图。
图14是表示图13中示出的半导体装置中半导体元件安装区域的概要结构的平面图。
图15(a)~图15(e)是表示假定在专利文献1中使用了对准用标记时,把上述半导体元件安装到布线基片上的各工序的主要部分剖面图。
图16(a)~图16(e)是表示假定在专利文献2中使用了对准用标记时,把上述半导体装置安装到布线基片上的各工序的主要部分剖面图。
图17是表示对比较用半导体装置中半导体元件安装区域的概要结构的平面图。
图18(a)~图18(d)是表示图17中示出的半导体装置的制造工序的主要部分剖面图。
具体实施方式
(实施方案1)
按照图1~图11和图17、图18(a)~图18(d)说明本发明的一个实施方案,具体如下:
在本实施方案中,作为本发明的半导体模块的一例,以液晶模块(液晶显示装置)为例进行说明,但是本发明并不限定于此。
图1是表示本实施方案的半导体装置的概要结构的平面图,图2是表示安装图1中示出的半导体装置而构成的液晶模块的概要结构的平面图。图3是表示本实施方案的半导体装置的半导体元件安装区域的概要结构的平面图,图4是表示本实施方案的半导体装置的概要结构的主要部分剖面图。还有,在图3中,为了说明方便,以二点划线表示半导体元件,同时以包围上述二点划线的虚线表示绝缘性树脂的配设区域(形成区)。换言之,在图3中,二点划线包围的区域是半导体元件的搭载区域,以包围上述二点划线所围城的区域的虚线包围的区域是绝缘性树脂的配设区域,即,该绝缘性树脂形成的半导体元件的安装区域,上述二点划线和虚线所包围的区域相当于后述的填料带(fillet)部(填料带形成区)。
以下,在本发明中,合并由上述半导体元件搭载区域及其周边部的上述绝缘性树脂构成的填料带形成区作为由上述绝缘性树脂形成的上述半导体元件的安装区域。
而且,图4是沿图3中示出的半导体装置A-A’线箭头方向观察时的剖面图。
如图2所示,本实施方案的液晶模块100具有在液晶面板31的宽度方向端部安装(搭载)了本实施方案的半导体装置20的结构。本实施方案的半导体装置20,如图1和图2所示,具备布线基片16和半导体元件12。
在上述半导体装置20的上述布线基片16的一端具有外部电子设备,即,本实施方案中和液晶面板31电连接的输出端子7并作为外部连接用连接器,同时在上述布线基片16的另一端具有用于给上述半导体装置20输入信号的输入端子8,如图2所示,经过上述输出端子7和上述液晶面板31电气连接。
本实施方案的半导体装置20是COF型半导体装置(COF),例如借助于未图示的各向异性导电膜,即ACF等连接(接合)在上述液晶面板31上。
上述半导体装置20的输出信号从上述输出端子7输出,经过构成上述液晶面板31的玻璃基片32上未图示的基片上布线(连接布线),输送到液晶面板31的各信号线。
而且,上述半导体装置20经过输入端子8与印制电路板41(布线基片)连接,并经过上述输入端子8进行信号交换和通电。
上述半导体元件12起到对搭载该半导体装置的电子设备进行驱动控制,即本实施方案中使用于对液晶面板31进行驱动控制的液晶驱动器(液晶驱动电路)的作用。上述半导体元件12例如由硅晶片(硅单晶衬底)形成,在该半导体元件12上,介由未图示的焊盘,形成多个由金属材料(导电性材料)构成的输入输出用的突起电极13(连接用端子、凸块)。作为上述突起电极13,例如可以采用金(Au)。
另一方面,如图3和图4所示,上述布线基片16具有在作为薄膜基片(基体材料)的载带10(绝缘带,绝缘性基片)上设置了布线图案2(布线)的结构。为了连接设置于上述半导体元件12的突起电极13和上述布线图案2,在上述布线基片16上,采用未在上述载带10上形成用于搭载半导体元件12的开口部(器件孔)的COF方式,使上述半导体元件12的有源面向下(倒装)来安装(搭载)上述半导体元件12。
上述载带10是可自由弯曲的、较柔软的绝缘薄膜,例如由聚酰亚胺树脂、聚酯树脂等塑料构成的绝缘材料作为主要材料的可挠性绝缘薄膜。此外,在本实施方案中,上述载带10使用薄膜的聚酰亚胺类绝缘带。然而,本发明并不限定于此。
而且,上述载带10的厚度设定为可对该载带10进行自由弯曲的厚度,并未特别限定。然而,一般大约为15μm~40μm,更具体地说,例如具有15μm、20μm、25μm、38μm或40μm的层厚。
再者,例如,通过对粘接(固定)于上述载带10上的厚度为5μm~20μm左右的铜箔进行湿法腐蚀(wet etching),从而形成上述布线图案2。更具体地说,在上述载带10的表面上形成厚度例如为5μm、8μm、12μm或18μm的布线图案2(铜箔图案)。而且,在上述布线图案2(铜箔图案)的表面上施加镀锡或镀金等未图示的镀层。
而且,在与上述载带10的上述半导体元件12的连接区(半导体元件安装区域)以及与液晶面板31或印制电路板41(参照图2)等连接的外部连接用连接器部(输出端子7和输入端子8)以外的图案露出部上,涂敷由环氧树脂等绝缘性的树脂膜(绝缘性材料)构成的阻焊层3(保护膜)。由此,保护上述布线图案2免受氧化等,同时确保绝缘状态。
而且,如图3所示,上述阻焊层3在与上述布线图案2的上述半导体元件12的连接区,即上述布线基片16的上述半导体元件12的安装区域(连接、搭载区域),更严密地讲,是上述半导体元件12的搭载区域及其周边区域具有矩形状开口的开口部4(阻焊层开口部)。按照本实施方案,在上述布线基片16的上述阻焊层3的开口部4的内侧,在其四角(即,各角部)上,将上述半导体元件12的突起电极13和上述布线图案2连接时用于进行对位的对准用标记图案(以下,简记为对准用标记)1形成为具有与上述开口部4的各边缘部(各边)平行的线段的大体十字形状(十形状,以下,简记为十字形状)。
上述对准用标记1最好由和上述布线图案2相同的材料来形成。这样,上述对准用标记1可以和上述布线图案2的形成同时形成。
在本实施方案中,由和上述布线图案2相同的材料(铜箔)构成且具有相同高度的对准用标记1和上述布线图案2隔开地设置在上述开口部4内侧的各角部,以便不会与上述半导体元件12的突起电极1 3接触。
在本实施方案中,上述半导体元件12和上述对准用标记1...重合进行对位,以便上述十字形状的对准用标记1...的各交叉部位于上述半导体元件12的各角部。
这样,采用密封上述半导体元件12下面的NCP等绝缘性树脂11将上述半导体元件12安装在上述布线基片16上的、形成在上述开口部4的四角(各角部)的4个对准用标记1...的交叉部所包围的区域上,使设置于上述半导体元件12的突起电极13和上述布线图案2的连接用端子2a互相连接。
在本实施方案中,如图3和图4所示,配设上述绝缘性树脂11一直到上述阻焊层3的开口部4的外侧为止使其覆盖上述对准用标记1。上述绝缘性树脂11在对上述布线基板16和半导体元件12进行加热加压连接时流动,从而设置于上述布线基片16与半导体元件12之间的绝缘性树脂11,在从上述布线基片16与半导体元件12之间的间隙向上述半导体元件12外侧溢出的状态下固化。因此,在上述半导体元件12的周边形成填料带部(翅状部)11a并扩展到该半导体元件12的外侧。
就上述绝缘性树脂11而言,可以使用现有的使用于上述半导体元件12的连接-密封的公知的绝缘性树脂,其树脂材料(组成)并未特别限定。上述绝缘性树脂11例如可以是环氧树脂、硅酮树脂、苯氧基树脂、丙烯树脂、聚乙烯砜树脂(PES树脂)等具有透光性的热固化性树脂或紫外线固化性树脂等光固化性树脂,以及更适合的透明树脂。
其次,以下参照图3和图5(a)~图5(d)说明本实施方案的半导体装置20的制造方法,即对上述半导体元件12的布线基片16的安装方法。
图5(a)~图5(d)是表示图4中示出的本实施方案的半导体装置的制造工序的主要部分剖面图。
在本实施方案中,如图3和图5(a)所示,设置连接半导体元件12的突起电极13和布线图案2的连接用端子2a时用于进行对位的对准用标记1,使其位于在使用于布线基片16的载带10的半导体元件12的连接、搭载区域周边(安装区域)设置的阻焊层3的开口部4的内侧。
上述对准用标记1采用与上述布线图案2相同的材料、相同的形成方法,与上述布线图案2同时形成在与上述布线图案2的形成工序相同的工序中。上述对准用标记1和布线图案2例如可通过对形成于上述载带10上的铜箔进行蚀刻来形成。
以下,以模铸方式为例对上述对准用标记1和布线图案2的形成方法,即,本实施方案的布线基片16的制作方法进行说明。然而,本发明并不限定于此,也可以利用现有公知的各种布线图案形成方法来形成上述对准用标记1和布线图案2。
用模铸方式制造上述布线基片16时,首先,对铜箔表面进行粗糙化处理以后,把聚酰亚胺前驱体溶液涂敷到该铜箔上,使聚酰亚胺前驱体溶液亚胺化,从而在由铜/聚酰亚胺的层叠基片,即由聚酰亚胺构成的基膜(载带10)上,制作由形成布线图案用的铜箔层叠而成的覆铜基膜。随后,在上述铜箔上粘贴作为抗蚀刻性材料的感光性薄膜,并对图案(布线图案2和对准用标记1)形成部分进行曝光、显像以后成为只在上述图案形成部分层叠了耐蚀刻性的感光性薄膜的状态,对上述铜箔表面喷洒蚀刻液,蚀刻掉图案形成部分以外的铜箔。而后,以有机溶剂等药物除去上述层叠基片上的感光性薄膜使上述图案露出,由此可获得在一个表面上形成了布线图案2和对准用标记1的载带10。而后,在除了上述载带10的上述对准用标记1所围成的区域之外的图案形成区域涂敷阻焊层3,以便露出上述对准用标记1。这时,上述布线图案2中未被阻焊层3覆盖的部分被用作连接用端子2a。这时,至少对上述连接用端子2a的表面施行镀锡和镀金。由此,能得到阻焊层3的开口部4内形成了对准用标记1的本实施方案中所述的布线基片16。
在本实施方案中,如上所述,在上述开口部4内侧的各角部,和上述布线图案2隔开设置有在俯视图中呈十字形状的对准用标记1。
其次,如图3和图5(b)所示,涂敷热固化性的绝缘性树脂11使其覆盖上述连接用端子2a。本实施方案中,涂敷上述绝缘性树脂11直到上述开口部4的外侧,同时在上述对准用标记1的整个表面也涂敷上述绝缘性树脂11以便覆盖上述对准用标记1全体。
上述绝缘性树脂11的涂敷位置,通过检测上述对准用标记1来确定。
上述对准用标记1的检测,例如,可用市场上出售的倒装焊检测机构(摄像机)来进行的。
随后,如图5(c)中箭头14所示,介由涂敷在上述对准用标记1表面的缘性树脂11进行上述对准用标记1的检测;另一方面,如箭头15所示,也检测设置于上述半导体元件12的有源面上的对准用标记5(参照图3),然后进行上述连接用端子2a与设置于上述半导体元件12的突起电极13的对位。
此时的上述对准用标记1的检测和对准用记号5的检测,如上述那样,都能采用市场上出售的倒装焊检测机构(摄像机),通过检测(确定)上述对准用记号1和对准用记号5的位置来实现。
此外,在本实施方案中,因为介由涂敷到上述对准用记号1表面的绝缘性树脂11进行上述对准用标记1,因而,为了正常检测,上述绝缘性树脂11最好具有透光性。由于上述绝缘性树脂11是薄薄地层叠(涂敷)在上述对准用标记1上,因此不一定需要使用透明的树脂而借助上述检测机构将上述绝缘性树脂11设定为能够检测上述对准用标记1的材料和膜厚即可。
在本实施方案中,通过使上述半导体元件12和上述对准用标记1...重合,使设于上述开口部4内侧各角部的十字形对准用标记1...中各交叉部位于上述半导体元件12的各角部,从而进行上述连接用端子2a与突起电极13的对位。
而后,使用脉冲加热器具等未图示的加热器具,如图5(d)中箭头19所示那样,对上述半导体元件12加压并加热,使上述绝缘性树脂11加热固化后,将上述半导体元件12接合-搭载到上述布线基片16上,同时上述布线基片16上形成的布线图案2的各布线将各突起电极13和连接用端子2a接合在一起,以便和上述半导体元件12的对应突起电极13电连接。
再者,对上述半导体元件12加压,当将上述突起电极13和连接用端子2a接合起来时,利用从上述半导体元件12下部挤出到该半导体元件12周围的绝缘性树脂11和涂敷到上述半导体元件12外周部的绝缘性树脂11,在上述半导体元件12的侧面上形成填料带部11a(树脂填料带)。
这样,即可获得使用绝缘性树脂11以COF方式安装(搭载)在上述布线基片16上的本实施方案的半导体装置20。
还有,在上述制造方法中,举例说明了使用热固化性树脂作为上述绝缘性树脂11并加热固化上述绝缘性树脂11的方法。但上述绝缘性树脂11即可以采用光固化性树脂,也可以利用对该绝缘性树脂11照射光使该绝缘性树脂11固化的方法。对上述绝缘性树脂11的固化条件没有特别的限定。
而且,上述绝缘性树脂11的涂敷方法,除了采用分配器喷射和用喷嘴滴下以外,也可以使用薄片状热塑性树脂或光固化性树脂进行叠层等。对上述绝缘性树脂11的涂敷方法也没有特别限定。
如上述那样,在本实施方案中,在MBB、NCP、ACP等连接-密封方法中,着眼于比较容易控制绝缘性树脂11的涂敷区,特意在阻焊层3的开口部4内设置对准用标记1,并使上述对准用标记1的整个表面覆盖上述绝缘性树脂11。
按照本实施方案,如上述那样,通过采用上述绝缘性树脂11覆盖上述对准用标记1的整个表面,从而与上述对准用标记1的整个表面露出的情形一样,能够进行上述对准用标记1的正常检测。
在这里,为了比较,以下参照图17和图18(a)~图18(d)来说明采用NCP等连接-密封方法制作COF型半导体装置时,绝缘性树脂11部分地覆盖对准用标记1时的上述半导体元件12的安装。
在图17和图18(a)~图18(d)中,如图13到图16(a)~图16(d)所示那样,在使用于布线基片201上的载带10的半导体元件12的连接、搭载区域周边(安装区域)所设置的阻焊层3的开口部4a外侧设置了对准用标记1的场合下,为了防止上述开口部4a内露出布线图案2而增大绝缘性树脂11的涂敷区时容易发生问题的情形,例如上述绝缘性树脂11部分地覆盖上述对准用标记1的情形。即,在图17和图18(a)~图18(d)中,在绝缘性树脂11的涂敷区域内并不包含整个上述对准用标记1。
图17是表示上述比较用半导体装置的半导体元件安装区域的概要结构的平面图,图18(a)~图18(d)是表示图17中示出的半导体装置的制造工序的主要部分剖面图。再者,为说明方便,在图17中也采用以二点划线表示半导体元件,同时以包围上述二点划线的虚线表示绝缘性树脂的配设区域(形成区)。而且,图18(a)~图18(d)分别相当于沿图17中示出的半导体装置的C-C’线箭头方向观察时的剖面图。
在本比较例中,如图17和图18(a)所示,在载带10中半导体元件12的连接、搭载区域周边(安装区域)所设置的阻焊层3的开口部4a外侧设置开口部4b,并在该开口部4b内设置了对准用标记1以后,如图18(b)所示,涂敷热固化性绝缘性树脂11直至上述开口部4a的外边缘部为止。在本比较例中,通过在上述绝缘性树脂11的涂敷区域内形成上述开口部4b,上述绝缘性树脂11就部分地覆盖了上述对准用标记1。
但是,这种状态下,如图18(c)中箭头14所示,假如进行上述对准用标记1的检测,则根据本发明人等研究确认:检测上述对准用标记1时,在检测部分(对准用标记1)产生浓淡,不能进行正常的检测。
其结果,如图18(d)所示,半导体元件12的突起电极13与布线基片201的连接用端子2a的连接位置精度降低,不能进行良好的连接。
这样,为了防止阻焊层3的开口部4a内露出布线图案2,如果涂敷绝缘性树脂11直至该开口部4a的外侧,则对准用标记1的局部被覆盖了绝缘性树脂11,导致对准用标记1的检测精度降低,可能无法进行正常检测。
当在上述开口部4a外侧配置上述对准用标记1时,这样的趋势在一定程度上增大了上述绝缘性树脂11的涂敷区,或者靠近上述开口部4a形成上述对准用标记1时这样的趋势变得明显起来。
因此,为了防止上述对准用标记1被绝缘性树脂11部分地覆盖,例如,如图14所示那样,需要缩小绝缘性树脂11的涂敷区,或者在距上述绝缘性树脂11的涂敷区较大间隔的位置形成上述对准用标记1。但是,这种场合,如上述那样,将导致上述开口部4a内又露出布线图案2,或者所得到的半导体装置的外形尺寸增大。
但是,按照本实施方案,如上述那样,通过采用绝缘性树脂11覆盖上述对准用标记1的整个表面,从而根据本申请发明人等确认:当检测上述对准用标记1时,在检测部分(对准用标记1)没有发生浓淡,能进行正常检测。
而且,按照本实施方案,通过涂敷上述绝缘性树脂11直至上述阻焊层3的开口部4的外侧,由此能完全地防止上述开口部4内露出上述布线图案2。
如上所述,在具有可挠性的薄膜状载带10上安装(搭载)半导体元件12时,通常,为了加强上述半导体元件12与载带10的连接部(半导体元件安装区域)和提高粘合性,在上述绝缘性树脂11溢出到上述半导体元件12周边部的状态下使其固化,由此,在上述半导体元件12的周边部设置填料带部11a。
但是,如上所述,当在上述半导体元件12的周边部形成填料带部11a时,因为在形成该填料带部11a时采用涂敷在上述载带10上的绝缘性树脂11,所以上述绝缘性树脂11扩大到该绝缘性树脂11的涂敷区外侧的可能性较低,相反,上述绝缘性树脂11的覆盖区域处于减小的趋势。还有,即使在形成上述填料带部11a时采用绝缘性树脂11,也至少在上述绝缘性树脂11的涂敷区域内残留很薄的树脂作为上述绝缘性树脂11的涂敷痕迹。因此,为了完全防止上述开口部4内露出上述布线图案2,最好涂敷上述绝缘性树脂11直至上述阻焊层3的开口部4的外侧。
如上所述,按照本实施方案,在对半导体元件12的安装区域开口(露出)的、上述阻焊层3的开口部4内设置连接上述半导体元件12的突起电极13和上述载带10上的布线图案2时用于对双方进行对位的对准用标记1,涂敷用于上述半导体元件12的连接-密封的绝缘性树脂11以便覆盖整个上述对准用标记1,由于经由上述对准用标记1表面的绝缘性树脂11检测上述对准用标记1,因此,不妨碍检测上述对准用标记1,就能良好地保持上述突起电极13和布线图案2的连接用端子2a的连接位置精度,同时无须避开上述对准用标记1来配置上述布线图案2,能提高布线的自由度,并能缩小上述半导体装置20的外形尺寸。并且,这种场合,特别是不仅上述开口部4内部,直至上述开口部4的外周部也涂敷上述绝缘性树脂11使其覆盖整个上述阻焊层3的开口部4,经过上述对准用标记1表面的绝缘性树脂11检测上述对准用标记1,由此能缩小上述半导体装置的外形尺寸,同时能够一边良好地保持上述突起电极13和布线图案2的连接位置精度,一边防止上述布线图案2从上述阻焊层3的开口部4内露出。
还有,最终得到的半导体装置(产品)的上述绝缘性树脂11的涂敷区域可通过上述绝缘性树脂11的涂敷痕迹或者表面分析进行判断。
还有,在本实施方案中,主要说明了在使用于布线基片16的载带10中半导体元件12的连接、搭载区域周边(安装区域)设置的、阻焊层3的、在俯视图中形状为矩形的开口部4的四角(各角部)上,和布线图案2相隔开,设置有在俯视图中为十字形状的对准用标记1的结构。然而,上述对准用标记1的形状和配置(个数)并不限定于此,在得到良好的连接位置精度的范围内可进行各种变更。
图6~图11是有关本实施方案的半导体装置的变形例,与图3示出的半导体装置在上述对准用标记1的形状和配置(个数)上均不相同。还有,在图6~图11中,为说明方便,以二点划线表示半导体元件的同时,以包围上述二点划线的虚线表示绝缘性树脂的配设区域(形成区)。
图6和图7表示在上述矩形开口部4的内侧,在该开口部4的4个角部中的2个角部设置了与图3示出的对准用标记1同样的对准用标记1的例子。
本申请发明人确认的结果,如本实施方案所示,即使在对准用标记1的整个表面上涂敷了绝缘性树脂11时,形成2处或2处以上对准用标记1,如果检测2处或2处以上对准用标记1并执行上述对位(自动校正),则即使比图3示出的半导体装置20降低若干的对位精度,也能得到没有问题的连接位置精度。而且,如上述图6或图7所示,通过变更对准用标记1的配置(个数),可进一步使载带10小型化。
而且,图8和图9表示设置了比图3示出的对准用标记1小的对准用标记1的例子,图8和图9中示出的半导体装置具有下述结构:在上述矩形开口部4的内侧设置了形状相当于图3示出的对准用标记1的一部分的对准用标记1作为对准用标记1。
更具体地说,在图8示出的半导体装置上,作为对准用标记1,将大致呈T字形的对准用标记1的一片(长片)配置在上述矩形开口部4的四角(各角部),使其在俯视图上与上述半导体元件12的角部接触。
而且,在图9示出的半导体装置上,,作为对准用标记1,将钩状对准用标记1配置在上述矩形开口部4的四角(各角部)以便覆盖上述半导体元件12的角部。
上述图8或图9中示出的对准用标记1适合于例如上述半导体元件12的边缘部和开口部4的边缘部之间的空间较为狭小的情形。
另外,如图10所示,上述对准用标记1的形状可形成环形(轮)或圆形等各种形状。并且,如图11所示,其结构为:面向上述半导体元件12的角部延伸布线图案2,从而在没有和突起电极13接触的位置形成从上述布线图案2延伸而成的对准用标记1。
如以上那样,按照本实施方案,如图6~图11所示那样,即使对上述对准用标记1的形状和配置进行各种变更,也能得到上述的本发明的效果。
再有,在本实施方案中,举例说明了利用和上述布线图案2同样的材料在同一工序中同时形成上述对准用标记1的情形。然而,本发明并不限定于此,亦可以将上述对准用标记1与布线图案2采用互不相同的材料分别在不同的工序中形成。
而且,在本实施方案中,与上述布线图案2同样采用导电性材料形成上述对准用标记1,将上述对准用标记1配置成为使其不会和上述半导体元件12接触。然而,如果经由上述绝缘性树脂11可对上述对准用标记1进行检测,则其材料并未特别限定。还有,当在上述对准用标记1上使用了非电性材料时,即使上述对准用标记1和半导体元件12相接触也无妨。
此外,在本实施方案中,作为本发明的半导体模块装置的一例,举例说明了液晶模块。然而,本发明并不限定于此,例如也可以应用于移动电话、移动信息终端、薄型显示器、笔记本型计算机等各种模块(模块半导体装置)。本发明的半导体装置,例如上述半导体装置20可以作为上述各种半导体模块装置的驱动装置使用。
进一步,在本实施方案中,作为上述半导体装置20,举例说明了在载带10上安装1个半导体元件12而构成的半导体装置。然而,本发明并不限定于此,亦可采用下述结构,即:分别以COF方式在1个载带10上例如沿着上述输出端子7安装了多个半导体元件12。在本发明中,安装在1个半导体装置内的半导体元件12的个数没有任何限定。
(实施方案2)
按照图12说明本发明的其他实施方案,具体如下:为说明方便,对具有与实施方案1的构成要素功能相同的构成要素附加相同标号,并省略其说明。在本实施方案中,主要是对和上述实施方案1的不同点进行说明。
在上述实施方案1中,说明了在载带10(布线基片16)中半导体元件12的连接、搭载区域周边所设置的阻焊层3的矩形开口部4内配置了对准用标记1的情形。但是,在本实施方案中,将举例说明将上述对准用标记1配置在载带10(布线基片16)的半导体元件12的连接、搭载区域周边所设置的阻焊层3的开口部4a(阻焊层开口部)的外侧的情形。
在本实施方案的半导体装置中,在上述布线基片16上安装了半导体元件12的状态下,具有与上述半导体元件12各边缘部(各边)平行的线段的十字形状(十形状)的对准用标记1形成在上述半导体元件12的搭载区域的角部,更具体地说,当处于在上述布线基片16上安装了上述半导体元件12的状态下,接近上述半导体元件12的角部来形成对准用标记1以便包围上述半导体元件12的各角部,同时,在阻焊层3上设置有:以包围上述对准用标记1的方式被分别开口的4个开口部4b;以及对上述4个开口部4b所围成的上述半导体元件12的连接、搭载区域(露出)进行开口的同时,避开上述开口部4b开口为八角形(大致呈八角形)的开口部4a。
因此,在本实施方案的半导体装置中,作为阻焊层3的开口部4’,在载带10的半导体元件12的连接、搭载区域周边具有:对半导体元件12的连接、搭载区域进行开口(露出)且其俯视图上的2边比其他边还长的八角形状(大致呈八角形状)的开口部4a;以及对沿着该开口部4a的斜边(俯视图)形成的对准用标记1的形成区域开口的开口部4b,上述开口部4b内具有配置了对准用标记1的结构。
上述开口部4a,更具体地说,在俯视图上,具有分别切开上述实施方案1中阻焊层3的矩形(大致呈矩形)开口部4的四角(各角部)的切口形状(在比上述半导体元件12大1圈的矩形阻焊层开口部的四角填充了阻焊层的结构),该开口部4a的各边缘部(边)由下述部件构成:与形成于载带10中半导体元件12的安装区域的布线图案2...分别垂直(大致垂直)的各边缘部(边);以及以上述阻焊层3来密封上述半导体元件12的安装区域中没有形成布线图案2的区域使得这些各边缘部(边)连接在一起而形成(构成)的边缘部(边)。
也就是说,在上述布线基片16上安装(搭载)了半导体元件12的状态下,上述开口部4a由接近上述半导体元件12的8个边缘部(线段)构成,这8条线段由下述部分构成:沿着上述半导体元件12的长度方向互相对置的长度相等的2条线段51、52(长边);沿着上述半导体元件12的宽度方向互相对置的长度相等的2条线段53、54(短边);以及作为连接这些线段51、52(长边)和线段53、54(短边)的连接部构成线段的、与上述半导体元件12的角部相对置的4条线段55、56、57、58(短边)。
如上所述,在本实施方案的半导体装置中,当阻焊层3的开口部4a的开口尺寸很小时,把对准用标记1设置在上述开口部4a的外侧,具体地,对上述半导体元件12的安装区域开口的阻焊层3的开口部4a的角部(拐角部)的开口尺寸要比矩形开口部4的开口尺寸小,在其外侧设置了上述对准用标记1。
因此,按照本实施方案,当在矩形开口部4a的外侧设置对准用标记1时,与以上述绝缘性树脂11覆盖上述对准用标记1的情形相比较,能够缩小绝缘性树脂11的涂敷区。所以,按照本实施方案,与上述实施方案1相比较不需要扩大绝缘性树脂11的涂敷区域,就能在上述对准用标记1的整个上表面涂敷绝缘性树脂11。
即,在本实施方案中,将对准用标记1设置在绝缘性树脂11的正常涂敷区内并涂敷绝缘性树脂11时,即使给上述对准用标记1的整个上表面涂敷该绝缘性树脂11,经由涂敷在该表面的绝缘性树脂11,检测上述对准用标记1。
所以,按照本实施方案,能缩小上述半导体装置的外形尺寸,同时一边良好地保持上述突起电极13和布线图案2的连接位置精度,一边能防止上述阻焊层3的开口部4内露出上述布线图案2。
再有,本实施方案中,当将上述对准用标记1配置在上述阻焊层3的开口部4a外侧时,在俯视图上,上述开口部4a的形状为沿着上述半导体元件12的长度方向(即,沿着上述半导体元件12的长度方向的布线图案2...的配设区域)设置的2边(线段51、52)比其他边(线段53~58)还长的八角形(大致八角形状),并且与形成该八角形(大致呈八角形)的开口部4a的弯曲部的、与上述开口部4a的斜边(线段55~58)相对置来配置上述对准用标记1。然而,本发明并不限定于此,上述开口部4a的形状亦可以是上述的2边,即线段51、52(边缘部)比其他边(边缘部)还长的多角形或椭圆形,并且在上述开口部4a的弯曲部配置上述对准用标记1。
即,按照本实施方案,将上述对准用标记1设置在上述半导体元件12的安装区域的、形成于上述开口部4a外侧的上述绝缘性树脂11的填料带部11a的形成区内。按照本实施方案,上述开口部4a的形状为由下述部件所围成的形状,即:在上述半导体元件12的安装区域,在俯视图上,由沿着上述半导体元件12长度方向的上述布线图案2...的配设区域设置为与上述布线图案2...分别交叉(例如垂直)的各线段51、52(边缘部);沿着上述半导体元件12宽度方向的上述布线图案2...的配设区域设置为与上述布线图案2...分别交叉(例如垂直)的各线段53、54(边缘部);以及分别延长了这些线段51~54(边缘部)时,对彼此相邻的上述各线段(边缘部)之间进行连接以便使这些线段51~54(边缘部)通过彼此相邻的线段的延长线的交叉点(P1、P2、P3、P4)内侧的线段55~58(边缘部,连接部构成线段)(具体地,其形状为由上述各线段51~54和各自延长这些线段51~54时用短于其延长距离的总计距离的距离连接上述各线段51~54的线段55~58(边缘部)所围成的形状,例如上述椭圆形或多角形),上述开口部4a更适于采用与以最短距离连接的线段(边缘部)所包围的形状(例如上述八角形),由于与连接各线段51~54(边缘部)的线段55~58(边缘部)相对置来形成上述对准用标记1,故如上述那样可提供一种绝缘性树脂11的覆盖区域很小,且外形尺寸更小的半导体装置,其中,上述各线段51~54分别与上述布线图案2...交叉(例如垂直)。还有,在上述实施方案1、2中,举例说明了在上述半导体元件12的安装区域形成上述对准用标记1的情形。然而,本发明并不限定于此,也可以采用在上述安装区域附近形成的结构。按照本发明,如上述那样,由于上述对准用标记1的整个上表面都被上述绝缘性树脂11覆盖,故无需妨碍对上述对准用标记1的检测,就能良好地保持上述半导体元件12的突起电极13和布线图案2的连接用端子2a的连接位置精度。因此,上述对准用标记1的整个上表面被上述绝缘性树脂11覆盖,由此,不需要例如在上述阻焊层3的开口部4或开口部4a的外侧,尽可能离开上述阻焊层3,甚至于离开上述绝缘性树脂11的配设区域来形成上述对准用标记1以便不妨碍对上述对准用标记1的检测。因此,按照本发明,就能够维持其检测精度,将上述对准用标记1设置在上述载带10上由上述绝缘性树脂11形成的半导体元件安装区域或其附近(即,能够尽可能接近上述半导体元件安装区域来形成上述对准用标记1),所以能缩小上述半导体装置的外形,同时不需要避开上述对准用标记1来配置布线图案,从而能提高布线的自由度。
在本发明的半导体装置和半导体模块装置中,如上述那样,在上述绝缘性基片上具有对上述半导体元件的连接用端子与上述布线图案的连接用端子进行对位的标记图案,该标记图案因为被上述绝缘性树脂覆盖了其整个上表面,所以不会妨碍对上述标记图案的检测,就能良好地保持上述半导体元件的连接用端子与布线图案的连接用端子的连接位置精度。而且,按照上述的结构,不需要例如在覆盖上述布线图案的阻焊层的、露出上述布线图案的连接用端子的阻焊层开口部的外侧,尽可能离开上述阻焊层形成上述标记图案以便不妨碍对上述标记图案的检测。因此,按照本发明,就能够在上述绝缘性基片上的由上述绝缘性树脂11形成的半导体元件安装区域或其附近设置上述标记图案,所以能够缩小上述半导体装置的外形,同时不需要避开上述标记图案来配置布线图案,从而能够提高布线的自由度。所以,按照本发明,可以提供一种半导体元件的连接用端子和布线基片的布线图案的连接用端子的连接位置精度良好,而且外形尺寸较小的COF型半导体装置,即在上述半导体元件安装区域不带有器件孔的半导体装置和半导体模块装置。
上述半导体装置很适合用作例如,移动电话、移动信息终端、薄型显示器、笔记本型计算机等各种半导体模块装置的驱动装置。
上述标记图案最好设置在上述绝缘性基片上的、由上述绝缘性树脂形成的半导体元件安装区域或其附近,设置在上述绝缘性基片上的、由上述绝缘性树脂形成的半导体元件安装区域对提高上述半导体装置小型化以及上述半导体元件的连接用端子与上述布线图案的连接用端子的连接位置精度更加理想。
再有,在本发明中,所谓由上述绝缘性树脂形成的上述半导体元件安装区域,就是表示由上述半导体元件搭载区域及其周边部的上述绝缘性树脂形成的填料带形成区。
在上述半导体装置中,上述标记图案具体地讲设置于例如覆盖上述布线图案的阻焊层的、使上述布线图案的连接用端子露出的阻焊层开口部的内侧,或者设置于在上述阻焊层开口部外侧所形成的上述绝缘性树脂的填料带形成区。
这种情形,通过将上述标记图案设置在覆盖上述布线图案的阻焊层的、使上述布线图案连接用端子露出的上述阻焊层开口部的外侧所形成的上述绝缘性树脂的填料带形成区,从而能缩小上述半导体装置的外形尺寸,同时一边良好地保持上述半导体元件的连接用端子和布线图案的连接用端子的连接位置精度,一边能防止在上述阻焊层开口部内露出上述布线图案。
另一方面,将上述标记图案设置在上述阻焊层开口部内侧时,上述绝缘性树脂覆盖整个上述阻焊层开口部,从而能防止在上述阻焊层开口部内露出上述布线图案。所以,按照上述结构,就能缩小上述半导体装置的外形尺寸,同时一边良好地保持上述半导体元件的连接用端子和布线图案的连接用端子的连接位置精度,一边防止在上述阻焊层开口部内露出上述布线图案。
而且,在上述阻焊层开口部外侧形成上述标记图案时,因为在上述阻焊层开口部外侧所形成的上述绝缘性树脂的填料带形成区配置上述标记图案,以便上述标记图案的整个上表面均被上述绝缘性树脂覆盖,所以上述阻焊层开口部在俯视图上具有由下述各部件所围成的形状,即:沿着上述半导体素子长度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;沿着上述半导体元件宽度方向的上述布线图案的配设区域设置为与上述布线图案分别交叉的各线段;分别延长这些线段时对彼此相邻的上述各线段之间进行连接以便使其通过彼此相邻的线段的延长线的交叉点内侧,最好在上述阻焊层开口部外侧,与上述连接部构成线段相面对形成上述标记图案。
而且,上述阻焊层开口部,在俯视图上具有沿着上述半导体元件长度方向的上述布线图案配设区域设置的与上述布线图案分别交叉的2边比其他边还长的大致八角形状,最好与上述阻焊层开口部的斜边对置地形成上述标记图案,其中,上述阻焊层开口部的斜边与上述半导体元件的角部对置。
当在上述阻焊层开口部的外侧形成上述标记图案时,由于形成上述阻焊层开口部和标记图案使其具有上述某种结构,由此能够提供一种下述的半导体装置:即便是在上述阻焊层开口部的外侧形成上述标记图案时,也能配置在上述绝缘性基片上的由上述绝缘性树脂形成的半导体元件安装区域,同时上述绝缘性树脂的覆盖区域很小,且外形尺寸更小。
而且,本发明的半导体装置的制造方法,如上述那样由于包括:在上述绝缘性基片上配置上述绝缘性树脂使其覆盖上述标记图案的整个上表面的工序;以及经由上述标记图案上的绝缘性树脂检测上述标记图案之后,对上述半导体元件的连接用端子和上述布线图案的连接用端子进行对位的工序,所以不妨碍上述标记图案的检测,就能够以良好的连接位置精度进行上述半导体元件的连接用端子和布线图案的连接用端子的对位。而且,按照上述方法,不需要例如在覆盖上述布线图案的阻焊层的、使上述布线图案的连接端子露出的阻焊层开口部的外侧,并且尽量离开上述阻焊层来形成上述标记图案。因此,根据上述方法,因为可在上述绝缘性基片上的由上述绝缘性树脂形成的半导体元件安装区域或其附近设置上述标记图案,故能够缩小上述半导体器件的外形,同时不需要避开上述标记图案来配置布线图案,并可提高布线的自由度。所以,按照上述的方法,能够获得半导体元件的连接用端子和布线基片上布线图案的连接用端子的连接位置精度良好,而且外形尺寸很小的本发明的上述COF型半导体装置。
再者,本发明的布线基片,如上所述那样,由于在覆盖设置于绝缘性基片上的多个布线图案的阻焊层的、使上述布线图案连接用端子露出的阻焊层开口部的内侧,具有对安装于上述绝缘性基片上的半导体元件的连接用端子和上述布线图案的连接用端子进行对位用的标记图案,故,能够较为容易地获得当向上述绝缘性基片上安装半导体元件时,在由绝缘性树脂形成的半导体元件安装区域形成了其整个上表面被上述绝缘性树脂覆盖的上述标记图案的布线基片。
而且,按照本发明,如上所述,在覆盖设置于绝缘性基片上的多个布线图案的阻焊层内的、使上述布线图案的连接用端子露出的上述布线基板的阻焊层开口部在俯视图上具有由下述部件围成的形状,即:沿着安装于上述绝缘性基片上的半导体元件的长度方向的上述布线图案的配设区域设置为与上述布线图案分别交叉的各线段;沿着上述半导体元件宽度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;以及这些线段之间分别延长时,对彼此相邻的上述各线段之间进行连接以便使这些线段通过彼此相邻的线段的延长线的交叉点内侧的连接部构成线段,在上述阻焊层开口部的外侧,与上述连接部构成线段相面对,具有对上述半导体元件的连接用端子与上述布线图案的连接端子进行对位用的标记图案,由此可以很容易地获得当向上述绝缘性基片上安装半导体元件时,在由绝缘性树脂形成的半导体元件安装区域上形成其整个上表面均被上述绝缘性树脂覆盖的上述标记图案的布线基片。
而且,本发明的半导体装置的制造方法,如上述那样,因为具有在上述绝缘性基片上配置上述绝缘性树脂使其被覆上述标记图案的整个上表面的工序;和经由上述标记图案上的绝缘性树脂检测上述标记图案之后对上述半导体元件的连接用端子与上述布线图案的连接用端子进行对位的工序,所以不妨碍检测上述标记图案,能以良好的连接位置精度对上述半导体元件的连接用端子与布线图案的连接用端子进行对位。而且,按照上述的方法,不需要例如在覆盖上述布线图案的阻焊层内的、使上述布线图案的连接用端子露出的阻焊层开口部的外侧,尽可能离开上述阻焊层形成上述标记图案,使其不妨碍检测上述标记图案。因此,按照上述的方法,由于可在上述绝缘性基片上的由上述绝缘性树脂形成的上述标记图案的半导体元件安装区域或其附近设置上述标记图案,故能够缩小上述半导体装置的外形,同时不需要避开上述标记图案来配置标记图案,并能提高布线的自由度。所以,按照上述的方法,可以提供一种半导体元件的连接用端子和布线基片上布线图案的连接用端子的连接位置精度良好,而且外形尺寸很小的本发明的上述COF型半导体装置。
再有,本发明的布线基片,如上述那样,因为在具有覆盖设置于绝缘性基片上的多个布线图案的阻焊层的、使上述布线图案连接用端子露出的阻焊层开口部的内侧,具有对安装于上述绝缘性基片上的半导体元件的连接用端子和上述布线图案的连接用端子进行对位用的标记图案,故,能够较为容易地获得当向上述绝缘性基片上安装半导体元件时,在由绝缘性树脂形成的半导体元件安装区域形成了其整个上表面被上述绝缘性树脂覆盖的上述标记图案的布线基片。
而且,按照本发明,如上所述,在覆盖设置于绝缘性基片上的多个布线图案的阻焊层内的、使上述布线图案的连接用端子露出的上述布线基板的阻焊层开口部在俯视图上具有由下述部件围成的形状,即:沿着安装于上述绝缘性基片上的半导体元件的长度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;沿着上述半导体元件宽度方向的上述布线图案配设区域设置为与上述布线图案分别交叉的各线段;以及这些线段之间分别延长时,对彼此相邻的上述各线段之间进行连接以便使这些线段通过彼此相邻的线段的延长线的交叉点以内的连接部构成线段,在该阻焊层开口部的外侧,与上述连接部构成线段相面对,具有对上述半导体元件的连接用端子与上述布线图案的连接端子的进行对位用的标记图案,当向上述绝缘性基片上安装半导体元件时,可以很容易地在由绝缘性树脂形成的半导体元件安装区域形成其整个上表面均被上述绝缘性树脂覆盖的上述标记图案的布线基片。
所以,按照上述的各种结构,可以提供一种半导体元件的连接用端子和布线基片上的布线图案连接用端子的连接位置精度良好,而且外形尺寸较小、适用于本发明的上述COF型半导体装置的布线基片。
本发明并不限定于上述的各实施方案,在权利要求书中示出的范围内可以进行各种变更,对分别公开在不同实施方案中的技术手段加以适当组合而得到的实施方案也包含在本发明的技术范围内。
而且,在发明详细说明的项目中所执行的具体实施方案或实施例始终是使本发明的技术内容更加明确,不应只限定于那些具体例并狭义地加以解释,而应该在本发明的精神和下面记载的权利要求书范围内能够进行各种变更并加以实施。

Claims (13)

1.一种半导体装置(20),具有在绝缘性基片(10)上设置了多个布线图案(2)的布线基片(16);以及在该布线基片(16)上经由绝缘性树脂(11)安装的半导体元件(12),将设置于所述半导体元件(12)的多个连接用端子(13)和所述布线图案(2)的各连接用端子(2a)电连接,其特征在于:
在所述绝缘性基片(10)上具有对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1),该标记图案(1)的整个上表面均被所述绝缘性树脂(11)覆盖。
2.按照权利要求1所述的半导体装置(20),其特征在于:所述绝缘性树脂(11)覆盖在覆盖所述布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的整个表面。
3.按照权利要求1所述的半导体装置(20),其特征在于:所述标记图案(1)设置在所述绝缘性基片(10)上的由所述绝缘性树脂(11)形成的半导体元件(12)的安装区域。
4.按照权利要求3所述的半导体装置(20),其特征在于:所述绝缘性树脂(11)覆盖在覆盖所述布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的整个表面。
5.按照权利要求1所述的半导体装置(20),其特征在于:所述标记图案(1)设置在覆盖所述布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的内侧。
6.按照权利要求5所述的半导体装置(20),其特征在于:所述绝缘性树脂(11)覆盖在覆盖所述布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的整个表面。
7.按照权利要求1所述的半导体装置(20),其特征在于:所述标记图案(1)设置在覆盖所述布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的外侧所形成的所述绝缘树脂(11)的填料带(11a)的形成区域。
8.按照权利要求7所述的半导体装置(20),其特征在于:所述阻焊层开口部(4a)在俯视图上具有由下述部件所围成的形状,即:沿着所述半导体元件(12)长度方向的所述布线图案(2)的配设区域并设置为与所述布线图案(2)分别交叉的各线段51、52;沿着所述半导体元件(12)宽度方向的所述布线图案(2)的配设区域并设置为与所述布线图案(2)分别交叉的各线段(53、54);以及连接部构成线段(55、56、57、58),分别延长了这些线段(51、52、53、54)时,对彼此相邻的所述各线段之间进行连接使其通过彼此相邻的线段的延长线的交叉点(P1、P2、P3、P4)内侧,
所述标记图案(1)是在所述阻焊层开口部(4a)的外侧,与连接部构成线段(55、56、57、58)相对置而形成的。
9.按照权利要求7所述的半导体装置(20),其特征在于:所述阻焊层开口部(4a)在俯视图上具有沿着所述半导体元件(12)长度方向的所述布线图案(2)的配设区域设置为与所述布线图案(2)分别交叉的2边(51、52)比其它边(53、54、55、56、57、58)还长的大致八角形状,
所述标记图案(1)与所述阻焊层开口部(4a)的斜边(55、56、57、58)相对置而形成,其中,所述阻焊层开口部(4a)的斜边(55、56、57、58)和所述半导体元件(12)的角部相对置。
10.一种半导体模块(100),其特征在于:具有按照权利要求1到9中任一项所述的半导体装置(20)。
11.一种半导体装置(20)的制造方法,该半导体装置(20)具有下述特征,包括:在绝缘性基片(10)上设置了多个布线图案(2)的布线基片(16);以及经由绝缘性树脂(11)安装在该布线基片(16)上的半导体元件(12),将设置于所述半导体元件(12)的多个连接用端子(13)和所述布线图案(2)的各连接用端子(2a)电连接,在所述绝缘性基片(10)上具有对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1),该标记图案(1)的整个上表面均被所述绝缘性树脂(11)覆盖,其特征在于:
在所述绝缘性基片(10)上配置所述绝缘性树脂(11),使其覆盖所述标记图案(1)的整个上表面的工序;和
经由所述标记图案(1)上的绝缘性树脂(11)来检测所述标记图案(1),并对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位的工序。
12.一种使用于半导体装置(20)的布线基片(16),该半导体装置(20)具有下述特征,包括:在绝缘性基片(10)上设置了多个布线图案(2)的布线基片(16);和经由绝缘性树脂(11)安装在该布线基片(16)上的半导体元件(12),将设置于所述半导体元件(12)的多个连接用端子(13)和所述布线图案(2)的各连接用端子(2a)电连接,在所述绝缘性基片(10)上具有对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1),该标记图案(1)的整个上表面均被所述绝缘性树脂(11)覆盖,其特征在于:
在覆盖设置于绝缘性基片(10)上的多个布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4、4a)的内侧,具有对安装于所述绝缘性基片(10)上的半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1)。
13.一种使用于半导体装置(20)的布线基片(16),该半导体装置(20)具有下述特征,包括:在绝缘性基片(10)上设置了多个布线图案(2)的布线基片(16);和经由绝缘性树脂(11)安装在该布线基片(16)上的半导体元件(12),将设置于所述半导体元件(12)的多个连接用端子(13)和所述布线图案(2)的各连接用端子(2a)电连接,在所述绝缘性基片(10)上具有对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1),该标记图案(1)的整个上表面均被所述绝缘性树脂(11)覆盖,其特征在于:
覆盖设置于绝缘性基板(10)上的多个布线图案(2)的阻焊层(3)的、使所述布线图案(2)的连接用端子(2a)露出的阻焊层开口部(4a)在俯视图上具有由下述部件所围成的形状,即:沿着所述半导体元件12长度方向的所述布线图案2的配设区域设置为与所述布线图案(2)分别交叉的各线段51、52;沿着所述半导体元件12宽度方向的所述布线图案(2)的配设区域设置为与所述布线图案(2)分别交叉的各线段53、54;以及分别延长了这些线段(51、52、53、54)时,对彼此相邻的所述各线段之间进行连接以便使其通过彼此相邻的线段的延长线的交叉点(P1、P2、P3、P4)内侧的连接部构成线段(55、56、57、58),在该阻焊层开口部(4a)的外侧,与连接部构成线段(55、56、57、58)相对置,具有对所述半导体元件(12)的连接用端子(13)和所述布线图案(2)的连接用端子(2a)进行对位用的标记图案(1)。
CNB200510062717XA 2004-03-30 2005-03-30 半导体装置及其制造方法、半导体模块装置以及布线基片 Active CN100552929C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP99768/2004 2004-03-30
JP99768/04 2004-03-30
JP2004099768A JP4024773B2 (ja) 2004-03-30 2004-03-30 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置

Publications (2)

Publication Number Publication Date
CN1677660A true CN1677660A (zh) 2005-10-05
CN100552929C CN100552929C (zh) 2009-10-21

Family

ID=35050069

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510062717XA Active CN100552929C (zh) 2004-03-30 2005-03-30 半导体装置及其制造方法、半导体模块装置以及布线基片

Country Status (5)

Country Link
US (2) US20050218513A1 (zh)
JP (1) JP4024773B2 (zh)
KR (1) KR100708364B1 (zh)
CN (1) CN100552929C (zh)
TW (1) TWI292682B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101479846B (zh) * 2006-06-26 2011-11-23 皇家飞利浦电子股份有限公司 利用已形成的耦合件进行倒装互连
CN101022699B (zh) * 2006-02-14 2012-02-22 日东电工株式会社 布线电路基板及其制造方法
CN101980071B (zh) * 2009-03-10 2012-07-04 华映光电股份有限公司 导线图案以及监控膜材贴附偏差的方法
CN101964339B (zh) * 2009-07-23 2012-08-08 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法
CN102655138A (zh) * 2011-03-01 2012-09-05 格罗方德半导体公司 包含具有整合式对准标记的晶粒密封的半导体装置
CN101510548B (zh) * 2008-02-14 2013-10-02 瑞萨电子株式会社 半导体器件及其制造方法
US8665406B2 (en) 2008-11-10 2014-03-04 Au Optronics Corp. Display integrated circuit chip
CN110060968A (zh) * 2014-09-16 2019-07-26 东芝存储器株式会社 半导体装置
CN110740571A (zh) * 2019-10-30 2020-01-31 武汉天马微电子有限公司 一种电路板
CN112510015A (zh) * 2020-11-30 2021-03-16 上海天马有机发光显示技术有限公司 显示面板以及电子设备
CN112638025A (zh) * 2019-10-08 2021-04-09 南茂科技股份有限公司 可挠性线路基板及薄膜覆晶封装结构
CN113271713A (zh) * 2020-02-17 2021-08-17 颀邦科技股份有限公司 芯片封装构造及其电路板

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
KR101286379B1 (ko) 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8350384B2 (en) 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
WO2006105015A2 (en) 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
JP2007150089A (ja) * 2005-11-29 2007-06-14 Matsushita Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
JP5000310B2 (ja) * 2006-01-12 2012-08-15 新日鐵化学株式会社 Cof用積層板及びcofフィルムキャリアテープ並びに電子装置
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
FR2913529B1 (fr) * 2007-03-09 2009-04-24 E2V Semiconductors Soc Par Act Boitier de circuit integre,notamment pour capteur d'image, et procede de positionnement
KR100924552B1 (ko) * 2007-11-30 2009-11-02 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
TWI372861B (en) * 2008-04-23 2012-09-21 Au Optronics Corp A substrate including check marks and a method of monitoring conductive glue on the substrate thereof
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
TWI412818B (zh) * 2009-09-15 2013-10-21 Chunghwa Picture Tubes Ltd 液晶顯示面板及其走線結構
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
JP5809500B2 (ja) * 2011-09-16 2015-11-11 ルネサスエレクトロニクス株式会社 半導体装置
US8665407B2 (en) * 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN105094447B (zh) * 2011-11-27 2018-01-16 宸鸿科技(厦门)有限公司 触控感测装置及其制造方法
US8710681B2 (en) 2012-05-31 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation rings for blocking the interface between package components and the respective molding compound
US8994898B2 (en) * 2012-10-18 2015-03-31 Shenzhen China Star Optoelectronics Technology Co., Ltd COF base tape and manufacturing method thereof and liquid crystal display module comprising same
JPWO2014155405A1 (ja) * 2013-03-25 2017-02-16 株式会社東芝 配線ケーブルの接続構造、配線ケーブルの接続方法
JP6286911B2 (ja) * 2013-07-26 2018-03-07 セイコーエプソン株式会社 実装構造、電気光学装置及び電子機器
CN104661430A (zh) * 2015-03-17 2015-05-27 京东方科技集团股份有限公司 一种对位标识、电路板和显示装置
TWI657362B (zh) * 2015-03-23 2019-04-21 群創光電股份有限公司 觸控裝置
US10325783B2 (en) * 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
TR201806833T4 (tr) * 2015-06-25 2018-06-21 Gillette Co Llc Bir kişisel bakım ürününün montaj usulü.
EP3109016B1 (en) * 2015-06-25 2018-03-07 The Gillette Company LLC Heating element for a shaving razor
KR102466959B1 (ko) 2015-12-31 2022-11-11 엘지디스플레이 주식회사 유기 발광 표시 장치
CN105702635B (zh) * 2016-03-07 2018-12-21 三星半导体(中国)研究开发有限公司 半导体封装件
US10652956B2 (en) 2016-06-22 2020-05-12 The Gillette Company Llc Personal consumer product with thermal control circuitry and methods thereof
EP3351358B1 (en) 2017-01-20 2019-11-20 The Gillette Company LLC Heating delivery element for a shaving razor
US20180254257A1 (en) * 2017-03-06 2018-09-06 Innolux Corporation Package structure and method of manufacturing package structure
KR101989946B1 (ko) * 2017-12-06 2019-06-14 주식회사 엘비루셈 정렬마크를 구비한 cof 패키지용 필름
JP2019139073A (ja) * 2018-02-09 2019-08-22 株式会社ジャパンディスプレイ 表示装置及び配線基板
US11607820B2 (en) 2018-03-30 2023-03-21 The Gillette Company Llc Razor handle with movable members
CA3092881A1 (en) 2018-03-30 2019-10-03 The Gillette Company Llc Razor handle with movable members
US11691307B2 (en) 2018-03-30 2023-07-04 The Gillette Company Llc Razor handle with a pivoting portion
WO2019191231A1 (en) 2018-03-30 2019-10-03 The Gillette Company Llc Razor handle with a pivoting portion
WO2019191178A1 (en) 2018-03-30 2019-10-03 The Gillette Company Llc Razor handle with movable members
JP2021516577A (ja) 2018-03-30 2021-07-08 ザ ジレット カンパニー リミテッド ライアビリティ カンパニーThe Gillette Company Llc 剃毛かみそりカートリッジ
US11577417B2 (en) 2018-03-30 2023-02-14 The Gillette Company Llc Razor handle with a pivoting portion
EP3546156B1 (en) 2018-03-30 2021-03-10 The Gillette Company LLC Razor handle with a pivoting portion
USD874061S1 (en) 2018-03-30 2020-01-28 The Gillette Company Llc Shaving razor cartridge
BR112020020123A2 (pt) 2018-03-30 2021-01-26 The Gillette Company Llc empunhadura de aparelho de barbear ou depilar com uma porção pivotante
KR102471275B1 (ko) * 2019-01-24 2022-11-28 삼성전자주식회사 칩 온 필름(cof) 및 이의 제조방법
CN110198596B (zh) * 2019-05-27 2021-07-06 上海天马微电子有限公司 一种连接电路板和显示装置
US11302614B2 (en) * 2019-08-23 2022-04-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Chip on film and display device
CN110868799A (zh) * 2019-11-15 2020-03-06 江苏上达电子有限公司 一种透明cof设计方法
TWI754194B (zh) * 2019-12-16 2022-02-01 頎邦科技股份有限公司 電路板
TWI796550B (zh) * 2020-02-26 2023-03-21 頎邦科技股份有限公司 撓性電路板
WO2022005134A1 (ko) * 2020-07-03 2022-01-06 주식회사 아모센스 파워모듈
TWI748668B (zh) * 2020-09-29 2021-12-01 頎邦科技股份有限公司 軟性電路板之佈線結構
TWI758160B (zh) * 2021-04-14 2022-03-11 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60262430A (ja) 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0777227B2 (ja) 1986-12-16 1995-08-16 松下電器産業株式会社 半導体装置の製造方法
JP3256391B2 (ja) * 1994-11-28 2002-02-12 キヤノン株式会社 回路基板構造
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JPH10163588A (ja) 1996-12-03 1998-06-19 Sumitomo Kinzoku Erekutorodebaisu:Kk 回路基板
US6189208B1 (en) * 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3759703B2 (ja) 2001-07-17 2006-03-29 株式会社ルネサステクノロジ Cofフィルムを用いた半導体装置及びその製造方法
JP4211246B2 (ja) 2001-07-23 2009-01-21 日立電線株式会社 配線基板の製造方法
JP3847693B2 (ja) * 2002-09-30 2006-11-22 シャープ株式会社 半導体装置の製造方法
JP3871634B2 (ja) * 2002-10-04 2007-01-24 シャープ株式会社 Cof半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101022699B (zh) * 2006-02-14 2012-02-22 日东电工株式会社 布线电路基板及其制造方法
CN101479846B (zh) * 2006-06-26 2011-11-23 皇家飞利浦电子股份有限公司 利用已形成的耦合件进行倒装互连
CN101510548B (zh) * 2008-02-14 2013-10-02 瑞萨电子株式会社 半导体器件及其制造方法
US8665406B2 (en) 2008-11-10 2014-03-04 Au Optronics Corp. Display integrated circuit chip
CN101980071B (zh) * 2009-03-10 2012-07-04 华映光电股份有限公司 导线图案以及监控膜材贴附偏差的方法
CN101964339B (zh) * 2009-07-23 2012-08-08 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封装体的制造方法
CN102655138A (zh) * 2011-03-01 2012-09-05 格罗方德半导体公司 包含具有整合式对准标记的晶粒密封的半导体装置
CN102655138B (zh) * 2011-03-01 2016-01-20 格罗方德半导体公司 包含具有整合式对准标记的晶粒密封的半导体装置
CN110060968A (zh) * 2014-09-16 2019-07-26 东芝存储器株式会社 半导体装置
CN110060968B (zh) * 2014-09-16 2023-11-03 铠侠股份有限公司 半导体装置
CN112638025A (zh) * 2019-10-08 2021-04-09 南茂科技股份有限公司 可挠性线路基板及薄膜覆晶封装结构
CN110740571A (zh) * 2019-10-30 2020-01-31 武汉天马微电子有限公司 一种电路板
CN110740571B (zh) * 2019-10-30 2021-05-11 武汉天马微电子有限公司 一种电路板
CN113271713A (zh) * 2020-02-17 2021-08-17 颀邦科技股份有限公司 芯片封装构造及其电路板
CN112510015A (zh) * 2020-11-30 2021-03-16 上海天马有机发光显示技术有限公司 显示面板以及电子设备
CN112510015B (zh) * 2020-11-30 2024-02-20 武汉天马微电子有限公司 显示面板以及电子设备

Also Published As

Publication number Publication date
TW200601907A (en) 2006-01-01
JP4024773B2 (ja) 2007-12-19
JP2005286186A (ja) 2005-10-13
US7750457B2 (en) 2010-07-06
TWI292682B (en) 2008-01-11
KR100708364B1 (ko) 2007-04-17
US20080251946A1 (en) 2008-10-16
KR20060044927A (ko) 2006-05-16
CN100552929C (zh) 2009-10-21
US20050218513A1 (en) 2005-10-06

Similar Documents

Publication Publication Date Title
CN1677660A (zh) 半导体装置及其制造方法、半导体模块装置以及布线基片
CN1324701C (zh) 具有窄间距化的内引线的半导体装置
CN1192338C (zh) 电光装置及其制造方法和电子设备
CN1259024C (zh) 用于指纹识别的半导体装置
CN1246899C (zh) 半导体装置
KR100915134B1 (ko) 이미지 센서 카메라 모듈 및 그 제조 방법
JP5746919B2 (ja) 半導体パッケージ
CN1300845C (zh) 半导体装置制造用粘合薄片、以及应用该薄片的半导体装置的制造方法
CN1779951A (zh) 半导体器件及其制造方法
CN1877824A (zh) 半导体器件、层叠式半导体器件和半导体器件的制造方法
CN1532938A (zh) 半导体装置及其制造方法
US9585287B2 (en) Electronic component, electronic apparatus, and method for manufacturing the electronic component
JP2015019031A (ja) イメージセンサの2段階封止方法
CN1529544A (zh) 倒装芯片连接用电路板及其制造方法
CN1834732A (zh) 矩阵型显示装置及其制造方法和热压键合头
CN1723556A (zh) 可叠置的半导体器件及其制造方法
CN1790653A (zh) 电子元件的装配方法、电子装置的制造方法、电路基板及电子设备
CN1338779A (zh) 半导体器件
TW201230256A (en) Microelectronic package with terminals on dielectric mass
JP2008270453A (ja) 半導体装置及び半導体装置の製造方法。
CN1476100A (zh) 摄像机模块及其制造方法
CN1905182A (zh) 电路基板、带凸块的半导体元件的安装结构和电光装置
TW201225274A (en) Imaging device package, method of manufacturing the imaging device package, and electronic apparatus
KR101544844B1 (ko) 와이어드 러버 컨택트 및 그 제조방법
JP2006190987A (ja) パッケージ構造とその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200929

Address after: 1437, Hangdu building, 1006 Huafu Road, Huahang community, Huaqiang North Street, Futian District, Shenzhen City, Guangdong Province

Patentee after: Shenzhen Tongrui Microelectronics Technology Co., Ltd

Address before: Osaka, Japan

Patentee before: Sharp Corp.