CN102655138B - 包含具有整合式对准标记的晶粒密封的半导体装置 - Google Patents

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Abstract

一种包含具有整合式对准标记的晶粒密封的半导体装置，在半导体装置中，用来实施测量工具及类似者的对准制程的对准标记可依据几何组构而位于该晶粒密封区域内，该几何组构仍可保存该晶粒密封的机械整合性，而不致于对编码进入该对准标记内的空间信息妥协。举例来说，L形对准标记可设置在该晶粒密封区域的一个或更多个角落处。

Description

包含具有整合式对准标记的晶粒密封的半导体装置
技术领域
一般而言，本发明是关于集成电路的领域，且尤关于形成在半导体装置的金属化系统中的对准标记及晶粒密封结构。
背景技术
今日的全球市场迫使大量产品的制造者，以低价供应高品质产品。因此，改进良率及制程效率并因此最小化生产成本是重要的。此在半导体制作的领域中，尤为真实，这是因为首要之务在于结合尖端科技及大量生产技术。因此，半导体生产者的目标为降低原料和消耗品的消耗，但与此同时又能改进制程工具利用性，这是由于在现代半导体设施中，设备是必需的，而该设备非常贵并且代表总生产成本的主要部分。因此，高工具利用性并结合高产品良率(也就是，高的好装置对瑕疵装置的比率)可导致增加的获利性。
集成电路通常是以自动化或半自动化设施加以制造，其中，在完成该装置前，产品会通过为数甚多的制程及度量步骤。半导体装置必需经过的制程步骤及度量步骤的数量及类型，视将要制作的半导体装置的细节而定。集成电路的有用制程流程可包含复数个摄影平版术步骤，以将特定装置层的电路图案成像至光阻层中，该光阻层接着被图案化，以形成进一步制程中所使用的光阻掩膜，该光阻掩膜通过例如蚀刻、布植、沉积、研磨及退火制程及类似者，以在所考虑的该装置层中形成装置特征。因此，一层复一层，复数个制程步骤是依据特定平版式掩膜加以实施，该特定平版式掩膜是针对该特定装置的各种层而设定的。举例来说，精密的CPU需要数百个制程步骤，每一个制程步骤均必需在特定的制程余裕内加以实现，以实践所考虑的该装置的规格。
为了这个理由，通常获得复数个测量数据，以控制该生产制程，例如，平版印刷术制程及类似者，其可通过提供专属的测试结构加以完成，该测试结构通常位于该真正晶粒区域内或位于该真正晶粒区域外的区域中。对应的外部该晶粒区域也称为框架区域，其可用来于分离该个别的晶粒区域时，切割该基板。在用来完成半导体装置(例如，CPU及类似者)的该复杂制造程序期间，会因为为数甚多的复杂制造制程，故通过例如检测工具及类似者而创造出无法计数的测量数据，该复杂的制造制程的相互相依性可能很不容易接近，以致于通常会针对特定制程或程序而建立工厂目标，其中，假定这些目标数值可提供制程窗口，以获得该完成装置所希望的最终电性行为。也就是说，该复杂的个别制程或相关程序可依据个别的联机测量数据，来加以监视及控制，以致于该对应的制程结果可维持在该特定的制程余裕内，其接着依据所考虑的该产品的最终电性性能加以决定。因此，有鉴于依据该最终电性性能而增强整体制程控制并适当地将各种制程当作目标，可依据在该框架区域中所提供的专属测试结构，来创造从该晶粒区域内所获得的光学检测数据及电性测量数据。
在精密的半导体装置中，不仅对应的半导体层中及上方所形成的该电路组件需要完整的监视，该半导体装置的该金属化系统由于非常复杂，因此也同样需要精密的制程及材料监视技术。由于含半导体电路特征(例如，晶体管及类似者)的关键尺寸的持续缩减，该金属化系统中的该装置特征在关键尺寸及电性性能方面，也必需继续地增强。举例来说，由于该装置层次中增加的包装密度，该电路组件(例如，晶体管及类似者)需要复数个堆栈的金属化层，其可包含金属线及对应的通孔，以提供所考虑的该半导体装置复杂的打线系统。提供不太高数量的堆栈金属化层和复数个与制程相关的挑战有关，从而需要有效的监视及控制策略。举例来说，在精密的应用中，通过使用具有低介电常数的介电材料并结合高导电性的金属(例如，铜、铜合金及类似者)，该金属化系统中的电性性能通常可予以增加。由于用来依据减少电容率的介电材料(也称为低介电系数介电质)及高度导电性金属(例如，铜)而形成金属化系统的制造制程可包含复数个非常复杂的制造步骤，因此，通常需要持续地验证该制程结果，以监视该金属化系统的整体电性性能以及相关制造策略的性能。
在该生产制程的各种阶段期间将要实施在半导体装置上的测量制程通常是依据自动化测量系统来加以实施，在该自动化测量系统中，有实作适当的对准机制，以适当地针对该真正的晶粒区域或框架区域而调整该测量地点。举例来说，许多光学检测技术(例如，椭圆偏光术(elipsometry)、散射测量术(scatterometry)及类似者)非常依赖自动化对准程序，以识别晶粒区域内的适当区域或识别个别的测试结构。为达此目的，一般而言，适当的对准标记是位于该晶粒区域的角落处或附近，该对准标记具有特性化形状(例如，十字形组构)，其可被所考虑的检测工具或测量工具的对准机制有效地识别。以这种方式，由所考虑的测量工具所提供的真正检测场或测量埸可因此针对该对准标记而适当地定位，其中，通常将该对准标记与由该测量工具所接近的该真正测量埸之间的特定侧向距离列入考虑。因此，在许多案例中，所希望选择的真正测量地点尽可能越大越好，以具有检测或测量该整个晶粒区域、或至少非常大部分的该晶粒区域的能力。
如上所讨论的，一般而言，该半导体晶粒区域是以数组形式设置于适当的基板上，其中，该框架区域可提供该个别晶粒区域适当的侧向偏移(lateraloffset)，以在分离该个别晶粒区域时，致能该基板的适当切割。另一方面，这些划线(scribeline)的宽度，可希望地予以减小，以免不当地浪费可贵的芯片面积。在另一方面，切割该基板的制程会因为钻石刀锋(diamondsawblade)在切割该基板上的机械互动，而对该晶粒区域有显着的影响。为了这个理由，一般而言，晶粒密封是设置在该真正晶粒区域的周界处，以提供机械性“阻障”，其在该切割制程期间，应可避免、或至少显着地降低该机棫影响的效应。尤其是，在结合高度精密的金属化系统下，该晶粒密封的该机械性阻障效应是非常重要的，这是由于一般而言，相较于传统的介电材料(例如，氮化硅、二氧化硅及类似者)，低介电系数介电材料及ULK(超低介电系数)材料(其在复杂的金属化系统中有增加的使用量)可具有减少的机械强度。该晶粒密封可因此以适当的金属特征形式予以设置，该金属特征可形成适当的网络，以被牢固地连接并嵌埋于该介电材料中，该金属特征并可适当地延伸经过该金属化层而进入该半导体材料，以在该晶粒区域的周界处，提供足够的机械强度。为了提供该需要的机械特性，一般而言，特定的“金属密度”必需提供在该晶粒密封区域内，并且，此区域于该晶粒区域必需确保具有适当的机械整合性时，也必需有特定的宽度。
然而，其结果变成，提供机械性稳定的晶粒密封及对准标记(其可允许该真正晶粒区域有较优的可接近性)可能无法兼容于传统的设计及策略，以下将参照图1a-1c而加以详细描述。
图1a示意地例示半导体基板150的一部分的上视图，该部分上形成有复数个半导体晶粒区域100，例如，晶粒区域100a、…、100c。如所指示的，这些晶粒区域是以数组形式设置，其中，这些晶粒区域之间具有适当的侧向间隔，其是指示为框架区域或划线151y、151x。应体会到，为了方便起见，该晶粒区域100及该框架区域151y、151x的侧向尺寸并非按照真正的比例绘示。此外，各个该晶粒区域可包含晶粒密封区域120，其可了解为各个晶粒区域100的周界处的区域，在该区域中，特定密度的金属特征可设置在该基板150上方所形成的金属化系统的各个金属化层中。因此，该晶粒密封区域120围绕真正的内晶粒区域或“作用(active)”区域110，在该区域中，将设置该真正的电路组件及可能任何测试结构。然而，应体会到，任何测试结构(未显示)均可设置在该框架区域151y、151x内，只要该测试结构所获得的测试结果，对于估计真正内晶粒区域110及个别的制造制程而言，被认为是适当的即可。此外，如所显示的，通常设置一个或更多个对准标记130(例如，十字形)，并具有适当的侧向尺寸，以准备好被检测工具(或者，一般而言，测量及制程工具及类似者)的自动化对准机构加以认识。
图1b示意地例示晶粒区域100的一部分的更详细视图。如所显示的，该晶粒密封区域120可包含复数个适当金属特征122(例如，金属线部分，通孔及类似者)，对于完成该希望的高金属密度及致能机械地稳定连接至任何下覆及上覆另外金属化层而言，该复数个适当金属特征122被认为是适当的。如所显示的，该晶粒密封区域120可包含外边界120o及内边界120i，其定义该晶粒密封区域120的有效宽度120w。应体会到，一般而言，周界120o、120i可依据布局标准(例如，非功能性金属特征及类似者的呈现)加以定义。一般而言，宽度120w在围绕该整个晶粒密封区域120的任何位置处可实质地相等。再者，该对准标记130是位于靠近该晶粒密封区域120，也就是，该晶粒密封区域120的角落区域。因此，在实施自动化对准制程时，一般而言，由所考虑的该测量工具所提供的该真正检测场或测量场110a的特定侧向偏移，对于该对准标记130的位置而言是需要的。在此案例中，该真正内晶粒区域110的周界区域因此是在该真正测量场110a外，并因此有兴趣的测量或检测制程无法接近。为了这个理由，经提出在该内晶粒区域110外的该对准标记，然而，其可不当地影响该划线的组构，也就是，一般而言，需要增加宽度及/或必需重新组构对应的测试结构及类似者。
图1c示意地例示依据另外的不同建议的该晶粒区域100的该部分的上视图，其中，该对准标记130是“整合(integrated)”进入该晶粒密封区域120。因此，该真正检测场110a可位于更靠近该晶粒密封区域120，从而致能测量该晶粒区域110内的放大区域，然而，其中，会获得显着减少宽度120r的该晶粒密封区域120，以及因此获得显示减少的机械强度。因此，在切割该基板150(比较图1a)时，可产生显着机械损坏，除非该对应的划线的宽度增加，从而显着地减少该整体制程生产量(throughput)。
有鉴于以上所描述的情况，本发明是关于半导体装置，其中，对准标记是以位置充足的方式予以设置，但避免、或至少减少以上所识别的一个或更多个该等问题的效应。
发明内容
大致上，本发明提供一种半导体装置，其中，晶粒密封所需的机械稳定性可予以保存，但与此同时，可放置适当的对准标记，以致能该内晶粒区域的较优的监视，而不致于妥协对准准确性并需要增加的划道宽度。
为达此目的，该对准标记可设置有相关于其上视图的适当形状，以被设置在至少部分该晶粒密封区域内及在该晶粒密封区域内(在此处所揭露的一些实施例中)，然而，却没有不当地影响其机械稳定性。为了这个目的，该对准标记可位于该晶粒密封区域的角落部分处或靠近该角落部分，一般而言，在该角落部分中具有增加的宽度，其中，该对准标记可设置有适当地成形、伸长、作出标记的部分，相较于该剩余的晶粒密封区域，该部分具有显着减少的宽度。举例而言，于一个例示半导体装置中，该等标记部分的各者的宽度是小于该晶粒密封区域的宽度的30％，又，一般而言，该晶粒密封区域的宽度是在5微米至25微米的范围内。此外，该对准标记的几何特性可加以选择，以使适当的对准制程得以实施，其中，如果希望的话，可针对各种对准部分及/或各种对准标记，选择不同的几何组构，以提供在该对准制程期间可使用的额外信息。
此处所揭露的一个例示半导体装置包含形成半导体层，其形成在基板上方并且包含复数个电路组件。金属化系统是形成在该半导体层上方并且包含复数个金属化层。此外，该半导体装置包含晶粒密封区域，该晶粒密封区域是定义在至少一个该复数个金属化层中并且划定晶粒区域，其中，该晶粒密封区域包含邻近该晶粒区域的内边界及邻近框架区域的外边界，其中，该内及外边界决定该晶粒密封区域的宽度。此外，该半导体装置包含形成在至少一个该复数个金属化层中的该晶粒密封区域内的晶粒密封。举例而言，于一个例示半导体装置中，该等晶粒密封区域的宽度是实质相等并且均在5微米至25微米的范围内。此外，该半导体装置包含对准标记，该对准标记形成在该晶粒密封区域内侧向邻近一部分该晶粒密封，其中，该对准标记包含第一伸长标记部分及第二伸长标记部分，其宽度小于该晶粒密封的该部分的宽度，优选为该第一及第二伸长标记部分的宽度小于该晶粒密封区域的宽度的30％。
此处所揭露的另外例示半导体装置包含半导体层，其形成在基板上方并且包含复数个电路组件。此外，该半导体装置包含金属化系统，其形成在该半导体层上方并且包含复数个金属化层。此外，切割区域是定义在至少一个该复数个金属化层中并且划定晶粒区域，其中，该晶粒密封区域包含邻近该晶粒区域的内边界及邻近框架区域的外边界。再者，该内及外边界决定该晶粒密封区域的宽度。举例而言，于一个例示半导体装置中，该等晶粒密封区域的宽度是实质相等并且均在5微米至25微米的范围内。此外，该半导体装置包含晶粒密封，该晶粒密封形成在至少一个该复数个金属化层中的该晶粒密封区域内。再者，对准标记是形成在至少该晶粒密封区域内侧向邻近该外边界，其中，该对准标记包含第一伸长标记部分及第二伸长标记部分，举例而言，该第一及第二伸长标记部分的宽度小于该晶粒密封区域的宽度的30％。
此处所揭露的又一例示半导体装置包含对准标记，该对准标记形成在晶粒密封区域中并且包含连接至第二伸长标记部分的第一伸长标记部分。此外，该第一及第二伸长标记部分各者均对准且形成侧向邻近该晶粒密封区域的外边界。
附图说明
本发明的另外实施例是定义在附加的图式中，并且当参考伴随的图式，该实施例以接下来的详细描述，将变得明显，其中，
图1a-1c示意地例示半导体基板包含晶粒区域的部分的上视图，其中，该晶粒区域包含依据传统几何概念所设置的对准标记及晶粒密封；
图2a-2d示意地例示依据例示实施例半导体晶粒区域包含晶粒密封区域及整合式对准标记的部分的上视图，该晶粒密封区域具有晶粒密封；
图2e示意地例示依据例示实施例包含晶粒密封及两个或更多个对准标记的半导体晶粒区域的上视图，该等对准标记可具有不同的组构，以致能较优的对准准确性；
图2f示意地例示依据例示实施例晶粒密封区域具有整合式对准标记的部分的上视图；以及
图2g示意地例示依据又一例示实施例的该半导体装置的截面视图，该半导体装置包含复数个金属化层及整合式对准标记，该等金属化层具有形成于其中的晶粒密封。
具体实施方式
虽然本发明是参考接下来的详细描述及图式中所例示的实施例来加以描述，然而，应了解到，该接下来的详细描述及图式并不打算用来将本发明限制至所揭露的特别例示实施例，反而是该描述的例示实施例仅将原理作为例子，如该附加的权利要求中所描述的。
本发明提供半导体装置，其中，对准标记或两个或更多个对准标记可有效地位于、或至少部分位于晶粒密封区域内，以针对任何测量工具或制程致能增加的测量或检测场或一般而言的制程场，然而，却没有不当地妥协该晶粒密封的机械稳定性。为达此目的，可形成适当地成形的对准标记(例如，包含伸长的标记部分)，在一些例示实施例中，该对准标记有利地靠近该晶粒密封区域的外边界，并具有显着地小于该个别晶粒密封区域部分中剩余的晶粒密封的宽度的宽度。因此，任何划线的几何组构可能不必要加以改变，并且可加以选择，以在该晶粒区域的整合性与该半导体基板中的低区域消耗之间获得希望的妥协，这是由于晶粒密封仍然可在该切割制程期间，提供该需要的机械稳定性。通过提供适当的伸长的标记部分，其设置方式使得宽度的不当侧向增加及因此该对应的晶粒密封的宽度的不希望的不当减少可能避免。为达此目的，在一些例示实施例中，该伸长的标记部分是适当地组构及设置，以实质地对准该晶粒密封区域在其角落部分处的外边界，其中，可因该角落处一般地增加的宽度，而局部地提供增加的机械稳定性。因此，对于非角落区域中给定宽度的该晶粒密封区域而言，可在该晶粒密封区域的该角落部分中保存实质相同的机械稳定性，但于此同时，适当地整合该对准标记。在一些例示实施例中，该伸长的标记部分可设置有不同的几何特性(例如，宽度及/或长度)，以为了“编码(encode)”额外的空间信息(例如，相关于晶粒区域及类似者的对应侧)，从而提供高度有效的对准流程。此外，该对准标记可依据任何适当的金属特征，而设置在该晶粒密封区域内，该金属特征可通过自动化对准机制而被良好检测，并可有效地被并入至该晶粒密封区域中。举例来说，如果该晶粒密封可包含复数个“密封环”，则该伸长的标记部分可有效地取代一个或更多个这些晶粒密封环的个别部分。
参考图2a-2g，现在将详细地描述另外的例示实施例，其中，如果需要的话，也参考图1a-1c。
图2a示意地例示半导体装置200的上视图，其可了解为代表在适当半导体基板内的一部分晶粒区域数组的晶粒区域，也如先前参考图1a中的该基板150及该晶粒区域100所讨论的。因此，该晶粒区域200可包含真正内晶粒区域210，其被晶粒密封区域220所围绕，而该晶粒密封区域220接着将该晶粒区域200与对应的框架区域(例如，由划线251y、251x所指示的)分离，也如先前参考图1a所解释的。该晶粒密封区域220可包含内边界220i，该内边界220i代表该内晶粒区域210的周界，并且可由例如金属特征及类似者所定义，该晶粒密封区域220也可包含特定地带，在该特定地带中，没有设置真正的电路组件。类似地，可设置外边界220o，以将该晶粒密封区域220与该对应的划线251y、251x分离。因此，该晶粒密封区域220的角落部分220c的外部的宽度(由220w所指示的)可由该内边界220i与该外边界220o之间的侧向距离加以决定。如先前所讨论的，一般而言，非角落部分的该宽度220w可选择为实质相同，而不管该晶粒区域200内的位置为何。然而，应体会到，基本上，此处所揭露的原则也可应用于装置组构，在该装置组构中，该晶粒密封区域220的线性部分(例如，沿着该划线251x及该划线251y)基本上可具有不同的宽度。再者，对准标记230可设置至少部分在该晶粒密封区域220内，也就是，至少一部分该对准标记230可予以设置，以在由周界220i、220o所定义的该宽度220w内。在图2a所显示的实施例中，该对准标记230可形成在该区域220内。应体会到，该区域220将了解是由该内及外边界220i、220o(也就是，它们个别的延伸，如该虚线所指示的)所几何性定义的区域。因此，由该虚线所描绘的该区域也被认为是该晶粒密封区域220的一部分，其中，然而，真正的晶粒密封222(也就是，适当金属特征的适当配置)可排除在该区域之外，在该区域处，该对准标记230是设置在该内及外边界220i、220o内。该对准标记230可包含第一伸长部分231及第二伸长部分232，在一个实施例中，该第一伸长部分231及该第二伸长部分232是彼此连接在一起，以形成图2a的上视图中的“L形”组构。此外，在此例示实施例中，该等标记部分231、232彼此直接地连接在一起，但在其它案例中，形成该部分231、232的对应装置结构(例如，金属特征，或介电特征(如果认为适当的话))可彼此分离。此外，在一些案例中，该伸长部分231、232可具有相同的几何参数(例如，长度231l、232l及宽度231w、232w)，但在其它案例中，这些伸长部分可至少在一个这些参数中彼此相异。
一般而言，伸长部分在此应用中是了解为任何有所区别(distinct)的装置特征(例如，金属区域)，其具有一个沿着第一侧向方向的侧向尺寸，该侧向尺寸在沿着该第一侧向方向的任何位置处均大于沿着第二垂直侧向方向的第二尺寸。像平常一样，该前者侧向尺寸称为长度，但该较小的侧向尺寸则称为宽度。然而，应领会到，部分231、232的一般伸长组构也可包含一种其内可设置局部地“延伸区域”的组构，从而局部地增加该宽度，然而，没有一般地改变该个别部分231、232的整体伸长组构。
因此，该对准标记230的该几何组构，会因为该有所区别的部分231、232，而致能被自动化对准系统有效识别，该部分231、232可具有相对于该真正晶粒密封222的适当侧向偏移，然而，却没有不当地超出该外边界220o，如图2a所显示的，以在该晶粒密封区域内。就这方面而言，“在…内(within)”是了解为该对准标记230(也就是，该对应的部分231、232)可延伸至该外边界220o并且因此可代表该晶粒密封区域220的此区域中的外边界。
图2b示意地例示依据另外例示实施例的该装置200，其中，该对准标记230可通过针对该部分231、232使用至少一个不同的几何参数，而提供“非对称”组构。举例来说，在所显示的实施例中，该长度231l可不同于该长度232l，从而将额外的空间信息编码进入该对准标记230。举例来说，以此方式，该对准标记230可指示该晶粒区域200的特定侧。此外，如所指示的，由该伸长部分231、232所定义的角度α可实质地符合由该晶粒密封区域220在其角落区域220c所定义的对应角度β。以此方式，该伸长部分231、232是实质地对准该外边界220o，从而避免被任何该伸长部分231、232不当“穿透(penetration)”该邻近漏极区域。在另一方面，通过将该部分231、232适当地对准至该外边界220o，该晶粒密封区域220内的不当“消耗”可予以避免。应注意到，该角度α是了解为由显示于图2b中的上视图中的部分231、232或其延伸所定义的角度，其中，该角度小于180°。于另一个例示半导体装置中，该角度α不小于80度。
此外，在一些例示实施例中，部分231、232的该宽度231w、232w可选择小于该真正晶粒密封222的该宽度220w的大约百分之30。以此方式，该整体机械稳定性可实质地不显着妥协，这是由于在该角落部分220c中，该有效宽度(由220t所指示的)可通过例如1.44的因子，而增加大约百分之44(2的平方根)，从而在该角落部分220c的附近增加机械强度。因此，通过将该部分231、232的该宽度限制为大约百分之30，在该宽度220t处及其附近的整体稳定性可因此实质地对应于该机械稳定性，如在该晶粒密封区域220的该剩余非角落部分中所获得的。
图2c示意地例示依据另外例示实施例的该装置200的上视图，其中，该晶粒密封220可包含修正的“角落部分”，如220a所指示的，其中，一个或更多个伸长区域部分是在大于90°的角度α下予以连接，以避免单一90°角度。以此方式，该对准标记230可设置在例如该部分220a的至少一个该等对应的角落处，以致于该部分231、232也将该角度α定义为大于90°。在此案例中，将一个对准标记230设置在该部分220a的一个角落中可提供额外的空间信息，这是由于在此案例中，该对准标记230可以“非中心”配置予以放置。对于该部分231、232的该几何参数而言，相同的标准也可应用，如先前所讨论的。
图2d示意地例示依据另外例示实施例的该装置200，其中，可设置复数个晶粒密封“环”222b、…、222e，以在该区域220内形成该真正晶粒密封222。可设置该等个别的环状地配置的区域222b、…、222e，以确保该需要的机械稳定性，其中，一个或更多个这些环状部分可被该对准标记230“中断(disrupted)”。在图2d所显示的范例中，该最外的“环”222b可在该角落区域220中被中断，以提供该对准标记230，其中，如果希望的话，则该部分231、232的一者或两者的宽度可加以选择，以延伸超越该外边界220o。在其它案例中，该部分231、232可设置在该区域220内，如先前所讨论的。此外，如果需要的话，针对该对准标记230的适当光学特性，两个或更多个该等“环”222b、…、222e可适合被中断，然而，仍保存该剩余非中断晶粒密封环的足够机械稳定性。
图2e示意地例示依据另外实施例的该半导体装置200上视图，其中，两个或更多个对准标记230a、…、230d可设置在该晶粒密封区域220内。为达此目的，可设置任何适当数量(例如，两个或四个)对准标记。在一些例示实施例中，如图2e所显示的，至少两个该等对准标记230a、…、230d具有不同的几何组构，以为了提供额外的空间信息，从而在该个别的对准标记的位置与该对应的内晶粒区域210之间致能关联性(correlation)。举例来说，该伸长部分的该长度的结合可独特地定义，以致能对该内晶粒区域210的个别角落的关联性。以此方式，该晶粒区域210内的任何位置均可依据两个对应标记加以决定。如果认为适当的话，可应用额外的对准标记，以进一步加强整体对准准确性及可靠性。
图2f示意地例示该装置200的放大上视图，也就是，一部分该晶粒密封区域220。如所显示的，该晶粒密封222可包含复数个金属特征223(例如，线部分)，其可适当地连接，以提供高金属密度，并且也确保该需要的机械稳定性。再者，如所显示的，该金属特征223可适当地偏离于该对准标记230，如致能该对准标记230的有效光学检测所需要的。也就是，该金属特征223(也就是，该真正晶粒密封222)之间的侧向距离是经过选择，以使所考虑的对应制程工具(也就是，它的对准机制)可可靠地检测该金属特征223与该对准标记的该部分231、232之间的光学行为中的差异。此外，如以上所解释的，可选择该部分231、232的侧向尺寸，以没有不当地减少该剩余金属特征223的宽度，只要该部分231、232的机械稳定性被认为是显着地小于该剩余的晶粒密封222。
图2g示意地例示该装置200的截面视图，该装置200可包含适当的基板201(例如，硅基板、硅/锗基板、或一般而言用来在其上形成半导体层202的任何适当的承载材料)，在该基板201中及上方可形成适当的电路组件203。此外，该装置200可包含金属化系统260，该金属化系统260接着可包含复数个金属化层205、208、209以及适当的接触层级204，以适当地将该金属化系统260连接至该电路组件203。如以上所讨论的，一般而言，该晶粒密封区域220可设置在每一个该等金属化层205、…、209中，以形成金属特征的机械性稳定网络，该金属特征最终可经由接触层级204而连接至该半导体层202。举例来说，为了方便起见，是例示一些该等金属特征223。类似地，该对准标记230可形成在该晶粒密封区域220内，如以上所讨论的，并且可设置在该系统260的至少一个该等金属化层中，视该制程要求而定。举例来说，在金属化层中(其不见得需要经过自动化对准程序)，该对准标记230的该对应金属特征可予以删除，并且可被该对应的金属特征223取代。
如图2g所显示的该半导体装置200可依据任何适当的制造技术加以形成。举例来说，该电路组件203可依据该需要的制造策略及设计规则加以设置，在精密的半导体装置中，其需要不大于50纳米的关键尺寸。之后，该接触层级204可依据适当的介电材料或材料系统并结合用来形成该介电材料中的接触组件207的图案化策略加以形成。与此同时，也可针对该晶粒密封区域220提供适当的接触组件。之后，可以例如广为人知的使用镶嵌技术的制程技术(如果是考虑依据铜的精密金属化系统)，来设置该复数个金属化层205、…、209。在图案化用来连接该电路组件203和该金属特征223及该对准标记203的该金属特征233(如果在该对应的金属化层中需要的话)的该对应的金属特征206的期间，可应用适当的平版印刷术掩膜，以为了将该对准标记230的该希望的几何组构及其在该晶粒密封区域220的位置列入考虑，如以上所讨论的。
其结果就是，本发明提供一种半导体装置，其中，该对准标记可位于该晶粒密封区域内，而不致于对其机械稳定性显着地妥协。与此同时，任何需要的空间信息可有效地被编码进入该对准标记，以为了在任何测量或生产制程(其中，测量地点或制程地点必需在该装置的该内晶粒区域内被接近)期间，得以确保可靠的对准程序。
对于本领域中的熟习技术者而言，在看过此描述后，本发明的进一步修改及变化将变得明显。因此，该描述将被解读为仅供例示，并且其目的是在于教示本领域中的熟习技术者实现本发明的一般方式。将了解到此处所显示及描述的形式将作为目前的较佳实施例。

Claims (20)

1.一种半导体装置，包含：
半导体层，形成在基板上方并且包含复数个电路组件；
金属化系统，形成在该半导体层上方，该金属化系统包含复数个金属化层；
晶粒密封区域，定义在至少一个该复数个金属化层中并且划定晶粒区域，该晶粒密封区域包含邻近该晶粒区域的内边界及邻近框架区域的外边界，该内及外边界决定该晶粒密封区域的宽度；
晶粒密封，形成在该至少一个该复数个金属化层中的该晶粒密封区域内；以及
对准标记，形成在该晶粒密封区域内侧向地邻近一部分该晶粒密封，该对准标记包含第一伸长标记部分及第二伸长标记部分，该第一及第二伸长标记部分各者的宽度均小于该晶粒密封的该部分的宽度，该第一及第二伸长标记部分被间隔开并平行于在该晶粒密封区域的一个角落区域的各自的边缘，并以该第一及第二伸长标记部分所定义的角度α连接，该角度α实质地符合由该晶粒密封区域在该角落区域的该晶粒边缘所定义的对应角度β，
其中，该第一及第二伸长标记部分设置有不同的几何特性，以编码相关于该晶粒区域的对应侧的额外的空间信息，从而提供高度有效的对准流程，以及
其中，该第一及第二伸长标记部分依据该复数个金属化层的金属特征而设置在该晶粒密封区域内，以致于该复数个金属化层的该金属特征通过自动化对准机制而被良好检测，并有效地被并入至该晶粒密封区域中。
2.如权利要求1所述的半导体装置，其中，该角度α不小于90°。
3.如权利要求1所述的半导体装置，其中，该对准标记由该第一及第二标记部分组成。
4.如权利要求1所述的半导体装置，其中，该第一伸长标记部分具有第一长度，而该第二伸长标记部分具有不同于该第一长度的第二长度。
5.如权利要求1所述的半导体装置，其中，该第一及第二伸长标记部分的该各者是位于邻近该晶粒密封区域的该外边界。
6.如权利要求1所述的半导体装置，其中，该晶粒密封区域的宽度是在5微米至25微米的范围内。
7.如权利要求6所述的半导体装置，其中，该第一及第二伸长标记部分的各者的宽度是小于该晶粒密封区域的宽度的30％。
8.如权利要求1所述的半导体装置，其中，两个或更多个对准标记是形成在该晶粒密封区域内。
9.如权利要求8所述的半导体装置，其中，至少两个该两个或更多个对准标记具有不同的几何布局。
10.一种半导体装置，包含：
半导体层，形成在基板上方并且包含复数个电路组件；
金属化系统，形成在该半导体层上方，该金属化系统包含复数个金属化层；
晶粒密封区域，定义在至少一个该复数个金属化层中并且划定晶粒区域，该晶粒密封区域包含邻近该晶粒区域的内边界及邻近框架区域的外边界，该内及外边界决定该晶粒密封区域的宽度；
晶粒密封，形成在该至少一个该复数个金属化层中的该晶粒密封区域内；以及
对准标记，形成在至少部分该晶粒密封区域内侧向地邻近该外边界，该对准标记包含第一伸长标记部分及第二伸长标记部分，该第一及第二伸长标记部分被间隔开并平行于在该晶粒密封区域的一个角落区域的各自的边缘，并以该第一及第二伸长标记部分所定义的角度α连接，该角度α实质地符合由该晶粒密封区域在该角落区域的该晶粒边缘所定义的对应角度β，
其中，该第一及第二伸长标记部分设置有不同的几何特性，以编码相关于该晶粒区域的对应侧的额外的空间信息，从而提供高度有效的对准流程，以及
其中，该第一及第二伸长标记部分依据该复数个金属化层的金属特征而设置在该晶粒密封区域内，以致于该复数个金属化层的该金属特征通过自动化对准机制而被良好检测，并有效地被并入至该晶粒密封区域中。
11.如权利要求10所述的半导体装置，其中，该第一及第二伸长标记部分的宽度小于该晶粒密封区域的宽度的30％。
12.如权利要求10所述的半导体装置，其中，该晶粒密封的第一部分是侧向地形成邻近该第一伸长标记部分，而该晶粒密封的第二部分是侧向地形成邻近该第二伸长标记部分。
13.如权利要求10所述的半导体装置，其中，该角度α不小于80度。
14.如权利要求10所述的半导体装置，其中，该对准标记是由该第一及第二伸长标记部分所组成。
15.如权利要求10所述的半导体装置，其中，该等晶粒密封区域的宽度是实质相等并且均在5微米至25微米的范围内。
16.如权利要求10所述的半导体装置，复包含至少一个第二对准标记形成在该晶粒密封区域内，其中，该至少一个第二对准标记是侧向地位于邻近该外边界。
17.如权利要求10所述的半导体装置，其中，该晶粒密封包含两个或更多个环状密封环，彼此侧向地形成邻近在该晶粒密封区域内，其中，该第一及第二标记部分取代该两个或更多个密封环的最外者的一部分。
18.一种半导体装置，包含：
对准标记，形成在晶粒密封区域中，该对准标记包含连接至第二伸长标记部分的第一伸长标记部分，该第一及第二伸长标记部分的各者均对准并且侧向地形成邻近该晶粒密封区域的外边界，该第一及第二伸长标记部分被间隔开并平行于在该晶粒密封区域的一个角落区域的各自的边缘，并以该第一及第二伸长标记部分所定义的角度α连接，该角度α实质地符合由该晶粒密封区域在该角落区域的该晶粒边缘所定义的对应角度β，
其中，该第一及第二伸长标记部分设置有不同的几何特性，以编码相关于晶粒区域的对应侧的额外的空间信息，从而提供高度有效的对准流程，以及
其中，该第一及第二伸长标记部分依据复数个金属化层的金属特征而设置在该晶粒密封区域内，以致于该复数个金属化层的该金属特征通过自动化对准机制而被良好检测，并有效地被并入至该晶粒密封区域中。
19.如权利要求18所述的半导体装置，其中，该第一及第二伸长标记部分的各者的宽度小于该晶粒密封区域的宽度的30％。
20.如权利要求18所述的半导体装置，其中，该晶粒密封区域的宽度是在5微米至25微米的范围内。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
CN104051486B (zh) * 2013-03-13 2017-12-19 台湾积体电路制造股份有限公司 用于半导体器件的具有圆角的密封环结构
US9530813B2 (en) * 2013-03-13 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with rounded corners for semiconductor devices
US9048246B2 (en) * 2013-06-18 2015-06-02 United Microelectronics Corp. Die seal ring and method of forming the same
JP6358240B2 (ja) * 2015-11-19 2018-07-18 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US10546822B2 (en) * 2017-08-30 2020-01-28 Globalfoundries Inc. Seal ring structure of integrated circuit and method of forming same
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
CN111524836B (zh) 2019-02-13 2021-08-27 长江存储科技有限责任公司 用于在半导体制造中定位图案的标记
CN114167695B (zh) 2020-09-11 2022-11-22 长鑫存储技术有限公司 对准标记评估方法及对准标记评估系统
US11740418B2 (en) 2021-03-23 2023-08-29 Globalfoundries U.S. Inc. Barrier structure with passage for waveguide in photonic integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777392A (en) * 1995-03-28 1998-07-07 Nec Corporation Semiconductor device having improved alignment marks
CN1677660A (zh) * 2004-03-30 2005-10-05 夏普株式会社 半导体装置及其制造方法、半导体模块装置以及布线基片
CN101246859A (zh) * 2007-02-13 2008-08-20 台湾积体电路制造股份有限公司 半导体结构与半导体芯片

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998295A (en) * 1996-04-10 1999-12-07 Altera Corporation Method of forming a rough region on a substrate
TW559894B (en) * 2002-09-19 2003-11-01 Au Optronics Corp A mask with alignment mark and a method of detecting with the same
TW200507279A (en) * 2003-07-16 2005-02-16 Adv Lcd Tech Dev Ct Co Ltd Thin-film semiconductor substrate, method of manufacturing the same; apparatus for and method of crystallization;Thin-film semiconductor apparatus, method of manufacturing the same;
US7202550B2 (en) * 2004-06-01 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated stress relief pattern and registration structure
US7795615B2 (en) * 2005-11-08 2010-09-14 Infineon Technologies Ag Capacitor integrated in a structure surrounding a die
TWI402441B (zh) * 2007-09-20 2013-07-21 Yu Guang Lai 滑動隔震支承之結構改良
US8786054B2 (en) * 2009-11-16 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for integrated circuit alignment

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777392A (en) * 1995-03-28 1998-07-07 Nec Corporation Semiconductor device having improved alignment marks
CN1677660A (zh) * 2004-03-30 2005-10-05 夏普株式会社 半导体装置及其制造方法、半导体模块装置以及布线基片
CN101246859A (zh) * 2007-02-13 2008-08-20 台湾积体电路制造股份有限公司 半导体结构与半导体芯片

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