JP2004172187A - 電子部品装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 161
- 239000002184 metal Substances 0.000 claims abstract description 161
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 238000004381 surface treatment Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 238000005304 joining Methods 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 230000017525 heat dissipation Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 description 58
- 239000010410 layer Substances 0.000 description 30
- 230000000694 effects Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- 229910052718 tin Inorganic materials 0.000 description 7
- 230000004927 fusion Effects 0.000 description 6
- 230000005496 eutectics Effects 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910002695 AgAu Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05599—Material
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
【解決手段】金属基板12に電子部品11を完全に収容できる凹所12aと、凹所12aの底部から下面に達する窓部12bとを形成する。金属基板の下面に配線基板13を接合し、電子部品を凹所12aの底部に固定する。電子部品の入出力端子と窓部12b内に露出する配線基板の電極13dとをボンディングワイヤ16で接続する。金属蓋14を金属基板の上面に接合して凹所の開口を塞ぐ。電子部品は、金属基板、金属蓋、及び配線基板に形成されたグランド電極によって囲まれ、電磁波が遮蔽される。また、電子部品が金属基板に接続されているため、電子部品の放熱性は良好である。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、電子部品装置及びその製造方法に関し、特に金属基板に電子部品を埋め込んだ電子部品装置及びその製造方法に関する。
【0002】
【従来の技術】
近年のLSIの高集積化及び高速化に伴って、そのパッケージやそれが搭載されるプリント基板による信号の遅延が無視できなくなってきた。
【0003】
この問題を解決するものとして、混成集積回路(Multi Chip Module: MCM)と呼ばれるものがある。混成集積回路では、互いに接続される複数のチップ(LSI,IC,抵抗、コンデンサ等)を、できるだけ近接させて配置することによって、パッケージに起因するチップ間の信号遅延を減らし、混成集積回路全体の高速性を確保している。
【0004】
従来の混成集積回路の一例を図7(a)及び(b)に示す。図7(a)は、その混成集積回路の斜視図、図7(b)は同混成集積回路の断面図である。
【0005】
図示された混成集積回路は、金属板からなるリードフレーム101と、リードフレーム101のアイランド101a上に積層された下部絶縁層102、第1配線層103、層間絶縁層104及び第2配線層105と、配線層105上に配置された集積回路チップ106及び単一チップ107とを有している。
【0006】
第1配線層103及び第2配線層105は、それぞれ所定の形状にパターニングされている。第1配線層103のパターンと第2配線層105のパターンとは、所定箇所において、層間絶縁膜104を貫通するコンタクトホール内に形成されたコンタクト108により互いに接続されている。また、第2配線層105のパターンの一部は、層間絶縁層104及び下部絶縁層102を貫通するスルーホール内に形成されたコンタクト110によりアイランド101aに接続され、接地されている。
【0007】
集積回路チップ106は、ワイヤ109aによって第2配線層105のパターン(電極)に接続されている。また、抵抗、コンデンサ等の単一チップ107は、直接、第2配線層105のパターンに接続されている。
【0008】
第1配線層103及び第2配線層105の各パターンの一部(電極パッド)103a及び105aは、それぞれワイヤ109bによって、リードフレーム101のリード101bに接続されている。
【0009】
上述のように構成されている混成集積回路は、集積回路チップ106及びワイヤ109aなどを含むその上部側が図示しないモールド樹脂で被覆される(例えば、特許文献1参照。)。
【0010】
混成集積回路の他の例を図8に示す。図8は、その混成集積回路の断面図である。
【0011】
図8の混成集積回路120は、表面に凹部121aが形成されている金属プレート121と、凹部121aを覆うように形成されているセラミック製の蓋122と、凹部121aとフリップチップ接合されている半導体チップ124と、凹部121aの内側から金属プレート121の外側に延びているパッケージ端子125と、誘電体基板123上の電極とパッケージ端子125とを接続するボンディングワイヤ126と、を有している(例えば、特許文献2参照。)。
【0012】
【特許文献1】
特許第3171172号公報
【0013】
【特許文献2】
特開2001−274278号公報
【0014】
【発明が解決しようとする課題】
図7及び図8に示したような混成集積回路に代表される半導体装置(電子部品装置)は、様々な種類の機器に使用されており、携帯電話装置にも使用されている。
【0015】
携帯電話装置のように、人体に極めて近接した状態で使用される機器に関しては、半導体装置が発生する電磁波の人体への影響を懸念する声が存在する。そこで、このような機器では、半導体装置からの電磁波が外部へ放射されるのを防止するための遮蔽構造が筐体に採用されている。しかし、機器の筐体を遮蔽構造としても、電磁波を完全にシールドすることは極めて難しく、実際には、半導体装置から発生する電磁波が機器の外部に漏れ出していることが多い。
【0016】
また、機器の内部では、ある電子部品(チップ)から放射された電磁波が他の電子部品を誤動作させる恐れがある。それゆえ、これらの部品は互いに距離を置いて配置しなければならず、機器の小型化の妨げとなっている。例えば、携帯電話装置では、受信動作に要する電力に比べ送信動作に要する電力が極めて大きいので、これらを近接配置すると、送信部からの電磁波により受信部の電子部品が誤動作する可能性がある。それゆえ、携帯電話装置において、送信部と受信部とを単一の混成集積回路として実現することは非常に難しい。
【0017】
以上のことから、混成集積回路のような半導体装置においては、各電子部品からの電磁波をシールドする構造が望まれる。
【0018】
ところが、図7に示した従来の混成集積回路においては、電磁波の発生源である集積回路チップ106や単一チップ107はモールド樹脂で覆われているだけである。モールド樹脂は電磁波を遮蔽する機能を有していないため、集積回路チップ106や単一チップ107から発生する電磁波はそのほぼ全量が周囲に放射されてしまう。
【0019】
同様に、図8の混成集積回路においても、半導体チップ124の下方は金属プレート121で覆われてはいるものの、上方はセラミック製の基板123で覆われているだけである。したがって、半導体チップ124から発生した電磁波は妨げられること無く上方に放射されてしまう。
【0020】
このように、従来の半導体装置には、各電子部品からの電磁波をシールドすることができないとう問題点がある。
【0021】
また、図7に示した従来の混成集積回路には、集積回路チップ106や単一チップ107で発生した熱の放出がモールド樹脂によって妨げられ、放熱性が悪いという問題点もある。
【0022】
本発明は、従来の半導体装置における上記のような問題点に鑑みてなされたものであり、本発明の目的は、電子部品が発生する電磁波の周囲への発散を防止することができる電子部品装置及びその製造方法を提供することである。
【0023】
また、本他発明の他の目的は、電子部品の放熱性を向上させることをである。
【0024】
なお、本発明者らのうちの一部の者は、上記目的を達成することができる電子部品装置及びその製造方法を既に提案している(特願2002−118706号)が、本発明は、当該提案に係る電子部品装置よりも小規模な装置に適しており、また、部品点数の削減、製造工程の簡略化及び製造コストの低減をさらに進めるものでもある。
【0025】
【課題を解決するための手段】
上記目的を達成するために、本発明は、電子部品を金属基板に形成された凹部(又は穴)内に収容し、この金属基板(及び金属蓋)と配線基板とで電子部品の周囲を囲んだ構造を有する電子部品装置を提供する。
【0026】
即ち、本発明によれば、電子部品と、該電子部品を完全に収容できる大きさの凹部が表面に形成された金属基板と、前記凹部の開口面積よりも大きい面積の表面及び当該表面上に形成された配線パターンを有する配線基板とを有し、前記配線基板はその表面の少なくとも一部が前記金属基板の表面又は裏面に固定され、前記電子部品は前記凹部の底部に機械的に固定されるとともに、前記配線パターンと電気的に接続されることを特徴とする電子部品装置が得られる。
【0027】
前記金属基板としては、例えば、前記凹部の底部から裏面に達する窓部を有している第1の金属基板が使用できる。この場合において、前記配線パターンの一部が前記窓部を介して前記凹部内に露出するように前記配線基板は前記金属基板の裏面に固定され、前記電子部品は、前記凹部内に露出した前記配線パターンと前記窓部を通してボンディングワイヤにより電気的に接続される。
【0028】
第1の金属基板には、前記凹部の開口を塞ぐように金属蓋が固定される。
【0029】
また、前記金属基板として、上記のような窓部を持たない第2の金属基板を使用することもできる。この場合、前記配線基板は、前記凹部の開口を塞ぐように第2の金属基板の表面に固定され、前記電子部品は、前記配線パターンにフリップチップ接合により接続される。
【0030】
ここで、第2の金属基板は、その表面に凹部が形成された単一の金属基板で構成されてもよいし、その表面から裏面に達する貫通孔を有する主金属基板と、前記貫通孔の一方の開口を塞ぐことによって前記貫通孔を前記凹部とする金属蓋とで構成されてもよい。
【0031】
上記電子部品装置において、前記配線基板の前記金属基板への固定は、前記配線パターン及び前記金属基板の互いに接合される表面領域に、それぞれ、Au,Ag又はSn、あるいはこれらの組み合わせによる表面処理被膜を形成しておき、前記金属基板に形成された表面処理被膜と前記配線パターンに形成された表面処理被膜とを所定の条件下で接触させる拡散接合又は溶融接合により行うことができる。
【0032】
また、本発明によれば、所定形状の穴が形成された金属基板に、配線基板を固定してその一部を前記穴内に露出させる第1の工程と、前記穴内に電子部品を配置し、前記穴内に露出する前記配線基板に前記電子部品を電気的に接続する第2の工程と、前記金属基板に金属蓋を固定して前記穴の開口を塞ぐ第3の工程とを含むこと特徴とする電子部品装置の製造方法が得られる。
【0033】
ここで、前記第2の工程には、前記電子部品を前記穴の底部で前記金属基板に固定する第4の工程と、前記穴の底部に形成された窓部を通じて前記電子部品を前記配線基板にボンディングワイヤを用いて電気的に接続する第5の工程とを含ませることができる。あるいは、前記第2の工程としてフリップチップ接合工程を行い、前記第3の工程に、前記電子部品を前記金属蓋に機械的に固定する第6の工程を含ませるようにすることができる。
【0034】
さらに、本発明によれば、金属基板に電子部品を収容するための凹所を形成する第1の工程と、配線基板に電子部品を電気的に接続する第2の工程と、前記電子部品を前記凹所内に収容するように前記配線基板を前記金属基板に固定して前記凹所の開口を塞ぐとともに、前記電子部品を前記凹所の底部に機械的に固定する第3の工程とを含むことを特徴とする電子部品装置の製造方法が得られる。
【0035】
ここで、前記第2の工程としては、フリップチップ接合工程が利用できる。
【0036】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【0037】
図1は、本発明の第1の実施の形態に係る半導体装置(電子部品装置)の断面図である。
【0038】
図1に示すように、半導体装置10は、集積回路チップ等の電子部品11と、電子部品11を収容するための凹所(又は凹部、あるいは有底の穴)12aが形成された金属基板12と、金属基板12の下面(又は裏面)側に固定された配線基板13と、金属基板12の上面(又は表面)に固定された金属蓋14とを有している。
【0039】
金属基板12は、例えば、リードフレームであって、銅又は銅合金等からなる。金属基板12には、その上面側に開口を有し、電子部品11を収容するのに十分な大きさを有する凹所12aが形成されている。凹所12aの深さは、電子部品の厚みよりも十分に深く、例えば、200μm以上である。また、この金属基板12には、凹所12aの底部から下面にまで達する窓部12bが形成されている。金属基板12の下面は、配線基板13との接合を考慮してAu,Sn又はAgあるいはこれらの組み合わせによって被膜されている。また、金属基板12の上面は、金属蓋14との接合を考慮してAu,Sn又はAgあるいはこれらの組み合わせによって被膜されている。
【0040】
配線基板13は、例えば、TAB(Tape Automated Bonding)テープであって、ポリイミドテープ等の基材13aと、その上面(又は表面)及び下面(又は裏面)にそれぞれ形成された配線パターン13b及び13cとを含む。基材13aの上面側の配線パターン13bのうちの一部は、電子部品11を接続するための電極13dとして利用され、残りは、グランド電極として利用される。このグランド電極は、電極13d及びその周囲を除き、基材13aの上面全体に形成される。電子部品11を接続するため電極13dは、基材13aの下面側の配線パターン13cと基材13aを貫くコンタクトを介して電気的に接続されている。配線パターン13bの表面は、金属基板12との接合を考慮して、Au,Sn又はAgあるいはこれらの組み合わせによって被覆されている。また、配線基板13の下面側は、配線パターン13bの一部を除いて半田レジスト層13eによって覆われている。図1から容易に理解できるように、配線基板13の表面(金属基板12に対向する面)の面積は、金属基板12の凹所12aの開口面積よりも大きい。
【0041】
金属蓋14は、金属基板12と同材料又は異なる材料で構成され、その表面は金属基板12との接合を考慮してAu,Sn又はNi、あるいはこれらの組み合わせによって被覆されている。金属蓋14と金属基板12とを接合する際には、これらの被覆膜(表面処理被膜)によって、金属蓋14と金属基板12との間に金属接合層15が形成される。
【0042】
電子部品11は、金属基板12の凹所12a内に完全に収容され、その底部(即ち、金属基板12)にAuSn片等を溶着することで金属接合されるとともに、その入出力端子が、窓部12b内に露出する電極13dにボンディングワイヤ16を用いて接続されている。
【0043】
参考のため、図2に、金属蓋14を取り除いた状態の半導体装置10の平面図を示しておく。なお、図1は、図2のA−A’線断面に対応している。
【0044】
以下、図3及び図4を参照して、図1の半導体装置10の製造方法について説明する。ここで、図3及び図4は、それぞれ、半導体装置10を製造するための各工程を説明するための断面図及び平面図(又は上面図)である。なお、図3(a)乃至(e)に示す工程と図4(a)乃至(e)に示す工程とがそれぞれ対応している。
【0045】
まず、図3(a)及び図4(a)に示すように、金属基板12の下面側にハーフエッチを施して、窓部12bに対応する複数の穴を形成する。なお、図4(a)は、金属基板12の上面を表しており、金属基板12の下面側に形成される穴(ハーフエッチ部)が表れないので、その位置を破線で示した。
【0046】
次に、図3(b)及び図4(b)に示すように、金属基板12の上面側にハーフエッチを施して、凹所12aを形成する。この工程によって、先に形成した穴が貫通し、窓部12bとなる。
【0047】
上記工程から独立して、図3(c)及び図4(c)に示すような配線基板13を作成する。
【0048】
次に、図3(d)及び図4(d)に示すように、凹所12a及び窓部12bが形成された金属基板12の下面に配線基板13を接合、固定する。
【0049】
例えば、配線基板13の上面に形成された配線パターンの表面に、Au(下地としてNi層を配する場合も含む)からなる表面処理被膜が形成され、金属基板12の下面に、Agからなる表面処理被膜が形成されている場合は、これらを所定の高温高圧条件の下で圧接加工することにより、AgAu拡散接合を実現できる。このとき得られるAgAu拡散接合層(図示せず)は、半導体装置10に必要とされる電気的導通と機械的固定との要件を同時に満たす。
【0050】
また、配線基板13の配線パターンの表面に、Au(下地としてNi層を配する場合も含む)からなる表面処理被膜が形成され、金属基板12の下面に、Snからなる表面処理被膜が形成されている場合は、これらを所定の高温条件の下で接触させることにより、AuSn溶融接合を実現できる。こうして得たAuSn溶融接合層(図示せず)も、半導体装置10に必要とされる電気的導通と機械的固定との要件を同時に満たす。
【0051】
あるいは、金属基板12の下面の表面処理被膜と配線基板13の配線パターンの表面処理被膜とを共にSnとしても、温度条件等を適切に設定することで、同様に、半導体装置10に必要とされる電気的導通と機械的固定との要件を同時に満たす溶融接合が可能である。
【0052】
次に、図3(e)及び図4(e)に示すように、電子部品11を金属基板12の凹所12aに収容して、凹所12aの底部(即ち、金属基板12)にAuSn片等を用いて接合固定する。それから、電子部品11の入出力端子をボンディングワイヤ16により、配線基板13の電極13dに接続する。
【0053】
最後に、図3(f)に示すように、金属基板12の上面に金属蓋14を接合固定する。この際、金属基板12と金属蓋14との間には、金属接合層(拡散接合層又は溶融接合層)15が形成される。
【0054】
以上のようにして、図1の半導体装置10が完成する。
【0055】
本実施の形態に係る半導体装置10によれば、以下のような効果が得られる。
【0056】
第1の効果は、電子部品11から発生する電磁波を、ほぼ完全に遮蔽することができることである。これは、電子部品11が、金属基板12、金属蓋14及びグランド電極(配線基板13に形成された配線パターン13b)に囲まれているからである。
【0057】
第2の効果は、電子部品11が発生する熱を効率よく放熱できることである。これは、電子部品11が凹所12aの底部に金属接合されているからである。つまり、電子部品11内で発生した熱は、この金属接合部を介して大容積の金属基板12に伝達され、そこから空間及び/又はこの半導体装置10が実装される電子基板へと放熱されるからである。
【0058】
第3の効果は、部品点数が少なく、製造が容易で、歩留まりが向上することである。これは、配線基板を一枚しか必要としないからである。また、部品間の接合が、1対1で行え、3以上の部品を同時に接合する必要が無いからである。さらに、配線基板同士を接続する必要が無いからである。
【0059】
第4の効果は、安価で生産性が高いことである。これは、電子部品11の配線基板への接続に、高価な装置であり、TAT(Turn Around Time)が長いフリップチップボンダーを用いないからである。また、基板(金属基板+配線基板)を製造する企業等と電子部品を製造する企業等とによる分業を行う際に、製品の流れを一方向にできるからである。つまり、金属基板12と配線基板13とを接合する際に要求される精度に比べ、金属基板12に金属蓋14を接合する際に要求される精度が低いので、電子部品を製造する企業等が電子部品の取り付けだけでなく、金属蓋の取り付けをも行うことが可能で、電子部品を製造する企業等は、基板を製造する企業等から基板を入手した後は、自社内のみで電子部品装置を製造することが可能になるからである。
【0060】
次に、図5を参照して本発明の第2の実施の形態に係る半導体装置について説明する。
【0061】
図5は、本発明の第2の実施の形態に係る半導体装置50の断面図である。この半導体装置50は、電子部品51を収容するための貫通穴(又は貫通孔)52aが形成された主金属基板52と、主金属基板52の上面に固定される配線基板53と、主金属基板52の下面側に固定される金属蓋54とを有している。また、この半導体装置50は、主金属基板52と同一材料からなる複数のリード55を有している。
【0062】
この半導体装置50は、電子部品51が配線基板53の配線パターンにフリップチップ接合されている点で、第1の実施の形態に係る半導体装置10と異なっている。この違いにより、本実施の形態に係る半導体装置50と第1の実施の形態に係る半導体装置10との間には、以下のような違いが存在する。
【0063】
まず、主金属基板52には、凹所ではなく貫通穴52aが形成されている。貫通穴52aの一方の開口は、配線基板53によって塞がれ、他方の開口は、金属蓋54によって塞がれている。主金属基板52と金属蓋54との組み合わせにより、凹所を有する金属基板が形成されている。金属基板52の厚みは、金属蓋54が接合されたときに、リード55の厚みと等しくなるように(例えば、リード55の厚みの0.3〜0.8倍に)なっている。
【0064】
また、配線基板53には、フリップチップ接合端子が形成されている。そして、そのフリップチップ接合端子の表面には、Au又はSnあるいはこれらの両方が被覆されている。
【0065】
そして、電子部品51は、配線基板53にフリップチップ接合され、電子部品51の上面と配線基板53との間には、空間(中空構造)が形成される。また、電子部品51の下面には、金属蓋54との接合を考慮して、Au又はSnが被覆されている。
【0066】
この半導体装置50の製造においては、第1の実施の形態に係る半導体装置10と同様に、金属基板52(及びリード55)と配線基板53とを接合した後、電子部品を配線基板53に接続固定する。その後、金属蓋54を金属基板52に接合する。金属蓋54を金属基板52に接合する際に、金属蓋54を電子部品51にも接合(例えば、AuSn共晶接合)する。こうして、電子部品51及び金属基板52のそれぞれと金属蓋54との間には、共晶結合層56が形成される。以上のようにして電子部品51に接合固定された金属蓋54は、グランド板及び放熱板として機能する。
【0067】
本実施の形態に係る半導体装置においては、ボンディングワイヤの使用による効果を除き、第1の実施の形態に係る半導体装置と同様の効果が得られる。
【0068】
また、この半導体装置は、第1の実施の形態に係る半導体装置10に比べて薄型化が可能で、配線距離を短くすることができる。これは、電子部品51と配線基板53との電気的接続にボンディングワイヤーを用いず、フリップチップ接合を用いたからである。
【0069】
次に、図6を参照して本発明の第3の実施の形態に係る半導体装置について説明する。
【0070】
図6は、本発明の第3の実施の形態に係る半導体装置60の断面図である。この半導体装置60は、電子部品61を収容するための凹所62aが形成された金属基板62と、金属基板62の上面側に固定される配線基板63と、金属基板62と同一材料からなる複数のリード65を有している。
【0071】
この半導体装置60は、金属基板62が貫通穴を持たず、金属蓋を不要とした点で、第2の実施の形態に係る半導体装置50と異なっている。
【0072】
この半導体装置60の製造においては、電子部品61を配線基板63の配線パターンにフリップチップ接合した後、金属基板62が配線基板63に接合、固定される。このとき、電子部品61は、金属基板62の凹所62a内に収容され、その下面が凹所62aの底面(即ち、金属基板62)に接合、固定される。電子部品61の下面には、金属基板62との接合のために、予めAu又はSnが被覆されており、電子部品61は、AuSn共晶結合等により金属基板62の凹所62aの底部に接合、固定される。電子部品61及び配線基板63のそれぞれと金属基板62との間には、金属接合層66が形成される。以上のようにして電子部品61に接続固定された金属基板62は、グランド電極及び放熱板として機能する。
【0073】
本実施の形態に係る半導体装置60においても、第2の実施の形態に係る半導体装置50と同様の効果が得られる。
【0074】
また、本実施の形態に係る半導体装置60には、第2の実施の形態に係る半導体装置50よりもさらに部品点数を削減することができるという効果がある。これは、金属蓋を必要としないからである。
【0075】
また、この半導体装置には、完成前に電子部品の電気的試験を行うことができるという効果もある。これは、配線基板63を金属基板62に固定する前に、電子部品61が配線基板63に固定されるからである。
【0076】
以上、本発明について実施の形態に基づいて説明したが、本発明はこれら実施の形態に係る半導体装置(電子部品装置)に限定されるものではない。
【0077】
例えば、上述した実施の形態に係る半導体装置では、金属基板の凹所に収容される電子部品は1つだけであったが、2以上の電子部品を収容することもできる。
【0078】
また、上述した実施の形態では、配線基板の金属基板への接合及び金属蓋の金属基板(又は主金属基板)への接合に、拡散接合又は溶融接合を用いているが、電気的導通及び機械的固定の要件を共に満たす方法であれば、他の金属学的圧接工法又は機械的接合工法を用いることもできる。その際、上述した材料以外の表面処理被膜を用いることもできる。
【0079】
また、第2及び第3の実施の形態では、フリップチップ接合により電子部品を配線基板に電気的に接続したが、ワイヤーボンディング接合により行うようにしてもよい。
【0080】
さらに、上記第2及び第3の実施の形態では、放熱及び接地のため、電子部品を金属基板に接合するようにしたが、電子部品がSAWフィルター等のように放熱対策を特に必要とせず、配線基板側に接地端子を備えるような部品である場合には、金属基板に接合しなくてもよい。
【0081】
【発明の効果】
本発明によれば、電子部品が発生する電磁波の周囲への発散を防止することができる。
【0082】
その理由は、金属基板(及び金属蓋)と配線基板に形成されたグランド電極とで、電子部品を囲むようにしたからである。
【0083】
また、本発明によれば、電子部品が発生する熱を効率よく放熱することができる。
【0084】
その理由は、電子部品は金属接合部を介して金属基板に接続されており、電子部品から発生する熱がこの接続を介して金属基板へと放熱されるからである。
【0085】
さらに、本発明によれば、部品点数の削減、製造工程の簡略化、及び製造コストの低減を実現することができる。
【0086】
その理由は、配線基板を1枚にし、構成と工程を簡略化したからである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の断面図である。
【図2】図1の半導体装置の金属蓋を取り付ける前の状態を示す平面図である。
【図3】(a)乃至(f)は、図1の半導体装置を製造する方法を説明するための工程図である。
【図4】(a)乃至(e)は、図1の半導体装置を製造する方法を説明するための工程図であって、図3の(a)乃至(e)にそれぞれ対応する平面図である。
【図5】本発明の第2の実施の形態に係る半導体装置の断面図である。
【図6】本発明の第3の実施の形態に係る半導体装置の断面図である。
【図7】従来の混成集積回路の構成を示す図であって、(a)は同混成集積回路の斜視図、(b)は同混成集積回路の断面図である。
【図8】従来の他の混成集積回路の断面図である。
【符号の説明】
10 半導体装置
11 電子部品
12 金属基板
12a 凹所
12b 窓部
13 配線基板
13a 基材
13b,13c 配線パターン
13d 電極
13e 半導体レジスト層
14 金属蓋
15 金属接合層
16 ボンディングワイヤ
50 半導体装置
51 電子部品
52 金属基板
52a 貫通穴
53 配線基板
54 金属蓋
55 リード
56 共晶結合層
60 半導体装置
61 電子部品
62 金属基板
62a 凹所
63 配線基板
65 リード
Claims (12)
- 電子部品と、該電子部品を完全に収容できる大きさの凹部が表面に形成された金属基板と、前記凹部の開口面積よりも大きい面積の表面及び当該表面上に形成された配線パターンを有する配線基板とを有し、前記配線基板はその表面の少なくとも一部が前記金属基板の表面又は裏面に固定され、前記電子部品は前記凹部の底部に機械的に固定されるとともに、前記配線パターンと電気的に接続されることを特徴とする電子部品装置。
- 請求項1に記載の電子部品装置において、前記配線基板は、その裏面に他の配線パターンを有し、表面側の前記配線パターンと裏面側の前記他の配線パターンとは、前記配線基板内に形成されたスルーホールを介して導通していることを特徴とする電子部品装置。
- 請求項1又は2に記載の電子部品装置において、前記金属基板は前記凹部の底部から裏面に達する窓部を有し、前記配線パターンの一部が前記窓部を介して前記凹部内に露出するように前記配線基板は前記金属基板の裏面に固定され、前記電子部品は、前記凹部内に露出した前記配線パターンと前記窓部を通してボンディングワイヤにより電気的に接続されることを特徴とする電子部品装置。
- 請求項3に記載の電子部品装置において、前記凹部の開口を塞ぐように金属蓋が固定されていることを特徴とする電子部品装置。
- 請求項1又は2に記載の電子部品装置において、前記配線基板は、前記凹部の開口を塞ぐように前記金属基板の表面に固定されており、前記電子部品は、前記配線パターンにフリップチップ接合により接続されることを特徴とする電子部品装置。
- 請求項5に記載の電子部品装置において、前記金属基板は、表面から裏面に達する貫通孔を有する主金属基板と、前記貫通孔の一方の開口を塞ぐことによって前記貫通孔を前記凹部とする金属蓋とからなることを特徴とする電子部品装置。
- 請求項1乃至6のいずれかに記載の電子部品装置において、前記配線基板の前記金属基板への固定は、前記配線パターン及び前記金属基板の互いに接合される表面領域に、それぞれ、Au,Ag又はSn、あるいはこれらの組み合わせによる表面処理被膜を形成しておき、前記金属基板に形成された表面処理被膜と前記配線パターンに形成された表面処理被膜とを所定の条件下で接触させる拡散接合又は溶融接合によって行われていることを特徴とする電子部品装置。
- 所定形状の穴が形成された金属基板に、配線基板を固定してその一部を前記穴内に露出させる第1の工程と、前記穴内に電子部品を配置し、前記穴内に露出する前記配線基板に前記電子部品を電気的に接続する第2の工程と、前記金属基板に金属蓋を固定して前記穴の開口を塞ぐ第3の工程とを含むこと特徴とする電子部品装置の製造方法。
- 請求項8に記載の電子部品装置の製造方法において、前記第2の工程が、前記電子部品を前記穴の底部で前記金属基板に固定する第4の工程と、前記穴の底部に形成された窓部を通じて前記電子部品を前記配線基板にボンディングワイヤを用いて電気的に接続する第5の工程とを含むことを特徴とする電子部品装置の製造方法。
- 請求項8に記載の電子部品装置の製造方法において、前記第2の工程が、フリップチップ接合工程であり、前記第3の工程が、前記電子部品を前記金属蓋に機械的に固定する第6の工程を含むことを特徴とする電子部品装置の製造方法。
- 金属基板に電子部品を収容するための凹所を形成する第1の工程と、配線基板に電子部品を電気的に接続する第2の工程と、前記電子部品を前記凹所内に収容するように前記配線基板を前記金属基板に固定して前記凹所の開口を塞ぐとともに、前記電子部品を前記凹所の底部に機械的に固定する第3の工程とを含むことを特徴とする電子部品装置の製造方法。
- 請求項11に記載の電子部品装置の製造方法において、前記第2の工程がフリップチップ接合工程であることを特徴とする電子部品装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002333354A JP3938742B2 (ja) | 2002-11-18 | 2002-11-18 | 電子部品装置及びその製造方法 |
US10/713,019 US7236373B2 (en) | 2002-11-18 | 2003-11-17 | Electronic device capable of preventing electromagnetic wave from being radiated |
EP03090390A EP1429387A3 (en) | 2002-11-18 | 2003-11-18 | Electronic device capable of preventing electromagnetic wave from being radiated |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002333354A JP3938742B2 (ja) | 2002-11-18 | 2002-11-18 | 電子部品装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004172187A true JP2004172187A (ja) | 2004-06-17 |
JP3938742B2 JP3938742B2 (ja) | 2007-06-27 |
Family
ID=32321691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002333354A Expired - Fee Related JP3938742B2 (ja) | 2002-11-18 | 2002-11-18 | 電子部品装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7236373B2 (ja) |
EP (1) | EP1429387A3 (ja) |
JP (1) | JP3938742B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116071A (ja) * | 2005-10-20 | 2007-05-10 | Nippon Micron Kk | 電子部品用パッケージ |
US8598597B2 (en) | 2005-11-02 | 2013-12-03 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
WO2024084556A1 (ja) * | 2022-10-18 | 2024-04-25 | 三菱電機株式会社 | 高周波半導体パッケージ |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7164587B1 (en) | 2004-01-14 | 2007-01-16 | Sun Microsystems, Inc. | Integral heatsink grounding arrangement |
US20060141666A1 (en) * | 2004-12-29 | 2006-06-29 | Infineon Technologies Ag | Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby |
DE102005021991A1 (de) * | 2005-05-09 | 2006-11-16 | Dr. Johannes Heidenhain Gmbh | Optoelektronische Anordnung und Verfahren zu deren Herstellung |
JP4585416B2 (ja) * | 2005-09-22 | 2010-11-24 | 富士通株式会社 | 基板の反り低減構造および基板の反り低減方法 |
KR100714917B1 (ko) * | 2005-10-28 | 2007-05-04 | 삼성전자주식회사 | 차폐판이 개재된 칩 적층 구조 및 그를 갖는 시스템 인패키지 |
WO2007054847A2 (en) * | 2005-11-09 | 2007-05-18 | Koninklijke Philips Electronics N.V. | Method of manufacturing a package carrier for enclosing at least one microelectronic element and method of manufacturing a diagnostic device |
FI20051228L (sv) * | 2005-12-01 | 2007-07-27 | Zipic Oy | Komponentlåda med mikrokrets |
TWI306217B (en) * | 2006-10-26 | 2009-02-11 | Siliconware Precision Industries Co Ltd | Insertion-type semiconductor device and fabrication method thereof |
US7829994B2 (en) | 2007-09-24 | 2010-11-09 | Sixis, Inc. | Semiconductor substrate elastomeric stack |
US7709966B2 (en) * | 2007-09-25 | 2010-05-04 | Sixis, Inc. | Large substrate structural vias |
US20090267183A1 (en) * | 2008-04-28 | 2009-10-29 | Research Triangle Institute | Through-substrate power-conducting via with embedded capacitance |
US8129834B2 (en) * | 2009-01-26 | 2012-03-06 | Research Triangle Institute | Integral metal structure with conductive post portions |
KR101093719B1 (ko) * | 2010-01-04 | 2011-12-19 | (주)웨이브닉스이에스피 | 금속기판을 이용한 고출력 소자의 패키지 모듈 구조 및 그 제조방법 |
KR101633398B1 (ko) * | 2010-02-16 | 2016-06-24 | 삼성전자주식회사 | 랜드와 솔더 레지스트의 단차를 감소할 수 있는 랜드 그리드 어레이 패키지. |
KR101343289B1 (ko) * | 2010-05-18 | 2013-12-18 | 도요타지도샤가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US9484279B2 (en) * | 2010-06-02 | 2016-11-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die |
TW201238463A (en) * | 2011-03-03 | 2012-09-16 | Universal Scient Ind Shanghai | Electromagnetic shield structure having height regulation function |
JP2013033821A (ja) * | 2011-08-01 | 2013-02-14 | Seiko Epson Corp | 基板、電子デバイスおよび電子機器 |
CN102347286A (zh) * | 2011-10-09 | 2012-02-08 | 常熟市广大电器有限公司 | 一种抗干扰的芯片封装结构 |
JP5306551B1 (ja) * | 2012-11-27 | 2013-10-02 | 太陽誘電株式会社 | 多層回路基板 |
JP2014229761A (ja) * | 2013-05-23 | 2014-12-08 | 株式会社東芝 | 電子機器 |
CN109830469B (zh) * | 2013-08-05 | 2021-03-16 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
JP6815880B2 (ja) * | 2017-01-25 | 2021-01-20 | 株式会社ディスコ | 半導体パッケージの製造方法 |
CN108493167A (zh) * | 2018-04-26 | 2018-09-04 | 珠海全志科技股份有限公司 | 芯片的屏蔽封装制作方法和屏蔽封装结构 |
CN108878381A (zh) * | 2018-06-01 | 2018-11-23 | 江苏长电科技股份有限公司 | 一种电磁屏蔽封装结构及其工艺方法 |
JP7382210B2 (ja) * | 2019-11-15 | 2023-11-16 | 新光電気工業株式会社 | 配線基板、電子装置及び配線基板の製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6129155A (ja) * | 1984-07-19 | 1986-02-10 | Fujitsu Ltd | 半導体装置 |
CA1320006C (en) * | 1986-06-02 | 1993-07-06 | Norio Hidaka | Package for integrated circuit |
US4814943A (en) * | 1986-06-04 | 1989-03-21 | Oki Electric Industry Co., Ltd. | Printed circuit devices using thermoplastic resin cover plate |
JP2633903B2 (ja) * | 1988-04-28 | 1997-07-23 | 株式会社日立製作所 | パッケージの製造方法 |
JPH0766949B2 (ja) * | 1990-09-28 | 1995-07-19 | 富士通株式会社 | Icパッケージ |
US5986340A (en) * | 1996-05-02 | 1999-11-16 | National Semiconductor Corporation | Ball grid array package with enhanced thermal and electrical characteristics and electronic device incorporating same |
US5949654A (en) * | 1996-07-03 | 1999-09-07 | Kabushiki Kaisha Toshiba | Multi-chip module, an electronic device, and production method thereof |
US5866943A (en) * | 1997-06-23 | 1999-02-02 | Lsi Logic Corporation | System and method for forming a grid array device package employing electomagnetic shielding |
KR100543836B1 (ko) * | 1997-08-19 | 2006-01-23 | 가부시키가이샤 히타치세이사쿠쇼 | 멀티칩 모듈 구조체 및 그 제작 방법 |
JP3171172B2 (ja) | 1998-09-25 | 2001-05-28 | 日本電気株式会社 | 混成集積回路 |
DE19907276C2 (de) * | 1999-02-20 | 2001-12-06 | Bosch Gmbh Robert | Verfahren zur Herstellung einer Lötverbindung zwischen einem elektrischen Bauelement und einem Trägersubstrat |
US6197614B1 (en) * | 1999-12-20 | 2001-03-06 | Thin Film Module, Inc. | Quick turn around fabrication process for packaging substrates and high density cards |
JP2001274278A (ja) | 2000-03-27 | 2001-10-05 | Toshiba Corp | マイクロ波半導体装置およびその製造方法 |
US6486534B1 (en) * | 2001-02-16 | 2002-11-26 | Ashvattha Semiconductor, Inc. | Integrated circuit die having an interference shield |
-
2002
- 2002-11-18 JP JP2002333354A patent/JP3938742B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-17 US US10/713,019 patent/US7236373B2/en not_active Expired - Fee Related
- 2003-11-18 EP EP03090390A patent/EP1429387A3/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116071A (ja) * | 2005-10-20 | 2007-05-10 | Nippon Micron Kk | 電子部品用パッケージ |
US8598597B2 (en) | 2005-11-02 | 2013-12-03 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
WO2024084556A1 (ja) * | 2022-10-18 | 2024-04-25 | 三菱電機株式会社 | 高周波半導体パッケージ |
Also Published As
Publication number | Publication date |
---|---|
US20040179344A1 (en) | 2004-09-16 |
EP1429387A2 (en) | 2004-06-16 |
JP3938742B2 (ja) | 2007-06-27 |
EP1429387A3 (en) | 2009-12-16 |
US7236373B2 (en) | 2007-06-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051025 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060309 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070228 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070323 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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