JP2003007755A - 下部バンプ金属のためのバリアキャップ - Google Patents

下部バンプ金属のためのバリアキャップ

Info

Publication number
JP2003007755A
JP2003007755A JP2002165939A JP2002165939A JP2003007755A JP 2003007755 A JP2003007755 A JP 2003007755A JP 2002165939 A JP2002165939 A JP 2002165939A JP 2002165939 A JP2002165939 A JP 2002165939A JP 2003007755 A JP2003007755 A JP 2003007755A
Authority
JP
Japan
Prior art keywords
layer
solder
metal
forming
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002165939A
Other languages
English (en)
Other versions
JP2003007755A5 (ja
Inventor
Yeung Ming Chow
イェウン・ミン・チョウ
Zaheed Sadrudin Karim
ザヒード・サドルディン・カリム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Interconnect Technology Ltd
Original Assignee
Advanced Interconnect Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Interconnect Technology Ltd filed Critical Advanced Interconnect Technology Ltd
Publication of JP2003007755A publication Critical patent/JP2003007755A/ja
Publication of JP2003007755A5 publication Critical patent/JP2003007755A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/36—Material effects
    • H01L2924/365—Metallurgical effects
    • H01L2924/3651—Formation of intermetallics

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 下部バンプ金属と半田バンプとの間にあるバ
リア層を改善する。 【解決手段】 金属接合パッド４が設けられた半導体ウ
エハ上での半田バンプの製造方法は、（ａ）金属の接着
／バリア／電気メッキのバス層８を少なくとも接合パッ
ドの上に形成する工程と、（ｂ）レジスト層１０を、接
合パッド４の上に開口を規定する所定パターンに形成す
る工程と、（ｃ）半田濡れ性の層１２を開口の中に形成
する工程と、（ｄ）開口領域からレジストの一部を除去
して、半田濡れ性の金属層１２のエッジとレジスト１０
との間に隙間を形成する工程と、（ｅ）工程（ｄ）で形
成された隙間を含めて半田濡れ性の金属層１２の上に、
半田濡れ性の金属層を封止するバリア金属層を形成する
工程と、（ｆ）バリア金属層の上に半田バンプを組み上
げる工程と、（ｇ）レジスト材料を除去する工程と、
（ｈ）露出した接着／バリア層を除去する工程とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フリップチップ結
合された集積回路で使用される半田バンプ(solder bum
p)組立ての際にバリア(barrier)として用いられ、下部
バンプ金属に金属製キャップを形成するための方法に関
する。
【０００２】
【従来の技術】集積回路の製造において、最初に集積回
路上に形成され、続いて基板上にフェイスダウンで組み
立てられる複数の半田バンプ相互接続を介して、半導体
チップを基板に取り付けることは知られている。電気接
点を設けるのと同様に、半田バンプは、チップと基板と
の間の機械的および熱的な接続を形成する。半田の組成
は、通常、錫(tin)合金を基本としており、最も一般的
には錫−鉛合金(lead-tin)である。
【０００３】半田バンプは、通常、一連の中間金属層の
上に形成される。より詳しくは、半導体ウエハは、典型
的にはアルミニウムからなる金属製パッドを含み、この
上に薄い中間のクロム(chromium)層および銅(copper)層
が形成され、その上に比較的厚い銅層が下部バンプ金属
（ＵＢＭ）層として電気メッキによって形成される。半
田は、この銅ＵＢＭ層の上に形成される。５〜８μｍの
厚さを有する電気メッキされた銅ＵＢＭ層は、通常、フ
リップチップ応用の錫−鉛半田バンプの組立ての際に使
用される。銅ＵＢＭ層は、リフロー時に付着する半田の
ための土台を提供し、半田とＩＣの接合パッドとの間の
バリア層の機能を果たし、半導体チップへの半田の内部
拡散を防止する。
【０００４】
【発明が解決しようとする課題】しかしながら、錫−鉛
半田の融点で、一般に、錫−銅(tin-copper)合金が形成
される。これは、信頼性のある機械的ジョイントには必
要であるが、脆くなって、特に層があまりにも厚い場合
はひびが入る傾向がある。それ故、合金層の厚さを制限
することが望ましく、このことは多重リフローサイクル
後、あるいはもしバンプが半田の融点近くに延長時間に
渡って維持された後で、だんだんと重要になる。合金層
の急速な形成は、錫−鉛共晶(eutectic)半田の場合、合
金の６３重量％を構成する錫に対する銅の溶解レート特
性に主に起因している。この問題は、３％または５％の
錫組成を有する高濃度鉛バンプの場合については重要で
はないが、錫含量の増加とともにより厳しくなる。バリ
ア材料として使用するために種々の材料が検討されてい
る。
【０００５】ニッケルは、銅より２５倍遅く（通常の共
晶半田リフロー温度２５０℃にて）溶解することから、
厚い錫−銅（Ｓｎ６Ｃｕ５）合金層の形成に対するバリ
アとして使用するのに特に魅力的である。パラジウムも
また魅力的であるが、その高いコストのため少し見劣り
がする。
【０００６】こうしたバリア金属の使用は、インターナ
ショナルビジネスマシーン社に譲渡された米国特許５９
３７３２０号に開示されており、ニッケルを有するバリ
ア層が電気メッキによってＵＢＭ層に形成され、これは
ボール限定(ball-limiting)の冶金学と称される。この
方法は、薄いニッケル層の下にある銅ＵＢＭ層をオーバ
ーエッチングして、半田と銅ＵＢＭ層の露出面との間の
接触を防止することに関係するものであり、このこと
は、もし半田との接触が残る場合、銅を浸出させて、厚
い合金の錫−銅層を形成させることになろう。このバリ
ア層は、半田の中での銅の溶解を低減するのに有効であ
るが、開示された組立て技術およびその結果としての構
造は信頼性の問題を抱えることになり、特にバリアのエ
ッジ領域では銅は依然として合金を形成することが可能
である。
【０００７】本発明は、こうしたバリア層を形成するた
めの改善された技術に関係するものである。
【０００８】
【課題を解決するための手段】本発明の第１態様に従え
ば、金属接合パッドが設けられた半導体ウエハ上での半
田バンプの製造方法であって、（ａ）金属メッキバス層
を、少なくとも前記接合パッドの上に形成する工程と、
（ｂ）レジスト層を、前記接合パッドの上に開口を規定
する所定パターンに形成する工程と、（ｃ）半田濡れ性
の金属層を、メッキバス層上の前記開口の中に形成する
工程と、（ｄ）開口領域からレジストの一部を除去し
て、半田濡れ性の金属層のエッジとレジストとの間に隙
間を形成する工程と、（ｅ）工程（ｄ）で形成された前
記隙間を含めて半田濡れ性の金属層の上に、半田濡れ性
の金属層を封止するバリア金属層を形成する工程と、
（ｆ）バリア金属層の上に半田バンプを組み上げる工程
と、（ｇ）レジスト材料を除去する工程と、（ｈ）露出
した金属メッキバス層を除去する工程と、を備える製造
方法が提供される。
【０００９】この技術により、バリア金属キャップが容
易に形成され、追加の中間マスキング作成工程を必要と
しない。
【００１０】バリア層は、最も好ましくはニッケルであ
るが、パラジウムでもよい。このバリアキャップは、
０．５〜１０μｍの厚さ、より好ましくは１〜３μｍの
厚さに形成してもよい。
【００１１】好ましい技術において、レジストは、酸素
プラズマエッチングなどのプラズマエッチングによって
除去される。イオンビームエッチングまたは反応性イオ
ンエッチングなどの他のエッチング技術も利用可能であ
る。
【００１２】他の好ましい技術において、レジストは、
化学的手段によって除去される。レジストが、一般に使
用されるようなフォトレジストである場合、化学的手段
は、所望の隙間を形成するために使用される既存レジス
トのオーバー現像(over-development)を伴う現像剤でも
よい。
【００１３】半田濡れ性の下部バンプ金属層は、好まし
くは銅である。金属メッキバス層は、好ましくはクロム
または銅−クロム合金から成り、これらは下部バンプ金
属の接着および信頼性を増強する。この下部バンプ金属
は、好ましくは１〜１０μｍの厚さ、より好ましくは５
〜６μｍの厚さである。
【００１４】更なる態様において、本発明は、電気接続
が行われる金属接合パッドと、接合パッドの上に開口を
有するパッシベーション層とが設けられた半導体ウエハ
上での半田バンプ相互接続の製造方法であって、（ａ）
Ｃｒ，Ｃｒ：Ｃｕ合金，Ｔｉ，Ｔｉ：Ｗ合金，Ｎｉ：Ｖ
合金，Ｃｕ，ＮｉおよびＡｕまたはこれらの合金からな
る群から選択される金属の１層または複数層を形成する
工程と、（ｂ）フォトレジスト層を形成し、所望パター
ンで露光し、現像してフォトレジストを除去し、前記接
合パッド上に所望パターンの開口を残す工程と、（ｃ）
前記開口の中に銅層を形成する工程と、（ｄ）酸素プラ
ズマエッチングを用いて、少なくとも開口周辺から余分
なレジストを除去し、銅層のエッジと残留したフォトレ
ジストとの間に隙間を形成する工程と、（ｅ）層の側部
を含めて銅層の上にキャップを形成するようにニッケル
層を形成する工程と、（ｆ）ニッケル層の上に半田バン
プを組み上げる工程と、（ｇ）フォトレジストを除去す
る工程と、（ｈ）工程（ａ）で形成された１層または複
数層を、半田バンプの下地となる部分以外についてウエ
ハから除去する工程と、（ｉ）ウエハを加熱して、半田
バンプのリフローを生じさせる工程と、を備える製造方
法を提供する。
【００１５】より更なる態様において、本発明は、電気
接続が行われる金属接合パッドと、接合パッドの上に開
口を有するパッシベーション層とが設けられた半導体ウ
エハ上での半田バンプ相互接続の製造方法であって、
（ａ）Ｃｒ，Ｃｒ：Ｃｕ合金，Ｔｉ，Ｔｉ：Ｗ合金，Ｎ
ｉ：Ｖ合金，Ｃｕ，ＮｉおよびＡｕまたはこれらの合金
からなる群から選択される金属の１層または複数層を形
成する工程と、（ｂ）フォトレジスト層を形成し、所望
パターンで露光し、現像してフォトレジストを除去し、
前記接合パッド上に所望パターンの開口を残す工程と、
（ｃ）前記開口の中に銅層を形成する工程と、（ｄ）露
光されたフォトレジストを更に現像することによって、
少なくとも開口周辺から余分なレジストを除去し、銅層
のエッジと残留したフォトレジストとの間に隙間を形成
する工程と、（ｅ）層の側部を含めて銅層の上にキャッ
プを形成するようにニッケル層を形成する工程と、
（ｆ）ニッケル層の上に半田バンプを組み上げる工程
と、（ｇ）フォトレジストを除去する工程と、（ｈ）工
程（ａ）で形成された１層または複数層を、半田バンプ
の下地となる部分以外についてウエハから除去する工程
と、（ｉ）ウエハを加熱して、半田バンプのリフローを
生じさせる工程と、を備える製造方法を提供する。
【００１６】いっそう更なる態様において、本発明は、
半田バンプを有するウエハであって、選択された位置に
金属接合パッドが設けられた半導体基板と、接合パッド
の上にある１層または複数層の金属電気メッキバス層
と、バス層の上にある半田濡れ性の金属層と、半田濡れ
性金属を覆って封止するバリア金属層と、前記バリア金
属の上に形成された半田バンプとを備えるウエハを提供
する。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
【００１８】下部バンプ金属についてバリア層を組み込
んだ半田バンプの製造について、図１（ａ）〜（ｅ）と
図２（ｆ）〜（ｊ）を参照しながら説明する。図１
（ａ）は、典型的にはシリコンである半導体ウエハ２を
示すが、先行技術でよく知られたような他の従来の半導
体材料でも構わない。この上に、ウエハの能動領域と電
気接触を行うためのアルミニウム（Ａｌ）からなる金属
接合パッド４が形成される。Ａｌは最も一般的な材料で
あるが、他の金属、例えばＳｉまたはＣｕがドープされ
たＡｌ、純粋のＣｕ、あるいは先行技術でよく知られた
ような他の各種材料などを接合パッドとして用いても構
わない。パッシベーション層６は、接合パッド４の上で
露出した領域を残すように、ウエハ２の上に形成され
る。
【００１９】続くプロセスの前に、コートされたウエハ
２は、真空下で実行されるバックスパッタ(back-sputte
r)によって清浄化され、接合パッド４の上に自然形成さ
れた酸化層を除去する。図１（ｂ）に示すように、接着
／バリア／電気メッキのバス層（複数層も可）８がスパ
ッタ成長によって形成される。層８は、Ｃｒ，Ｃｒ／Ｃ
ｕ合金，Ｔｉ，Ｔｉ／Ｗ合金，Ｎｉ／Ｖ合金，Ｃｕ，Ｎ
ｉおよびＡｕのうちの１つ又は複数で形成してもよい。
好ましい構造は、Ｃｒからなる第１層と、第１層を覆う
Ｃｕからなる第２層とを有する。第１層は、後続層の接
合パッドに対する接着を増加させること、接合パッドの
再酸化を防止すること、半田に対するバリア拡散層を形
成することなどを含む多くの機能を果たす。第２のＣｕ
層は、任意のものであるが、下部バンプ金属のための種
層を形成し、半田濡れ性の接点メッキ（電気バス）層を
も提供する。
【００２０】図１（ｃ）は、５０〜１００μｍの層厚と
なるように、スピンコーティングあるいは液体レジスト
の一回スピンまたは多重回スピンによってウエハ上にパ
ターン化されたフォトレジストの厚い層１０を示す。そ
の代わりにドライフィルムをその上に直接積層して、１
００〜１５０μｍの層厚としてもよい。このフォトレジ
スト層は、バンプ形成領域を規定するように適切な位置
に配置された開口を有するフォトマスクを通して紫外光
で選択的に露光することによってパターン化され、露光
されたフォトレジストを現像して所望パターンのフォト
レジストを形成する。
【００２１】厚いフォトレジストを形成するための典型
的なパラメータには、初期のウエハクリーニングと、こ
れに続く１２０℃、３０分間の脱水ベーキングがある。
そしてウエハは室温まで冷却され、２０分間放置され
る。クラリアント(Clariant)社ＡＺ４９０３からなる第
１のフォトレジスト層は、８００ｒｐｍ、３０秒間のス
ピンコーティングによって塗布され、これに続いて室温
で２０分間放置される。第１のプリベーキングは、ホッ
トプレートの上で１１０℃、３．５分間行われ、そして
ウエハは室温まで冷却され、２０分間放置される。クラ
リアントＡＺ４９０３からなる第２のコーティングは、
８００ｒｐｍ、３０秒間のスピンコーティングによって
塗布され、これに続いて室温で２０分間放置される。第
２のプリベーキングは、ホットプレートの上で１１０
℃、６．５分間行われる。熱いウエハは室温まで冷却さ
れ、３０分間放置される。そしてコートされたウエハ
は、紫外（ＵＶ）光に１５ＭＷ／ｃｍ２、１２０秒間露
光される。露光されたフォトレジストは、ＡＺ４００Ｋ
現像剤を用いて現像され、ウエハは、脱イオン化された
水による１：４希釈液の中に２．５分間、これに続いて
脱イオン化された水による１：２希釈液の中に１分間、
浸漬され、優しく撹拌される。現像されたウエハは、ホ
ットプレートの上で８０℃、１０分間のハードベーキン
グが行われる。最後のかす取り(descum)は酸素プラズマ
中で５０℃、０．７分間行われる。
【００２２】そして、パターン化されたウエハに対し
て、好ましくは電気メッキによって、半田バンプに対し
て濡れ性の土台を形成し、下部バンプ金属（ＵＢＭ）と
称されるＣｕからなる層１２が形成される。
【００２３】この層は、約１〜１０μｍ、典型的には５
〜６μｍの厚さのものになる。典型的なメッキパラメー
タには、例えばシプレー・ローナル(Shipley Ronal)社
のカプロナル(Cupronal)ＢＰなどのメッキ溶液を用いた
噴流メッキ技術があり、銅：リン陽極、メッキ浴温度２
５℃、電流密度７ＡＳＤ（Ａ／ｄｍ２）、メッキ時間１
０分の条件を伴う。当業者が理解するように、他の各種
メッキ技術、パラメータ、溶液が採用可能であると理解
されよう。
【００２４】代わりに、層１２はニッケルでもよいが、
純粋のニッケルＵＢＭは厳しいストレス蓄積を生じさ
せ、極めて硬いため、あまり好ましくない。
【００２５】従来のようなＵＢＭ１２の形成に続くバン
プ形成技術の代わりに、コートされたウエハは、ＵＢＭ
１２に接するフォトレジスト１０のエッジ領域を除去し
て、後工程でのＵＢＭを封止するバリアキャップ１４の
成長を行うための手順に入る。フォトレジスト１０を適
切に除去する場合、多くの技術が特に有効であり、特に
プラズマエッチングやオーバー現像のプロセスがある。
【００２６】プラズマエッチングプロセスは、好ましく
は酸素からなるガス状プラズマを用いて、フォトレジス
トを露出表面に沿って剥がすものであり、これによって
開口中の厚さおよび横方向の両方を除去して、ＵＢＭ１
２のエッジとフォトレジストの側壁との間の隙間を形成
する。エッチングの前に、軽いプリベーキングが１１０
℃、約１分間行われる。プラズマエッチングは、５０℃
で３．５分間、酸素フローレート５００ＣＣＭ（ｃｍ３
／分）、ＲＦパワー１３．５６ｋＨｚで４００Ｗという
条件が、約１μｍの適切なエッジ開口を形成するのに充
分である。プラズマエッチングは、フォトレジストの側
壁を均等に侵食しないで、軽い凹面形状になることが判
っている。
【００２７】オーバー現像プロセスでは、コートされた
ウエハは、意図的なフォトレジストのオーバー現像に入
る。上述のＵＢＭ層メッキより先行した、露光されたフ
ォトレジストの最初の現像において、プロセスパラメー
タは、はっきりと確定しパターン化された所望寸法のレ
ジストの形成を許容するように選択される。しかしなが
ら、開口を規定する領域では、フォトレジストのＵＶ露
光は、露光領域と非露光領域との間で精密に確定した境
界を有さず、そして更なる現像に対して敏感となるある
量のＵＶ露光に曝される遷移領域が存在する。オーバー
現像のパラメータは、フォトレジストが開口部で意図的
に更に侵食されて、ＵＢＭ１２と開口を規定するフォト
レジストのエッジとの間での所望の空隙を形成するよう
に選択される。しかしながら、開口から離れた部分での
バルク状フォトレジストの化学的侵食も存在するため、
非露光領域でのフォトレジストの厚さは減少する。適切
な現像剤タイプは、クラリアント社ＡＺ４００Ｋまたは
ＡＺ４２１Ｋで、室温、オーバー現像時間５分とする。
これによってＵＢＭ１２とフォトレジストのエッジとの
間に典型的には約３μｍの空隙を生じさせる。
【００２８】フォトレジスト除去についての他の技術と
して、例えばイオンビームエッチングおよび反応性イオ
ンエッチングを用いることができ、これらは開口部と同
様にレジスト表面に沿ってフォトレジストの除去を行
う。反応性ガスとしてＣＣｌ４を用いた反応性エッチン
グは、フォトレジスト除去の際に有効であることが判っ
ている。サンプルの適切な傾斜および傾斜方向での回転
によって、フォトレジスト側壁のエッチングを促進し
て、ＵＢＭ１２とフォトレジスト側壁との間に所望の空
隙の形成を容易にする。
【００２９】こうしたイオンビームエッチング技術は、
例として下記参考文献でより完全に記述されている。
【００３０】１．D. F. Downey, W. R. Bottoms, and
P. R. Hanley, "Introduction to Reactive Ion Beam E
tching", Solid State Technology, February 1981, p
p.121-127. ２．L. D. Bollinger, "Ion Beam Etching with Reacti
ve Gases", Solid State Technolgy, January 1983, p
p.65-72. ３．J. D. Chinn, I. Adeisa, and E. D. Wolf, "Profi
le Formation in CAIBE", Solid State Technology, Ma
y 1984, pp.123-130. ４．L. D. Bollinger, S. Lida, and O. Matsumoto, "R
eactive Ion Etching:Its Basis and Future", Solid S
tate Technolgy, May 1984, pp.111-117. ５．J. P. Ducommun, M. Cantagrel, and M. Moulin, "
Evolution of Well-Defined Surface Contour Submitte
d to Ion Bombardment: Computer Simulationand Exper
imental Investigation", Journal of Material Scienc
e, Volume 10,1975, pp.52-62.
【００３１】図１（ｅ）に示すように、ＵＢＭ１２のエ
ッジとフォトレジストとの間に隙間を有し、結果として
得られたコートされたウエハに対して、図２（ｆ）に示
すように、バリア金属層１４が形成される。
【００３２】好ましいバリア金属はニッケルであり、
０．５μｍと１０μｍの間、より好ましくは１〜３μｍ
の厚さに成膜される。これは最も好都合には電気メッキ
によって形成される。典型的なプロセスパラメータに
は、シプレー・ローナル社のＮｉｋａｌＰＣ−３などの
メッキ溶液があり、急速撹拌器を備えた噴流メッキ技術
を用いており、さらにニッケル陽極、メッキ浴温度５０
℃、メッキ電流密度２ＡＳＤ（Ａ／ｄｍ２）、メッキ時
間７分である。しかし、こうしたパラメータは、所望の
厚さのニッケル層を形成するのに必要なように変化させ
てもよいと理解されるであろう。その代わりに、他のメ
ッキ技術を用いてもよい。図２（ｆ）で示すように、ニ
ッケルキャップ１４はＵＢＭ１２のエッジ領域を含むよ
うにＵＢＭ１２を封止する。
【００３３】上述したように、バリア金属キャップとし
てパラジウムを代わりに使用できる。パラジウムのメッ
キは、多くの可能な独自開発のパラジウムメッキ溶液の
うちの１つの使用を必要とする。
【００３４】ニッケル（又はパラジウム）キャップされ
たＵＢＭを備えたコートされたウエハには、図２（ｇ）
で示すように、半田バンプ１６が設けられる。半田バン
プ１６は各種の組成で構成できる。錫−鉛合金は最も広
く採用され、特に共晶錫−鉛合金はますます使用される
が、他の半田組成も使用される。出願人による係属中の
米国特許出願０９／５５２，５６０で説明した鉛フリー
半田などの組成を用いてもよく、これは、純粋の錫、錫
−銅合金、錫−銀合金、錫−ビスマス合金、錫−銀−銅
合金などがあり、これらは実質的な割合の錫を含有す
る。半田バンプ１６は、スクリーン印刷や半田ボール配
置などの各種技術によって形成してもよいが、電気メッ
キが最も一般的な技術である。共晶錫−鉛合金の電気メ
ッキについてはよく文書化されている。出願人の米国特
許出願０９／５５２，５６０で言及した鉛フリー半田の
電気メッキについてはその中に説明されており、その内
容は参照番号によって組み込まれる。半田バンプ１６
は、ＵＢＭ１２と半田バンプ１６との間にバリアを形成
するためのニッケル又はパラジウムのキャップ１４だけ
に対して付着する。
【００３５】バンプのメッキに続いて、図２（ｈ）で示
すように、フォトレジスト１０が除去される。これは先
行技術で周知の剥離液を用いた化学的技術で達成され
る。これに続いて、露出したスパッタ形成の接着／バリ
ア／電気のバス層（複数層も可）８が、周知の化学的ま
たは電気化学的なバックエッチング技術によってウエハ
表面から除去される。
【００３６】これに続いて、必要に応じてメッキ状態の
バンプ１６へフラックスを塗布し、そしてオーブン中で
半田融点を超える温度まで加熱して半田バンプのリフロ
ーを行い、続いて図２（ｊ）で示すように、リフローさ
れた半田バンプ１６’において凝固した球状に整形す
る。図から判るように、リフローはニッケルキャップ１
４の側面を覆うように生ずるが、半田バンプはキャップ
１４によってＵＢＭ１２から分離した状態になる。
【００３７】上述の技術に従ってリフローされた半田バ
ンプ１６をＳＥＭ，オージェ，ＥＤＸスキャンによって
解析した結果は、ニッケルキャップ１４が錫−銅合金の
急速かつ不均一な形成を著しく制限していることを示
し、そして銅はニッケルキャップ１４下で有効に拘束さ
れ、錫はニッケルキャップ１４上で半田バンプに閉じ込
めるという鋭い組成区分を示している。
【００３８】
【発明の効果】以上詳説したように本発明によれば、下
部バンプ金属を覆って、下部バンプ金属と半田との合金
形成を防止するバリア金属キャップを容易に形成でき
る。
【図面の簡単な説明】
【図１】 図１（ａ）はその上に接合パッドおよびパッ
シベーション層が形成された半導体ウエハの部分断面図
であり、図１（ｂ）は成膜したＣｒおよびＣｕの層を有
する図１（ａ）のウエハを示し、図１（ｃ）はパターン
形成されたフォトレジストを示し、図１（ｄ）は電気メ
ッキで形成された下部バンプ金属を示し、図１（ｅ）は
フォトレジスト内でのエッジ開口の形成を示す。
【図２】 図２（ｆ）はバリア金属のメッキを示し、図
２（ｇ）は半田の形成を示し、図２（ｈ）はフォトレジ
ストの除去を示し、図２（ｉ）はＣｒおよびＣｕの層の
除去を示し、図２（ｊ）はリフローされた半田バンプを
示す。
【符号の説明】
２ 半導体ウエハ ４ 接合パッド ６ パッシベーション層 ８ バス層 １０ フォトレジスト １２ 下部バンプ金属（ＵＢＭ） １４ バリアキャップ １６，１６’ 半田バンプ
フロントページの続き (72)発明者 ザヒード・サドルディン・カリム 香港、ニュー・テリトリーズ、サイ・ク ン、チュック・イェウン・ロード・ナンバ ー10番

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 金属接合パッドが設けられた半導体ウエ
    ハ上での半田バンプの製造方法であって、 （ａ）金属メッキバス層を、少なくとも前記接合パッド
    の上に形成する工程と、 （ｂ）レジスト層を、前記接合パッドの上に開口を規定
    する所定パターンに形成する工程と、 （ｃ）半田濡れ性の金属層を、メッキバス層上の前記開
    口の中に形成する工程と、 （ｄ）開口領域からレジストの一部を除去して、半田濡
    れ性の金属層のエッジとレジストとの間に隙間を形成す
    る工程と、 （ｅ）工程（ｄ）で形成された前記隙間を含めて半田濡
    れ性の金属層の上に、半田濡れ性の金属層を封止するバ
    リア金属層を形成する工程と、 （ｆ）バリア金属層の上に半田バンプを組み上げる工程
    と、 （ｇ）レジスト材料を除去する工程と、 （ｈ）露出した金属メッキバス層を除去する工程と、を
    備える製造方法。
  2. 【請求項２】 工程（ｄ）において、レジストはプラズ
    マエッチングプロセスによって除去するようにした請求
    項１記載の方法。
  3. 【請求項３】 プラズマエッチングプロセスは、酸素プ
    ラズマエッチングプロセスである請求項２記載の方法。
  4. 【請求項４】 工程（ｄ）において、レジストはイオン
    ビームエッチングプロセスによって除去するようにした
    請求項１記載の方法。
  5. 【請求項５】 工程（ｄ）において、レジストは反応性
    イオンエッチングプロセスによって除去するようにした
    請求項１記載の方法。
  6. 【請求項６】 工程（ｄ）において、レジストは化学的
    手段によって除去するようにした請求項１記載の方法。
  7. 【請求項７】 レジストはフォトレジストであり、化学
    的手段は現像剤を含むようにした請求項６記載の方法。
  8. 【請求項８】 半田濡れ性の金属層は、銅からなる請求
    項１〜７のいずれかに記載の方法。
  9. 【請求項９】 バリア金属層は、ニッケルからなる請求
    項１〜８のいずれかに記載の方法。
  10. 【請求項１０】 バリア金属層は、パラジウムからなる
    請求項１〜８のいずれかに記載の方法。
  11. 【請求項１１】 バリア層は、０．５〜１０μｍの範囲
    の厚さを有する請求項１〜１０のいずれかに記載の方
    法。
  12. 【請求項１２】 バリア層は、１〜３μｍの範囲の厚さ
    を有する請求項１〜１０のいずれかに記載の方法。
  13. 【請求項１３】 半田は、純粋の錫、または錫を含有す
    る合金で形成される請求項１〜１２のいずれかに記載の
    方法。
  14. 【請求項１４】 工程（ａ）で形成されるメッキバス層
    は、Ｃｒ，Ｃｒ：Ｃｕ合金，Ｔｉ，Ｔｉ：Ｗ合金，Ｎ
    ｉ：Ｖ合金，Ｃｕ，ＮｉおよびＡｕからなる群から選択
    される金属の１層または複数層である請求項１〜１３の
    いずれかに記載の方法。
  15. 【請求項１５】 メッキバス層は、Ｃｒからなる第１層
    と、Ｃｕからなる第２層とを有する請求項１４記載の方
    法。
  16. 【請求項１６】 銅層は、１〜１０μｍの範囲の厚さで
    ある請求項８記載の方法。
  17. 【請求項１７】 銅層は、５〜６μｍの範囲の厚さであ
    る請求項８記載の方法。
  18. 【請求項１８】 工程（ｆ）の後、組み上げた半田バン
    プを有するウエハは、実質的に球状を形成する半田バン
    プのリフローを行うように加熱するようにした請求項１
    記載の方法。
  19. 【請求項１９】 電気接続が行われる金属接合パッド
    と、接合パッドの上に開口を有するパッシベーション層
    とが設けられた半導体ウエハ上での半田バンプ相互接続
    の製造方法であって、 （ａ）Ｃｒ，Ｃｒ：Ｃｕ合金，Ｔｉ，Ｔｉ：Ｗ合金，Ｎ
    ｉ：Ｖ合金，Ｃｕ，ＮｉおよびＡｕまたはこれらの合金
    からなる群から選択される金属の１層または複数層を形
    成する工程と、 （ｂ）フォトレジスト層を形成し、所望パターンで露光
    し、現像してフォトレジストを除去し、前記接合パッド
    上に所望パターンの開口を残す工程と、 （ｃ）前記開口の中に銅層を形成する工程と、 （ｄ）酸素プラズマエッチングを用いて、少なくとも開
    口周辺から余分なレジストを除去し、銅層のエッジと残
    留したフォトレジストとの間に隙間を形成する工程と、 （ｅ）層の側部を含めて銅層の上にキャップを形成する
    ようにニッケル層を形成する工程と、 （ｆ）ニッケル層の上に半田バンプを組み上げる工程
    と、 （ｇ）フォトレジストを除去する工程と、 （ｈ）工程（ａ）で形成された１層または複数層を、半
    田バンプの下地となる部分以外についてウエハから除去
    する工程と、 （ｉ）ウエハを加熱して、半田バンプのリフローを生じ
    させる工程と、を備える製造方法。
  20. 【請求項２０】 電気接続が行われる金属接合パッド
    と、接合パッドの上に開口を有するパッシベーション層
    とが設けられた半導体ウエハ上での半田バンプ相互接続
    の製造方法であって、 （ａ）Ｃｒ，Ｃｒ：Ｃｕ合金，Ｔｉ，Ｔｉ：Ｗ合金，Ｎ
    ｉ：Ｖ合金，Ｃｕ，ＮｉおよびＡｕまたはこれらの合金
    からなる群から選択される金属の１層または複数層を形
    成する工程と、 （ｂ）フォトレジスト層を形成し、所望パターンで露光
    し、現像してフォトレジストを除去し、前記接合パッド
    上に所望パターンの開口を残す工程と、 （ｃ）前記開口の中に銅層を形成する工程と、 （ｄ）露光されたフォトレジストを更に現像することに
    よって、少なくとも開口周辺から余分なレジストを除去
    し、銅層のエッジと残留したフォトレジストとの間に隙
    間を形成する工程と、 （ｅ）層の側部を含めて銅層の上にキャップを形成する
    ようにニッケル層を形成する工程と、 （ｆ）ニッケル層の上に半田バンプを組み上げる工程
    と、 （ｇ）フォトレジストを除去する工程と、 （ｈ）工程（ａ）で形成された１層または複数層を、半
    田バンプの下地となる部分以外についてウエハから除去
    する工程と、 （ｉ）ウエハを加熱して、半田バンプのリフローを生じ
    させる工程と、を備える製造方法。
  21. 【請求項２１】 請求項１の方法に従って形成された半
    田バンプを有するウエハ。
  22. 【請求項２２】 請求項１９の方法に従って形成された
    半田バンプを有するウエハ。
  23. 【請求項２３】 請求項２０の方法に従って形成された
    半田バンプを有するウエハ。
  24. 【請求項２４】 選択された位置に金属接合パッドが設
    けられた半導体基板と、 接合パッドの上にある１層または複数層の金属電気メッ
    キバス層と、 バス層の上にある半田濡れ性の金属層と、 半田濡れ性金属を覆って封止するバリア金属層と、 前記バリア金属の上に形成された半田バンプとを備え
    る、半田バンプを有するウエハ。
  25. 【請求項２５】 バリア金属は、ニッケルからなる請求
    項２４のウエハ。
JP2002165939A 2001-06-12 2002-06-06 下部バンプ金属のためのバリアキャップ Pending JP2003007755A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/878,271 US6413851B1 (en) 2001-06-12 2001-06-12 Method of fabrication of barrier cap for under bump metal
US09/878271 2001-06-12

Publications (2)

Publication Number Publication Date
JP2003007755A true JP2003007755A (ja) 2003-01-10
JP2003007755A5 JP2003007755A5 (ja) 2005-10-06

Family

ID=25371700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002165939A Pending JP2003007755A (ja) 2001-06-12 2002-06-06 下部バンプ金属のためのバリアキャップ

Country Status (5)

Country Link
US (2) US6413851B1 (ja)
EP (1) EP1267398A3 (ja)
JP (1) JP2003007755A (ja)
CN (1) CN1261979C (ja)
TW (1) TW531873B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147952A (ja) * 2004-11-22 2006-06-08 Kyocera Corp 半導体素子及び半導体素子実装基板
JP2012513109A (ja) * 2008-12-19 2012-06-07 トロワデー、プリュ 表面実装用電子モジュールのウェハスケール製造の方法
JP2013138260A (ja) * 2003-09-22 2013-07-11 Intel Corp 小型電子機器、その形成方法、およびシステム
KR101746480B1 (ko) * 2009-09-29 2017-06-13 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 컴포넌트 및 구조물의 제조 방법

Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421158B2 (en) 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6303423B1 (en) 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6869870B2 (en) 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
US6732913B2 (en) * 2001-04-26 2004-05-11 Advanpack Solutions Pte Ltd. Method for forming a wafer level chip scale package, and package formed thereby
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US6926818B1 (en) * 2001-09-24 2005-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method to enhance the adhesion between dry film and seed metal
US6768210B2 (en) * 2001-11-01 2004-07-27 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
DE10156054C2 (de) * 2001-11-15 2003-11-13 Infineon Technologies Ag Herstellungsverfahren für eine Leiterbahn auf einem Substrat
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
US6696356B2 (en) * 2001-12-31 2004-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a bump on a substrate without ribbon residue
TW518700B (en) * 2002-01-07 2003-01-21 Advanced Semiconductor Eng Chip structure with bumps and the manufacturing method thereof
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3687610B2 (ja) * 2002-01-18 2005-08-24 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
US6622907B2 (en) * 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps
TW531869B (en) * 2002-02-27 2003-05-11 Advanced Semiconductor Eng Manufacturing process of lead-free soldering bump
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6596621B1 (en) * 2002-05-17 2003-07-22 International Business Machines Corporation Method of forming a lead-free tin-silver-copper based solder alloy on an electronic substrate
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
TW558821B (en) * 2002-05-29 2003-10-21 Via Tech Inc Under bump buffer metallurgy structure
TW558809B (en) * 2002-06-19 2003-10-21 Univ Nat Central Flip chip package and process of making the same
US6774026B1 (en) * 2002-06-20 2004-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for low-stress concentration solder bumps
US6960828B2 (en) 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
KR100476301B1 (ko) * 2002-07-27 2005-03-15 한국과학기술원 전기도금법에 의한 반도체 소자의 플립칩 접속용 ｕｂｍ의형성방법
TWI291210B (en) * 2002-09-10 2007-12-11 Advanced Semiconductor Eng Under-bump-metallurgy layer
TWI281718B (en) * 2002-09-10 2007-05-21 Advanced Semiconductor Eng Bump and process thereof
US6750133B2 (en) * 2002-10-24 2004-06-15 Intel Corporation Selective ball-limiting metallurgy etching processes for fabrication of electroplated tin bumps
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
US6893799B2 (en) * 2003-03-06 2005-05-17 International Business Machines Corporation Dual-solder flip-chip solder bump
US6858943B1 (en) * 2003-03-25 2005-02-22 Sandia Corporation Release resistant electrical interconnections for MEMS devices
CN1291069C (zh) * 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
US6835580B1 (en) * 2003-06-26 2004-12-28 Semiconductor Components Industries, L.L.C. Direct chip attach structure and method
US20050026416A1 (en) * 2003-07-31 2005-02-03 International Business Machines Corporation Encapsulated pin structure for improved reliability of wafer
TWI242866B (en) * 2003-08-21 2005-11-01 Siliconware Precision Industries Co Ltd Process of forming lead-free bumps on electronic component
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US6933171B2 (en) * 2003-10-21 2005-08-23 Intel Corporation Large bumps for optical flip chips
US20050151268A1 (en) * 2004-01-08 2005-07-14 Boyd William D. Wafer-level assembly method for chip-size devices having flipped chips
TWI254995B (en) * 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
US7910471B2 (en) * 2004-02-02 2011-03-22 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
TWI241001B (en) * 2004-03-26 2005-10-01 Advanced Semiconductor Eng Method of improving adhesive characteristic between photoresist layer and substrate, and bumping process
TW200603698A (en) * 2004-04-13 2006-01-16 Unitive International Ltd Methods of forming solder bumps on exposed metal pads and related structures
JP4327657B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8390131B2 (en) * 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
TWI313051B (en) * 2004-06-10 2009-08-01 Advanced Semiconductor Eng Method and structure to enhance height of solder ball
US7208830B2 (en) * 2004-06-30 2007-04-24 Intel Corporation Interconnect shunt used for current distribution and reliability redundancy
US20060003580A1 (en) * 2004-06-30 2006-01-05 Goh Hun S Under bump metallurgy process on passivation opening
DE102004032677B4 (de) * 2004-07-02 2008-07-10 Qimonda Ag Verfahren zum Herstellen einer Maske auf einem Substrat
US7226857B2 (en) * 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
US20060182993A1 (en) * 2004-08-10 2006-08-17 Mitsubishi Chemical Corporation Compositions for organic electroluminescent device and organic electroluminescent device
JP4718809B2 (ja) * 2004-08-11 2011-07-06 ローム株式会社 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
DE102004047730B4 (de) * 2004-09-30 2017-06-22 Advanced Micro Devices, Inc. Ein Verfahren zum Dünnen von Halbleitersubstraten zur Herstellung von dünnen Halbleiterplättchen
TWI252546B (en) * 2004-11-03 2006-04-01 Advanced Semiconductor Eng Bumping process and structure thereof
DE102005004360A1 (de) * 2005-01-31 2006-08-17 Advanced Micro Devices, Inc., Sunnyvale Effizientes Verfahren zum Herstellen und Zusammenfügen eines mikroelektronischen Chips mit Lothöckern
US7402507B2 (en) * 2005-03-04 2008-07-22 International Rectifier Corporation Semiconductor package fabrication
JP2006278551A (ja) * 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
CN100428414C (zh) * 2005-04-15 2008-10-22 中芯国际集成电路制造(上海)有限公司 形成低应力多层金属化结构和无铅焊料端电极的方法
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7560813B2 (en) * 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US8154131B2 (en) 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
KR20060131327A (ko) * 2005-06-16 2006-12-20 엘지전자 주식회사 발광 다이오드의 제조 방법
US7960269B2 (en) 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
US7053490B1 (en) * 2005-07-27 2006-05-30 Semiconductor Manufacturing International (Shanghai) Corporation Planar bond pad design and method of making the same
US8399989B2 (en) 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
US8148822B2 (en) 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
KR20080049807A (ko) * 2005-10-03 2008-06-04 로무 가부시키가이샤 반도체 장치
US7205673B1 (en) * 2005-11-18 2007-04-17 Lsi Logic Corporation Reduce or eliminate IMC cracking in post wire bonded dies by doping aluminum used in bond pads during Cu/Low-k BEOL processing
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
TWI360211B (en) * 2006-10-05 2012-03-11 Flipchip Int Llc Wafer-level interconnect for high mechanical relia
US8143722B2 (en) * 2006-10-05 2012-03-27 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
JP4980709B2 (ja) * 2006-12-25 2012-07-18 ローム株式会社 半導体装置
JP2008159948A (ja) * 2006-12-25 2008-07-10 Rohm Co Ltd 半導体装置
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US7952207B2 (en) * 2007-12-05 2011-05-31 International Business Machines Corporation Flip-chip assembly with organic chip carrier having mushroom-plated solder resist opening
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
US8232655B2 (en) 2008-01-03 2012-07-31 International Business Machines Corporation Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
TWI473221B (zh) * 2008-09-05 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
US20100096750A1 (en) * 2008-10-21 2010-04-22 Phoenix Precision Technology Corporation Packaging substrate
US7915741B2 (en) * 2009-02-24 2011-03-29 Unisem Advanced Technologies Sdn. Bhd. Solder bump UBM structure
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly
US9543262B1 (en) 2009-08-18 2017-01-10 Cypress Semiconductor Corporation Self aligned bump passivation
TWI445147B (zh) * 2009-10-14 2014-07-11 Advanced Semiconductor Eng 半導體元件
TW201113962A (en) * 2009-10-14 2011-04-16 Advanced Semiconductor Eng Chip having metal pillar structure
US8569887B2 (en) * 2009-11-05 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect with oxidation prevention layer
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
TWM397591U (en) * 2010-04-22 2011-02-01 Mao Bang Electronic Co Ltd Bumping structure
US8993431B2 (en) * 2010-05-12 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating bump structure
US8405199B2 (en) 2010-07-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar for semiconductor substrate and method of manufacture
TWI478303B (zh) 2010-09-27 2015-03-21 Advanced Semiconductor Eng 具有金屬柱之晶片及具有金屬柱之晶片之封裝結構
IT1402530B1 (it) * 2010-10-25 2013-09-13 St Microelectronics Srl Circuiti integrati con retro-metallizzazione e relativo metodo di produzione.
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US8298930B2 (en) * 2010-12-03 2012-10-30 International Business Machines Corporation Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof
US20120175772A1 (en) * 2011-01-07 2012-07-12 Leung Andrew K Alternative surface finishes for flip-chip ball grid arrays
JP2012204788A (ja) * 2011-03-28 2012-10-22 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8564030B2 (en) 2011-06-10 2013-10-22 Advanced Micro Devices Self-aligned trench contact and local interconnect with replacement gate process
US8716858B2 (en) 2011-06-24 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure with barrier layer on post-passivation interconnect
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
US9613914B2 (en) 2011-12-07 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure
CN103531529B (zh) * 2012-07-04 2016-02-03 颀邦科技股份有限公司 半导体工艺
US8884443B2 (en) 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
JP6155571B2 (ja) 2012-08-24 2017-07-05 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6015240B2 (ja) 2012-08-24 2016-10-26 Tdk株式会社 端子構造及び半導体素子
JP6326723B2 (ja) * 2012-08-24 2018-05-23 Tdk株式会社 端子構造及び半導体素子
EP2709160B1 (en) * 2012-09-14 2016-03-30 ATOTECH Deutschland GmbH Method for metallization of solar cell substrates
US8686568B2 (en) 2012-09-27 2014-04-01 Advanced Semiconductor Engineering, Inc. Semiconductor package substrates having layered circuit segments, and related methods
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
CN103094428A (zh) * 2013-01-30 2013-05-08 合肥彩虹蓝光科技有限公司 Led自对准粗化制程方法
KR20140100144A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9837291B2 (en) 2014-01-24 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer processing method and apparatus
TWI551199B (zh) * 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
US9576827B2 (en) 2014-06-06 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for wafer level bonding
US9520375B2 (en) * 2015-04-30 2016-12-13 International Business Machines Corporation Method of forming a solder bump on a substrate
CN105097576B (zh) * 2015-07-16 2018-07-06 北京工业大学 一种高可靠性晶圆级焊锡微凸点制作方法
CN105140140B (zh) * 2015-07-16 2018-07-13 北京工业大学 一种晶圆级焊锡微凸点的制作方法
US9780052B2 (en) 2015-09-14 2017-10-03 Micron Technology, Inc. Collars for under-bump metal structures and associated systems and methods
TWI572257B (zh) * 2015-10-19 2017-02-21 欣興電子股份有限公司 柱狀結構及其製作方法
US9875979B2 (en) * 2015-11-16 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
JP6713809B2 (ja) * 2016-03-31 2020-06-24 株式会社荏原製作所 基板の製造方法及び基板
KR102601553B1 (ko) 2016-12-08 2023-11-15 삼성전자주식회사 반도체 발광 소자
CN108695289B (zh) * 2017-04-05 2020-04-10 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制作方法、电子装置
US11244918B2 (en) * 2017-08-17 2022-02-08 Semiconductor Components Industries, Llc Molded semiconductor package and related methods
US11011483B2 (en) 2018-02-21 2021-05-18 Texas Instruments Incorporated Nickel alloy for semiconductor packaging
JP7430481B2 (ja) * 2018-05-31 2024-02-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2020047775A (ja) * 2018-09-19 2020-03-26 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
CN111508919A (zh) 2019-01-31 2020-08-07 联华电子股份有限公司 半导体装置及半导体装置的制作方法
CN109979834A (zh) * 2019-03-29 2019-07-05 颀中科技（苏州）有限公司 用于半导体封装的凸块制造方法
CN111344835B (zh) * 2020-02-17 2021-03-12 长江存储科技有限责任公司 混合晶圆键合方法及其结构
CN111938635A (zh) * 2020-08-10 2020-11-17 中国科学院上海微系统与信息技术研究所 脑电极后端连接用凸点、测试板的制备方法及测试结构
CN116313834B (zh) * 2023-05-24 2023-09-12 江西兆驰半导体有限公司 晶圆级封装方法及晶圆级封装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152796B2 (ja) * 1993-05-28 2001-04-03 株式会社東芝 半導体装置およびその製造方法
US5393697A (en) * 1994-05-06 1995-02-28 Industrial Technology Research Institute Composite bump structure and methods of fabrication
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
FI962277A0 (fi) * 1996-05-31 1996-05-31 Elcoteq Network Oy Loed- eller tennknoelstruktur foer oinkapslade mikrokretsar
KR100219806B1 (ko) * 1997-05-27 1999-09-01 윤종용 반도체장치의 플립 칩 실장형 솔더 범프의 제조방법, 이에 따라 제조되는 솔더범프 및 그 분석방법
US5990547A (en) * 1998-03-02 1999-11-23 Motorola, Inc. Semiconductor device having plated contacts and method thereof
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
US6175160B1 (en) * 1999-01-08 2001-01-16 Intel Corporation Flip-chip having an on-chip cache memory
US6085968A (en) * 1999-01-22 2000-07-11 Hewlett-Packard Company Solder retention ring for improved solder bump formation
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013138260A (ja) * 2003-09-22 2013-07-11 Intel Corp 小型電子機器、その形成方法、およびシステム
US9543261B2 (en) 2003-09-22 2017-01-10 Intel Corporation Designs and methods for conductive bumps
US10249588B2 (en) 2003-09-22 2019-04-02 Intel Corporation Designs and methods for conductive bumps
US11201129B2 (en) 2003-09-22 2021-12-14 Intel Corporation Designs and methods for conductive bumps
JP2006147952A (ja) * 2004-11-22 2006-06-08 Kyocera Corp 半導体素子及び半導体素子実装基板
JP2012513109A (ja) * 2008-12-19 2012-06-07 トロワデー、プリュ 表面実装用電子モジュールのウェハスケール製造の方法
KR101746480B1 (ko) * 2009-09-29 2017-06-13 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 컴포넌트 및 구조물의 제조 방법

Also Published As

Publication number Publication date
US6501185B1 (en) 2002-12-31
EP1267398A2 (en) 2002-12-18
CN1391261A (zh) 2003-01-15
EP1267398A3 (en) 2003-07-02
US20020185733A1 (en) 2002-12-12
TW531873B (en) 2003-05-11
US6413851B1 (en) 2002-07-02
CN1261979C (zh) 2006-06-28

Similar Documents

Publication Publication Date Title
JP2003007755A (ja) 下部バンプ金属のためのバリアキャップ
EP1032030B1 (en) Flip chip bump bonding
JP3172501B2 (ja) チタン・タングステン合金のエッチング方法およびエッチャント溶液
US20060214296A1 (en) Semiconductor device and semiconductor-device manufacturing method
KR100319813B1 (ko) 유비엠 언더컷을 개선한 솔더 범프의 형성 방법
US6622907B2 (en) Sacrificial seed layer process for forming C4 solder bumps
JP2003007755A5 (ja)
JP4704679B2 (ja) 半導体素子のアンダーバンプ金属
US6989326B2 (en) Bump manufacturing method
US7863741B2 (en) Semiconductor chip and manufacturing method thereof
JPH06112213A (ja) エッチング処理方法
US6921716B2 (en) Wafer bumping process
US11121101B2 (en) Flip chip packaging rework
US6908842B2 (en) Bumping process
TW578281B (en) Bumping process
US20080119056A1 (en) Method for improved copper layer etching of wafers with c4 connection structures
JP3368271B2 (ja) 選択的電気化学エッチング方法およびそれに用いるエッチング液
US20030157438A1 (en) Bump forming process
JPH11145174A (ja) 半導体装置およびその製造方法
JP3506686B2 (ja) 半導体装置の製造方法
JP2009231682A (ja) 半導体装置およびその製造方法
JPH09321049A (ja) バンプ構造体の製造方法
JP2004510351A (ja) ハンダ継手用障壁層の形成方法
EP0958606A1 (en) Solder alloy or tin contact bump structure for unencapsulated microcircuits as well as a process for the production thereof
TWI240341B (en) Flip chip mounting method

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050519

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080603

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081111