JP6713809B2 - 基板の製造方法及び基板 - Google Patents

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Description

本発明は、基板の製造方法及び基板に関する。
従来、半導体ウェハ等の基板の表面に設けられた微細な配線用溝、ホール、又はレジスト開口部に配線を形成したり、基板の表面にパッケージの電極等と電気的に接続するバンプ（突起状電極）を形成したりすることが行われている。この配線及びバンプを形成する方法として、例えば、電解めっき法、蒸着法、印刷法、ボールバンプ法等が知られている。近年では、半導体チップのＩ／Ｏ数の増加、細ピッチ化に伴い、微細化が可能で性能が比較的安定している電解めっき法が多く用いられるようになってきている。
電解めっき法で配線又はバンプを形成する場合、基板上の配線用溝、ホール、又はレジスト開口部に設けられるバリアメタルの表面に電気抵抗の低いシード層（給電層）が形成される（例えば、特許文献１参照）。
特開２０１４−６０３７９号公報
このような電解めっき法を用いて、レジスト開口部にバンプを有する基板を製造することが行われている。図６Ａ−図６Ｆは、レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。
図６Ａに示されるように、まず、ＳｉＯ２又はＳｉから成る基板Ｗが用意される。基板Ｗには銅等のシード層２０１が形成され、シード層２０１上には所定のパターンを有するレジスト層２０２が形成される。続いて、図６Ｂに示されるように、レジスト層２０２の開口部に、電解めっきにより銅配線層２０３が形成される。この銅配線層２０３を形成するときのめっき液の温度は、めっき速度及びめっき液に含まれる添加剤の効率性等の観点から、約２５℃になるように設定される。
図６Ｃに示されるように、銅配線層２０３上には、電解めっきによりＮｉを含むバリア層２０４が形成される。このバリア層２０４を形成するときのめっき液の温度は、めっき速度及びめっき液に含まれる添加剤の効率性等の観点から、約４０℃になるように設定される。このように、銅配線層２０３の上部に形成されるバリア層２０４は、一般的に銅配線層２０３を形成する場合よりも高い温度でめっきされる。
レジスト層２０２の温度は、銅配線層２０３を形成するときのめっき液の温度及びバリア層２０４を形成するときのめっき液の温度に影響を受ける。即ち、銅配線層２０３を形成するときのレジスト層２０２の温度は、このときのめっき液の温度である約２５℃に近くなり、一方で、バリア層２０４を形成するときのレジスト層２０２の温度は、このときのめっき液の温度である約４０℃に近くなる。したがって、バリア層２０４を形成するときのレジスト層２０２は、銅配線層２０３を形成するときに比べて高温になるので、熱膨張する。このため、図６Ｃに示されるように、レジスト層２０２の熱膨張によって、バリア層２０４を形成するときのレジスト層２０２の開口部の幅が縮小し、その結果バリア層２０４の幅が、銅配線層２０３の幅に比べて小さくなる。なお、本明細書において「幅」
とは、レジスト層２０２の開口部の形状が略円形である場合は各層の外径をいい、レジスト層２０２の開口部の形状が多角形である場合は、多角形の各層の頂点間の距離をいう。
続いて、図６Ｄに示されるように、バリア層２０４上には、電解めっきによりスズ銀を含むスズ合金バンプ層２０５が形成される。このスズ合金バンプ層２０５を形成するときのめっき液の温度は、めっき速度及びめっき液に含まれる添加剤の効率性等の観点から、約３０℃になるように設定される。したがって、スズ合金バンプ層２０５を形成するときのレジスト層２０２は、バリア層２０４を形成するときに比べて低温になるので、熱収縮する。このため、図６Ｄに示されるように、レジスト層２０２の熱収縮によって、スズ合金バンプ層２０５を形成するときのレジスト層２０２の開口部の幅が拡大し、その結果スズ合金バンプ層２０５の幅が、バリア層２０４の幅に比べて大きくなる。
その後、レジスト層２０２がレジスト剥離装置によって除去され、シード層２０１がエッチング装置により適切な形状にエッチングされる。図６Ｅに示されるように、銅配線層２０３、バリア層２０４、スズ合金バンプ層２０５は、それぞれ異なる幅を有する。具体的には、バリア層２０４は、銅配線層２０３に比べて小さい幅を有する。
このように、バリア層２０４が銅配線層２０３に比べて小さい幅を有すると、スズ合金バンプ層２０５をリフローしたときに、図６Ｆに示すように、リフローされたスズ合金バンプ層２０５がバリア層２０４の側面から垂れ落ちて銅配線層２０３に接触し得る。スズ合金バンプ層２０５が銅配線層２０３に接触すると、銅がスズ合金へ拡散し、バンプの接合強度の劣化を引き起こしたり、エレクトロマイグレーションの発生により断線が生じたりする虞がある。このような問題は、電解めっきで３層のめっき膜の構造を形成する場合に限らず、無電解めっきで３層の構造を形成する場合にも生じ得る。
本発明は上記の点に鑑みてなされたものである。その目的は、スズ合金バンプ層のリフロー時にスズ合金が銅配線層に接触することを抑制することである。
本発明の一形態によれば、レジスト開口部にバンプを有する基板の製造方法が提供される。この製造方法は、基板上に第１の温度とされためっき液で銅配線層をめっきする工程と、前記銅配線層上に第１の温度と同等の第２の温度とされためっき液でバリア層をめっきする工程と、前記バリア層上にスズ合金バンプ層をめっきする工程と、を有する。
この一形態によれば、銅配線層上に形成されるバリア層が、銅配線層のめっき時の温度と同等の温度でめっきされる。したがって、バリア層をめっきするときのレジスト開口部の幅が、銅配線層をめっきするときのレジスト開口部の幅と近い大きさになる。このため、バリア層の幅が銅配線層の幅と近い大きさになり、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することを抑制することができる。
本発明の一形態において、前記第２の温度は、前記第１の温度との差が５℃未満である。
この一形態によれば、第２の温度が第１の温度との差が５℃未満となり、バリア層の幅が銅配線層の幅と近い大きさになり、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することを抑制することができる。
本発明の一形態において、前記第２の温度は、前記第１の温度との差が２．５℃以下である。
この一形態によれば、第２の温度が第１の温度との差が２．５℃未満となり、バリア層の幅が銅配線層の幅といっそう近い大きさになり、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することを一層抑制することができる。
本発明の一形態において、前記第２の温度は、前記第１の温度との差が１℃以下である。
この一形態によれば、第２の温度が第１の温度との差が１℃未満となり、バリア層の幅が銅配線層の幅と実質的に同一の大きさになり、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することをさらにいっそう抑制することができる。
本発明の一形態において、前記バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む。
この一形態によれば、強化バリア層が、銅配線層を構成する銅が拡散し難い材料から構成されるので、銅配線層を構成する銅がスズ合金バンプ層を構成するスズ合金に拡散することを防止することができる。なお、Ｎｉ、Ｃｏは、一般的に電解めっきにより形成することができる。
本発明の一形態によれば、レジスト開口部にバンプを有する基板の製造方法が提供される。この基板の製造方法は、基板上に第１の温度とされためっき液で銅配線層をめっきする工程と、前記銅配線層上に第１の温度未満の第２の温度とされためっき液で強化バリア層をめっきする工程と、前記強化バリア層上にスズ合金層をめっきする工程と、を有する。
この一形態によれば、銅配線層上に形成される強化バリア層が、銅配線層のめっき時の温度よりも低い温度でめっきされる。したがって、強化バリア層をめっきするときのレジスト開口部の幅が、銅配線層をめっきするときのレジスト開口部の幅よりも大きくなる。このため、強化バリア層の幅が銅配線層の幅よりも大きくなり、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することをいっそう抑制することができる。
本発明の一形態において、前記強化バリア層の幅は、前記銅配線層の幅よりも大きい。
この一形態によれば、強化バリア層の幅が銅配線層の幅よりも大きいので、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することをいっそう抑制することができる。
本発明の一形態において、前記強化バリア層は、前記銅配線層の側面の少なくとも一部を覆う。
この一形態によれば、強化バリア層が銅配線層の側面の少なくとも一部を覆うので、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に接触することをいっそう抑制することができる。
本発明の一形態において、前記第２の温度は、前記第１の温度よりも５℃以上小さく且つ１５℃以上である。
この一形態によれば、第２の温度が第１の温度よりも５℃以上小さいので、強化バリア
層の幅を銅配線層の幅よりも十分に大きくすることができる。したがって、スズ合金が銅配線層に接触することをより確実に抑制することができる。バリア層をめっきするためのめっき液は、その種類によってはホウ酸が含まれる。このホウ酸は、めっき液の温度が１５℃を下回ると析出する虞がある。したがって、この一形態によれば、第２の温度が１５℃以上であるので、バリア層をめっきするためのめっき液からホウ酸が析出することを抑制することができる。
本発明の一形態において、前記強化バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む。
この一形態によれば、強化バリア層が、銅配線層を構成する銅が拡散し難い材料から構成されるので、銅配線層を構成する銅がスズ合金バンプ層を構成するスズ合金に拡散することを防止することができる。なお、Ｎｉ、Ｃｏは、一般的に電解めっきにより形成することができる。
本発明の一形態において、前記スズ合金バンプ層をめっきする工程は、前記第２の温度以上の第３の温度とされためっき液で前記スズ合金バンプ層をめっきする工程を含む。
この一形態によれば、スズ合金バンプ層は、第２の温度以上の第３の温度でめっきされる。したがって、スズ合金バンプ層をめっきするときのレジスト開口部の幅が、強化バリア層をめっきするときのレジスト開口部の幅以下になる。このため、スズ合金バンプ層の幅が強化バリア層の幅以下の大きさになり、スズ合金バンプ層をリフローしたときに、スズ合金が強化バリア層からはみ出ることを抑制し、スズ合金が銅配線層に垂れ落ちて接触することを抑制することができる。
本発明の一形態によれば、レジスト開口部にバンプを有する基板が提供される。この基板は、基板上に設けられる銅配線層と、前記銅配線層上に設けられる強化バリア層と、前記強化バリア層上のスズ合金バンプ層と、を有する。前記強化バリア層の幅は、前記銅配線層の幅よりも大きい。
この一形態によれば、強化バリア層の幅が銅配線層の幅よりも大きいので、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に垂れ落ちて接触することを抑制することができる。
本発明の一形態において、前記強化バリア層は、前記銅配線層の側面の少なくとも一部を覆う。
この一形態によれば、強化バリア層が銅配線層の側面の少なくとも一部を覆うので、スズ合金バンプ層をリフローしたときに、スズ合金が銅配線層に接触することをいっそう抑制することができる。
本発明の一形態において、前記強化バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む。
この一形態によれば、強化バリア層が、銅配線層を構成する銅が拡散し難い材料から構成されるので、銅配線層を構成する銅がスズ合金バンプ層を構成するスズ合金に拡散することを防止することができる。なお、Ｎｉ、Ｃｏは、一般的に電解めっきにより形成することができる。
本発明の第１実施形態に係る基板にめっきをするためのめっき装置の全体配置図である。 図１に示しためっき槽の概略側断面図である。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第１実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第２実施形態に係る基板の製造方法を説明するための、基板の部分断面図を示す。 第３実施形態に係る基板にめっきをするためのめっき装置の全体配置図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。 レジスト開口部にバンプを有する基板を製造する従来のプロセスを示す概略図である。
＜第１実施形態＞
以下、本発明の第１実施形態について図面を参照して説明する。以下で説明する図面において、同一の又は相当する構成要素には、同一の符号を付して重複した説明を省略する。
図１は、本発明の第１実施形態に係る基板にめっきをするためのめっき装置の全体配置図である。図１に示すように、このめっき装置は、基板ホルダ４０に基板をロードし、又は基板ホルダ４０から基板をアンロードするロード／アンロード部１７０Ａと、基板を処理する処理部１７０Ｂとに大きく分けられる。
ロード／アンロード部１７０Ａには、２台のカセットテーブル１０２と、基板のオリフラ（オリエンテーションフラット）やノッチなどの位置を所定の方向に合わせるアライナ１０４と、めっき処理後の基板を高速回転させて乾燥させるスピンリンスドライヤ１０６とを有する。カセットテーブル１０２は、半導体ウェハ等の基板を収納したカセット１００を搭載する。スピンリンスドライヤ１０６の近くには、基板ホルダ４０を載置して基板の着脱を行う基板着脱部１２０が設けられている。これらのユニット１００，１０４，１０６，１２０の中央には、これらのユニット間で基板を搬送する搬送用ロボットからなる基板搬送装置１２２が配置されている。
基板着脱部１２０は、レール１５０に沿って横方向にスライド自在な平板状の載置プレート１５２を備えている。２個の基板ホルダ４０は、この載置プレート１５２に水平状態で並列に載置され、一方の基板ホルダ４０と基板搬送装置１２２との間で基板の受渡しが行われた後、載置プレート１５２が横方向にスライドされ、他方の基板ホルダ４０と基板搬送装置１２２との間で基板の受渡しが行われる。
めっき装置の処理部１７０Ｂは、ストッカ１２４と、プリウェット槽１２６と、プリソーク槽１２８と、第１洗浄槽１３０ａと、ブロー槽１３２と、第２洗浄槽１３０ｂと、めっき槽１０と、を有する。ストッカ１２４では、基板ホルダ４０の保管及び一時仮置きが行われる。プリウェット槽１２６では、基板が純水に浸漬される。プリソーク槽１２８では、基板の表面に形成したシード層等の導電層の表面の酸化膜がエッチング除去される。第１洗浄槽１３０ａでは、プリソーク後の基板が基板ホルダ４０と共に洗浄液（純水等）で洗浄される。ブロー槽１３２では、洗浄後の基板の液切りが行われる。第２洗浄槽１３０ｂでは、めっき後の基板が基板ホルダ４０と共に洗浄液で洗浄される。ストッカ１２４、プリウェット槽１２６、プリソーク槽１２８、第１洗浄槽１３０ａ、ブロー槽１３２、第２洗浄槽１３０ｂ、及びめっき槽１０は、この順に配置されている。
めっき槽１０は、例えば、オーバーフロー槽５４を備えた複数のめっきセル５０を有する。各めっきセル５０は、内部に一つの基板を収納し、内部に保持しためっき液中に基板を浸漬させて基板表面にめっきを行う。具体的には、複数のめっきセル５０は、後述する銅配線層を形成するための銅めっきセル、後述するバリア層を形成するためのニッケルめっきセル、及び後述するスズ合金バンプ層を形成するためのスズ銀めっきセルのいずれか１種類のめっきセルを含む。後述する図３Ａから図３Ｇ又は図４Ａから図４Ｆで説明するように、基板に対して銅配線層、バリア層又は強化バリア層、スズ合金バンプ層の順に金属層を形成するときは、銅配線層形成用のめっき装置、バリア層又は強化バリア層形成用のめっき装置、スズ合金バンプ層形成用のめっき装置において被めっき物である基板に対してめっき処理を順番に行う。
めっき装置は、これらの各機器の側方に位置して、これらの各機器の間で基板ホルダ４０を基板とともに搬送する、例えばリニアモータ方式を採用した基板ホルダ搬送装置１４０を有する。この基板ホルダ搬送装置１４０は、第１トランスポータ１４２と、第２トランスポータ１４４を有している。第１トランスポータ１４２は、基板着脱部１２０、ストッカ１２４、プリウェット槽１２６、プリソーク槽１２８、第１洗浄槽１３０ａ、及びブロー槽１３２との間で基板を搬送するように構成される。第２トランスポータ１４４は、第１洗浄槽１３０ａ、第２洗浄槽１３０ｂ、ブロー槽１３２、及びめっき槽１０との間で基板を搬送するように構成される。他の実施形態では、めっき装置は、第１トランスポー
タ１４２及び第２トランスポータ１４４のいずれか一方のみを備えるようにしてもよい。
オーバーフロー槽５４の両側には、各めっきセル５０の内部に位置してめっきセル５０内のめっき液を攪拌する掻き混ぜ棒としてのパドル１８（図２参照）を駆動する、パドル駆動装置１９が配置されている。
図２は、図１に示しためっき槽１０の概略側断面図である。図示のように、めっき槽１０は、アノード２１を保持するように構成されたアノードホルダ２０と、基板Ｗを保持するように構成された基板ホルダ４０と、アノードホルダ２０と基板ホルダ４０とを内部に収容するめっきセル５０と、を有する。
図２に示すように、めっきセル５０は、添加剤を含むめっき液Ｑを収容するめっき処理槽５２と、めっき処理槽５２からオーバーフローしためっき液Ｑを受けて排出するオーバーフロー槽５４と、めっき処理槽５２とオーバーフロー槽５４とを仕切る仕切り壁５５と、を有する。なお、めっきセル５０においてめっき液Ｑを任意の薬液にすることで、後述する銅配線層、バリア層、及びスズ合金バンプ層をそれぞれめっきすることができる。
アノード２１を保持したアノードホルダ２０と基板Ｗを保持した基板ホルダ４０は、めっき処理槽５２内のめっき液Ｑに浸漬され、アノード２１と基板Ｗの被めっき面Ｗ１が略平行になるように対向して設けられる。アノード２１と基板Ｗは、めっき処理槽５２のめっき液Ｑに浸漬された状態で、めっき電源９０により電圧が印加される。これにより、金属イオンが基板Ｗの被めっき面Ｗにおいて還元され、被めっき面Ｗに膜が形成される。基板Ｗの近傍には、めっき液Ｑの温度を測定するための温度計５９が設けられる。温度計５９で測定した温度は、図示しない制御装置に送信され、めっきセル５０の制御にフィードバックされる。
めっき処理槽５２は、槽内部にめっき液Ｑを供給するためのめっき液供給口５６を有する。オーバーフロー槽５４は、めっき処理槽５２からオーバーフローしためっき液Ｑを排出するためのめっき液排出口５７を有する。めっき液供給口５６はめっき処理槽５２の底部に配置され、めっき液排出口５７はオーバーフロー槽５４の底部に配置される。
めっき液Ｑがめっき液供給口５６からめっき処理槽５２に供給されると、めっき液Ｑはめっき処理槽５２から溢れ、仕切り壁５５を越えてオーバーフロー槽５４に流入する。オーバーフロー槽５４に流入しためっき液Ｑはめっき液排出口５７から排出され、めっき液循環装置５８が有するヒータ又はチラー等の温度調節機構５８ａによって、その温度が所望の温度に調節される。図示しない制御装置は、温度計５９からの出力に基づいて、ＰＩＤ制御の制御方法等により、温度調節機構５８ａの出力を調節して、めっき液Ｑの液温を調整する。なお、温度計５９は、図示のようにめっき液Ｑ中に浸漬させてもよいし、基板ホルダ４０の基板Ｗの裏面側に設けてもよい。所望の温度に調節されためっき液Ｑは、めっき液循環装置５８が有するフィルタ５８ｂ等で不純物が除去される。不純物が除去されためっき液Ｑはめっき液循環装置５８によりめっき液供給口５６を介してめっき処理槽５２に供給される。
アノードホルダ２０は、アノード２１と基板Ｗとの間の電界を調整するためのアノードマスク２５を有する。アノードマスク２５は、例えば誘電体材料からなる略板状の部材であり、アノードホルダ２０の前面に設けられる。すなわち、アノードマスク２５は、アノード２１と基板ホルダ４０の間に配置される。アノードマスク２５は、アノード２１と基板Ｗとの間に流れる電流が通過する第１の開口２５ａを略中央部に有する。アノードマスク２５は、アノードマスク２５をアノードホルダ２０に一体に取り付けるためのアノードマスク取付け部２５ｂを、その外周に有する。
めっき槽１０は、さらに、アノード２１と基板Ｗとの間の電界を調整するためのレギュレーションプレート３０を有する。レギュレーションプレート３０は、例えば誘電体材料からなる略板状の部材であり、アノードマスク２５と基板ホルダ４０（基板Ｗ）との間に配置される。レギュレーションプレート３０は、アノード２１と基板Ｗとの間に流れる電流が通過する第２の開口３０ａを有する。
レギュレーションプレート３０と基板ホルダ４０との間には、基板Ｗの被めっき面Ｗ近傍のめっき液Ｑを撹拌するためのパドル１８が設けられる。パドル１８は、略棒状の部材であり、鉛直方向を向くようにめっき処理槽５２内に設けられる。パドル１８の一端は、パドル駆動装置１９に固定される。パドル１８は、パドル駆動装置１９により基板Ｗの被めっき面Ｗに沿って水平移動され、これによりめっき液Ｑが撹拌される。
第１実施形態に係る基板の製造方法では、図２に示すめっきセル５０において、基板Ｗ上に形成されるレジスト層が所望の温度になるように、めっき液Ｑの温度を温度調節機構５８ａによって所望の温度に調節する。基板上に形成されるレジスト層は基板をめっきするときにめっき液Ｑと接触するので、めっき液Ｑの温度とレジスト層の温度が略同一であるものとみなすことができる。したがって、本明細書において、基板Ｗにめっきするときの温度とは、めっき液Ｑの温度又はレジスト層の温度をいう。以下、第１実施形態に係る基板の製造方法について詳細に説明する。
図３Ａ−３Ｇは、第１実施形態に係る基板の製造方法を説明するための、基板Ｗの部分断面図を示す。図３Ａに示すように、第１実施形態に係る基板の製造方法では、まず、銅等からなるシード層３０１と、シード層３０１上にレジスト層３０２を有する基板Ｗを準備する。基板Ｗは、例えば、ＳｉＯ２やＳｉ等の基板である。また、レジスト層３０２は、開口部を有し、この開口部によって露出されたシード層３０１上に後述する３層のめっき膜が形成される。
続いて、図３Ｂに示されるように、レジスト層３０２の開口部に、銅配線層３０３が形成される。この銅配線層３０３は、図２に示しためっきセル５０において、電解めっきにより形成される。銅配線層３０３は、例えば約５−１５μｍの厚みを有する。この銅配線層３０３を形成するときのめっき液Ｑの温度は、めっき速度及びめっき液に含まれる添加剤の効率性等の観点から、約２５℃（以下、第１の温度という）になるように設定される。したがって、レジスト層３０２の温度もめっき液Ｑの温度と同様に約２５℃になる。
図３Ｃに示されるように、銅配線層３０３上には、Ｎｉを含むバリア層３０４（バリア層の一例に相当する）が形成される。バリア層３０４は、例えば約１−１０μｍの厚みを有する。このバリア層３０４は、銅配線層３０３をめっきしためっきセル５０とは別のめっきセル５０において、電解めっきにより形成される。第１実施形態では、このバリア層３０４を形成するときのめっき液の温度（以下、第２の温度という）は、第１の温度と同等の温度になるように設定される。言い換えれば、第１実施形態に係る基板の製造方法では、図６Ａ−図６Ｆに示した従来の基板製造プロセスに比べて、バリア層３０４が低い温度でめっきされる。一実施形態では、第２の温度は、第１の温度と同一の約２５℃である。これにより、バリア層３０４を形成するときのレジスト層３０２は、銅配線層３０３を形成するときのレジスト層３０２と同等の温度になるので、バリア層３０４をめっきするときのレジスト層３０２の開口部の幅が、銅配線層３０３をめっきするときのレジスト層３０２の開口部の幅と近い大きさになる。したがって、バリア層３０４の幅が銅配線層３０３の幅と近い大きさになる。なお、本明細書において「幅」とは、レジスト層３０２の開口部の形状が略円形である場合は各層の外径をいい、レジスト層３０２の開口部の形状が多角形である場合は、多角形の各層の頂点間の距離をいう。
続いて、図３Ｄに示されるように、バリア層３０４上には、スズ銀を含むスズ合金バンプ層３０５が形成される。スズ合金バンプ層３０５は、例えば約１０−５０μｍの厚みを有する。このスズ合金バンプ層３０５は、銅配線層３０３をめっきしためっきセル５０及びバリア層３０４をめっきしためっきセル５０とは別のめっきセル５０において、電解めっきにより形成される。このスズ合金バンプ層３０５を形成するときのめっき液の温度（以下、第３の温度）は、第２の温度以上の温度になるように設定されることが好ましい。一実施形態では、第３の温度は、第２の温度と同一の約２５℃である。これにより、スズ合金バンプ層３０５を形成するときのレジスト層３０２の温度は、バリア層３０４を形成するときのレジスト層３０２の温度以上になるので、スズ合金バンプ層３０５をめっきするときのレジスト層３０２の開口部の幅が、バリア層３０４をめっきするときのレジスト層３０２の開口部の幅以下になる。したがって、スズ合金バンプ層３０５の幅がバリア層３０４の幅以下の大きさになる。
その後、レジスト層３０２がレジスト剥離装置によって除去され（図３Ｅ参照）、シード層３０１がエッチング装置により適切な形状にエッチングされる（図３Ｆ参照）。上述した第１実施形態に係る基板の製造方法によれば、図３Ｆに示されるように、バリア層３０４の幅は、銅配線層３０３の幅と近い大きさになる。また、好ましくは、スズ合金バンプ層３０５の幅は、バリア層３０４の幅以下の大きさになる。
このように、バリア層３０４の幅が銅配線層３０３の幅と近い大きさを有する場合、図６Ｅに示したようなバリア層２０４が銅配線層２０３に比べて非常に小さい幅を有する場合に比べて、スズ合金バンプ層３０５をリフローしたときに、リフローされたスズ合金バンプ層３０５がバリア層３０４の側面から垂れ落ち難くなる。したがって、図３Ｇに示すようにリフローされたスズ合金バンプ層３０５は、所望の球形状を保つことができ、スズ合金バンプ層３０５が銅配線層３０３と接触することを抑制することができる。
以上で説明したように、第１実施形態においては、銅配線層３０３上に形成されるバリア層３０４が、銅配線層３０３のめっき時の温度と同等の温度でめっきされる。したがって、バリア層３０４をめっきするときのレジスト層３０２の開口部の幅が、銅配線層３０３をめっきするときのレジスト層３０２の開口部の幅と近い大きさになる。このため、バリア層３０４の幅が銅配線層３０３の幅と近い大きさになり、スズ合金バンプ層３０５をリフローしたときに、スズ合金が銅配線層３０３に垂れ落ちて接触することを抑制することができる。図６Ａ−図６Ｆに示した従来のプロセスでは、バリア層２０４を形成するときのめっき液の温度は、めっき速度及びめっき液に含まれる添加剤の効率性の観点から、約４０℃に設定されていた。めっき速度を高く維持することはめっきプロセスにおいて重要な要素の一つであり、めっき速度が最適な値になるようにめっき液の温度を設定することが一般的に行われる。しかしながら、第１実施形態においては、バリア層３０４を形成するときのめっき液の温度を従来よりも大幅に低くすることで、めっき速度及び添加剤の効率性は悪化するものの、バリア層３０４の幅を銅配線層３０３の幅の大きさに近づけることができる。
なお、第１実施形態においては、一例としてバリア層３０４がＮｉを含むものとして説明しているが、これに限られず、バリア層３０４は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含むことができる。これらの金属は、銅配線層３０３を構成する銅が拡散し難い材料であり、銅がスズ合金バンプ層３０５に拡散することを防止することができる。また、第１実施形態においては、一例としてスズ合金バンプ層３０５がスズ銀を含むものとして説明しているが、これに限られず、スズ合金バンプ層３０５は、スズ銀又はスズ銅を含むことができる。
また、本明細書において、「同等の温度」とは、２つの温度の差が５℃未満であることをいい、好ましくは、２．５℃以下であることをいい、より好ましくは１℃以下であることをいう。第１の温度と第２の温度との差が５℃未満であれば、バリア層３０４の幅が銅配線層３０３の幅と十分に近い大きさになり、スズ合金バンプ層３０５をリフローしたときに、スズ合金が銅配線層３０３に垂れ落ちて接触することを抑制することができる。また、第１の温度と第２の温度との差が２．５℃以下であれば、バリア層３０４の幅が銅配線層３０３の幅といっそう近い大きさになり、スズ合金バンプ層３０５をリフローしたときに、スズ合金が銅配線層３０３に垂れ落ちて接触することをいっそう抑制することができる。さらに、第１の温度と第２の温度との差が１℃以下であれば、バリア層３０４の幅が銅配線層３０３の幅と実質的に同一の大きさになり、スズ合金バンプ層３０５をリフローしたときに、スズ合金が銅配線層３０３に垂れ落ちて接触することをさらにいっそう抑制することができる。
＜第２実施形態＞
次に、本発明の第２実施形態に係る基板の製造方法について説明する。第２実施形態に係る基板の製造方法は、図１及び図２に示しためっき装置を用いて実施することができる。第２実施形態に係る基板の製造方法では、第１実施形態と同様に、図２に示すめっきセル５０において、基板Ｗ上に形成されるレジスト層が所望の温度になるように、めっき液Ｑの温度を温度調節機構５８ａによって所望の温度に調節する。以下、第２実施形態に係る基板の製造方法について詳細に説明する。
図４Ａ−４Ｆは、第２実施形態に係る基板の製造方法を説明するための、基板Ｗの部分断面図を示す。図４Ａに示すように、第２実施形態に係る基板の製造方法では、まず、第１実施形態と同様に、銅等からなるシード層３０１と、シード層３０１上にレジスト層３０２を有する基板Ｗを準備する。
続いて、図４Ｂに示されるように、レジスト層３０２の開口部に、銅配線層３０３が形成される。この銅配線層３０３は、図２に示しためっきセル５０において、電解めっきにより形成される。銅配線層３０３は、例えば約５−１５μｍの厚みを有する。この銅配線層３０３を形成するときのめっき液Ｑの温度は、めっき速度及びめっき液に含まれる添加剤の効率性等の観点から、約２５℃（以下、第１の温度という）になるように設定される。したがって、レジスト層３０２の温度もめっき液Ｑの温度と同様に約２５℃になる。
図４Ｃに示されるように、銅配線層３０３上には、Ｎｉを含む強化バリア層３０６が形成される。強化バリア層３０６は、例えば約１−１０μｍの厚みを有する。この強化バリア層３０６は、銅配線層３０３をめっきしためっきセル５０とは別のめっきセル５０において、電解めっきにより形成される。
第２実施形態では、この強化バリア層３０６を形成するときのめっき液の温度（以下、第２の温度という）は、第１の温度未満になるように設定される。言い換えれば、第２実施形態に係る基板の製造方法では、図６Ａ−図６Ｆに示した従来の基板製造プロセスに比べて、強化バリア層３０６が低い温度でめっきされる。一実施形態では、第２の温度は、約２０℃である。これにより、強化バリア層３０６を形成するときのレジスト層３０２の温度は、銅配線層３０３を形成するときのレジスト層３０２の温度未満になるので、強化バリア層３０６をめっきするときのレジスト層３０２の開口部の幅が、銅配線層３０３をめっきするときのレジスト層３０２の開口部の幅よりも大きくなる。したがって、強化バリア層３０６の幅が銅配線層３０３の幅よりも大きくなる。
また、強化バリア層３０６をめっきするときのレジスト層３０２の開口部の幅が、銅配線層３０３をめっきするときのレジスト層３０２の開口部の幅よりも大きくなるので、銅
配線層３０３の側面とレジスト層３０２との間に微小な隙間が生じる。このため、強化バリア層３０６をめっきするとき、めっき液Ｑが銅配線層３０３の側面の少なくとも一部とレジスト層３０２との隙間に入り込み、銅配線層３０３の側面の少なくとも一部にも強化バリア層３０６がめっきされる。即ち、図４Ｃに示されるように、強化バリア層３０６は、銅配線層３０３の側面の少なくとも一部を覆う。
第２の温度は、第１の温度よりも５℃以上小さいことが好ましい。これにより、強化バリア層３０６の幅を銅配線層の幅よりも十分に大きくすることができ、強化バリア層３０６が銅配線層３０３の側面を覆う面積を増加させることができる。また、第２の温度は、１５℃以上であることが好ましい。強化バリア層３０６をめっきするためのめっき液Ｑは、その種類によってはホウ酸が含まれる。このホウ酸は、めっき液Ｑの温度が１５℃を下回ると析出する虞がある。したがって、第２実施形態によれば、第２の温度が１５℃以上であるので、強化バリア層３０６をめっきするためのめっき液Ｑからホウ酸が析出することを抑制することができる。
続いて、図４Ｄに示されるように、強化バリア層３０６上には、スズ銀を含むスズ合金バンプ層３０５が形成される。スズ合金バンプ層３０５は、例えば約１０−５０μｍの厚みを有する。このスズ合金バンプ層３０５は、銅配線層３０３をめっきしためっきセル５０及び強化バリア層３０６をめっきしためっきセル５０とは別のめっきセル５０において、電解めっきにより形成される。このスズ合金バンプ層３０５を形成するときのめっき液の温度（以下、第３の温度）は、第２の温度以上の温度になるように設定されることが好ましい。一実施形態では、第３の温度は、約２５℃である。これにより、スズ合金バンプ層３０５を形成するときのレジスト層３０２の温度は、強化バリア層３０６を形成するときのレジスト層３０２の温度以上になるので、スズ合金バンプ層３０５をめっきするときのレジスト層３０２の開口部の幅が、強化バリア層３０６をめっきするときのレジスト層３０２の開口部の幅以下になる。したがって、スズ合金バンプ層３０５の幅が強化バリア層３０６の幅以下の大きさになる。
その後、レジスト層３０２がレジスト剥離装置によって除去され、シード層３０１がエッチング装置により適切な形状にエッチングされる（図４Ｅ参照）。上述した第２実施形態に係る基板の製造方法によれば、図４Ｅに示されるように、強化バリア層３０６の幅は、銅配線層３０３の幅よりも大きくなる。また、好ましくは、強化バリア層３０６は、銅配線層３０３の側面の少なくとも一部を覆う。さらに、好ましくは、スズ合金バンプ層３０５の幅は、強化バリア層３０６の幅以下の大きさになる。
このように、バリア層３０４の幅が銅配線層３０３の幅よりも大きい場合、図６Ｅに示したようなバリア層２０４が銅配線層２０３に比べて非常に小さい幅を有する場合に比べて、スズ合金バンプ層３０５をリフローしたときに、リフローされたスズ合金バンプ層３０５がバリア層３０４の側面から垂れ落ち難くなる。したがって、図４Ｆに示すようにリフローされたスズ合金バンプ層３０５は、所望の球形状を保つことができ、スズ合金バンプ層３０５が銅配線層３０３と接触することを抑制することができる。
以上で説明したように、第２実施形態においては、銅配線層３０３上に形成される強化バリア層３０６が、銅配線層３０３のめっき時の温度未満の温度でめっきされる。したがって、強化バリア層３０６をめっきするときのレジスト層３０２の開口部の幅が、銅配線層３０３をめっきするときのレジスト層３０２の開口部の幅よりも大きくなる。このため、強化バリア層３０６の幅が銅配線層３０３の幅よりも大きくなり、スズ合金バンプ層３０５をリフローしたときに、スズ合金が銅配線層３０３に垂れ落ちて接触することをいっそう抑制することができる。さらに、第２実施形態においては、強化バリア層３０６が銅配線層３０３の側面の少なくとも一部を覆うので、スズ合金バンプ層３０５をリフローし
たときに、スズ合金が銅配線層３０３に接触することをいっそう抑制することができる。図６Ａ−図６Ｆに示した従来のプロセスでは、バリア層２０４を形成するときのめっき液の温度は、めっき速度及びめっき液に含まれる添加剤の効率性の観点から、約４０℃に設定されていた。めっき速度を高く維持することはめっきプロセスにおいて重要な要素の一つであり、めっき速度が最適な値になるようにめっき液の温度を設定することが一般的に行われる。しかしながら、第２実施形態においては、強化バリア層３０６を形成するときのめっき液の温度を従来よりも大幅に低くすることで、めっき速度及び添加剤の効率性は悪化するものの、強化バリア層３０６の幅を銅配線層３０３の幅よりも大きくすることができる。
なお、第２実施形態においては、一例として強化バリア層３０６がＮｉを含むものとして説明しているが、これに限られず、強化バリア層３０６は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含むことができる。これらの金属は、銅配線層３０３を構成する銅が拡散し難い材料であり、銅がスズ合金バンプ層３０５に拡散することを防止することができる。また、第２実施形態においては、一例としてスズ合金バンプ層３０５がスズ銀を含むものとして説明しているが、これに限られず、スズ合金バンプ層３０５は、スズ銀又はスズ銅を含むことができる。
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。第３実施形態では、めっき装置の構成が、図１に示しためっき装置と異なる。第３実施形態で説明するめっき装置を使用して、第１実施形態及び第２実施形態で説明した基板の製造方法を実施することができる。
図５は、第３実施形態に係る基板にめっきをするためのめっき装置の全体配置図である。図５に示すように、第３実施形態に係るめっき装置は、図１に示しためっき装置と比べて、３つのめっきセル５０ａ，５０ｂ，５０ｃを有する点と、各めっきセル５０ａ，５０ｂ，５０ｃが第２洗浄槽１３０ｂを備えている点が異なる。他の部分は図１に示しためっき装置と同一であるので、説明を省略する。
図示のように、めっき装置には、ブロー槽１３２の後段側に、第２洗浄槽１３０ｂを備えためっきセル５０ｃ、第２洗浄槽１３０ｂを備えためっきセル５０ｂ、及び第２洗浄槽１３０ｂを備えためっきセル５０ａが順に配置される。めっきセル５０ａ，５０ｂ，５０ｃの構成は、図２に示しためっきセル５０と同様の構成を有する（なお、各めっきセル５０ａ，５０ｂ，５０ｃには不図示のパドルが設けられている）。めっきセル５０ａは、図３Ａ−図３Ｆ及び図４Ａ−図４Ｆに示した銅配線層３０３を形成するためのめっきセルである。めっきセル５０ｂは、図３Ａ−図３Ｆに示したバリア層３０４又は図４Ａ−図４Ｆに示した強化バリア層３０６を形成するためのめっきセルである。めっきセル５０ｃは、図３Ａ−図３Ｆ及び図４Ａ−図４Ｆに示したスズ合金バンプ層３０５を形成するためのめっきセルである。
図５に示すめっき装置で銅配線層３０３、バリア層３０４又は強化バリア層３０６、及びスズ合金バンプ層３０５を形成するときは、基板は、プリウェット槽１２６、プリソーク槽１２８、第１洗浄槽１３０ａで処理された後、めっきセル５０ａへ搬送される。なお、第１洗浄槽１３０ａの洗浄液の温度は、後に続くめっきセル５０ａのめっき液の温度と同じであることが好ましい。これにより、基板をめっきセル５０ａのめっき液に浸漬したときに、めっき液の温度の低下又は上昇を抑制することができる。
めっきセル５０ａにおいて銅配線層３０３が基板に形成されると、めっきセル５０ａが備える第２洗浄槽１３０ｂに基板が搬送され、洗浄される。第２洗浄槽１３０ｂの洗浄液の温度は、後に続くめっきセル５０ｂのめっき液の温度と同じであることが好ましい。こ
れにより、基板をめっきセル５０ｂのめっき液に浸漬したときに、めっき液の温度の低下又は上昇を抑制することができる。
銅配線層３０３が形成された基板は、続いてめっきセル５０ｂに搬送される。めっきセル５０ｂにおいてバリア層３０４又は強化バリア層３０６が形成されると、めっきセル５０ｂが備える第２洗浄槽１３０ｂに基板が搬送され、洗浄される。第２洗浄槽１３０ｂの洗浄液の温度は、後に続くめっきセル５０ｃのめっき液の温度と同じであることが好ましい。これにより、基板をめっきセル５０ｃのめっき液に浸漬したときに、めっき液の温度の低下又は上昇を抑制することができる。
バリア層３０４又は強化バリア層３０６が形成された基板は、続いてめっきセル５０ｃに搬送される。めっきセル５０ｃにおいてスズ合金バンプ層３０５が形成されると、めっきセル５０ｃが備える第２洗浄槽１３０ｂに基板が搬送され、洗浄される。洗浄された基板は、ブロー槽１３２に搬送され、液切りが行われる。その後、基板は、基板着脱部１２０において基板ホルダ４０から取り外され、スピンリンスドライヤ１０６で乾燥された後、カセット１００に収納される。
以上で説明したように、図５に示すめっき装置は、３つのめっきセル５０ａ，５０ｂ，５０ｃを有するので、銅配線層３０３、バリア層３０４又は強化バリア層３０６、及びスズ合金バンプ層３０５の全てをこのめっき装置で形成することができる。
以上、本発明の実施形態について説明したが、上述した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。また、上述した課題の少なくとも一部を解決できる範囲、または、効果の少なくとも一部を奏する範囲において、特許請求の範囲及び明細書に記載された各構成要素の任意の組み合わせ、又は省略が可能である。
２０１…シード層
２０２…レジスト層
２０３…銅配線層
２０４…バリア層
２０５…スズ合金バンプ層
３０１…シード層
３０２…レジスト層
３０３…銅配線層
３０４…バリア層
３０５…スズ合金バンプ層
３０６…強化バリア層
Ｗ…基板

Claims (13)

  1. レジスト開口部にバンプを有する基板の製造方法であって、
    基板上に第１の温度とされためっき液で前記レジスト開口部内に銅配線層をめっきする工程と、
    前記レジスト開口部内において前記銅配線層上に第１の温度との差が５℃未満の第２の温度とされためっき液でバリア層をめっきする工程と、
    前記レジスト開口部内において前記バリア層上にスズ合金バンプ層をめっきする工程と、を有する基板の製造方法。
  2. 請求項１に記載された基板の製造方法において、
    前記第２の温度は、前記第１の温度との差が２．５℃以下である、基板の製造方法。
  3. 請求項２に記載された基板の製造方法において、
    前記第２の温度は、前記第１の温度との差が１℃以下である、基板の製造方法。
  4. 請求項１ないし３のいずれか一項に記載された基板の製造方法において、
    前記バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む、基板の製造方法。
  5. レジスト開口部にバンプを有する基板の製造方法であって、
    基板上に第１の温度とされためっき液で前記レジスト開口部内に銅配線層をめっきする工程と、
    前記レジスト開口部内において前記銅配線層上に第１の温度未満の第２の温度とされためっき液で強化バリア層をめっきする工程と、
    前記レジスト開口部内において前記強化バリア層上にスズ合金バンプ層をめっきする工程と、を有する基板の製造方法。
  6. 請求項５に記載された基板の製造方法において、
    前記強化バリア層の幅は、前記銅配線層の幅よりも大きい、基板の製造方法。
  7. 請求項６に記載された基板の製造方法において、
    前記強化バリア層は、前記銅配線層の側面の少なくとも一部を覆う、基板の製造方法。
  8. 請求項５ないし７のいずれか一項に記載された基板の製造方法において、
    前記第２の温度は、前記第１の温度よりも５℃以上小さく且つ１５℃以上である、基板の製造方法。
  9. 請求項５ないし８のいずれか一項に記載された基板の製造方法において、
    前記強化バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む、基板の製造方法。
  10. 請求項１ないし９のいずれか一項に記載された基板の製造方法において、
    前記スズ合金バンプ層をめっきする工程は、前記第２の温度以上の第３の温度とされためっき液で前記スズ合金バンプ層をめっきする工程を含む、基板の製造方法。
  11. レジスト開口部にバンプを有する基板であって、
    基板上の前記レジスト開口部内に設けられる銅配線層と、
    前記レジスト開口部内の前記銅配線層上に設けられる強化バリア層と、
    前記レジスト開口部内の前記強化バリア層上のスズ合金バンプ層と、を有し、
    前記強化バリア層の幅は、前記銅配線層の幅よりも大きい、基板。
  12. 請求項１１に記載された基板において、
    前記強化バリア層は、前記銅配線層の側面の少なくとも一部を覆う、基板。
  13. 請求項１１又は１２に記載された基板において、
    前記強化バリア層は、Ｎｉ及びＣｏからなる群のうち一つ以上の金属を含む、基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822514B (zh) * 2021-01-18 2023-11-11 日商荏原製作所股份有限公司 基板固持器、鍍覆裝置、鍍覆方法、及記憶媒體
TWI790526B (zh) * 2021-01-18 2023-01-21 日商荏原製作所股份有限公司 基板固持器、鍍覆裝置、鍍覆方法、及記憶媒體

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100345035B1 (ko) * 1999-11-06 2002-07-24 한국과학기술원 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프 및 ｕｂｍ 형성방법
TW531873B (en) * 2001-06-12 2003-05-11 Advanced Interconnect Tech Ltd Barrier cap for under bump metal
JP2003124590A (ja) * 2001-10-17 2003-04-25 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール
US20040096592A1 (en) * 2002-11-19 2004-05-20 Chebiam Ramanan V. Electroless cobalt plating solution and plating techniques
US7012333B2 (en) * 2002-12-26 2006-03-14 Ebara Corporation Lead free bump and method of forming the same
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
CN1290160C (zh) * 2004-09-24 2006-12-13 清华大学 分离双电极酸性化学镀制备集成电路铜互连线的金属化方法
TWI242253B (en) * 2004-10-22 2005-10-21 Advanced Semiconductor Eng Bumping process and structure thereof
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
JP2006332694A (ja) * 2006-07-24 2006-12-07 Megic Corp 半導体表面上に金属バンプを形成する方法
JP2010040691A (ja) * 2008-08-04 2010-02-18 Ebara Corp 鉛フリーバンプ形成方法
US9177827B2 (en) * 2009-12-25 2015-11-03 Mitsubishi Gas Chemical Company, Inc. Etchant and method for manufacturing semiconductor device using same
TWI473216B (zh) * 2012-06-19 2015-02-11 Chipbond Technology Corp 半導體製程及其半導體結構
JP6326723B2 (ja) * 2012-08-24 2018-05-23 Tdk株式会社 端子構造及び半導体素子
CN102931159B (zh) * 2012-11-08 2016-04-06 南通富士通微电子股份有限公司 半导体封装结构
JP2015170791A (ja) * 2014-03-10 2015-09-28 マイクロン テクノロジー， インク． 半導体装置の製造方法

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